KR101679358B1 - 플래시 메모리 장치, 이의 프로그램 방법 및 독출 방법 - Google Patents

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Abstract

플래시 메모리 장치, 이의 프로그램 방법 및 독출 방법이 개시된다. 발명의 실시예에 따른 N(N은 2 이상의 자연수) 비트 멀티-레벨 셀 플래시 메모리 장치는, 프로그램 명령 또는 독출 명령에 응답하여, 상기 멀티-레벨 셀 플래시 메모리 장치의 메모리 셀 어레이로 데이터의 제1 내지 제N 비트를 프로그램하거나, 상기 메모리 셀 어레이로부터 데이터의 제1 내지 제N 비트를 독출하는 것을 제어하는 제어 로직; 및 상기 데이터의 제1 내지 제N 비트에 대한 프로그램 또는 독출이 완료되면, 제어 신호에 응답하여, 상기 데이터의 N+1번째 비트에 대한 프로그램 또는 독출을 수행하는 비트레벨변환 제어 회로를 구비한다. 이때, 상기 비트레벨변환 제어 회로는, 상기 데이터의 제1 내지 제N 비트에 대한 프로그램 또는 독출에 사용되는 전압의 전압 레벨을 변경하여, 상기 데이터의 N+1번째 비트에 대응되는 2N+1 개의 셀 산포들 중 2N개의 셀 산포들에 대하여 프로그램 또는 독출한 후, 나머지 2N개의 셀 산포들에 대하여 프로그램 또는 독출한다.

Description

플래시 메모리 장치, 이의 프로그램 방법 및 독출 방법{Flash memory device, program method and read method for the same}
본 발명은 플래시 메모리 장치 및 이의 프로그램 방법에 관한 것으로서, 특히 하나의 메모리 셀에 저장될 수 있는 비트의 수가 제한되는 플래시 메모리 장치에서, 제한된 비트 수 이상의 프로그램을 수행할 수 있는 플래시 메모리 장치, 이의 프로그램 방법 및 독출 방법에 관한 것이다.
플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.
본 발명이 이루고자하는 기술적 과제는 하나의 메모리 셀에 저장될 수 있는 비트의 수가 제한되는 플래시 메모리 장치에서, 제한된 비트 수 이상의 프로그램을 수행할 수 있는 플래시 메모리 장치, 이의 프로그램 방법 및 독출 방법을 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 N(N은 2 이상의 자연수) 비트 멀티-레벨 셀 플래시 메모리 장치는, 프로그램 명령 또는 독출 명령에 응답하여, 상기 멀티-레벨 셀 플래시 메모리 장치의 메모리 셀 어레이로 데이터의 제1 내지 제N 비트를 프로그램하거나, 상기 메모리 셀 어레이로부터 데이터의 제1 내지 제N 비트를 독출하는 것을 제어하는 제어 로직; 및 상기 데이터의 제1 내지 제N 비트에 대한 프로그램 또는 독출이 완료되면, 제어 신호에 응답하여, 상기 데이터의 N+1번째 비트에 대한 프로그램 또는 독출을 수행하는 비트레벨변환 제어 회로를 구비한다. 이때, 상기 비트레벨변환 제어 회로는, 상기 데이터의 제1 내지 제N 비트에 대한 프로그램 또는 독출에 사용되는 전압의 전압 레벨을 변경하여, 상기 데이터의 N+1번째 비트에 대응되는 2N+1 개의 셀 산포들 중 2N개의 셀 산포들에 대하여 프로그램 또는 독출한 후, 나머지 2N개의 셀 산포들에 대하여 프로그램 또는 독출한다.
바람직하게는, 상기 비트레벨변환 제어 회로는, 상기 2N+1 개의 셀 산포들 중 LSB 독출 전압보다 높은 전압 레벨을 갖는 상위 2N개의 셀 산포들에 대하여 프로그램 또는 독출한 후, 상기 LSB 독출 전압보다 낮은 전압 레벨을 갖는 하위 2N개의 셀 산포들에 대하여 프로그램 또는 독출할 수 있다.
이때, 상기 비트레벨변환 제어 회로는, 상기 상위 2N개의 셀 산포들 중 전압 레벨이 가장 낮은 셀 산포를 제외하고 프로그램 또는 독출한 후, 상기 상위 2N개의 셀 산포들 중 전압 레벨이 가장 낮은 셀 산포에 대하여 프로그램 또는 독출할 수 있다.
바람직하게는, 상기 비트레벨변환 제어 회로는, 상기 2N+1 개의 셀 산포들 중 LSB 독출 전압보다 낮은 전압 레벨을 갖는 상위 2N개의 셀 산포들에 대하여 프로그램 또는 독출한 후, 상기 LSB 독출 전압보다 높은 전압 레벨을 갖는 하위 2N개의 셀 산포들에 대하여 프로그램 또는 독출할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 N(N은 2 이상의 자연수) 비트 멀티-레벨 셀 플래시 메모리 장치에서의 프로그램 방법은, 프로그램 명령에 응답하여, 상기 멀티-레벨 셀 플래시 메모리 장치의 메모리 셀 어레이로 데이터의 제1 내지 제N 비트를 프로그램하는 단계; 및 상기 데이터의 제1 내지 제N 비트에 대한 프로그램이 완료되면, 상기 데이터의 제1 내지 제N 비트에 대한 프로 그램 또는 독출에 사용되는 전압의 전압 레벨을 변경하여, 상기 데이터의 N+1번째 비트에 대응되는 2N+1 개의 셀 산포들 중 2N개의 셀 산포들에 대하여 프로그램 또는 독출한 후, 나머지 2N개의 셀 산포들에 대하여 프로그램하여, 상기 데이터의 N+1번째 비트에 대한 프로그램을 수행하는 단계를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 N(N은 2 이상의 자연수) 비트 멀티-레벨 셀 플래시 메모리 장치에서의 독출 방법은, 독출 명령에 응답하여, 상기 멀티-레벨 셀 플래시 메모리 장치의 메모리 셀 어레이로 데이터의 제1 내지 제N 비트를 독출하는 단계; 및 상기 데이터의 제1 내지 제N 비트에 대한 프로그램이 완료되면, 상기 데이터의 제1 내지 제N 비트에 대한 프로그램 또는 독출에 사용되는 전압의 전압 레벨을 변경하여, 상기 데이터의 N+1번째 비트에 대응되는 2N+1 개의 셀 산포들 중 2N개의 셀 산포들에 대하여 독출한 후, 나머지 2N개의 셀 산포들에 대하여 독출하여, 상기 데이터의 N+1번째 비트에 대한 독출을 수행하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명이 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는, 메모리 셀 어레이(110), 페이지 버퍼(150), X-디코더/드라이버(120), Y-디코더/드라이버(130), 제어 로직(160), 전압 발생기(170) 및 비트레벨변환 제어로직(180)를 구비한다.
제어 로직(160)은 외부로부터 프로그램 명령(PCMD) 및 어드레스(ADDR)를 수신한다. 또한, 제어 로직(160)은 프로그램하고자 하는 데이터(DTA)를 수신할 수 있다. 이때, 어드레스(ADDR)는 데이터(DTA)를 프로그램하고자 하는 메모리 셀 어레이(110)에 대한 논리적 또는 물리적 위치를 나타낼 수 있다. 도 1은 데이터(DTA), 프로그램 명령(PCMD) 및 어드레스(ADDR)가 각각 별도로 도시되어 있으나, 데이터(DTA) 및 어드레스(ADDR)는 프로그램 명령(PCMD)에 포함되어 전송될 수도 있다.
제어 로직(160)은 어드레스(ADDR)를 X-디코더/드라이버(120) 및 Y-디코더/드라이버(130)로 전달한다. 제어 로직(160)은 플래시 메모리의 주변회로(Peripheral Circuit)로 구현될 수 있고, 플래시 메모리의 외부에 위치하는 메모리 컨트롤러로 구현될 수도 있다.
X-디코더/드라이버(120)는 메모리 셀 어레이(110)의 페이지들 중, 어드레스(ADDR)에 대응되는 페이지를 활성화한다. Y-디코더/드라이버(130)는 어드레 스(Addr)에 대응되는 칼럼들을 활성화한다.
제어 로직(160)은 또한, 프로그램 명령(PCMD) 및 데이터(DTA)에 대응되는 제1 제어 신호(XCON1)를 전압 발생기(170)로 전송한다. 전압 발생기(170)는 제1 제어 신호(XCON1)에 응답하여, 데이터(DTA)의 비트 값에 대응되는 프로그램 전압(VP)을 생성한다. 프로그램 전압(VP)은 Y-디코더/드라이버(130)로 전달된다.
Y-디코더/드라이버(130)는 활성화된 칼럼에, 데이터(DTA)의 비트 값에 대응되는프로그램 전압(VP)을 인가한다.
이때, 프로그램 전압(VP)은 도 2에 도시되는 바와 같이, 비트 값에 대한 셀 산포에 해당되는 전압 레벨로 설정될 수 있다. 도 2의 (a)는 싱글-레벨 셀(SLC: Single-Levle Cell) 플래시 메모리 장치에서의 셀 산포를 나타내고, 도 2의 (b) 및 (c)는 멀티-레벨 셀(MLC: Multi-Levle Cell) 플래시 메모리 장치에서의 셀 산포를 나타낸다.
멀티-레벨 셀(MLC: Multi-Levle Cell) 플래시 메모리 장치는 하나의 메모리 셀(Cell)에 2개의 비트 또는 그 이상의 비트가 프로그램된다. 도 2의 (b)는 특히, 2-비트 멀티-레벨 셀(MLC: Multi-Levle Cell) 플래시 메모리 장치에서의 셀 산포를 나타내고, 도 2의 (c)는 2-비트 멀티-레벨 셀(MLC: Multi-Levle Cell) 플래시 메모리 장치에서의 셀 산포를 나타낸다.
도 2의 (a)의 경우, 메모리 셀들은 두 개의 상태("E(Erase)" 및 "P(Program)") 중 하나의 상태를 가질 수 있다. 반면, 메모리 셀들은 도 2의 (b)의 경우, 네 개의 상태들("E","P1", "P2" 및 "P3") 중 하나의 상태를 가질 수 있다. 또한, 메모리 셀들은 도 2의 (c)의 경우, 네 개의 상태들("E","P1"~"P7") 중 하나의 상태를 가질 수 있다. 도 2와 같이 프로그램이 완료된 상태는, 해당되는 프로그램 상태 각각에 대한 맵핑(mapping) 방법으로, 인접 프로그램 상태들 사이에 1 비트 차이만이 나도록 하는 Gray code를 사용하는 경우이다.
이하에서는 설명의 편의를 위해, 멀티-레벨 셀 플래시 메모리 장치를 MLC 플래시 메모리 장치로 약칭한다. 또한, 별도의 설명이 없으면, MLC 플래시 메모리 장치의 일반적인 동작을 설명함에 있어, 2-비트 MLC 플래시 메모리 장치를 대표하여 설명한다.
하나의 메모리 셀에 프로그램되는 2개의 비트들 중 하위 비트를 LSB(Least Significant Bit)라고 하며 상위 비트를 MSB(Most Significant Bit)라고 한다. LSB와 MSB는 셀 어레이(cell array)상에서 같은 워드 라인(wordline)에 연결되는 동일한 셀에 프로그램된다. 다만, 일반적인 프로그램 방법 (해당 비트(bit)에 대한 프로그램을 따로 수행하는 프로그램 방법)을 고려했을 때, 2 비트의 데이터는 2개의 다른 페이지를 구성하므로, 하나의 메모리 셀에 프로그램되는 LSB와 MSB는 각각, 서로 다른 페이지 어드레스에 의하여 프로그램될 수 있다.
각각, LSB 및 MSB에 대한 페이지를 LSB 페이지 및 MSB 페이지라 한다. 2-비트 멀티-레벨 셀 플래시 메모리 장치에서의 프로그램 동작을 설명하기 위한 도 3에 도시되는 바와 같이, 복수개의 메모리 셀들에 대한 LSB 페이지의 프로그램이 수행된 후에, LSB 페이지의 셀 산포로부터 MSB 페이지에 대한 프로그램이 수행될 수 있다.
마찬가지로, 3-비트 MLC 플래시 메모리 장치는 도 4에 도시되는 바와 같이, LSB 페이지(제1 페이지) 및 제2 페이지에 대한 프로그램을 수행한 후, 제3 페이지에 대한 프로그램을 수행할 수 있다. 4-비트 MLC 플래시 메모리 장치도, 같은 방식으로 복수개의 비트들에 대하여 프로그램을 수행할 수 있다.
다시 도 1을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는 하나의 메모리 셀에 N(N은 2 이상의 자연수)개의 비트를 프로그램할 수 있는 N 비트 MLC 플래시 메모리 장치일 수 있다. 그런데, N 비트 MLC 플래시 메모리 장치는 하나의 메모리 셀에 N개의 비트들을 프로그램할 수 있을 뿐, N개보다 많은 수의 비트를 프로그램할 수 없다. 해당 비트 수에 따라 기입 스킴 및 독출 스킴이 고정되기 때문이다.
예를 들어, 2-비트 MLC 플래시 메모리 장치는 하나의 메모리 셀에 2 비트를 프로그램하기 위해 세 개의 프로그램 전압을 생성하도록 설계될 것이고, 3-비트 MLC 플래시 메모리 장치는 하나의 메모리 셀에 3 비트를 프로그램하기 위해 일곱 개의 프로그램 전압을 생성하도록 설계될 것이다. 또한, N 비트 MLC 플래시 메모리 장치는 하나의 워드라인에 대하여 N 개의 페이지 어드레스가 할당되도록 설계될 것이다. 전술한 바와 같이, 각 비트에 대한 페이지마다 서로 다른 어드레스가 할당되 기 때문이다. 따라서, N 비트 MLC 플래시 메모리 장치에서, 로직의 설계를 변경하지 아니하고는 하나의 메모리 셀에 N+1 비트 이상의 데이터를 프로그램할 수 없다.
반면, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는 비트레벨변환 제어 로직(180)를 구비하여, N 비트 MLC 플래시 메모리 장치에서도, 하나의 메모리 셀을 N+1 이상의 비트들로 프로그램하고 N+1 이상의 비트들로 프로그램된 메모리 셀들을 독출할 수 있다. 이하에서, 이에 대하여 더 자세히 설명한다.
도 5는 도 1의 플래시 메모리 장치에서의 프로그램 동작을 설명하기 위한 도면이고, 도 6은 도 1의 플래시 메모리 장치에서의 프로그램 동작을 나타내는 순서도이다.
도 1, 도 5 및 도 6을 참조하면, 본 발명의 실시예에 따른 N 비트 MLC 플래시 메모리 장치(100) 및 이의 프로그램 방법(600)에 따르면, 제어 로직(160)은 먼저, 프로그램 명령(PCMD)에 응답하여 데이터(DTA)의 상위 N 비트들에 대한 프로그램을 수행한다(S620). 이때, 데이터(DTA)는 N+1 비트 이상의 크기를 가질 수 있다.
전술한 바와 같이, 메모리 셀 각각에 N 비트들을 프로그램하기 위해서는 N 번의 프로그램 동작이 필요하다. 즉, N개의 페이지에 대한 프로그램 동작이 필요하다(s620).
데이터(DTA)의 상위 N 비트들에 대한 프로그램 동작은 도 3 및 도 4와 동일하다. 따라서, 제N 페이지에 대한 프로그램이 완료되면, 메모리 셀 어레이(110)의 메모리 셀들(미도시)의 셀 산포는 도 5의 제N 페이지의 셀 산포 중 하나의 상태를 갖게 형성될 수 있다. 즉, 메모리 셀들은 프로그램하고자 하는 데이터의 N 비트들의 비트 값에 따라 하나의 이레이즈 상태("E") 및 2N-1개의 프로그램 상태들 중 하나의 상태로 형성될 수 있다.
제N 페이지에 대한 프로그램이 완료되면, 제어 로직(160)은 비트레벨변환 제어 로직(180)에, 프로그램하고자 하는 데이터의 나머지 비트(또는 비트들)에 대한 정보, 제N 페이지에 대한 프로그램 전압들의 전압 레벨에 대한 정보 및 어드레스에 대한 정보를 포함하는 제2 제어 신호(XCON2)를 전송한다. 예를 들어, 프로그램하고자 하는 데이터(DTA)가 N+1 비트인 경우, 제2 제어 신호(XCON2)는 S620 단계에 의해 프로그램되지 아니한 최하위 비트에 대한 정보를 포함할 수 있다.
다만, 도 1은 제어 로직(160)으로부터 제2 제어 신호(XCON2)가 생성되는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 도 8의 플래시 메모리 장치(800)에 도시되는 바와 같이, 외부의 컨트롤러(미도시)가 제2 제어 신호(XCON2)를 직접 비트레벨변환 제어 로직(880)으로 전송할 수 있다. 예를 들어, 외부의 컨트롤러(미도시)가 데이터(DTA)의 상위 N 비트들은 제어 로직(860)으로 전송하고, 나머지 최상위 비트(또는 상위 비트들)은 비트레벨변환 제어 로직(880)으로 전송할 수도 있다.
계속해서 도 1, 도 5 및 도 6을 참조하면, 제N 비트 MLC 플래시 메모리 장 치(100)에 제N+1 비트(제N+1 페이지)에 대한 프로그램을 수행하기 위해(S640), 비트레벨변환 제어 로직(180)은 먼저, 제2 제어 신호(XCON2)에 응답하여, LSB 독출 전압(VRLSB)을 제N 페이지에 인가한다(S642).
LSB 독출 전압(VRLSB)은 LSB 페이지에 대한 독출 전압이다. LSB 독출 전압(VRLSB)은 N비트 MLC 플래시 메모리 장치에서 N 비트에 대한 프로그램이 완료된 후, 데이터를 독출하는 때에, LSB 페이지에 대한 프로그램 상태를 구분하기 위해 사용된다. 따라서, LSB 독출 전압(VRLSB)은 제N 페이지의 이레이즈 상태("E") 및 2N-1 개의 프로그램 상태들 중, 제i-1 프로그램 상태("Pi-1") 및 제i 프로그램 상태("Pi") 사이의 전압 레벨을 갖는다.
LSB 독출 전압(VRLSB)이 인가되면, LSB 독출 전압(VRLSB)의 전압 레벨보다 낮은 전압 레벨의 이레이즈 상태("E") 및 프로그램 상태들("P1", ..., "Pi-1") 중 하나의 상태를 갖는 메모리 셀들은 인히빗(inhibit)되도록 처리된다. 즉, 해당 상태의 메모리 셀들에 프로그램된 데이터 값들은 제N+1 페이지에 대한 제1 프로그램 과정(후술되는 제N 페이지의 상위 프로그램 상태에 대한 프로그램 과정)에서 프로그램 되지 아니한다.
반면, LSB 독출 전압(VRLSB)이 인가되면, LSB 독출 전압(VRLSB)의 전압 레벨보다 높은 전압 레벨의 프로그램 상태들("Pi", "Pi+1", ..., P2N-1) 중 하나의 상태를 갖는 메모리 셀들에 프로그램된 데이터 값들이 독출된다.
이하에서는 설명의 편의를 위해, LSB 독출 전압보다 작은 전압 레벨을 갖는 프로그램 상태 및 이레이즈 상태를 하위 프로그램 상태이라 하고, LSB 독출 전압보다 높은 전압 레벨을 갖는 프로그램 상태들을 상위 프로그램 상태이라 한다.
제N 페이지의 상위 프로그램 상태("Pi", "Pi+1", ..., P2N-1)를 갖는 메모리 셀들에 프로그램된 데이터 값들은 N 비트 MLC 플래시 메모리 장치(100)의 독출 전압들을 이용하여 독출될 수 있다. 이에 대한 더 자세한 설명은 후술된다.
LSB 독출 전압(VRLSB)의 인가에 따라 제N 페이지의 상위 프로그램 상태("Pi", "Pi+1", ..., P2N-1)들에 대한 독출이 수행되면, 다음으로, 제N 페이지의 상위 프로그램 상태("Pi", "Pi+1", ..., P2N-1)로부터 제N+1 비트 값에 대한 프로그램이 수행된다(S644). 즉, 제N+1 페이지에 대한 프로그램이 수행된다.
이때, 제N 페이지의 상위 프로그램 상태("Pi", "Pi+1", ..., P2N-1)에 대응되어 프로그램된 제N+1 페이지의 프로그램 상태들("P2i", "P2i+1", ..., P2N+1-1) 중 전압 레벨이 가장 낮은 프로그램 상태("P2i")는, 제N 페이지의 상위 프로그램 상태("Pi", "Pi+1", ..., P2N-1) 중 전압 레벨이 가장 낮은 프로그램 상태("Pi")를 갖는 메모리 셀들에 대한 프로그램을 수행하여 형성되거나, 별도의 프로그램을 수행하지 아니하고 "Pi" 프로그램 상태를 유지하여 형성될 수 있다.
바람직하게는, 비트레벨변환 제어 로직(180)은 제N+1 페이지에 대한 어드레스를 제N 페이지의 어드레스(ADDR')로 설정하여 프로그램할 수 있다. 예를 들어, LSB 독출 전압(VRLSB)의 인가를 위해, 제N 페이지에 대한 LSB 어드레스가 사용될 수 있다. 그리고, 제N 페이지의 MSB 어드레스를 이용하여 제N+1 페이지에 대한 MSB 프로그램(제 N+1번째 비트에 대한 프로그램)이 수행될 수 있다.
또한, 비트레벨변환 제어 로직(180)은 제N 페이지를 프로그램 하는데 사용된 프로그램 전압(VP)의 전압 레벨을 변경하여(VP'), 제N+1 페이지에 대한 프로그램을 수행할 수 있다. 바람직하게는 비트레벨변환 제어 로직(180)은 제3 제어 신호(XCON3)를 전압 발생부(170)로 전송하여, 전압 발생부(170)가 제N 페이지에 대한 프로그램 전압(VP)의 전압 레벨을 변경하여 제N+1 페이지에 대한 프로그램 전압(VP')을 생성하도록 할 수 있다.
제N 페이지의 상위 프로그램 상태("Pi", "Pi+1", ..., P2N-1)에 대응되는 제N+1 페이지에 대한 프로그램이 완료되면(S644), 다음으로, 비트레벨변환 제어 로직(180)은 제N 페이지의 하위 프로그램 상태("E", "P1", ..., "Pi-1")에 대응되는 제N+1 페이지에 대한 프로그램 동작을 수행한다(S646).
제N 페이지의 상위 프로그램 상태("Pi", "Pi+1", ..., P2N-1)에 대응되는 제N+1 페이지에 대한 프로그램 동작과 마찬가지로, 비트레벨변환 제어 로직(180)은 제N 페이지의 어드레스(ADDR')를 제N 페이지의 하위 프로그램 상태("E", "P1", ..., "Pi-1")에 대응되는 제N+1 페이지에 대한 어드레스로 설정할 수 있다.
또한, 비트레벨변환 제어 로직(180)은 제N 페이지를 프로그램 하는데 사용된 프로그램 전압(VP')의 전압 레벨을 변경(VP'')하여, 제N 페이지의 하위 프로그램 상태("E", "P1", ..., "Pi-1")에 대응되는 제N+1 페이지에 대한 프로그램을 수행할 수 있다.
이때, 제N+1 페이지의 이레이즈 상태("E")는 제N 페이지의 이레이즈 상태("E")에 대하여 추가적인 프로그램을 수행하거나, 제N 페이지의 이레이즈 상태("E")를 유지함으로써 형성될 수 있다.
이상에서는 제N 페이지의 상위 프로그램 상태("Pi", "Pi+1", ..., P2N-1)에 대응되는 제N+1 페이지에 대한 프로그램 동작을 수행한 후, 제N 페이지의 하위 프로그램 상태("E", "P1", ..., "Pi-1")에 대응되는 제N+1 페이지에 대한 프로그램 동작을 수행하여, 제N+1 페이지 프로그램을 수행하는 경우에 대하여 설명하였다.
그러나, 이에 한정되는 것은 아니고, 도 7의 프로그램 방법(700)에 도시되는 바와 같이, 제N 페이지까지 프로그램을 수행(S720)한 후, 제N 페이지의 하위 프로그램 상태("E", "P1", ..., "Pi-1")에 대응되는 제N+1 페이지에 대한 프로그램 동작을 먼저 수행(S744)할 수 있다. 다음으로, 제N 페이지의 상위 프로그램 상태("Pi", "Pi+1", ..., P2N-1)에 대응되는 제N+1 페이지에 대한 프로그램 동작을 수행(S740)할 수도 있다.
다만, 도 6의 실시예에 의한 경우, 제N 페이지의 상위 프로그램 상태("Pi", "Pi+1", ..., P2N-1)에 대응되는 제N+1 페이지에 대한 프로그램 동작에 의해 형성된 셀 산포들("P2i", "P2i+1", ..., "P2N+1-1")이, 제N 페이지의 하위 프로그램 상태("E", "P1", ..., "Pi-1")에 대응되는 제N+1 페이지에 대한 프로그램 동작에 의하여 형성되는 셀 산포들("E", "P1", ..., "P2i-1")보다 전압 레벨이 높기 때문에, 나중에 수행되는 제N 페이지의 하위 프로그램 상태("E", "P1", ..., "Pi-1")에 대응되는 제N+1 페이지에 대한 프로그램 동작에 의한 셀 산포 변화의 영향이 적을 수 있다.
상기와 같은 방법에 의하여, 제N 페이지의 상위 프로그램 상태 및 하위 프로그램 상태에 대하여 순차적으로 프로그램을 수행함으로써, N 비트 MLC 플래시 메모리 장치에서의 독출 전압 및 어드레스에 대한 설계를 변경하지 아니하더라도, N 비트 MLC 플래시 메모리 장치의 하나의 메모리 셀에 N+1 비트 이상을 프로그램할 수 있다. 즉, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는 N 비트 MLC 플래시 메모리 장치의 하나의 메모리 셀에 N+1 비트 이상을 프로그램할 수 있다.
하나의 메모리 셀이 N+1 비트 이상으로 프로그램된 N 비트 MLC 플래시 메모리 장치(100)에서의 독출 동작은, 도 9 및 도 10에 도시되는 바와 같다.
도 1, 도 9 및 도 10를 참조하면, 본 발명의 실시예에 따른 N 비트 MLC 플래 시 메모리 장치(100) 및 이의 독출 방법(1000)에 따르면, 먼저, 제1 페이지(LSB 페이지) 및 제N 페이지에 대한 독출 동작을 수행한다(S1020). 제어 로직(160)은 외부로부터 독출 명령(RCMD) 및 어드레스(ADDR)를 수신한다. 이때, 어드레스(ADDR)는 독출하고자 하는 데이터가 저장되어 있는 메모리 셀 어레이(110)에 대한 논리적 또는 물리적 위치를 나타낼 수 있다.
제어 로직(160)은 어드레스(ADDR)를 X-디코더/드라이버(120) 및 Y-디코더/드라이버(130)로 전달한다.
X-디코더/드라이버(120)는 메모리 셀 어레이(110)의 페이지들 중, 어드레스(ADDR)에 대응되는 페이지를 활성화한다. 페이지 버퍼(150)는 X-디코더/드라이버(120)에 의해 활성화된 페이지를 저장한다.
Y-디코더/드라이버(130)는 페이지 버퍼(150)에 저장되는 페이지로부터, 어드레스(ADDR)에 대응되는 칼럼들을 활성화한다. 해당 페이지의 해당 칼럼들에 연결되는 메모리 셀들에 프로그램된 데이터가 센싱되고 데이터 출력 버퍼(140)를 통해, 출력된다.
제어 로직(160)은 또한, 독출 명령(RCMD)에 대응되는 제1 제어 신호(XCON1)를 전압 발생부(170)로 전송한다. 전압 발생부(170)는 제1 제어 신호(XCON1)에 응답하여 독출 전압(VR)을 생성하고, 독출 전압(VR)을 Y-디코더/드라이버(130)로 전달한다. 제어 로직(160)은 독출 명령(RCMD)에 대응되는 제1 제어 신호(XCON1)를, 프로그램 명령(PCMD)에 대응되는 제1 제어 신호(XCON1)와 다른 논리 레벨로 생성할 수 있다.
제1 페이지 및 제N 페이지에 대한 독출 동작을 도 4의 예를 참고하여 설명한다. 예를 들어, 도 4의 제3 페이지의 프로그램 상태들 중 하나의 프로그램 상태로 프로그램된 데이터의 최하위 비트를 독출하기 위해, 먼저, 제3 프로그램 상태("P3") 및 제4 프로그램 상태("P4") 사이의 전압 레벨을 갖는 독출 전압(VR1)이 인가된다. 다음으로, 제1 프로그램 상태("P1") 및 제2 프로그램 상태("P2") 사이의 전압 레벨을 갖는 독출 전압(VR21)과, 제5 프로그램 상태("P5") 및 제6 프로그램 상태("P6") 사이의 전압 레벨을 갖는 수 있는 독출 전압(VR22)을 인가하여 최하위 비트의 다음 비트를 독출한다.
같은 방식으로, 각각, 이레이즈 상태("E") 및 제1 프로그램 상태("P1"), 제2 프로그램 상태("P2") 및 제3 프로그램 상태("P4"), 제4 프로그램 상태("P4") 및 제5 프로그램 상태("P5") 및 제6 프로그램 상태("P6") 및 제7 프로그램 상태("P7") 사이의 전압 레벨을 갖는 독출 전압(VR31, VR32, VR33, VR34)을 이용하여 프로그램된 데이터의 최상위 비트가 "0" 인지 "1"인지를 독출한다.
상기와 같이, 제1 페이지부터 제N 페이지까지에 대한 독출 동작은 각 페이지의 프로그램 상태들을 구분시킬 수 있는 전압 레벨을 갖는 독출 전압들 (제1 페이지 1개, 제2 페이지 2개, ..., 제 N 페이지 2N-1개)을 이용하여 수행된다.
다시, 도 1, 도 9 및 도 10를 참조하면, 제1 페이지 내지 제N 페이지에 대한 독출 동작이 완료되면(S1020), 본 발명의 실시예에 따른 N 비트 MLC 플래시 메모리 장치(100) 및 이의 프로그램 방법(1000)은, 제N+1 페이지에 대한 독출 동작을 수행한다(S1040). 제어 로직(160)은 비트레벨변환 제어 로직(180)에, 제2 제어 신호(XCON2)를 전송할 수 있다.
제어 로직(160)은 독출 동작에서의 제2 제어 신호(XCON2)를, 프로그램 동작에서의 제2 제어 신호(XCON2)와 다른 논리 레벨로 생성할 수 있다. 제2 제어 신호(XCON2)는 제N 페이지의 독출 전압들의 전압 레벨에 대한 정보 및 제N 페이지의 어드레스에 대한 정보 등을 포함할 수 있다. 제N 페이지의 독출 전압들을 편의 상, VRN1, VRN2, ..., VRN2N-1이라 한다.
제N+1 페이지에 대한 독출 동작을 수행함에 있어, 비트레벨변환 제어 로직(180)은 제2 제어 신호(XCON2)에 응답하여, 먼저, 제N+1 페이지의 하위 프로그램 상태("E", "P1", ..., "P2i-1")에 대한 독출 동작을 수행할 수 있다(S1042).
이하에서는 설명의 편의를 위해, 제N 페이지의 하위 프로그램 상태("E", "P1", ..., "Pi-1")에 대응되어 프로그램된 도 5의 제N+1 페이지의 이레이즈 상태 및 프로그램 상태들을 제N+1 페이지의 하위 프로그램 상태("E", "P1", ..., "P2i-1")이라 하고, 제N 페이지의 상위 프로그램 상태("Pi", "Pi+1"..., "P2N-1")에 대응되어 프로그램된 도 5의 제N+1 페이지의 프로그램 상태들을 제N+1 페이지의 상위 프로그램 상태("P2i", "P2i+1"..., "P2N+1-1")이라 한다.
계속해서 도 1, 도 9 및 도 10을 참조하면, 비트레벨변환 제어 로직(180)은 제N+1 페이지를 독출함에 있어서, 제N 페이지의 어드레스(ADDR')를 제N+1 페이지에 대한 어드레스로 설정하여 독출할 수 있다. 또한, 비트레벨변환 제어 로직(180)은 제N 페이지에 대한 독출 전압들(VRN1, VRN2, ..., VRN2N-1)의 전압 레벨을, 제N+1 페이지의 하위 프로그램 상태("E", "P1", ..., "P2i-1") 사이의 전압 레벨을 갖는 독출 전압으로 변경하여(VRN1', VRN2', ..., VRN2N-1'), 제N+1 페이지의 하위 프로그램 상태("E", "P1", ..., "P2i-1")를 갖는 메모리 셀들에 대한 독출을 수행할 수 있다.
바람직하게는, 비트레벨변환 제어 로직(180)은 제3 제어 신호(XCON3)를 전압 발생부(170)로 전송하여, 전압 발생부(170)가 제N+1 페이지의 하위 프로그램 상태("E", "P1", ..., "P2i-1")에 대한 독출 전압들(VR'(VRN1', VRN2', ..., VRN2N-1'))을 생성하도록 할 수 있다.
도 9에 도시되는 바와 같이, 독출 전압들(VR'(VRN1', VRN2', ..., VRN2N-1'))이 제N+1 페이지에 인가되면, 제N+1 페이지의 하위 프로그램 상태("E", "P1", ..., "P2i-1")를 갖는 메모리 셀들은 "0" 또는 "1"로 독출된다. 이때, 제N+1 페이지의 하위 프로그램 상태("E", "P1", ..., "P2i-1") 중 전압 레벨이 가장 높은 프로그램 상태("P2i-1")를 갖는 메모리 셀들은 "1"로 독출될 수 있다. 그레이 코드로 코딩되는 N 비트 MLC 플래시 메모리 장치의 제N+1 페이지는 "10011001..1001"으로 프로그램되기 때문이다.
또한, 도 9에 도시되는 바와 같이, 제N+1 페이지의 하위 프로그램 상태("E", "P1", ..., "P2i-1") 중 전압 레벨이 가장 높은 프로그램 상태("P2i-1")보다 높은 전압 레벨의 제N+1 페이지의 상위 프로그램 상태("P2i", "P2i+1"..., "P2N+1-1")를 갖는 메모리 셀들은 "1"로 독출될 수 있다.
제N+1 페이지의 하위 프로그램 상태("E", "P1", ..., "P2i-1")를 갖는 메모리 셀들에 대한 독출 동작이 완료되면(S1042), 비트레벨변환 제어 로직(180)은 제N+1 페이지의 상위 프로그램 상태("P2i", "P2i+1"..., "P2N+1-1")를 갖는 메모리 셀들에 대한 독출 동작을 수행할 수 있다(S1044).
이때, 비트레벨변환 제어 로직(180)은 N 페이지에 대한 독출 전압들(VRN1, VRN2, ..., VRN2N-1)의 전압 레벨을, 제N+1 페이지의 상위 프로그램 상태("P2i", "P2i+1"..., "P2N+1-1")에 대한 독출 전압으로 전압 레벨을 변경하여(VRN1'', VRN2'', ..., VRN2N-1''), 제N+1 페이지의 상위 프로그램 상태("P2i", "P2i+1"..., "P2N+1-1")를 갖는 메모리 셀들에 대한 독출을 수행할 수 있다.
바람직하게는, 비트레벨변환 제어 로직(180)은 제3 제어 신호(XCON3)를 전압 발생부(170)로 전송하여, 전압 발생부(170)가 제N+1 페이지의 상위 프로그램 상태("P2i", "P2i+1"..., "P2N+1-1")에 대한 독출 전압들(VR''(VRN1'', VRN2'', ..., VRN2N-1''))을 생성하도록 할 수 있다.
도 9에 도시되는 바와 같이, 독출 전압들(VR''(VRN1'', VRN2'', ..., VRN2N-1''))이 제N+1 페이지에 인가되면, 제N+1 페이지의 상위 프로그램 상태("P2i", "P2i+1"..., "P2N+1-1")를 갖는 메모리 셀들은 "0" 또는 "1"로 독출된다. 이때, 제N+1 페이지의 상위 프로그램 상태("P2i", "P2i+1"..., "P2N+1-1") 중 전압 레벨이 가장 낮은 프로그램 상태("P2i")를 갖는 메모리 셀들은 "1"로 독출될 수 있다.
또한, 도 9에 도시되는 바와 같이, 제N+1 페이지의 상위 프로그램 상태("P2i", "P2i+1"..., "P2N+1-1") 중 전압 레벨이 가장 낮은 프로그램 상태("P2i")보다 낮은 전압 레벨의 제N+1 페이지의 하위 프로그램 상태("E", "P1", ..., "P2i-1")을 갖는 메모리 셀들은 "1"로 독출할 수 있다.
이상에서는 제N+1 페이지의 하위 프로그램 상태("E", "P1", ..., "P2i-1") 대한 독출 동작을 수행한 후, 제N+1 페이지의 상위 프로그램 상태("P2i", "P2i+1"..., "P2N+1-1")에 대한 독출 동작을 수행하는 경우에 대하여 설명하였다. 그러나, 이에 한정되는 것은 아니다. 도 11의 독출 방법(1100)에 도시되는 바와 같이, 제N 페이지에 대한 독출을 수행(S1120)한 후, 먼저 제N+1 페이지의 상위 프로그램 상태("P2i", "P2i+1"..., "P2N+1-1")에 대한 독출 동작을 수행(S1142)할 수 있다. 다음으로, 제N+1 페이지의 하위 프로그램 상태("E", "P1", ..., "P2i-1") 대한 독출 동작을 수행(S1144)하여, N 비트 MLC 플래시 메모리 장치(100)에서 제N+1 페이지에 대한 독출이 수행(S1140)될 수도 있다.
상기와 같은 독출 방법에 의하여, 제N+1 페이지의 상위 프로그램 상태 및 하위 프로그램 상태에 대하여 순차적으로 독출 동작을 수행함으로써, N 비트 MLC 플래시 메모리 장치에서의 독출 전압 및 어드레스에 대한 설계를 변경하지 아니하더라도, N 비트 MLC 플래시 메모리 장치의 하나의 메모리 셀에 N+1 비트 이상을 독출할 수 있다.
이하에서는 구체적인 예를 들어, 본 발명의 실시예를 설명한다.
도 12는 2 비트 MLC 플래시 메모리 장치에서의 메모리 셀들에 3 비트 프로그램을 수행하는 경우를 설명하기 위한 도면이다.
도 1 및 도 12을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는, 제어 로직(160)에 의하여 프로그램하고자 하는 데이터(DTA)의 하위 2 비트에 대응되는 LSB 페이지 및 MSB 페이지를 프로그램할 수 있다. 예를 들어, 프로그램하고자 하는 데이터(DTA)가 "001"의 세 비트인 경우, 제어 로직(160)은 "00"에 대한 LBS 및 MSB 프로그램을 수행한다.
MSB 페이지에 대한 프로그램이 완료되면, 제어 로직(160)은 비트레벨변환 제어 로직(180)에, 프로그램하고자 하는 데이터의 나머지 비트(들)에 대한 정보, MSB 페이지에 대한 프로그램 전압의 전압 레벨 및 MSB 페이지의 어드레스에 대한 정보 등을 포함하는 제2 제어 신호(XCON2)를 전송한다.
비트레벨변환 제어 로직(180)은 제2 제어 신호(XCON2)에 응답하여 LSB 독출 전압(VRLSB)을 LSB 페이지에 인가한다.
LSB 독출 전압(VRLSB)이 인가되면, MSB 페이지의 제2 프로그램 상태("P2") 및 제3 프로그램 상태("P3")를 갖는 메모리 셀들이 독출된다. 반면, MSB 페이지의 이레이즈 상태("E") 및 제1 프로그램 상태("P1")를 갖는 메모리 셀들은 인히빗(inhibit)된다.
이 상태에서, 비트레벨변환 제어 로직(180)은 MSB 페이지의 제2 프로그램 상태("P2") 및 제3 프로그램 상태("P3")에 대한 추가적인 프로그램 동작을 수행한다. 따라서, 도 12에 도시되는 바와 같이, MSB 페이지의 제2 프로그램 상태("P2") 및 제3 프로그램 상태("P3")가 제3 페이지의 제4 프로그램 상태("P4") 내지 제7 프로그램 상태("P7")로 프로그램된다.
이때, 제3 페이지의 제4 프로그램 상태("P4") 내지 제7 프로그램 상태("P7")는 각각, "001", "000", "010" 및 "011"를 나타낼 수 있다. 다만, 제3 페이지의 제4 프로그램 상태("P4")는 별도의 프로그램 동작을 수행하지 아니하고, MSB 페이지의 제2 프로그램 상태("P2")를 유지함으로써 형성될 수도 있다.
다음으로, 비트레벨변환 제어 로직(180)은 MSB 페이지의 이레이즈 상태("E") 및 제1 프로그램 상태("P1")에 대한 추가적인 프로그램 동작을 수행한다. 따라서, 도 12에 도시되는 바와 같이, MSB 페이지의 이레이즈 상태("E") 및 제1 프로그램 상태("P1")가 제3 페이지의 이레이즈 상태("E") 및 제1 프로그램 상태("P1") 내지 제3 프로그램 상태("P3")로 프로그램된다.
이때, 제3 페이지의 이레이즈 상태("E"), 제1 프로그램 상태("P1") 내지 제3 프로그램 상태("P3")는 각각, "111", "110", "101" 및 "100"을 나타낼 수 있다. 다만, 제3 페이지의 이레이즈 상태("E")는 별도의 프로그램 동작을 수행하지 아니하고, MSB 페이지의 이레이즈 상태("E")를 유지함으로써 형성될 수도 있다.
상기와 같은 프로그램 동작을 통해, 본 발명의 실시예에 따른 플래시 메모리 장치는 비록 2 비트 MLC 플래시 메모리 장치이더라도, 3 비트 프로그램을 수행할 수 있다. 도 12의 제3 페이지의 이레이즈 상태("E") 및 프로그램 상태들("P1"~"P7")은 "111", "110", "101", "100", "001", "000", "010" 및 "011" 값을 나타내는데, 이는 도 4에 도시되는 3 비트 MLC 플래시 메모리에서의 셀 산포들이 나타내는 값들과 동일하다.
도 13은 도 12의 방법으로 프로그램된 플래시 메모리 장치에서의 독출 동작을 설명하기 위한 도면이다.
도 12 및 도 13을 참조하면, 2비트 MLC 플래시 메모리 장치에서 3비트로 프로그램된 데이터에 대한 독출 동작을 수행하기 위해, 먼저 2비트 MLC 플래시 메모리 장치의 3개의 독출 전압(VRLSB, VR21, VR22)을 이용하여 LSB 페이지 및 MSB 페이지에 대한 독출 동작을 수행하여, 메모리 셀에 프로그램된 데이터의 하위 2 비트에 대한 독출을 수행한다. 다음으로, 최상위 비트에 대한 독출을 수행한다.
제3 페이지의 제1 독출 전압들(VR21', VR22')을 제3 페이지에 인가하여, 제3 페이지의 하위 프로그램 상태들의 최상위 비트가 "0"인지 "1"인지를 독출한다. 이때, 제3 페이지의 제1 독출 전압들(VR21', VR22')보다 높은 전압 레벨을 갖는 제3 페이지의 상위 프로그램 상태들은, 제3 페이지의 하위 프로그램 상태들 중 전압 레벨이 가장 높은 제3 프로그램 상태("P3")와 같은 "1"로 독출된다.
다음으로, 제3 페이지의 제2 독출 전압들(VR21'', VR22'')을 제3 페이지에 인가하여, 제3 페이지의 상위 프로그램 상태들의 최상위 비트가 "0"인지 "1"인지를 독출한다. 이때, 제3 페이지의 제2 독출 전압들(VR21'', VR22'')보다 낮은 전압 레벨을 갖는 제3 페이지의 하위 프로그램 상태들은, 제3 페이지의 상위 프로그램 상태들 중 전압 레벨이 가장 낮은 제4 프로그램 상태("P4")와 같은 "1"로 독출된다.
도 14는 3 비트 MLC 플래시 메모리 장치에서의 메모리 셀들에 4 비트 프로그램을 수행하는 경우를 설명하기 위한 도면이다.
도 1 및 도 14을 참조하면, 본 발명의 실시예에 따른 플래시 메모리 장치(100)는, 제어 로직(160)에 의하여 프로그램하고자 하는 데이터(DTA)의 상위 3 비트에 대응되는 LSB 페이지(제1 페이지) 내지 제3 페이지를 프로그램할 수 있다. 예를 들어, 프로그램하고자 하는 데이터(DTA)가 "0001"의 네 비트인 경우, 제어 로직(160)은 "000"에 대한 LBS, 제2 페이지 및 MSB 페이지에 대한 프로그램을 수행한다.
제3 페이지에 대한 프로그램이 완료되면, 제어 로직(160)은 비트레벨변환 제어 로직(180)에, 프로그램하고자 하는 데이터의 나머지 비트에 대한 정보, MSB 페 이지에 대한 프로그램 전압의 전압 레벨 및 MSB 페이지의 어드레스에 대한 정보 등을 포함하는 제2 제어 신호(XCON2)를 전송한다.
비트레벨변환 제어 로직(180)은 제2 제어 신호(XCON2)에 응답하여 LSB 독출 전압(VRLSB)을 LSB 페이지에 인가한다.
LSB 페이지로 LSB 독출 전압(VRLSB)이 인가되면, 제3 페이지의 제4 프로그램 상태("P4") 및 제7 프로그램 상태("P7")를 갖는 메모리 셀들이 독출된다. 반면, LSB 페이지로 LSB 독출 전압(VRLSB)이 인가되면, 제3 페이지의 이레이즈 상태("E") 내지 제3 프로그램 상태("P3")를 갖는 메모리 셀들은 인히빗(inhibit)된다.
이 상태에서, 비트레벨변환 제어 로직(180)은 제3 페이지의 제4 프로그램 상태("P4") 내지 제7 프로그램 상태("P7")에 대한 추가적인 프로그램 동작을 수행한다. 따라서, 도 14에 도시되는 바와 같이, 제3 페이지의 제3 프로그램 상태("P3") 내지 제7 프로그램 상태("P7")가 제4 페이지의 제8 프로그램 상태("P8") 내지 제15 프로그램 상태("P8")로 프로그램된다.
이때, 제4 페이지의 제8 프로그램 상태("P8") 내지 제15 프로그램 상태("P8")는 각각, "0011", "0010", "0000", "0001", "0101", "0100", "0111" 및 "0110"을 나타낼 수 있다. 다만, 제4 페이지의 제7 프로그램 상태("P7")는 별도의 프로그램 동작을 수행하지 아니하고, 제3 페이지의 제4 프로그램 상태("P4")를 유지함으로써 형성될 수도 있다.
다음으로, 비트레벨변환 제어 로직(180)은 제3 페이지의 이레이즈 상태("E") 내지 제3 프로그램 상태("P3")에 대한 추가적인 프로그램 동작을 수행한다. 따라 서, 도 14에 도시되는 바와 같이, 제3 페이지의 이레이즈 상태("E") 내지 제3 프로그램 상태("P3")가 제4 페이지의 이레이즈 상태("E"), 및 제1 프로그램 상태("P1") 내지 제7 프로그램 상태("P7")로 프로그램된다.
이때, 제4 페이지의 이레이즈 상태("E"), 및 제1 프로그램 상태("P1") 내지 제7 프로그램 상태("P7")는 각각, "1111", "1110", "1100", "1101", "1001", "1000", "1010" 및 "1011"을 나타낼 수 있다. 다만, 제4 페이지의 이레이즈 상태("E")는 별도의 프로그램 동작을 수행하지 아니하고, 제3 페이지의 이레이즈 상태("E")를 유지함으로써 형성될 수도 있다.
상기와 같은 프로그램 동작을 통해, 본 발명의 실시예에 따른 플래시 메모리 장치는 비록 3 비트 MLC 플래시 메모리 장치이더라도, 4 비트 프로그램을 수행할 수 있다. 도 12의 제3 페이지의 이레이즈 상태("E") 및 프로그램 상태들("P1"~"P7")은 각각 "1111", "1110", "1100", "1101", "1001", "1000", "1010", "1011", "0011", "0010", "0000", "0001", "0101", "0100", "0111" 및 "0110"을 값을 나타내는데, 이는 4 비트 MLC 플래시 메모리에서의 셀 산포들이 나타내는 값들과 동일하다.
도 15는 도 14의 방법으로 프로그램된 플래시 메모리 장치에서의 독출 동작을 설명하기 위한 도면이다.
도 14 및 도 15를 참조하면, 3 비트 MLC 플래시 메모리 장치에서 4 비트로 프로그램된 데이터에 대한 독출 동작을 수행하기 위해, 먼저 3비트 MLC 플래시 메 모리 장치의 7개의 독출 전압(VRLSB, VR21, VR22, VR31, VR32, VR33, VR34)을 이용하여 LSB 페이지 내지 제3 페이지에 대한 독출 동작을 수행하여, 메모리 셀에 프로그램된 데이터의 하위 3 비트에 대한 독출을 수행한다. 다음으로, 최상위 비트에 대한 독출을 수행한다.
먼저, 제4 페이지에 대한 제1 독출 전압들(VR31', VR32', VR33', VR34')을 제4 페이지에 인가하여, 제4 페이지의 하위 프로그램 상태들의 최하위 비트가 "0"인지 "1"인지를 독출한다. 이때, 제4 페이지의 제1 독출 전압들(VR31', VR32', VR33', VR34')보다 높은 전압 레벨을 갖는 제4 페이지의 상위 프로그램 상태들은, 제4 페이지의 하위 프로그램 상태들 중 전압 레벨이 가장 높은 제7 프로그램 상태("P7")와 같은 "1"로 독출된다.
다음으로, 제4 페이지에 대한 제2 독출 전압들(VR31'', VR32'', VR33'', VR34'')을 제4 페이지에 인가하여, 제4 페이지의 상위 프로그램 상태들의 최하위 비트가 "0"인지 "1"인지를 독출한다. 이때, 제4 페이지의 제2 독출 전압들(VR31'', VR32'', VR33'', VR34'')보다 낮은 전압 레벨을 갖는 제3 페이지의 하위 프로그램 상태들은, 제4 페이지의 상위 프로그램 상태들 중 전압 레벨이 가장 낮은 제8 프로그램 상태("P8")와 같은 "1"로 독출된다.
상기의 도 14에서는, 제4 페이지의 상위 프로그램 상태들 중 전압 레벨이 가장 낮은 프로그램 상태(제 4 페이지의 제8 프로그램 상태("P8"))를, 상위 프로그램 상태들에 대한 프로그램과 동시에 수행하였다. 또는 제4 페이지의 상위 프로그램 상태들 중 전압 레벨이 가장 낮은 프로그램 상태(제 4 페이지의 제8 프로그램 상태("P8"))를, 제3 페이지의 상위 프로그램 상태들 중 전압 레벨이 가장 납은 프로그램 상태(제3 페이지의 제4 프로그램 상태("P4"))를 유지하여 형성하였다.
그러나, 이에 한정되는 것은 아니다.
본 발명의 다른 실시예에 따른 프로그램 방법을 나타내는 도 16을 참조하면, 마지막 페이지의 상위 프로그램 상태들 중 전압 레벨이 가장 낮은 프로그램 상태 (제4 페이지의 제8 프로그램 상태("P8"))는, 이를 제외한 상위 프로그램 상태들(제4 페이지의 제9 프로그램 상태("P9") 내지 제15 프로그램 상태("P8"))에 대한 프로그램 후에, 프로그램될 수 있다.
또한, 본 발명의 또 다른 실시예에 따른 프로그램 방법을 나타내는 도 17을 참조하면, 마지막 페이지의 상위 프로그램 상태들 중 전압 레벨이 가장 낮은 프로그램 상태 (제4 페이지의 제8 프로그램 상태("P8"))는, 이를 제외한 상위 프로그램 상태들(제4 페이지의 제9 프로그램 상태("P9") 내지 제15 프로그램 상태("P8"))에 대한 프로그램, 및 마지막 페이지의 하위 프로그램 상태들(제4 페이지의 이레이즈 상태("E"), 및 제1 프로그램 상태("P1") 내지 제7 프로그램 상태("P7"))에 대한 프로그램 후에, 프로그램될 수 있다.
도 16 또는 도 17의 방법으로 프로그램된 경우에 대한 독출 동작은 전술된 본원발명의 실시예에 따른 독출 방법에 의하여, 본원발명이 속하는 기술 분야의 종사가가 용이하게 실시할 수 있다. 따라서, 그에 대한 더 자세한 설명은 생략한다.
이렇듯, 본 발명의 실시예에 따른 플래시 메모리 장치, 이의 프로그램 방법 및 독출 방법에 의하면, N 비트를 프로그램하고 독출하는 스킴의 플래시 메모리 장치의 설계를 변경하지 아니하고, N+1 비트를 프로그램하고 독출할 수 있다.
나아가, 본 발명의 실시예에 따른 플래시 메모리 장치, 이의 프로그램 방법 및 독출 방법에 의하면, N 비트를 프로그램하고 독출하는 스킴의 플래시 메모리 장치의 설계를 변경하지 아니하고, N+2 비트 이상을 프로그램하고 독출할 수 있다.
3 비트 MLC 플래시 메모리 장치에서의 5 비트의 데이터를 프로그램하는 도 18을 참조하면, 3 비트 MLC 플래시 메모리 장치는 먼저 도 14와 같이 4 번째 비트에 대한 프로그램을 수행하여 제4 페이지를 형성한다. 제4 페이지의 이레이즈 상태 및 15개의 프로그램 상태 중 상위 프로그램 상태들(P8~P15)에 대한 두 차례(화살표 1,2)의 프로그램을 수행하여 제5 페이지의 상위 프로그램 상태들을 형성하고, 제 4 페이지의 하위 프로그램 상태들(E, P1~P7)에 대한 두 차례(화살표 3,4)의 프로그램을 수행하여 제5 페이지의 하위 프로그램 상태들을 형성할 수 있다.
제4 페이지의 상위 프로그램 상태들(P8~P15)에 대한 두 차례(화살표 1,2)의 프로그램 동작 및 제4 페이지의 하위 프로그램 상태들(E, P1~P7)에 대한 두 차례(화살표 3,4)의 프로그램 동작은 각각, 도 5 등에서 설명된 프로그램 방법에 의할 수 있다. 또한, 도 18의 방법으로 프로그램된 5 비트 데이터에 대하여, 도 9 등에서 설명된 독출 방법에 의하여 독출할 수 있다. 따라서, 이에 대한 더 자세한 설명은 생략한다.
도 19는 본 발명의 실시예에 따른 플래시 메모리 장치를 구비하는 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
본 발명에 따른 컴퓨팅 시스템 장치(1900)는 버스(1960)에 전기적으로 연결된 마이크로프로세서(1930), 사용자 인터페이스(1950), 그리고 메모리 컨트롤러(1912) 및 도 1의 플래시 메모리 장치(100)를 구비하는 메모리 시스템 장치(1910)을 포함할 수 있다. 플래시 메모리 장치(100)에는 마이크로프로세서(1930)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(1912)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템 장치(1900)는 나아가, 램(1940) 및 파워 공급 장치(1920)을 더 구비할 수 있다.
본 발명에 따른 컴퓨팅 시스템 장치(1900)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명에 따른 컴퓨팅 시스템 장치(1800)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
바람직하게는, 메모리 컨트롤러(1912)와 플래시 메모리 장치(100)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
상기에서 설명된 본 발명에 따른 플래시 메모리 장치는 도 20에 도시되는 바와 같이, 메모리 컨트롤러(2020)와 함께, 메모리 카드(2000)를 구성할 것이다. 이러한 경우, 메모리 컨트롤러(2020)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다. 도 20의 메모리 컨트롤러(2020)에 구비되고 있는 CPU(2022), SRAM(2021), HOST I/F(2023), ECC(2024), MEMORY I/F(2025) 및 버스(2026)의 구조 및 동작은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
상기에서 설명된 본 발명에 따른 플래시 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
예를 들어, 이상에서는 N 비트의 MLC 플래시 메모리 장치에서의 N+1 비트 또는 N+2 비트에 대한 프로그램 방법 및 독출 방법에 대하여 설명하였으나, 이에 한정되는 것은 아니다. N 비트의 MLC 플래시 메모리 장치에서, 전술된 실시예에 따른 N+2 비트에 대한 프로그램 또는 독출을 수행한 후, 같은 방법으로 N+3 비트에 대한 프로그램 또는 독출 동작을 수행하는 등, N 비트의 MLC 플래시 메모리 장치에서 N+3 비트 이상의 프로그램 또는 독출이 가능하다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 플래시 메모리 장치에서의 셀 산포를 나타내는 도면이다.
도 3은 2 비트 MLC 플래시 메모리에서의 프로그램 동작을 설명하기 위한 도면이다.
도 4는 3 비트 MLC 플래시 메모리에서의 프로그램 동작을 설명하기 위한 도면이다.
도 5는 N 비트 MLC 플래시 메모리에서 N+1 비트를 프로그램하는 동작을 설명하기 위한 도면이다.
도 6은 도 5의 플래시 메모리 장치에서의 제1 실시예에 따른 프로그램 방법을 나타내는 순서도이다.
도 7은 도 5의 플래시 메모리 장치에서의 제2 실시예에 따른 프로그램 방법을 나타내는 순서도이다.
도 8은 도 1과 다른 실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 9는 도 5의 플래시 메모리 장치에서의 독출 동작을 설명하기 위한 도면이다.
도 10은 도 5의 플래시 메모리 장치에서의 제1 실시예에 따른 독출 방법을 나타내는 도면이다.
도 11은 도 5의 플래시 메모리 장치에서의 제2 실시예에 따른 독출 방법을 나타내는 순서도이다.
도 12는 본 발명의 실시예에 따라 2 비트 MLC 플래시 메모리 장치에서 3 비트 데이터를 프로그램하는 방법을 설명하기 위한 도면이다.
도 13은 도 12의 방법으로 프로그램된 플래시 메모리 장치에서의 독출 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 실시예에 따라 3 비트 MLC 플래시 메모리 장치에서 4 비트 데이터를 프로그램하는 방법을 설명하기 위한 도면이다.
도 15는 도 14의 방법으로 프로그램된 플래시 메모리 장치에서의 독출 방법을 설명하기 위한 도면이다.
도 16은 본 발명의 다른 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 17은 본 발명의 또 다른 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 18은 본 발명의 실시예에 따라 3 비트 MLC 플래시 메모리 장치에서 5 비트 데이터를 프로그램하는 방법을 설명하기 위한 도면이다.
도 19는 도 1의 플래시 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 20은 도 1의 플래시 메모리 장치를 포함하는 메모리 카드를 나타내는 블록도이다.

Claims (11)

  1. N(N은 2 이상의 자연수) 비트 멀티-레벨 셀 플래시 메모리 장치에 있어서,
    프로그램 명령에 응답하여 상기 멀티-레벨 셀 플래시 메모리 장치의 메모리 셀 어레이로 데이터의 제1 내지 제N 비트에 대한 프로그램을 수행하는 것을 제어하는 제어 로직; 및
    상기 데이터의 제1 내지 제N 비트에 대한 프로그램이 완료되면, 상기 제어 로직의 제어 신호에 응답하여, 상기 데이터의 제N 비트에 대한 프로그램에 사용되는 전압의 전압 레벨을 변경하여 상기 데이터의 제N+1 비트에 대한 프로그램을 수행하는 비트레벨변환 제어 회로를 포함하고,
    상기 비트레벨변환 제어 회로는,
    상기 제1 내지 제N 비트에 대한 프로그램 결과 생성된 2N개의 셀 산포들 중 2N-1개의 셀 산포들에 대응하는 상태를 갖는 제1 메모리 셀들을 인히빗 처리하고, 나머지 2N-1개의 셀 산포들에 대응하는 상태를 갖는 제2 메모리 셀들에 대해 제N+1 비트에 대한 프로그램을 수행하고,
    이어서 상기 제2 메모리 셀들에 대해 인히빗 처리하고 상기 제1 메모리 셀들에 대해 제N+1 비트에 대한 프로그램을 수행하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1 항에 있어서,
    상기 제1 메모리 셀들은 상기 데이터의 제1 비트를 독출하는데 사용되는 LSB 독출 전압보다 낮은 전압 레벨을 갖는 하위 2N-1개의 셀 산포들에 대응하는 상태를 갖고,
    상기 제2 메모리 셀들은 상기 LSB 독출 전압보다 높은 전압 레벨을 갖는 상위 2N-1개의 셀 산포들에 대응하는 상태를 갖는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제2 항에 있어서,
    상기 비트레벨변환 제어 회로는,
    상기 제2 메모리 셀들 중 전압 레벨이 가장 낮은 셀 산포를 제외하고 제N+1 비트에 대한 프로그램을 수행한 후, 상기 제2 메모리 셀들 중 전압 레벨이 가장 낮은 셀 산포에 대하여 제N+1 비트에 대한 프로그램을 수행하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제1 항에 있어서,
    상기 제1 메모리 셀들은 상기 데이터의 제1 비트를 독출하는데 사용되는 LSB 독출 전압보다 높은 전압 레벨을 갖는 상위 2N-1개의 셀 산포들에 대응하는 상태를 갖고,
    상기 제2 메모리 셀들은 상기 LSB 독출 전압보다 낮은 전압 레벨을 갖는 하위 2N-1개의 셀 산포들에 대응하는 상태를 갖는 것을 특징으로 하는 플래시 메모리 장치.
  5. N(N은 2 이상의 자연수)보다 큰 M 비트에 대한 프로그램이 수행된 N 비트 멀티-레벨 셀 플래시 메모리 장치에 있어서,
    독출 명령에 응답하여 상기 멀티-레벨 셀 플래시 메모리 장치의 메모리 셀 어레이로부터 데이터의 제1 내지 제N 비트를 독출하는 것을 제어하는 제어 로직; 및
    상기 데이터의 제1 내지 제N 비트에 대한 독출이 완료되면, 상기 제어 로직의 제어 신호에 응답하여, 상기 데이터의 제N 비트에 대한 독출에 사용되는 전압의 전압 레벨을 변경하여 상기 데이터의 제N+1 비트에 대한 독출을 수행하는 비트레벨변환 제어 회로를 포함하고,
    상기 비트레벨변환 제어 회로는,
    상기 제N+1 비트에 대한 프로그램 결과 생성된 2N+1개의 셀 산포들 중 2N개의 셀 산포들에 대응하는 상태를 갖는 제3 메모리 셀들에 대해 독출을 수행하고,
    이어서 나머지 2N개의 셀 산포들에 대응하는 상태를 갖는 제4 메모리 셀들에 대한 독출을 수행하는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제5 항에 있어서,
    상기 제3 메모리 셀들은 상기 데이터의 제1 비트를 독출하는데 사용되는 LSB 독출 전압보다 낮은 전압 레벨을 갖는 하위 2N개의 셀 산포들에 대응하는 상태를 갖고,
    상기 제4 메모리 셀들은 상기 LSB 독출 전압보다 높은 전압 레벨을 갖는 상위 2N개의 셀 산포들에 대응하는 상태를 갖는 것을 특징으로 하는 플래시 메모리 장치.
  7. 제5 항에 있어서,
    상기 제3 메모리 셀들은 상기 데이터의 제1 비트를 독출하는데 사용되는 LSB 독출 전압보다 높은 전압 레벨을 갖는 상위 2N개의 셀 산포들에 대응하는 상태를 갖고,
    상기 제4 메모리 셀들은 상기 LSB 독출 전압보다 낮은 전압 레벨을 갖는 하위 2N개의 셀 산포들에 대응하는 상태를 갖는 것을 특징으로 하는 플래시 메모리 장치.
  8. N(N은 2 이상의 자연수) 비트 멀티-레벨 셀 플래시 메모리 장치에서의 프로그램 방법에 있어서,
    프로그램 명령에 응답하여, 상기 N 비트 멀티-레벨 셀 플래시 메모리 장치의 메모리 셀 어레이로 데이터의 제1 내지 제N 비트에 대한 프로그램을 수행하는 단계;
    상기 데이터의 제1 내지 제N 비트에 대한 프로그램이 완료되면, 추가적인 전압의 인가 없이 상기 데이터의 제N 비트에 대한 프로그램에 사용되는 전압의 전압 레벨을 변경하여, 상기 제1 내지 제N 비트에 대한 프로그램 결과 생성된 2N개의 셀 산포들 중 2N-1개의 셀 산포들에 대응하는 상태를 갖는 제1 메모리 셀들에 대해 인히빗 처리하고 나머지 2N-1개의 셀 산포들에 대응하는 상태를 갖는 제2 메모리 셀들에 대해 제N+1 비트에 대한 프로그램을 수행하는 단계; 및
    상기 제2 메모리 셀들에 대해 인히빗 처리하고 상기 제1 메모리 셀들에 대해 제N+1 비트에 대한 프로그램을 수행하는 단계를 구비하는 것을 특징으로 하는 플래시 메모리 장치에서의 프로그램 방법.
  9. 제8 항에 있어서,
    상기 제1 메모리 셀들은 상기 데이터의 제1 비트를 독출하는데 사용되는 LSB 독출 전압보다 낮은 전압 레벨을 갖는 하위 2N-1개의 셀 산포들에 대응하는 상태를 갖고,
    상기 제2 메모리 셀들은 상기 LSB 독출 전압보다 높은 전압 레벨을 갖는 상위 2N-1개의 셀 산포들에 대응하는 상태를 갖는 것을 특징으로 하는 플래시 메모리 장치에서의 프로그램 방법.
  10. 제8 항에 있어서,
    상기 제1 메모리 셀들은 상기 데이터의 제1 비트를 독출하는데 사용되는 LSB 독출 전압보다 높은 전압 레벨을 갖는 상위 2N-1개의 셀 산포들에 대응하는 상태를 갖고,
    상기 제2 메모리 셀들은 상기 LSB 독출 전압보다 낮은 전압 레벨을 갖는 하위 2N-1개의 셀 산포들에 대응하는 상태를 갖는 것을 특징으로 하는 플래시 메모리 장치에서의 프로그램 방법.
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