JP6262063B2 - 不揮発性メモリおよび書き込み方法 - Google Patents
不揮発性メモリおよび書き込み方法 Download PDFInfo
- Publication number
- JP6262063B2 JP6262063B2 JP2014083044A JP2014083044A JP6262063B2 JP 6262063 B2 JP6262063 B2 JP 6262063B2 JP 2014083044 A JP2014083044 A JP 2014083044A JP 2014083044 A JP2014083044 A JP 2014083044A JP 6262063 B2 JP6262063 B2 JP 6262063B2
- Authority
- JP
- Japan
- Prior art keywords
- threshold
- page
- memory cell
- region
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims description 488
- 238000000034 method Methods 0.000 title claims description 80
- 238000009826 distribution Methods 0.000 description 313
- 238000010586 diagram Methods 0.000 description 48
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5641—Multilevel memory having cells with different number of storage levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5646—Multilevel memory with flag bits, e.g. for showing that a "first page" of a word line is programmed but not a "second page"
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
図1は、第1の実施の形態にかかる記憶装置の構成例を示すブロック図である。本実施の形態の記憶装置は、メモリコントローラ1と不揮発性メモリ2を備える。記憶装置は、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
図11は、第2の実施の形態のデータコーディングを示す図である。本実施の形態の記憶装置の構成および不揮発性メモリ2の構成は第1の実施の形態と同様である。以下、第1の実施の形態と異なる点を説明する。
図17は、第3の実施の形態のデータコーディングを示す図である。本実施の形態の記憶装置の構成および不揮発性メモリ2の構成は第1の実施の形態と同様である。以下、第1の実施の形態と異なる点を説明する。
図19は、第4の実施の形態のデータコーディングを示す図である。本実施の形態の記憶装置の構成および不揮発性メモリ2の構成は第1の実施の形態と同様である。以下、第1の実施の形態と異なる点を説明する。
図21は、第5の実施の形態のデータコーディングを示す図である。本実施の形態の記憶装置の構成および不揮発性メモリ2の構成は第1の実施の形態と同様である。以下、第1の実施の形態と異なる点を説明する。
図23は、第6の実施の形態のデータコーディングを示す図である。本実施の形態の記憶装置の構成および不揮発性メモリ2の構成は第1の実施の形態と同様である。以下、第1の実施の形態と異なる点を説明する。
次に、第7の実施の形態の記憶装置における読み出し方法について説明する。本実施の形態の記憶装置の構成および不揮発性メモリ2の構成は第1の実施の形態と同様である。本実施の形態のデータコーディングは第1の実施の形態と同様である。以下、第1の実施の形態と異なる点を説明する。
次に、第8の実施の形態の記憶装置における読み出し方法について説明する。本実施の形態の記憶装置の構成および不揮発性メモリ2の構成は第1の実施の形態と同様である。本実施の形態のデータコーディングは第1の実施の形態と同様である。以下、第1の実施の形態と異なる点を説明する。
次に、第9の実施の形態の記憶装置におけるしきい値分布について説明する。本実施の形態の記憶装置の構成および不揮発性メモリ2の構成は第1の実施の形態と同様である。本実施の形態のデータコーディングは第1の実施の形態と同様である。以下、第1の実施の形態と異なる点を説明する。
次に、第10の実施の形態の記憶装置におけるしきい値分布について説明する。本実施の形態の記憶装置の構成および不揮発性メモリ2の構成は第1の実施の形態と同様である。本実施の形態のデータコーディングは第1の実施の形態と同様である。以下、第1の実施の形態と異なる点を説明する。
次に、第11の実施の形態の記憶装置におけるしきい値分布について説明する。本実施の形態の記憶装置の構成および不揮発性メモリ2の構成は第1の実施の形態と同様である。本実施の形態のデータコーディングは第4の実施の形態と同様である。以下、第4の実施の形態と異なる点を説明する。
Claims (15)
- しきい値電圧の低い順に領域が定義された第1から第8までの8つのしきい値領域に、3ビットを対応させてデータを記憶するメモリセルを複数有し、前記3ビットは第1から第3のページにそれぞれ対応し、未書き込みの前記メモリセルのしきい値電圧は前記第1のしきい値領域に設定されるメモリセルアレイと、
未書き込みのメモリセルに前記第1のページの書き込みを行う場合、前記第1のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第2のしきい値領域に設定し、前記第1のページの書き込みが行われた前記メモリセルに前記第2のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第4のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第2のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第2のしきい値領域または前記第3のしきい値領域に設定し、前記第2のページの書き込みが行われた前記メモリセルに前記第3のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第6のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第2のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第2のしきい値領域または前記第7のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第3のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第3のしきい値領域または前記第8のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第4のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第4のしきい値領域または前記第5のしきい値領域に設定する制御部と、
を備える不揮発性メモリ。 - 前記制御部は、未書き込みのメモリセルに前記第1のページの書き込みを行う場合、前記第1のページに書き込むビット値が1の場合該メモリセルのしきい値電圧を前記第1のしきい値領域に設定し第1のページに書き込むビット値が0の場合該メモリセルのしきい値電圧を前記第2のしきい値領域に設定し、前記第1のページの書き込みが行われた前記メモリセルに前記第2のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第2のページに書き込むビット値が1の場合該メモリセルのしきい値電圧を前記第1のしきい値領域に設定し第1のページに書き込むビット値が0の場合前記第4のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第2のしきい値領域内である場合には前記第2のページに書き込むビット値が1の場合該メモリセルのしきい値電圧を前記第2のしきい値領域に設定し前記第2のページに書き込むビット値が0の場合該メモリセルのしきい値電圧を前記第3のしきい値領域に設定し、前記第2のページの書き込みが行われた前記メモリセルに前記第3のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第3のページに書き込むビット値が1の場合該メモリセルのしきい値電圧を前記第1のしきい値領域に設定し前記第3のページに書き込むビット値が0の場合該メモリセルのしきい値電圧を前記第6のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第2のしきい値領域内である場合には前記第3のページに書き込むビット値が1の場合該メモリセルのしきい値電圧を前記第2のしきい値領域に設定し前記第3のページに書き込むビット値が0の場合該メモリセルのしきい値電圧を前記第7のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第3のしきい値領域内である場合には前記第3のページに書き込むビット値が1の場合該メモリセルのしきい値電圧を前記第3のしきい値領域に設定し前記第3のページに書き込むビット値が0の場合該メモリセルのしきい値電圧を前記第8のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第4のしきい値領域内である場合には前記第3のページに書き込むビット値が1の場合該メモリセルのしきい値電圧を前記第4のしきい値領域に設定し前記第3のページに書き込むビット値が0の場合該メモリセルのしきい値電圧を前記第5のしきい値領域に設定する請求項1に記載の不揮発性メモリ。
- 前記第1から第3のページのうち、書き込みが実施されていないページを読み出す場合には、読み出し結果として0を出力する請求項1に記載の不揮発性メモリ。
- 前記第1から第3のページのうち、どのページまで書き込みが実施されたかを示す情報を管理しない請求項1に記載の不揮発性メモリ。
- しきい値電圧の低い順に領域が定義された第1から第8までの8つのしきい値領域に、3ビットを対応させてデータを記憶するメモリセルを複数有し、前記3ビットは第1から第3のページにそれぞれ対応し、未書き込みの前記メモリセルのしきい値電圧は前記第1のしきい値領域に設定されるメモリセルアレイと、
未書き込みのメモリセルに前記第1のページの書き込みを行う場合、前記第1のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第3のしきい値領域に設定し、前記第1のページの書き込みが行われた前記メモリセルに前記第2のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第2のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第3のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第3のしきい値領域または前記第4のしきい値領域に設定し、前記第2のページの書き込みが行われた前記メモリセルに前記第3のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第6のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第2のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第2のしきい値領域または前記第7のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第3のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第3のしきい値領域または前記第8のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第4のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第4のしきい値領域または前記第5のしきい値領域に設定する制御部と、
を備える不揮発性メモリ。 - しきい値電圧の低い順に領域が定義された第1から第8までの8つのしきい値領域に、3ビットを対応させてデータを記憶するメモリセルを複数有し、前記3ビットは第1から第3のページにそれぞれ対応し、未書き込みの前記メモリセルのしきい値電圧は前記第1のしきい値領域に設定されるメモリセルアレイと、
未書き込みのメモリセルに前記第1のページの書き込みを行う場合、前記第1のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第5のしきい値領域に設定し、前記第1のページの書き込みが行われた前記メモリセルに前記第2のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第3のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第5のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第5のしきい値領域または前記第6のしきい値領域に設定し、前記第2のページの書き込みが行われた前記メモリセルに前記第3のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第2のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第3のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第3のしきい値領域または前記第4のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第5のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第5のしきい値領域または前記第8のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第6のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第6のしきい値領域または前記第7のしきい値領域に設定する制御部と、
を備える不揮発性メモリ。 - しきい値電圧の低い順に領域が定義された第1から第8までの8つのしきい値領域に、3ビットを対応させてデータを記憶するメモリセルを複数有し、前記3ビットは第1から第3のページにそれぞれ対応し、未書き込みの前記メモリセルのしきい値電圧は前記第1のしきい値領域に設定されるメモリセルアレイと、
未書き込みのメモリセルに前記第1のページの書き込みを行う場合、前記第1のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第5のしきい値領域に設定し、前記第1のページの書き込みが行われた前記メモリセルに前記第2のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第2のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第5のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第5のしきい値領域または前記第7のしきい値領域に設定し、前記第2のページの書き込みが行われた前記メモリセルに前記第3のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第4のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第2のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第2のしきい値領域または前記第3のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第5のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第5のしきい値領域または前記第6のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第7のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第7のしきい値領域または前記第8のしきい値領域に設定する制御部と、
を備える不揮発性メモリ。 - しきい値電圧の低い順に領域が定義された第1から第8までの8つのしきい値領域に、3ビットを対応させてデータを記憶するメモリセルを複数有し、前記3ビットは第1から第3のページにそれぞれ対応し、未書き込みの前記メモリセルのしきい値電圧は前記第1のしきい値領域に設定されるメモリセルアレイと、
未書き込みのメモリセルに前記第1のページの書き込みを行う場合、前記第1のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第3のしきい値領域に設定し、前記第1のページの書き込みが行われた前記メモリセルに前記第2のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第6のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第3のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第3のしきい値領域または前記第5のしきい値領域に設定し、前記第2のページの書き込みが行われた前記メモリセルに前記第3のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第2のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第3のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第3のしきい値領域または前記第4のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第5のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第5のしきい値領域または前記第8のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第6のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第6のしきい値領域または前記第7のしきい値領域に設定する制御部と、
を備える不揮発性メモリ。 - しきい値電圧の低い順に領域が定義された第1から第8までの8つのしきい値領域に、3ビットを対応させてデータを記憶するメモリセルを複数有し、前記3ビットは第1から第3のページにそれぞれ対応し、未書き込みの前記メモリセルのしきい値電圧は前記第1のしきい値領域に設定されるメモリセルアレイと、
未書き込みのメモリセルに前記第1のページの書き込みを行う場合、前記第1のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第2のしきい値領域に設定し、前記第1のページの書き込みが行われた前記メモリセルに前記第2のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第5のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第2のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第2のしきい値領域または前記第7のしきい値領域に設定し、前記第2のページの書き込みが行われた前記メモリセルに前記第3のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第4のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第2のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第2のしきい値領域または前記第3のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第5のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第5のしきい値領域または前記第6のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第7のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第7のしきい値領域または前記第8のしきい値領域に設定する制御部と、
を備える不揮発性メモリ。 - 前記メモリセルに印加する読み出し電圧を変更することが可能である請求項1から9のいずれか1つに記載の不揮発性メモリ。
- 前記メモリセルアレイに格納されたデータを読み出す場合に、ハードビットリードに対応する読み出し電圧と該読み出し電圧より低い読み出し電圧および該読み出し電圧より高い読み出し電圧を印加することにより、硬判定値とソフトビット情報とを出力する請求項1から10のいずれか1つに記載の不揮発性メモリ。
- 前記第1のページの書き込みを行う場合、前記第1から第8までの8つのしきい値領域のうち少なくとも1つについて、前記第3のページの前記しきい値領域の幅より広い幅でかつ前記第2のページの書込みで用いる該しきい値領域に隣接するしきい値領域との間隔が広がるように中心電圧を前記第3のページの前記しきい値領域からずらしたしきい値領域を用いて書込みを行う請求項1から11のいずれか1つに記載の不揮発性メモリ。
- 前記第1のしきい値領域と前記第2のしきい値領域との間隔は他のしきい値領域間の間隔より広い請求項1から11のいずれか1つに記載の不揮発性メモリ。
- 前記第1のページの値を判定するための境界の数、前記第2のページの値を判定するための境界の数、前記第3のページの値を判定するための境界の数のうち最大の個数は3個である請求項1から13のいずれか1つに記載の不揮発性メモリ。
- しきい値電圧の低い順に領域が定義された第1から第8までの8つのしきい値領域に、3ビットを対応させてデータを記憶するメモリセルを複数有し、前記3ビットは第1から第3のページにそれぞれ対応し、未書き込みの前記メモリセルのしきい値電圧は前記第1のしきい値領域に設定されるメモリセルアレイを備える不揮発性メモリにおける書き込み方法であって、
未書き込みのメモリセルに前記第1のページの書き込みを行う場合、前記第1のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第2のしきい値領域に設定する第1のステップと、
前記第1のページの書き込みが行われた前記メモリセルに前記第2のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第4のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第2のしきい値領域内である場合には前記第2のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第2のしきい値領域または前記第3のしきい値領域に設定する第2のステップと、
前記第2のページの書き込みが行われた前記メモリセルに前記第3のページの書き込みを行う場合、該メモリセルのしきい値電圧が前記第1のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第1のしきい値領域または前記第6のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第2のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第2のしきい値領域または前記第7のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第3のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第3のしきい値領域または前記第8のしきい値領域に設定し、該メモリセルのしきい値電圧が前記第4のしきい値領域内である場合には前記第3のページに書き込むビット値に応じて該メモリセルのしきい値電圧を前記第4のしきい値領域または前記第5のしきい値領域に設定する第3のステップと、
を含む書き込み方法。
Priority Applications (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014083044A JP6262063B2 (ja) | 2014-03-18 | 2014-04-14 | 不揮発性メモリおよび書き込み方法 |
US14/621,894 US10255971B2 (en) | 2014-03-18 | 2015-02-13 | Nonvolatile memory and writing method |
TW104106902A TWI564900B (zh) | 2014-03-18 | 2015-03-04 | Nonvolatile Memory and Nonvolatile Memory Writing Methods |
CN201910129555.9A CN109979506B (zh) | 2014-03-18 | 2015-03-05 | 非易失性存储器及控制方法 |
CN201510098973.8A CN104934062B (zh) | 2014-03-18 | 2015-03-05 | 非易失性存储器及写入方法 |
US16/286,056 US10431298B2 (en) | 2014-03-18 | 2019-02-26 | Nonvolatile memory and writing method |
US16/529,322 US10790017B2 (en) | 2014-03-18 | 2019-08-01 | Nonvolatile memory and writing method |
US16/919,860 US10937490B2 (en) | 2014-03-18 | 2020-07-02 | Nonvolatile memory and writing method |
US17/154,513 US11270765B2 (en) | 2014-03-18 | 2021-01-21 | Nonvolatile memory and writing method |
US17/568,229 US11763883B2 (en) | 2014-03-18 | 2022-01-04 | Nonvolatile memory and writing method |
US18/467,271 US20240005988A1 (en) | 2014-03-18 | 2023-09-14 | Nonvolatile memory and writing method |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014055408 | 2014-03-18 | ||
JP2014055408 | 2014-03-18 | ||
JP2014083044A JP6262063B2 (ja) | 2014-03-18 | 2014-04-14 | 不揮発性メモリおよび書き込み方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017235462A Division JP6470389B2 (ja) | 2014-03-18 | 2017-12-07 | 制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015195071A JP2015195071A (ja) | 2015-11-05 |
JP6262063B2 true JP6262063B2 (ja) | 2018-01-17 |
Family
ID=54121196
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014083044A Active JP6262063B2 (ja) | 2014-03-18 | 2014-04-14 | 不揮発性メモリおよび書き込み方法 |
Country Status (4)
Country | Link |
---|---|
US (7) | US10255971B2 (ja) |
JP (1) | JP6262063B2 (ja) |
CN (2) | CN109979506B (ja) |
TW (1) | TWI564900B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018037132A (ja) * | 2014-03-18 | 2018-03-08 | 東芝メモリ株式会社 | 制御方法 |
US11264090B2 (en) | 2019-09-12 | 2022-03-01 | Kioxia Corporation | Memory system |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6262063B2 (ja) * | 2014-03-18 | 2018-01-17 | 東芝メモリ株式会社 | 不揮発性メモリおよび書き込み方法 |
US20160098197A1 (en) * | 2014-10-06 | 2016-04-07 | SanDisk Technologies, Inc. | Nonvolatile memory and method with state encoding and page-by-page programming yielding invariant read points |
CN106548802B (zh) * | 2015-09-17 | 2020-06-16 | 建兴储存科技(广州)有限公司 | 固态存储装置及其相关读取控制方法 |
JP2018005959A (ja) * | 2016-06-30 | 2018-01-11 | 東芝メモリ株式会社 | メモリシステムおよび書き込み方法 |
US10593398B2 (en) * | 2016-09-13 | 2020-03-17 | Toshiba Memory Corporation | Semiconductor storage device including a controller configured to execute a first write and a second write |
US10290346B2 (en) * | 2016-12-22 | 2019-05-14 | Western Digital Technologies, Inc. | Method and apparatus for low-latency read of flash storage devices using fractional bits per cell |
JP6856400B2 (ja) | 2017-02-20 | 2021-04-07 | キオクシア株式会社 | 半導体記憶装置及びメモリシステム |
CN107993687B (zh) * | 2018-01-12 | 2023-08-11 | 成都信息工程大学 | 一种存储器电路 |
JP2019139824A (ja) | 2018-02-09 | 2019-08-22 | 東芝メモリ株式会社 | メモリシステム |
JP2019169211A (ja) | 2018-03-22 | 2019-10-03 | 東芝メモリ株式会社 | メモリシステム |
KR20200144197A (ko) | 2019-06-17 | 2020-12-29 | 삼성전자주식회사 | 불휘발성 메모리 장치의 동작 방법 |
US11651829B2 (en) | 2019-06-17 | 2023-05-16 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and operation method thereof |
JP2021033687A (ja) * | 2019-08-26 | 2021-03-01 | キオクシア株式会社 | メモリシステム |
TWI802140B (zh) * | 2019-11-21 | 2023-05-11 | 日商鎧俠股份有限公司 | 記憶體系統 |
KR20210083428A (ko) | 2019-12-26 | 2021-07-07 | 삼성전자주식회사 | 메모리 장치, 및 이를 포함하는 전자 기기 |
JP2022102785A (ja) * | 2020-12-25 | 2022-07-07 | キオクシア株式会社 | メモリシステム |
US11538534B1 (en) * | 2021-06-08 | 2022-12-27 | Western Digital Technologies, Inc. | Soft bit reference level calibration using decoded data |
Family Cites Families (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001067884A (ja) * | 1999-08-31 | 2001-03-16 | Hitachi Ltd | 不揮発性半導体記憶装置 |
JP2001093288A (ja) * | 1999-09-20 | 2001-04-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
US7173859B2 (en) * | 2004-11-16 | 2007-02-06 | Sandisk Corporation | Faster programming of higher level states in multi-level cell flash memory |
US7230851B2 (en) * | 2004-12-23 | 2007-06-12 | Sandisk Corporation | Reducing floating gate to floating gate coupling effect |
JP4768298B2 (ja) | 2005-03-28 | 2011-09-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP4233563B2 (ja) * | 2005-12-28 | 2009-03-04 | パナソニック株式会社 | 多値データを記憶する不揮発性半導体記憶装置 |
CN103258572B (zh) * | 2006-05-12 | 2016-12-07 | 苹果公司 | 存储设备中的失真估计和消除 |
JP2008065978A (ja) * | 2006-09-06 | 2008-03-21 | Samsung Electronics Co Ltd | マルチレベル不揮発性メモリ装置でのプログラム方法 |
JP4892307B2 (ja) * | 2006-09-08 | 2012-03-07 | 株式会社東芝 | 不揮発性半導体格納装置 |
KR100836762B1 (ko) * | 2006-12-11 | 2008-06-10 | 삼성전자주식회사 | 멀티 비트 플래시 메모리 장치 및 그것의 프로그램 방법 |
JP2008146772A (ja) * | 2006-12-12 | 2008-06-26 | Toshiba Corp | 半導体記憶装置 |
KR100801035B1 (ko) * | 2006-12-14 | 2008-02-04 | 삼성전자주식회사 | 멀티 레벨 셀의 프로그램 방법, 페이지 버퍼 블록 및 이를포함하는 불휘발성 메모리 장치 |
US7616505B2 (en) * | 2006-12-28 | 2009-11-10 | Sandisk Corporation | Complete word line look ahead with efficient data latch assignment in non-volatile memory read operations |
US7499335B2 (en) * | 2007-02-07 | 2009-03-03 | Macronix International Co., Ltd. | Non-volatile memory with improved erasing operation |
US8693392B2 (en) | 2007-02-21 | 2014-04-08 | Avaya Canada Corp. | Peer-to-peer communication system and method |
US7606076B2 (en) * | 2007-04-05 | 2009-10-20 | Sandisk Corporation | Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise |
US20080247253A1 (en) * | 2007-04-05 | 2008-10-09 | Hao Thai Nguyen | Non-volatile storage with temperature compensation for bit line during sense operations |
KR20090011207A (ko) * | 2007-07-25 | 2009-02-02 | 주식회사 하이닉스반도체 | 3비트 멀티 레벨 셀 메모리 소자의 프로그램 방법 |
JP2009059453A (ja) * | 2007-09-03 | 2009-03-19 | Toshiba Corp | 不揮発性半導体記憶装置及びメモリシステム |
KR101177278B1 (ko) | 2007-10-08 | 2012-08-24 | 삼성전자주식회사 | 비휘발성 메모리 셀 프로그래밍 방법 |
TW200929225A (en) * | 2007-12-25 | 2009-07-01 | Powerchip Semiconductor Corp | Memory programming method and data access method |
KR101368694B1 (ko) * | 2008-01-22 | 2014-03-03 | 삼성전자주식회사 | 메모리 프로그래밍 장치 및 방법 |
EP2266036B9 (en) * | 2008-03-11 | 2016-05-18 | Agere Systems, Inc. | Methods and apparatus for storing data in a multi-level cell flash memory device with cross-page sectors, multi-page coding and per-page coding |
KR101438666B1 (ko) * | 2008-03-25 | 2014-11-03 | 삼성전자주식회사 | 전하의 측면 이동을 줄일 수 있는 메모리 장치의 작동 방법 |
US8144510B1 (en) * | 2008-03-27 | 2012-03-27 | Marvell International Ltd. | Method and system for programming multi-state memory |
CN102027548B (zh) * | 2008-04-29 | 2014-01-01 | 桑迪士克以色列有限公司 | 具有用于编程、验证和读取的参考电压电平的适应性设置的非易失性多电平存储器 |
US8462549B2 (en) * | 2008-07-01 | 2013-06-11 | Lsi Corporation | Methods and apparatus for read-side intercell interference mitigation in flash memories |
US8111548B2 (en) * | 2008-07-21 | 2012-02-07 | Sandisk Technologies Inc. | Programming non-volatile storage using binary and multi-state programming processes |
JP4776666B2 (ja) * | 2008-08-05 | 2011-09-21 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR101642465B1 (ko) * | 2008-12-12 | 2016-07-25 | 삼성전자주식회사 | 불휘발성 메모리 장치의 액세스 방법 |
US8180994B2 (en) | 2009-07-08 | 2012-05-15 | Sandisk Technologies Inc. | Optimized page programming order for non-volatile memory |
KR101679358B1 (ko) | 2009-08-14 | 2016-11-24 | 삼성전자 주식회사 | 플래시 메모리 장치, 이의 프로그램 방법 및 독출 방법 |
KR101605827B1 (ko) * | 2009-08-24 | 2016-03-23 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 |
KR101617810B1 (ko) * | 2009-08-24 | 2016-05-03 | 삼성전자주식회사 | 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 |
US8473809B2 (en) | 2009-11-20 | 2013-06-25 | Sandisk Technologies Inc. | Data coding for improved ECC efficiency |
KR101636248B1 (ko) * | 2009-12-10 | 2016-07-06 | 삼성전자주식회사 | 플래시 메모리 장치, 이를 포함하는 플래시 메모리 시스템 및 이의 프로그램 방법 |
US8144512B2 (en) * | 2009-12-18 | 2012-03-27 | Sandisk Technologies Inc. | Data transfer flows for on-chip folding |
US20110153912A1 (en) * | 2009-12-18 | 2011-06-23 | Sergey Anatolievich Gorobets | Maintaining Updates of Multi-Level Non-Volatile Memory in Binary Non-Volatile Memory |
US8054684B2 (en) | 2009-12-18 | 2011-11-08 | Sandisk Technologies Inc. | Non-volatile memory and method with atomic program sequence and write abort detection |
KR20110092090A (ko) * | 2010-02-08 | 2011-08-17 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템 |
KR20120002760A (ko) * | 2010-07-01 | 2012-01-09 | 삼성전자주식회사 | 낸드 플래쉬 메모리의 동작 신뢰성을 향상시키는 데이터 기록 방법 및 데이터 기록 장치 |
US8565022B2 (en) * | 2010-07-09 | 2013-10-22 | Hynix Semiconductor Inc. | Memory system and method of operating the same |
JP2012048791A (ja) * | 2010-08-27 | 2012-03-08 | Toshiba Corp | 多値不揮発性半導体メモリシステム |
KR101196983B1 (ko) * | 2010-09-06 | 2012-11-02 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 장치 및 이의 독출 방법 |
JP2012119019A (ja) * | 2010-11-30 | 2012-06-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
US8472280B2 (en) | 2010-12-21 | 2013-06-25 | Sandisk Technologies Inc. | Alternate page by page programming scheme |
US8625345B2 (en) | 2011-07-27 | 2014-01-07 | Micron Technology, Inc. | Determining and transferring data from a memory array |
US20130042051A1 (en) * | 2011-08-10 | 2013-02-14 | Skymedi Corporation | Program method for a non-volatile memory |
US9245637B2 (en) * | 2013-09-06 | 2016-01-26 | Sandisk Technologies Inc. | Systems and methods for read disturb management in non-volatile memory |
US9342401B2 (en) * | 2013-09-16 | 2016-05-17 | Sandisk Technologies Inc. | Selective in-situ retouching of data in nonvolatile memory |
JP6470389B2 (ja) | 2014-03-18 | 2019-02-13 | 東芝メモリ株式会社 | 制御方法 |
JP6262063B2 (ja) * | 2014-03-18 | 2018-01-17 | 東芝メモリ株式会社 | 不揮発性メモリおよび書き込み方法 |
-
2014
- 2014-04-14 JP JP2014083044A patent/JP6262063B2/ja active Active
-
2015
- 2015-02-13 US US14/621,894 patent/US10255971B2/en active Active
- 2015-03-04 TW TW104106902A patent/TWI564900B/zh active
- 2015-03-05 CN CN201910129555.9A patent/CN109979506B/zh active Active
- 2015-03-05 CN CN201510098973.8A patent/CN104934062B/zh active Active
-
2019
- 2019-02-26 US US16/286,056 patent/US10431298B2/en active Active
- 2019-08-01 US US16/529,322 patent/US10790017B2/en active Active
-
2020
- 2020-07-02 US US16/919,860 patent/US10937490B2/en active Active
-
2021
- 2021-01-21 US US17/154,513 patent/US11270765B2/en active Active
-
2022
- 2022-01-04 US US17/568,229 patent/US11763883B2/en active Active
-
2023
- 2023-09-14 US US18/467,271 patent/US20240005988A1/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018037132A (ja) * | 2014-03-18 | 2018-03-08 | 東芝メモリ株式会社 | 制御方法 |
US11264090B2 (en) | 2019-09-12 | 2022-03-01 | Kioxia Corporation | Memory system |
US11756611B2 (en) | 2019-09-12 | 2023-09-12 | Kioxia Corporation | Memory system |
Also Published As
Publication number | Publication date |
---|---|
US11763883B2 (en) | 2023-09-19 |
US10431298B2 (en) | 2019-10-01 |
US20190189201A1 (en) | 2019-06-20 |
US10790017B2 (en) | 2020-09-29 |
US20190355412A1 (en) | 2019-11-21 |
US20210166755A1 (en) | 2021-06-03 |
CN109979506B (zh) | 2023-08-25 |
CN104934062A (zh) | 2015-09-23 |
JP2015195071A (ja) | 2015-11-05 |
US20240005988A1 (en) | 2024-01-04 |
US20220130456A1 (en) | 2022-04-28 |
US10937490B2 (en) | 2021-03-02 |
TW201537575A (zh) | 2015-10-01 |
US11270765B2 (en) | 2022-03-08 |
TWI564900B (zh) | 2017-01-01 |
US20150269992A1 (en) | 2015-09-24 |
CN109979506A (zh) | 2019-07-05 |
US10255971B2 (en) | 2019-04-09 |
CN104934062B (zh) | 2019-03-12 |
US20200335158A1 (en) | 2020-10-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6262063B2 (ja) | 不揮発性メモリおよび書き込み方法 | |
US8582360B2 (en) | Read method for nonvolatile memory device, and data storage system using the same | |
JP5632210B2 (ja) | 非揮発性メモリ装置及びそのプログラム方法 | |
TWI474330B (zh) | 用來進行記憶體存取管理之方法以及記憶裝置及其控制器 | |
JP2011165305A (ja) | 不揮発性メモリ装置及びそれを含むメモリシステム | |
JP2013122804A (ja) | 半導体記憶装置 | |
US9230664B2 (en) | Nonvolatile memory and data writing method | |
JP2011514618A (ja) | メモリ装置および方法 | |
KR20100032704A (ko) | 메모리 장치 및 그것의 프로그램 방법 | |
JP2022020957A (ja) | メモリシステム及び半導体記憶装置 | |
US10210042B2 (en) | Memory system | |
JP2020047330A (ja) | 半導体記憶装置 | |
JP6710298B2 (ja) | メモリシステム | |
KR102528274B1 (ko) | 비휘발성 메모리 장치 및 그 구동 방법 | |
US20100220525A1 (en) | Non-volatile memory device and erase and read methods thereof | |
JP2013045428A (ja) | メモリ装置およびメモリ装置の制御方法 | |
KR20100055101A (ko) | 불휘발성 메모리 장치 및 그것의 프로그램 방법 | |
JP2011198408A (ja) | 不揮発性半導体記憶装置 | |
JP2012164072A (ja) | メモリコントローラ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20151102 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160831 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170420 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170516 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20170605 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170706 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171114 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20171213 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6262063 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |