JP6037373B2 - フラッシュメモリ装置のメモリセルを読み出す方法 - Google Patents

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Description

本発明は半導体メモリ装置に関し、より具体的にはフラッシュメモリ装置の読み出す方法に関する。
半導体メモリ装置はＤＲＡＭ、ＳＲＡＭ等のような揮発性メモリ装置と、ＥＥＰＲＯＭ、ＦＲＡＭ(登録商標)、ＰＲＡＭ(登録商標)、ＭＲＡＭ、フラッシュメモリ等のような不揮発性メモリ装置とに区分することができる。揮発性メモリ装置は電源が遮断されれば、格納されたデータを失うが、不揮発性メモリは電源が遮断されでも格納されたデータを保持できる。特に、フラッシュメモリは高いプログラミング速度、低い電力消費、大容量データ格納等の長所を有するので、コンピューターシステム等で格納媒体として幅広く使用されている。
フラッシュメモリは、各々のメモリセルに格納されるビット数にしたがって各々のメモリセルに格納できるデータ状態が決定され得る。１つのメモリセルに１ビットデータを格納するメモリセルを単一ビットセル（ｓｉｎｇｌｅ−ｂｉｔ ｃｅｌｌ）又は単一レベルセル（ｓｉｎｇｌｅ−ｌｅｖｅｌ ｃｅｌｌ；ＳＬＣ）と称する。そして、１つのメモリセルにマルチビットデータ（例えば、２ビット以上）を格納するメモリセルをマルチビットセル（ｍｕｌｔｉ−ｂｉｔ ｃｅｌｌ）、マルチレベルセル（ｍｕｌｔｉ−ｌｅｖｅｌ ｃｅｌｌ；ＭＬＣ）、又はマルチステートセル（ｍｕｌｔｉ−ｓｔａｔｅ ｃｅｌｌ）と称する。マルチビットセルはメモリの高集積化に有利な長所を有する。しかし、１つのメモリセルにプログラムされるビットの数が増加するほど、信頼性は低下され、読出し失敗率（ｒｅａｄ ｆａｉｌｕｒｅ ｒａｔｅ）は増加する。
例えば、１つのメモリセルにｋ個のビットをプログラムするために、２ｋ個の閾値電圧の中のいずれか１つが前記メモリセルに形成されなければならない。メモリセルの間の微細な電気的特性の差異によって、同一なデータがプログラムされたメモリセルの閾値電圧は一定な範囲の閾値電圧分布（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｄｉｓｔｒｉｂｕｔｉｏｎ）を形成できる。各々の閾値電圧分布はｋ個のビットによって生成できる２ｋ個のデータ値の各々に対応され得る。
しかし、閾値電圧分布が配置できる電圧ウインドー（ｖｏｌｔａｇｅ ｗｉｎｄｏｗ）は制限されているので、ｋが増加するほど、隣接する閾値電圧分布の間の距離は短くなり、隣接する閾値電圧分布が互に重畳されることになる。隣接する閾値電圧分布が重畳されることによって、読み出されたデータには多いエラービット（例えば、数個のエラービット又は数十個のエラービット）が包含できる。したがって、マルチビットデータを格納するフラッシュメモリ装置で読み出されたデータの読出しエラーを効率的に検出及び訂正できる方案が切実に要求されている。
韓国特許公開第１０−２００９−００７５１０１号公報
本発明の目的は、エラー訂正に所要される性能損失は最少化しながらも、エラー訂正の効率は増進させ得るフラッシュメモリ装置及びそれの読み出す方法を提供することである。
本発明の他の目的は、エラー訂正に使用されるデータに対する読出し及び出力動作のオーバーヘッドを減らすことができるフラッシュメモリ装置及びそれの読み出す方法を提供することである。
本発明のその他の目的は、フラッシュメモリ装置から読み出されたデータの信頼性を向上させることができるフラッシュメモリ装置及びそれの読み出す方法を提供することである。
本発明の一実施形態において、不揮発性メモリセルのアレイ内のメモリセルを読み出す方法は、シングル読出しコマンドに基づいて、ハード判定電圧の１つセット及び少なくとも第１セットのソフト判定電圧を利用してメモリセルからデータを読み出す段階を含む。
本発明の他の実施形態において、不揮発性メモリセルのアレイ内のメモリセルを読み出す方法は、読出しコマンドを伝送し、第１読出し出力コマンドを伝送し、前記第１読出しコマンドに応答して第１読出し結果を受信する。第１読出し結果はハード判定電圧セットを利用する読出し動作に基づく。前記方法は第１読出し結果内のエラーが訂正できるか否かを判定する第１判定段階と、第１判定は第１読出し結果内のエラーが訂正できないと判定される場合、関連された読出し出力コマンドを伝送せずに第２読出し出力コマンドを伝送する段階と、をさらに含む。第２読出し結果は前記第２読出しコマンドに応答して受信され、前記第２読出し結果はソフト判定電圧の第１セットを利用して読出し動作に基づく。
本発明の一実施形態において、不活性メモリ装置は不揮発性メモリセルのアレイと、ハード判定電圧セット及び少なくともシングル読出しコマンドに基づいたソフト判定電圧の第１セットを利用してメモリセルアレイからデータを読み出すように構成された制御ロジックを含む。
本発明の複数の実施形態はまた、データストレージシステム、電子装置、コンピューティングシステム等、及びメモリ装置の実施形態又はメモリセルを読み出す方法を採択し、これに関連した動作方法に関する。
以上のような本発明によると、フラッシュメモリからエラー訂正回路にハード判定データと、信頼性データの各ビットとが順次的に提供されて、エラー訂正回路が段階的なエラー訂正動作を遂行できる。段階的に遂行されたエラー訂正の結果にしたがって、フラッシュメモリからエラー訂正回路への信頼性データの出力と、これを利用する次の段階のエラー訂正動作が省略され得る。その結果、エラー訂正に所要される性能損失を最少化し、エラー訂正の効率を増進させることができる。
また、以上のような本発明によると、エラー訂正に使用されるハード判定データと、信頼性データの各ビットとに対する読出し動作及び出力動作がパイプライン方式に遂行され得る。したがって、エラー訂正に使用されるデータに対する読出し及び出力動作のオーバーヘッドを減らし、フラッシュメモリ装置から読み出されたデータの信頼性を向上させることができる。
本発明によるフラッシュメモリと、それを含むメモリシステムの概略的な構成を示す図である。 図１に示されたメモリシステムの詳細構成を例示的に示す図である。 図１及び図２に示されたフラッシュメモリの詳細構成を例示的に示す図である。 ２ビットソフト判定読出し動作を説明するための図である。 ３ビットソフト判定読出し動作を説明するための図である。 マルチビットフラッシュメモリの各セルに形成され得る閾値電圧分布と、それに適用され得る信頼性データの構成を例示的に示す図である。 マルチビットフラッシュメモリの各セルに形成され得る閾値電圧分布と、それに適用され得る信頼性データの構成を例示的に示す図である。 マルチビットフラッシュメモリの各セルに形成され得る閾値電圧分布と、それに適用され得る信頼性データの構成を例示的に示す図である。 マルチビットフラッシュメモリの各セルに形成され得る閾値電圧分布と、それに適用され得る信頼性データの構成を例示的に示す図である。 マルチビットフラッシュメモリの各セルに形成され得る閾値電圧分布と、それに適用され得る信頼性データの構成を例示的に示す図である。 本発明の第１実施形態によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を示すフローチャートである。 本発明の第１実施形態によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を示すフローチャートである。 本発明によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を説明するためのタイミング図の一例である。 本発明によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を説明するためのタイミング図の他の例である。 本発明の第２実施形態によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を示すフローチャートである。 本発明の第２実施形態によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を示すフローチャートである。 本発明の第３実施形態によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を示す図である。 本発明の第３実施形態によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を示す図である。 本発明の第３実施形態によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を示す図である。 図１２に示された３ビットソフト判定読み出す方法に対応するキャッシュ読出し方式のコマンドシークェンスを例示的に示すタイミング図である。 図１２に示された２ビットソフト判定読み出す方法に対応するキャッシュ読出し方式のコマンドシークェンスを例示的に示すタイミング図である。 本発明によるソフト判定読出し動作の時、ページバッファーＰＢで遂行される読出し順序とデータ出力順序を例示的に示す図である。 本発明によるソフト判定読出し動作の時、ページバッファーＰＢで遂行される読出し順序とデータ出力順序を例示的に示す図である。 本発明によるソフト判定読出し動作の時、ページバッファーＰＢで遂行される読出し順序とデータ出力順序を例示的に示す図である。 本発明の実施形態によるフラッシュメモリを含むデータ格納システム（Ｄａｔａ Ｓｔｏｒａｇｅ Ｓｙｓｔｅｍ）の構成を例示的に示す図である。 本発明によるメモリシステムの構成を例示的に示す図である。 本発明によるフラッシュメモリを含むコンピューティングシステムの構成を例示的に示す図である。
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるするように詳細に説明するために、本発明の実施形態を添付されたの図面を参照して説明する。同一な構成要素は同一な参照番号を利用して引用される。類似の構成要素は類似の参照番号を利用して引用される。以下で説明される本発明によるフラッシュメモリ装置の回路構成と、それによって遂行される読出し動作とは例えば説明したことに過ぎないし、本発明の技術的思想を逸脱しない範囲内で多様な変化及び変更が可能する。
図１は本発明によるフラッシュメモリ１００と、それを含むメモリシステム１０００の概略的な構成を示す図面である。
図１を参照すれば、本発明のメモリシステム１０００はフラッシュメモリ１００とメモリコントローラー２００とで構成され得る。メモリコントローラー２００はフラッシュメモリ１００を制御するように構成され得る。メモリコントローラー２００の内部にはフラッシュメモリ１００から読み出されたデータのエラーを訂正するためのエラー訂正回路（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ、ＥＣＣ）２３０が具備され得る。エラー訂正回路２３０に適用されるエラー訂正方式は、ハード判定（ｈａｒｄ ｄｅｃｉｓｉｏｎ）方式とソフト判定（ｓｏｆｔ ｄｅｃｉｓｉｏｎ）方式とに区分され得る。
ハード判定方式は、所定の基準読出し電圧（例えば、Ｒｅａｄ Ｒｅｆ）（図６Ａ乃至図６ＥのＶ４参照）を印加する時のメモリセルのオン／オフ特性にしたがって読み出されたデータ（以下、ハード判定データと称する）とエラー訂正符号（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅｓ）のみを利用してデータのエラーを訂正することを意味する。そして、ソフト判定方式は、ハード判定データ及びエラー訂正符号以外にハード判定データの信頼性に対する付加情報（以下、信頼性データと称する）を追加的に利用してデータのエラーを訂正することを意味する。本発明ではさらに精巧なエラー訂正を遂行するために、エラー訂正回路２３０がソフト判定方式のエラー訂正を遂行する場合が例示的に説明される。本発明で、エラー訂正回路２３０に適用され得る信頼性データのビット数と信頼性データのエンコーディング方式等は、特定形態に制限されなく多様な形態で構成され得る。
以下で詳細に説明されるが、本発明のフラッシュメモリ１００は制御ロジック１５０の制御にしたがって、ソフト判定読出し動作によって読み出されたハード判定データと、信頼性データの各ビット（例えば、最上位ビットＭＳＢ、最下位ビットＬＳＢ）とをエラー訂正回路２３０へ順次的に出力することができる。また、本発明で遂行されるハード判定データと、信頼性データの各ビット（例えば、ＭＳＢ、ＬＳＢ）との読出し及び出力動作は、キャッシュ読み出す方法のようにパイプライン方式によって並列に遂行されることもできる。
エラー訂正回路２３０は、フラッシュメモリ１００から順次的に提供されたハード判定データと、信頼性データの各ビットとを利用して、ハード判定データを適用したエラー訂正動作と、信頼性データの各ビットを適用したエラー訂正動作とを段階的に遂行できる。段階的に遂行されたエラー訂正の結果にしたがって、フラッシュメモリ１００からエラー訂正回路２３０への信頼性データの各ビットに対する出力と、これを利用する次の段階のエラー訂正動作とが省略され得る。このため、メモリコントローラー２００は段階的に遂行されたエラー訂正の結果にしたがって、フラッシュメモリ１００へ提供されるソフト判定出力コマンドＣＭＤの発生を省略でき、場合によってはフラッシュメモリ１００へインターラプト信号Ｉｎｔｒ又はリセット信号を発生できる。
以上のような本発明の構成によれば、エラー訂正動作の時、フラッシュメモリ１００とエラー訂正回路２３０との間に最初から大量のデータが送受信されなくとも、最小限のデータ送受信動作を通じてエラー訂正の正確度を段階的に増加させることができる。その結果、エラー訂正に所要される性能損失を最少化し、エラー訂正の効率を増進させることができる。また、エラー訂正に使用されるデータに対する読出し及び出力動作のオーバーヘッドを減らし、フラッシュメモリ装置から読み出されたデータの信頼性を向上させることができる。
図２は、図１に示されたメモリシステム１０００の詳細構成を例示的に示す図面である。図３は、図１及び図２に示されたフラッシュメモリ１００の詳細構成を例示的に示す図面である。
図２及び図３を参照すれば、フラッシュメモリ１００はメモリセルアレイ１１０、行選択回路（Ｘ−ＳＥＬ）１２０、ページバッファー回路１３０、列選択回路（Ｙ−ＳＥＬ）１４０、制御ロジック１５０、及び電圧発生回路１６０を包含できる。そして、電圧発生回路１６０は可変読出し電圧発生部（ｖａｒｉａｂｌｅ ｒｅａｄ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｎｇ ｕｎｉｔ）１７０を包含できる。フラッシュメモリコントローラー２００はエラー訂正回路（ＥＣＣ）２３０、メーンコントローラー２４０、及びシステムバス２５０を包含できる。
メモリセルアレイ１１０は、図３に示したようにビットラインＢＬ０〜ＢＬｍ−１に各々連結された複数のセルストリング（又はＮＡＮＤストリング）１１１を包含できる。各列のセルストリング１１１は少なくとも１つのストリング選択トランジスターＳＳＴと、少なくとも１つの接地選択トランジスターＧＳＴとを包含できる。選択トランジスターＳＳＴ、ＧＳＴの間には、複数個のメモリセル（又は、メモリセルトランジスター）ＭＣ０〜ＭＣｎ−１が直列に連結され得る。各々のメモリセルＭＣ０〜ＭＣｎ−１は、セル当り複数のビットのデータ情報を格納するＭＬＣで構成され得る。複数のストリング１１１は、対応するビットラインＢＬ０〜ＢＬｍ−１に各々電気的に連結され得る。
図３には、本発明のフラッシュメモリ１００がＮＡＮＤ形フラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ Ｆｌａｓｈ ｍｅｍｏｒｙ）で構成される場合が例示的に示されている。しかし、本発明のフラッシュメモリ１００はＮＡＮＤフラッシュメモリのみに制限されることではない。例えば、メモリセルアレイ１１０はＮＯＲフラッシュメモリ（ＮＯＲ−ｔｙｐｅ Ｆｌａｓｈ ｍｅｍｏｒｙ）、少なくとも２種類以上のメモリセルが混合されたハイブリッドフラッシュメモリ、メモリチップ内にコントローラーが内装されたＯｎｅ−ＮＡＮＤフラッシュメモリ等でも構成され得る。本発明のフラッシュメモリ１００の動作特性は、電荷格納層が伝導性浮遊ゲートで構成されたフラッシュメモリ装置は勿論、電荷格納層が絶縁膜で構成されたチャージトラップ形フラッシュ（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ、“ＣＴＦ”と称する）にも適用され得る。
制御回路１５０は、フラッシュメモリ１００のプログラム、消去、及び読出し動作と関連された諸般動作を制御することができる。電圧発生回路１６０は、動作モードにしたがって各々のワードラインへ供給されるワードライン電圧（例えば、プログラム電圧Ｖｐｇｍ、読出し電圧Ｖｒｅａｄ、パス電圧Ｖｐａｓｓ、等）と、複数のメモリセルが形成されたバルク（例えば、ウェル領域）へ供給される電圧を発生できる。電圧発生回路１６０の電圧発生動作は、制御回路１５０によって制御され得る。電圧発生回路１６０から発生するワードライン電圧の中で読出し電圧Ｖｒｅａｄは、正常読出し動作（又は、ハード判定読出し動作と称する）の時、データを読み出す基準読出し電圧（図６Ａ乃至図６ＥのＶ４に対応される）として使用され得る。電圧発生回路１６０内部には、可変読出し電圧発生部１７０が具備されて、前記基準読出し電圧を基準に所定の電圧差を有する複数の可変読出し電圧を発生できる。複数の可変読出し電圧はソフト判定読出し動作（ｓｏｆｔ ｄｅｃｉｓｉｏｎ ｒｅａｄ ｏｐｅｒａｔｉｏｎｓ）に適用され得る。
行選択回路１２０（図２には“Ｘ−ＳＥＬ”示す）は、制御回路１５０の制御に応答してメモリセルアレイ１１０の複数のメモリブロック（又は複数のセクター）の中で１つを選択し、選択されたメモリブロックの複数のワードラインの中で１つを選択することができる。行選択回路１２０は、制御回路１５０の制御に応答して電圧発生回路１６０から発生したワードライン電圧を選択されたワードライン及び非選択されたワードラインへ各々提供できる。
ページバッファー回路１３０は、制御回路１５０によって制御され、動作モードにしたがって感知増幅器（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）又は書込みドライバー（ｗｒｉｔｅ ｄｒｉｖｅｒ）として動作できる。
例えば、検証／正常読出し動作の場合、ページバッファー回路１３０はメモリセルアレイ１１０からデータを読み出すための感知増幅器として動作する。正常読出し動作の時、列選択回路１４０（図２には“Ｙ−ＳＥＬ”と示す）は、列アドレス情報Ｙ−ａｄｄｒに応答してページバッファー回路１３０から読み出されたデータを外部（例えば、メモリコントローラー２００又はホスト）へ出力する。これと異なりに、検証読出し動作の時、読み出されたデータはフラッシュメモリ１００内部のパス／フェイル検証回路（図示せず）へ提供されて、メモリセルのプログラムの成功の可否を判断するのに利用され得る。
プログラム動作の場合、ページバッファー回路１３０は、メモリセルアレイ１１０に格納されるデータにしたがってビットラインを駆動する書込みドライバーとして動作する。ページバッファー回路１３０はプログラム動作の時、メモリセルアレイ１１０に書き込まれるデータをバッファー（図示せず）から受信し、受信されたデータにしたがってビットラインを駆動する。
ページバッファー回路１３０は、複数の列（又は複数のビットライン）又は列対（又はビットライン対）に各々対応される複数個（例えば、１つ又はその以上のページに対応する）の複数のページバッファーＰＢで構成され得る。各々のページバッファーＰＢ内部には、複数のラッチ（図１２のＳ、Ｕ、Ｍ、Ｌ、Ｃ参照）が具備され得る。複数のラッチは、ページバッファーＰＢを通じて読み出されたハード判定データと、複数の信頼性データビットとをラッチできる。複数の信頼性データビットの値は、ソフト判定読出し動作を通じて読み出された複数のデータをエンコーディングすることによって決定され得る。信頼性データビットの値を決定するためのエンコーディング動作は、ページバッファー回路１３０内部で遂行されることもでき、ページバッファー回路１３０の外部（例えば、メモリコントローラー）で遂行されることもできる。
図４は、２ビットソフト判定読出し動作を説明するための図面であり、図５は３ビットソフト判定読出し動作を説明するための図面である。
図４を参照すれば、メモリセルにプログラムされたデータ状態は、理想的には隣接データ状態Ｓｉ、Ｓｉ＋１と所定の電圧間隔が維持されて読出しマージン（ｒｅａｄ ｍａｒｇｉｎ）が十分に確保されなければならない。基準読出し電圧は理想的なデータ状態に基づいて設定され得る。実線で表示された理想的なデータ状態Ｓｉ、Ｓｉ＋１は、１０１で表示された基準読出し電圧によって区別され得る。基準読出し電圧１０１を利用して遂行される読出し動作をハード判定読出し動作と称する。
しかし、各データ状態は、点線で表示されたように理想的でない形態に変形され得る。もし実線で表示されたデータ状態Ｓｉ、Ｓｉ＋１が点線で表示されたように変化されれば、ハード判定読出し動作のみを利用して変化されたデータ状態Ｓｉ、Ｓｉ＋１を区別するのが難しくなる。このような問題は、１つのメモリセルに格納されたデータのビット数が増加することによってさらに深刻になる。また、そのような問題は、電荷損失、時間の経過、温度の増加、隣接するセルのプログラミングの時、生じるカップリング、隣接するセルの読み出し、セル欠陥等のような、多様な原因によってさらに深刻になる。
この場合、変化されたデータ状態Ｓｉ、Ｓｉ＋１の区別は、ソフト判定読出し動作を通じて遂行され得る。ソフト判定読出し動作によって獲得された信頼性データは、ハード判定データと共にエラー訂正回路２３０へ提供されて、変化されたデータ状態Ｓｉ、Ｓｉ＋１が有するエラーを訂正するのに使用され得る。
ソフト判定読出し動作は、所定の読出し解像度（ｒｅａｄ ｒｅｓｏｌｕｔｉｏｎ）を有することができる。読出し解像度が増加するほど、ソフト判定読出し動作の間に遂行される読出し／感知回数が増加するようになる。例えば、黒点（●）で表示されたメモリセルのデータは２ビットソフト判定読出し動作によって判別され得る。２ビットソフト判定読出し動作は、読出し電圧１０１、１０２、１０３を基準に連続的に行われる３回の読出し動作を包含できる。ソフト判定読出し動作で３回の読出し動作を通じて読み出されたデータをエンコーディングすることによって、１ビットの実際データ（又は、ハード判定データ）と１ビットの信頼性データとが生成され得る。実際（ハード判定）データはエラー訂正回路２３０で信頼性データの値にしたがって‘１’又は‘０’に決定される。
より正確なデータを判定するため、ソフト判定読出し動作に適用される読出し解像度が増加し得る。読出し解像度が増加するほど、ソフト判定読出し動作の間に遂行される読出し／感知回数が増加するようになる。
図５を参照すれば、黒点（●）で表示されたメモリセルのデータは３ビットソフト判定読出し動作によって判別され得る。３ビットソフト判定読出し動作は、７つの読出し電圧を基準として行われる７回の読出し動作を包含できる。７回の読出し動作を通じて読み出されたデータは、１ビットの実際データ（即ち、ハード判定データ）と、２ビットの信頼性データとにエンコーディングされ得る。実際データは、エラー訂正回路２３０で２ビットの信頼性データ値にしたがって最終的に‘１’又は‘０’に決定される。
エラー訂正回路２３０がｍビット（ｍは１より大きいか、或いは同一の整数）の信頼性データに基づいて実際データの値を決定する方式は、エラー訂正回路２３０に具備されたエラー訂正エンジンの構成にしたがって多様に具現され得る。また、ソフト判定読出し動作の時、読み出された複数のデータからｍビットの信頼性データをエンコーディングする方式もやはり多様に具現され得る。本発明では、フラッシュメモリ１００のページバッファーＰＢ内部でｍビットの信頼性データがエンコーディングされる場合が例示的に説明される。
一実施形態において、各々のページバッファーＰＢはソフト判定読出し動作で読み出された複数のデータをラッチする時、前記データを所定ビット（例えば、ｍビット）の信頼性データにエンコーディングするように構成され得る。例えば、ページバッファー回路１３０はソフト判定読出し動作の時、ページバッファーＰＢから所定値（例えば、０）のデータが読み出す時毎に、ラッチに格納されているデータ値を異なる値にトグリングさせる等の方式に複数のデータを所定ビットの信頼性データに直接変換（又はエンコーディング）できる。
ソフト判定読出し動作の時、ページバッファーＰＢで読み出された複数のデータから信頼性データをエンコーディングするページバッファーＰＢのエンコーディング方式によれば、フラッシュメモリ１００又はメモリコントローラー２００内にエンコーダーのような付加回路を具備しなくともページバッファーＰＢが所定ビットの信頼性データを内部的に発生できる。したがって、チップサイズが小さくなり、フラッシュメモリ１００からエラー訂正回路２３０へ伝送されるデータの量が少なくなる。そして、フラッシュメモリ１００とエラー訂正回路２３０との間のデータ伝送率が向上される。しかし、以上で説明された信頼性データのエンコーディング方法は、本発明に適用される一例に過ぎず、前記信頼性データのエンコーディング方法は特定形態に制限されることなく多様な形態で構成できる。
図６Ａ〜図６Ｅは、マルチビットフラッシュメモリの各セルに形成され得る閾値電圧分布と、それに適用され得る信頼性データとの構成を例示的に示す図面である。
図６Ａ〜図６Ｅを参照すれば、セル当り３ビットのデータがプログラムされたメモリセルの閾値電圧は、８レベルのデータ状態Ｅ、Ｐ１〜Ｐ７の中でいずれか１つに対応され得る。各々のデータ状態は所定の閾値電圧ウインドー（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｗｉｎｄｏｗ）を形成できる。プログラムされたＭＬＣの理想的なデータ状態は、隣接データ状態と所定の電圧間隔が維持されて、読出しマージン（ｒｅａｄ ｍａｒｇｉｎ）が十分に確保されなければならない。しかし、マルチビットフラッシュメモリの実際具現において、各データ状態の閾値電圧分布は、図６Ａ〜図６Ｅの点線で表示されたように理想的ではない形態に変形され得る。
より正確なデータ判定及びエラー訂正を遂行するために、本発明では基準読出し電圧以外に複数の可変読出し電圧（Ｖ１〜Ｖ３， Ｖ５〜Ｖ７参照）を追加的に利用して読出し動作を複数回遂行するソフト判定読出し方式が適用され得る。
２ビットソフト判定読出し動作で各々のページバッファーＰＢから出力されるデータの構成は、［表１］のとおりである。
Figure 0006037373
図６Ａ〜図６Ｅ及び［表１］を参照すれば、２ビットソフト判定読出し動作の場合、各々のビットライン（又はビットライン対）に対応される各々のページバッファーＰＢは、合わせて２ビットのデータをエラー訂正回路２３０へ出力することができる。ページバッファーＰＢで出力される１つのビット値は基準読出し電圧（即ち、Ｖ４）が適用された時、読み出されたデータとして、実質的にはハード判定データ値に該当する。そして、ページバッファーＰＢで出力される残り１つのビット値は信頼性データ値として、２つの可変読出し電圧（即ち、Ｖ２、Ｖ６）が適用された時、読み出されたデータのエンコーディング結果に該当する。
信頼性データは、対応されるハード判定データが正しく判定されたか否かを確率的に表示した情報である。信頼性データ値が１であれば、対応されるハード判定データの信頼度が高いことを意味する（ｓｔｒｏｎｇ：Ｓ）。そして、信頼性データ値が０であれば、対応されるハード判定データ値の信頼度が低いことを意味する（ｗｅａｋ：Ｗ）。
３ビットソフト判定読出し動作で各々のページバッファーＰＢから出力されるデータの構成は、［表２］の通りである。
Figure 0006037373
図６Ａ〜図６Ｅ及び表２を参照すれば、３ビットの解像度を有する３ビットソフト判定読出し動作の場合、各々のページバッファーＰＢは合わせて３ビットのデータをエラー訂正回路２３０へ出力することができる。この時、出力される３ビットのデータは、１ビットのハード判定データと２ビットの信頼性データとで構成され得る。
３ビットソフト判定読出し動作で得られた１ビットのハード判定データ値は、基準読出し電圧（即ち、Ｖ４）が適用された時、読み出され得る。２ビットの信頼性データの中でＭＳＢ値は、２つの可変読出し電圧（即ち、Ｖ２、Ｖ６）が適用された時、読み出されたデータのエンコーディング結果に該当し得る。図６Ａ〜図６Ｅに示したように、信頼性データのＭＳＢ値は２ビットソフト判定読出し動作で獲得された１ビットの信頼性データ値と実質的に同一である。これは信頼性データのＭＳＢ値を適用したエラー訂正動作が２ビットソフト判定読出し動作で獲得された信頼性データ値を適用したエラー訂正動作と実質的に同一であることを意味する。
そして、２ビットの信頼性データの中でＬＳＢ値は４つの可変読出し電圧（即ち、Ｖ１、Ｖ３、Ｖ５、Ｖ７）が適用された時、読み出されたデータのエンコーディング結果に該当し得る。信頼性データのＬＳＢ値は、信頼性データのＭＳＢ値（２ビットソフト判定読出し動作で獲得された信頼性データ値）によって判定できる確率的な領域をさらに細分化されことに該当する。即ち、信頼性データのＭＳＢ値は、単なる対応されるハード判定データの信頼度が高いこと（ｓｔｒｏｎｇ）と低いこと（ｗｅａｋ）とのみで区分できる反面、信頼性データのＬＳＢ値は、対応されるハード判定データの信頼度が非常に高いこと（ｖｅｒｙ ｓｔｒｏｎｇ、ＶＳ）と高いこと（ｓｔｒｏｎｇ、Ｓ）、及び低いこと（ｗｅａｋ、Ｗ）と非常に低いこと（ｖｅｒｙ ｗｅａｋ、ＶＷ）にさらに細分化できる。
先に説明したように、ソフト判定方式のエラー訂正動作は、ハード判定データのみを利用するハード判定方式よりエラー訂正能力が優れる。この時、ソフト判定読出し動作に適用される解像度が増加すれば、信頼度情報の正確度が増加してエラー訂正能力がさらに向上する。しかし、ソフト判定読出し動作に適用される読出し解像度が増加するほど、必要とする読出し回数と読み出されたデータの容量とが増加する。したがって、フラッシュメモリ１００がデータを読み出す時間と読み出されたデータとをフラッシュメモリ１００からエラー訂正回路２３０へ伝送するのに所要する時間が増加する。
したがって、本発明ではソフト判定読出しの動作の時、フラッシュメモリ１００がデータを読み出す時間と、読み出されたデータをフラッシュメモリ１００からエラー訂正回路２３０へ伝送するのに所要する時間を最適化するために、低い読出し解像度に対応されるソフト読出し結果から、高い解像度に対応されるソフト読出し結果の順にフラッシュメモリ１００のデータの出力を制御する。例えば、本発明のフラッシュメモリ１００は、３ビットソフト判定読出し動作から獲得されたデータをエラー訂正回路２３０へ初めから全て出力せずに、順次的に前記データを出力することができる。例えば、本発明のフラッシュメモリ１００は、ハード判定データ値（基準読出し電圧を適用して読み出されたデータ）、信頼性データのＭＳＢ値（２ビットソフト判定読出し動作で得られた信頼性データ値に対応する）、及び信頼性データのＬＳＢ値（３ビットソフト判定読出し動作で得られた信頼性データのＬＳＢ値に対応する）をエラー訂正回路２３０へ順次的に出力することができる。
そして、エラー訂正回路２３０は、フラッシュメモリ１００から順次的に提供されたハード判定データ値、信頼性データのＭＳＢ値、及び信頼性データのＬＳＢ値に応答して、段階的なエラー訂正を遂行できる。例えば、エラー訂正回路２３０は、ハード判定データを適用したエラー訂正動作、信頼性データのＭＳＢを適用したエラー訂正動作、及び信頼性データのＬＳＢを適用したエラー訂正動作を段階的に遂行できる。
エラー訂正回路２３０で段階的に遂行されたエラー訂正結果は、信頼性データの次回ビットをエラー訂正に適用されるか否かを決定するのに利用され得る。例えば、信頼性データのＭＳＢを適用したエラー訂正動作によってエラーが訂正できれば、信頼性データのＭＳＢ以後のビットに対するデータ出力動作とこれを適用したエラー訂正動作とが省略又は中断される。即ち、エラー訂正回路２３０は、順次的に提供されるソフト判定読出し結果に応答して、低い正確度を有するエラー訂正動作から高い正確度を有するエラー訂正動作を順次的に遂行できる。このような本発明の構成によれば、段階的なエラー訂正動作に実際適用されるデータのみがフラッシュメモリ１００とエラー訂正回路２３０との間で順次的に送受信され得る。したがって、エラー訂正に所要される性能損失は最小化されながらもエラー訂正の効率は増進できる。
また、本発明のフラッシュメモリ１００は、ソフト判定読出し動作の時、ハード判定データと信頼性データとの各ビット（例えば、ＭＳＢ及びＬＳＢ）を読み出す動作と、出力する動作とをパイプライン方式に並列に遂行できる。したがって、エラー訂正に使用されるデータに対する読出し及び出力動作のオーバーヘッドを減らし、フラッシュメモリ装置から読み出されたデータの信頼性を向上させることができる。
図７Ａ、図７Ｂは、本発明の第１実施形態によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を示すフローチャートである。そして、図８は、本発明によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を説明するためのタイミング図の一例である。図７Ａ、図７Ｂ及び図８には、３ビットソフト判定読み出す方法と、これに対応されるコマンドシークェンスが例示的に示されている。
図７Ａ、図７Ｂ及び図８を参照すれば、ソフト判定読出しコマンド（Ｓｏｆｔ Ｄｅｃｉｓｉｏｎ Ｒｅａｄ Ｃｏｍｍａｎｄ）は、第１セットコマンド（１ｓｔ ｓｅｔ ｃｏｍｍａｎｄ）（図８で“００ｈ”で表示される）と、第２セットコマンド（２ｎｄ ｓｅｔ ｃｏｍｍａｎｄ）（図８で“３Ｃｈ”で表示される）で構成され得る。そして、第１セットコマンドと第２セットコマンドとの間には、ソフト判定読出し動作が遂行されるページのアドレスＡｄｄｒが入力される。ここで、第２セットコマンドは、信頼性データのビット数を決定するのに使用され得る。
フラッシュメモリ１００は、メモリコントローラー２００から発生したソフト判定読出しコマンド００ｈ、３ｃｈと、アドレスに応答して、対応されるページのメモリセルからハード判定データと、信頼性データのＭＳＢ、及び信頼性データのＬＳＢを順次的に読み出すことができる（Ｓ１０００、Ｓ１１００、Ｓ１２００）。３ビットソフト判定読出し動作では、合わせて７回の読出し動作が遂行でき、各々のページバッファーＰＢには３ビットソフト判定読出し動作の読出し結果として、３ビットのデータ（即ち、ハード判定データ、信頼性データのＭＳＢ、及び信頼性データのＬＳＢがラッチされ得る。フラッシュメモリ１００で３ビットソフト判定読出し動作が遂行される間にＲ／Ｂ信号は論理ハイ状態から論理ロー状態へ遷移できる。そして、フラッシュメモリ１００で３ビットソフト判定読出し動作が遂行された後に、Ｒ／Ｂ信号が論理ロー状態から論理ハイ状態へ復帰され得る。
続いて、各々のページバッファーＰＢにラッチされたハード判定データ、信頼性データのＭＳＢ、及び信頼性データのＬＳＢはメモリコントローラー２００から発生した複数のソフト判定出力コマンドに応答して、順次的にエラー訂正回路２３０へ提供され得る。
例えば、メモリコントローラー２００からフラッシュメモリ１００へソフト判定出力コマンド（Ｓｏｆｔ Ｄｅｃｉｓｉｏｎ Ｄａｔａ Ｏｕｔ Ｃｏｍｍａｎｄ）（図８で“４１ｈ”で表示される）が入力されれば、フラッシュメモリ１００のページバッファーＰＢにラッチされているハード判定データがメモリコントローラー２００側に具備されているエラー訂正回路２３０へ出力され得る（Ｓ１３００）。ソフト判定出力コマンド４１ｈがフラッシュメモリ１００へ入力された後、Ｒ／Ｂ信号は論理ロー状態になり得る。その後、所定の時間が経過した後に前記Ｒ／Ｂ信号が論理ロー状態から論理ハイ状態へ復帰されれば、ハード判定データがフラッシュメモリ１００からエラー訂正回路２３０へ出力され得る。
エラー訂正回路２３０は、フラッシュメモリ１００からハード判定データを受信して、ハード判定データを適用したエラー訂正動作を遂行する（Ｓ２０００）。その後、エラー訂正回路２３０は、Ｓ２２００で遂行されたエラー訂正動作（即ち、ハード判定データを適用したエラー訂正動作）によって読出しデータに含まれているエラーが全て訂正できるか否かを判別する（Ｓ２１００）。
Ｓ２１００での判別結果、ハード判定データを適用したエラー訂正動作によってエラーが訂正できれば（例えば、１セクター当り６０個以下のエラーが存在すれば）、残りのソフト判定データ（即ち、信頼性データのＭＳＢ及び信頼性データのＬＳＢ）を出力する動作及びエラー訂正動作が終了される（Ｓ２８００）。もしＳ２１００での判別結果、ハード判定データを適用したエラー訂正動作によってエラーが訂正できなければ、ソフト判定出力コマンド４１ｈがフラッシュメモリ１００へ提供される。フラッシュメモリ１００は、ソフト判定出力コマンド４１ｈに応答して信頼性データのＭＳＢをエラー訂正回路２３０へ出力する（Ｓ１４００）。そして、エラー訂正回路２３０は、フラッシュメモリ１００から信頼性データのＭＳＢを受信してエラー訂正動作を遂行する（Ｓ２２００）。一方、Ｓ１４００で出力される信頼性データのＭＳＢは、図６Ａ〜図６Ｅに示したように２ビットソフト判定読出し動作で出力される信頼性データに該当する。したがって、Ｓ２２００で遂行されるエラー訂正動作は、実質的に２ビットソフト判定読出し動作で出力される信頼性データを適用したエラー訂正動作に該当する。
続いて、エラー訂正回路２３０は、Ｓ２２００で遂行されたエラー訂正動作（即ち、信頼性データのＭＳＢを適用したエラー訂正動作）によって読出しデータに含まれているエラーが訂正できるか否かを判別する（Ｓ２３００）。
Ｓ２３００での判別結果、信頼性データのＭＳＢを適用したエラー訂正動作によってエラーが訂正できれば、残りのソフト判定データ（即ち、信頼性データのＬＳＢ）を出力する動作及びエラー訂正動作が終了する（Ｓ２８００）。もし、Ｓ２３００での判別結果、信頼性データのＭＳＢを適用したエラー訂正動作によってエラーが訂正できなければ、最終ソフト判定データ（即ち、信頼性データのＬＳＢ）を出力するための第３ソフト判定出力コマンド４Ｂｈがフラッシュメモリ１００へ提供される。フラッシュメモリ１００は、ソフト判定出力コマンド４Ｂｈに応答して信頼性データのＬＳＢをエラー訂正回路２３０へ出力する（Ｓ１５００）。エラー訂正回路２３０は、フラッシュメモリ１００から提供された信頼性データＬＳＢを利用してエラー訂正動作を遂行する（Ｓ２４００）。Ｓ１５００で出力される信頼性データのＬＳＢは、図６Ａ〜図６Ｅに示したように２ビットソフト判定読出し動作で出力される信頼性データをさらに細分化されたことであり、３ビットソフト判定読出し動作のみで獲得できる信頼性データに該当する。したがって、Ｓ２４００で遂行されるエラー訂正動作は、実質的に３ビットソフト判定読出し動作で出力される信頼性データを適用したエラー訂正動作に該当する。
続いて、エラー訂正回路２３０は、Ｓ２４００で遂行されたエラー訂正動作（即ち、信頼性データのＬＳＢを適用したエラー訂正動作）によって読出しデータに含まれているエラーが訂正できるか否かを判別する（Ｓ２５００）。Ｓ２５００での判別結果、信頼性データのＬＳＢを適用したエラー訂正動作によってエラーが訂正できれば、エラー訂正動作が終了される（Ｓ２７００）。Ｓ２５００での判別結果、信頼性データのＬＳＢを適用したエラー訂正動作によってエラーが訂正できなければ、エラー訂正動作はフェイルであると判定される（Ｓ２６００）。
図９は、本発明によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を説明するためのタイミング図の他の例である。図９には、２ビットソフト判定読み出す方法に対応するコマンドシークェンスが例示的に示されている。
図９に示されたタイミング図は、図８に示したタイミング図と比較する時、ソフト判定読出し動作に適用される読出し解像度に差異がある。読出し解像度の差異は、ソフト判定読出し動作で発生する信頼性データビット数の差異を意味する。
したがって、信頼性データのビット数を決定するのに使用される第２セット３Ｂｈと、最終信頼性データを出力するためのコマンド４Ａｈとの形態は、読出し解像度に差異がある図８と図９とが互に異なる。しかし、図９に示された残りのコマンドの構成と各々のコマンドに対するデータの読出し及び出力動作とは、図８と実質的に同一である。したがって、同一な構成に対する重複される説明は、以下で省略する。
図８及び図９で、フラッシュメモリ１００からエラー訂正回路２３０へ順次的に提供されたハード判定データ、信頼性データのＭＳＢ、及び信頼性データのＬＳＢは、エラー訂正回路２３０で段階的なエラー訂正に使用され得る。段階的に遂行されたエラー訂正の結果は、信頼性データの次回ビットをエラー訂正に適用するか否かを決定するのに利用され得る。例えば、信頼性データのＭＳＢを適用したエラー訂正動作によってエラーが訂正できれば、エラー訂正動作は終了され、信頼性データのＭＳＢ以後のソフト判定データに対する出力と、これを適用したエラー訂正動作とが全て省略される。このため、本発明のメモリコントローラー２００は、エラーが訂正された後、次回のソフト判定データを出力するためのソフト判定出力コマンドをそれ以上発生しない。その結果、エラー訂正回路２３０でエラーが訂正された以後にフラッシュメモリ１００からソフト判定データを出力する動作が省略又は中断されることになる。したがって、エラー訂正に使用されるデータに対する読出し及び出力動作のオーバーヘッドを減らし、フラッシュメモリ１００から読み出されたデータの信頼性を向上させることができる。
以上ではソフト判定読出し動作の解像度が２である場合と、３である場合とが例示的に説明された。しかし、これは本発明が適用される一例に過ぎないし、ソフト判定読出し動作に適用できる読出し解像度は、特定形態に制限されずに多様に構成できる。そして、適用されるソフト判定読出し動作の読出し解像度が変形されることにしたがって、ソフト判定データに含まれる信頼性データのビット数も多様に変更できる。
図１０Ａ、図１０Ｂは、本発明の第２実施形態によるソフト判定読み出す方法及びそれを適用したエラー訂正方法を示すフローチャートである。
図１０Ａ、図１０Ｂに示されたフローチャートは、ソフト判定読出し動作の時、ハード判定データ、信頼性データのＭＳＢ、及び信頼性データのＬＳＢを読み出す側面で図７Ａ、図７Ｂに示されたソフト判定読み出す方法と差異点がある。しかし、図１０Ａ、図１０Ｂに示されたソフト判定読み出す方法は、別のコマンドシークェンスを追加的に構成しなくとも図８及び図９で説明されたタイミング図を適用して遂行できる特徴を有する。図８及び図９に示されたタイミング図は、ソフト判定読出し動作の解像度に差異がある。したがって、以下で図９に示したタイミング図を例として図１０Ａ、図１０Ｂに示したフローチャートの動作が説明される
図８及び図１０Ａ、図１０Ｂを参照すれば、本発明のフラッシュメモリ１００は、メモリコントローラー２００から発生したソフト判定読出しコマンド００ｈ、３Ｃｈと，アドレスに応答して、対応されるページのメモリセルからハード判定データを読み出す（Ｓ３０００）。ソフト判定読出しコマンドは、第１セットコマンド（１ｓｔ ｓｅｔ ｃｏｍｍａｎｄ）（図８で“００ｈ”で表示される）と、第２セットコマンド（２ｎｄ ｓｅｔ ｃｏｍｍａｎｄ）（図８で“３Ｃｈ”で表示される）で構成され得る。そして、第１セットコマンドと第２セットコマンドとの間には、ソフト判定読出し動作が遂行されるページのアドレスが入力され、第２セットコマンドは、信頼性データのビット数を決定するのに使用され得る。
フラッシュメモリ１００は、メモリコントローラー２００から発生した第１ソフト判定出力コマンド４１ｈに応答して、ハード判定データをエラー訂正回路２３０へ伝送する（Ｓ３１００）。例示的な実施形態において、フラッシュメモリ１００はハード判定データがエラー訂正回路２３０へ伝送された後、別のソフト判定データ読出しコマンドが追加的に入力されなくとも信頼性データのＭＳＢを読み出す動作が連続に遂行できる（Ｓ３２００）。
エラー訂正回路２３０は、フラッシュメモリ１００からハード判定データを受信して、ハード判定データを適用したエラー訂正動作を遂行する（Ｓ４０００）。その後、エラー訂正回路２３０は、Ｓ４０００で遂行されたエラー訂正動作（即ち、ハード判定データを適用したエラー訂正動作）によって、読出しデータに含まれているエラーが訂正できるか否かを判別する（Ｓ４１００）。Ｓ４１００での判別結果、ハード判定データを適用したエラー訂正動作によってエラーが訂正できれば、残りのソフト判定データ（即ち、信頼性データのＭＳＢ及び信頼性データのＬＳＢ）を読み出すか、或いは出力する動作と、エラー訂正動作とが終了される（Ｓ４８００）。もし、Ｓ４１００での判別結果、ハード判定データを適用したエラー訂正動作によってエラーが訂正できなければ、信頼性データのＭＳＢを出力するための第２ソフト判定出力コマンド４１ｈがフラッシュメモリ１００へ提供される。
フラッシュメモリ１００は、メモリコントローラー２００から発生した第２ソフト判定出力コマンド４１ｈに応答して、信頼性データのＭＳＢをエラー訂正回路２３０へ伝送する（Ｓ３３００）。例示的な実施形態において、フラッシュメモリ１００は、信頼性データのＭＳＢがエラー訂正回路２３０へ伝送された後、別のソフト判定データ読出しコマンドが追加的に入力されなくとも信頼性データのＬＳＢを読み出す動作を連続に遂行できる（Ｓ３４００）。
エラー訂正回路２３０は、フラッシュメモリ１００から信頼性データのＭＳＢを受信して、信頼性データのＭＳＢを適用したエラー訂正動作を遂行する（Ｓ４２００）。一方、Ｓ３３００で出力される信頼性データのＭＳＢは、図６Ａ〜図６Ｅで示したように２ビットソフト判定読出し動作で出力される信頼性データに該当する。したがって、Ｓ４２００で遂行されるエラー訂正動作は、実質的に２ビットソフト判定読出し動作で出力される信頼性データを適用したエラー訂正動作に該当する。
続いて、エラー訂正回路２３０は、Ｓ４２００で遂行されたエラー訂正動作（即ち、信頼性データのＭＳＢを適用したエラー訂正動作）によって読出しデータに含まれているエラーが訂正できるか否かを判別する（Ｓ４３００）。Ｓ４３００での判別結果、信頼性データのＭＳＢを適用したエラー訂正動作によってエラーが訂正できれば、残りのソフト判定データ（即ち、信頼性データのＬＳＢ）を読み出すか、或いは出力する動作と、エラー訂正動作とが終了する（Ｓ４８００）。もし、Ｓ４３００での判別結果、信頼性データのＭＳＢを適用したエラー訂正動作によってエラーが訂正できなければ、最終ソフト判定データ（即ち、信頼性データのＬＳＢ）を出力するための第３ソフト判定出力コマンド４Ｂｈがフラッシュメモリ１００へ提供される。
フラッシュメモリ１００はメモリコントローラー２００から発生した第３ソフト判定出力コマンド４Ｂｈに応答して、信頼性データのＬＳＢをエラー訂正回路２３０へ伝送する（Ｓ３５００）。エラー訂正回路２３０は、フラッシュメモリ１００から信頼性データのＬＳＢを受信して、信頼性データのＬＳＢを適用したエラー訂正動作を遂行する（Ｓ４４００）。一方、Ｓ３５００で出力される信頼性データのＬＳＢは、図６Ａ〜図６Ｅに示したように２ビットソフト判定読出し動作で出力される信頼性データをさらに細分化したものであり、３ビットソフト判定読出し動作のみで獲得できる信頼性データに該当する。したがって、Ｓ４４００で遂行されるエラー訂正動作は、実質的に３ビットソフト判定読出し動作で出力される信頼性データを適用したエラー訂正動作に該当する。
続いて、エラー訂正回路２３０は、Ｓ４４００で遂行されたエラー訂正動作（即ち、信頼性データのＬＳＢを適用したエラー訂正動作）によって読出しデータに含まれているエラーが訂正できるか否かを判別する（Ｓ４５００）。Ｓ４５００での判別結果、信頼性データのＬＳＢを適用したエラー訂正動作によってエラーが訂正できれば、エラー訂正動作が終了する（Ｓ４７００）。もし、Ｓ４５００での判別結果、信頼性データのＬＳＢを適用したエラー訂正動作によってエラーが訂正できなければ、エラー訂正動作はフェイルであることと判定される（Ｓ４６００）。
図１１Ａ、図１１Ｂ及び図１２は、本発明の第３実施形態によるソフト判定読出し方法及びそれを適用したエラー訂正方法を示す図面である。図１２にはキャッシュ読出し方式にソフト判定読み出す方法が適用される時、ページバッファーＰＢ内でのデータの流れが例示的に示されている。
図１１Ａ、図１１Ｂ及び図１２を参照すれば、フラッシュメモリ１００は、メモリコントローラー２００から発生したソフト判定読出しコマンドと、アドレスとに応答して、対応されるページのメモリセルからハード判定データを読み出す（Ｓ５０００）。その後、メモリコントローラー２００から発生したソフト判定出力コマンドに応答してハード判定データをエラー訂正回路２３０へ出力することと同時に信頼性データのＭＳＢを読み出す（Ｓ５１００）。即ち、ハード判定データを出力する動作と、信頼性データのＭＳＢを読み出す動作とが同時に（又は並列に）遂行された。
図１２に示したように、各々のビットライン（対）に対応する各々のページバッファーＰＢ内には、複数のラッチＳ、Ｕ、Ｍ、Ｌ、Ｃが具備され得る。ここで、Ｓで表示されたラッチは、感知ラッチとして対応するビットライン（対）からデータを読み出してラッチする機能を遂行できる。Ｃで表示されたラッチは、キャッシュラッチとして外部から入力されたデータを臨時的に格納する機能と、ページバッファーＰＢで外部に出力されるデータを臨時的に格納する機能とを遂行できる。そして、Ｕで表示されたラッチは、上部ラッチとして、Ｍで表示されたラッチは、中部ラッチとして、及びＬで表示されたラッチは、下部ラッチとして、各々称され、感知ラッチＳから提供された、又はキャッシュラッチＣへ提供されるデータをラッチできる。例えば、感知ラッチＳにラッチされているデータは、上部ラッチＵ、中部ラッチＭ、及び下部ラッチＬの中でいずれか１つにダンプされ得る。そして、上部ラッチＵ、中部ラッチＭ、及び下部ラッチＬに格納されているデータは、キャッシュラッチＣに臨時的に格納された後に外部へ出力され得る。このようなラッチの構成は、本発明が適用される一例に過ぎず、各々のページバッファーＰＢに具備されたラッチの個数及び機能は特定形態に制限されることなく多様な形態に構成できる。
例示的な実施形態において、ハード判定データは、Ｓ５０００で感知ラッチＳを通じて読み出された後、下部ラッチＬにラッチされ得る。そして、下部ラッチＬにラッチされたハード判定データは、エラー訂正回路２３０へ出力されるためにＳ５１００でキャッシュラッチＣに移動される。これと同時に、信頼性データのＭＳＢが感知ラッチＳを通じて読み出された後、中部ラッチＭにラッチされ得る。
エラー訂正回路２３０は、フラッシュメモリ１００からハード判定データを受信して、ハード判定データを適用したエラー訂正動作を遂行する（Ｓ６０００）。その後、エラー訂正回路２３０は、Ｓ６０００で遂行されたエラー訂正動作（即ち、ハード判定データを適用したエラー訂正動作）によって読出しデータに含まれているエラーが訂正できるか否かを判別する（Ｓ６１００）。
Ｓ６１００での判別結果、ハード判定データを適用したエラー訂正動作によってエラーが訂正できれば、残りのソフト判定データ、例えば、信頼性データのＭＳＢを出力する動作と、信頼性データのＬＳＢを読出し出力する動作とが中止され、エラー訂正動作が終了される（Ｓ６８００）。Ｓ６１００での判別結果、ハード判定データを適用したエラー訂正動作によってエラーが訂正できなければ、ソフト判定出力コマンドがフラッシュメモリ１００へ提供される。フラッシュメモリ１００はソフト判定出力コマンドに応答して、Ｓ５１００で読み出された信頼性データのＭＳＢをエラー訂正回路２３０へ出力することと同時に信頼性データのＬＳＢを読み出す（Ｓ５２００）。この時、中部ラッチＭにラッチされた信頼性データのＭＳＢは出力するためにキャッシュラッチＣへ移動され、信頼性データのＬＳＢが感知ラッチＳを通じて読み出されて上部ラッチＵにラッチされる。
エラー訂正回路２３０は、フラッシュメモリ１００から信頼性データのＭＳＢを受信してエラー訂正動作を遂行する（Ｓ６２００）。信頼性データのＭＳＢを適用したエラー訂正動作は、実質的に２ビットソフト判定読出し動作で出力される信頼性データを適用したエラー訂正動作に該当する。
続いて、エラー訂正回路２３０は、Ｓ６２００で遂行されたエラー訂正動作（即ち、信頼性データのＭＳＢを適用したエラー訂正動作）によって、読出しデータに含まれているエラーが訂正できるか否かを判別する（Ｓ６３００）。Ｓ６３００での判別結果、信頼性データのＭＳＢを適用したエラー訂正動作によってエラーが訂正できれば、残りのソフト判定データ（即ち、信頼性データのＬＳＢ）を出力する動作を中止し、エラー訂正動作が終了する（Ｓ６８００）。もし、Ｓ６３００での判別結果、信頼性データのＭＳＢを適用したエラー訂正動作によってエラーが訂正できなければ、最終信頼性データを出力するためのソフト判定出力コマンドがフラッシュメモリ１００へ提供される。この時、上部ラッチＵにラッチされている信頼性データのＬＳＢは出力するためにキャッシュラッチＣへ移動される。
フラッシュメモリ１００は、最終信頼性データを出力するためのコマンドに応答して信頼性データのＬＳＢをエラー訂正回路２３０へ出力する（Ｓ５３００）。エラー訂正回路２３０は、フラッシュメモリ１００から信頼性データのＬＳＢを受信してエラー訂正動作を遂行する（Ｓ６４００）。一方、Ｓ５３００で出力される信頼性データのＬＳＢは、図６Ａ〜図６Ｅに示したように、２ビットソフト判定読出し動作で出力される信頼性データをさらに細分化したものであり、３ビットソフト判定読出し動作のみで獲得され得る信頼性データに該当する。
続いて、エラー訂正回路２３０は、Ｓ６４００で遂行されたエラー訂正動作（即ち、信頼性データのＬＳＢを適用したエラー訂正動作）によって、読出しデータに含まれているエラーが訂正できるか否かを判別する（Ｓ６５００）。Ｓ６５００での判別結果、信頼性データのＬＳＢを適用したエラー訂正動作によってエラーが訂正できれば、エラー訂正動作が終了する（Ｓ６７００）。もし、Ｓ６５００での判別結果、信頼性データのＬＳＢを適用したエラー訂正動作によってエラーが訂正できなければ、エラー訂正動作はフェイルであることと判定される（Ｓ６６００）。
図１３及び図１４は、図１２に示されたソフト判定読み出す方法及びそれを適用したエラー訂正方法を説明するためのタイミング図である。図１３には、３ビットソフト判定読出し方法に対応するキャッシュ読出し方式のコマンドシークェンスを例示的に示され、図１４には、２ビットソフト判定読み出す方法に対応するキャッシュ読出し方式のコマンドシークェンスを例示的に示されている。
図１３及び図１４を参照すれば、パイプライン方式のソフト判定読出し動作が遂行される場合、第１セットコマンド００ｈ及び第２セットコマンド３Ｃｈ、３Ｂｈで構成されるソフト判定読出しコマンドの基本的な構成は、図８及び図９に示されたことと同一である。また、ソフト判定読出しコマンドの第２セットコマンドが信頼性データのビット数を決定するのに使用される構成も、やはり図８及び図９に示されたことと同一である。
図１３に示されたタイミング図は、図１４に示されたタイミング図と比較する時、ソフト判定読出し動作に適用される読出し解像度に差異がある。読出し解像度の差異は、ソフト判定読出し動作で発生する信頼性データビット数の差異を意味する。これは、図１３及び図１４で信頼性データのビット数を決定するのに使用される第２セットコマンド３Ｃｈ、３Ｂｈと、最終信頼性データを出力するためのコマンド４Ｂｈ、４０ｈとの形態に差異があることを意味する。しかし、これを除外した残りのコマンドの構成と各々のコマンドに対するデータの読出し及び出力動作とは、図１３及び図１４で実質的に同一である。したがって、以下ではキャッシュ読出し方式に基づいてソフト判定読出し動作を説明することにおいて、図１３に示されたタイミング図を例として説明し、図１３及び図１４で重複される説明は以下で省略する。
図１１Ａ、図１１Ｂ及び図１３を参照すれば、フラッシュメモリ１００は、メモリコントローラー２００から発生したソフト判定読出しコマンド００ｈ、３Ｃｈと，アドレスに応答して対応するページのメモリセルからハード判定データを読み出す。その後、フラッシュメモリ１００は、メモリコントローラー２００から各々のソフト判定出力コマンド４１ｈが発生する時毎に、以前に読み出されたデータ（例えば、ハード判定データ）をエラー訂正回路２３０へ出力することと同時に、次回に出力されるソフト判定データ（例えば、信頼性データのＭＳＢ）を読み出す動作を遂行できる。その結果、ソフト判定読出し動作でデータを読み出す動作と、読み出されたデータを出力する動作とがパイプライン方式に遂行され得る。
ここで、第２セットコマンドが複数のページに対応する信頼性データのビット数を示すように設定された場合、Ｍ番目ページの最終ソフト判定データが出力される動作とＭ＋１番目ページのハード判定データを読み出す動作とを同時に遂行できる。ここで、だ２セットコマンドによって設定される信頼性データのビット数は、特定ページに対応する信頼性データビット数のみに制限されなく、多様な形態で構成され得る。
図１３及び図１４で、パイプライン方式にフラッシュメモリ１００でエラー訂正回路２３０へ順次的に提供されたハード判定データ、信頼性データのＭＳＢ、及び信頼性データのＬＳＢはエラー訂正回路２３０で段階的なエラー訂正に使用され得る。段階的に遂行されたエラー訂正の結果は、次回のソフト判定データビットをエラー訂正に適用するか否かを決定するのに利用され得る。例えば、信頼性データのＭＳＢを利用してエラーが訂正されれば、エラー訂正動作は終了され、信頼性データのＭＳＢ以後のビットに対するソフト判定データの出力動作とこれを適用したエラー訂正動作とが省略又は中断される。このため、本発明のメモリコントローラー２００は、現在遂行されたエラー訂正動作に使用されたソフト判定データビット以後のデータビットがフラッシュメモリ１００からエラー訂正回路２３０へ出力されないようにするため、ソフト判定出力コマンドをそれ以上発生しないか、或いはインターラプト信号Ｉｎｔｒを人為的に発生できる。その結果、エラー訂正回路２３０でエラーが訂正された以後にフラッシュメモリ１００からソフト判定データを出力する動作が省略又は中断されて、エラー訂正に使用されるデータに対する読出し及び出力動作のオーバーヘッドを減らし、フラッシュメモリ１００から読み出されたデータの信頼性を向上させることができる。
図１５乃至図１７は、本発明によるソフト判定読出し動作の時、ページバッファーＰＢで遂行される読出し順序と、データ出力順序とを例示的に示す図面である。図１５乃至図１７で［ ］内の数字は、ソフト判定読出し動作に含まれた７回の読出し動作の中で何番目の読出し動作に該当するかを意味する。そして、○内の数字はソフト判定読出し動作によって獲得されたデータの出力順序を意味する。
フラッシュメモリ１００が３ビットソフト判定読出し動作を遂行する場合、７回の読出し動作が遂行され、各々のページバッファーＰＢには１ビットのハード判定データと２ビットの信頼性データとがラッチされ得る。例示的な実施形態において、２ビットの信頼性データはページバッファーＰＢで内部的にエンコーディングされ得る。
図１５を参照すれば、本発明のフラッシュメモリ１００は、出力されるデータの順序に対応されるように読出し順序を決定することができる。例えば、フラッシュメモリ１００はハード判定データを先ず読み出し、信頼性データＭＳＢと信頼性データＬＳＢを順次的に読み出すことができる。
例示的な実施形態において、ハード判定データは、Ｖ４電圧を印加して１番目に読み出され得る（［１］参照）。１番目に読み出されたハード判定データは、メモリコントローラー２００から提供された第１ソフト判定出力コマンドに応答してエラー訂正回路２３０へ１番目に出力され得る（(1)参照）。
エラー訂正回路２３０へ提供されたハード判定データは、段階的なエラー訂正動作の中で１番目段階のエラー訂正動作に使用され得る。１番目段階のエラー訂正結果、ハード判定データにエラーが訂正できる場合、エラー訂正動作は終了され、信頼性データＭＳＢ及びＬＳＢに対する読出し及び／又は出力動作が省略される。そして、ハード判定データでエラーが訂正できない場合、メモリコントローラー２００は、フラッシュメモリ１００へソフト判定出力コマンドを発生して、フラッシュメモリ１００が信頼性データＭＳＢを出力するように制御する。
信頼性データＭＳＢは、ページバッファーＰＢでＶ２電圧及びＶ６電圧を印加して２番目と３番目とに読み出された２つのデータに対するエンコーディング結果として発生し得る（［２］及び［３］参照）。エンコーディングされた信頼性データＭＳＢは、メモリコントローラー２００から提供された第２ソフト判定出力コマンドに応答してエラー訂正回路２３０へ２番目に出力され得る（(2)参照）。エラー訂正回路２３０へ提供された信頼性データＭＳＢは、段階的なエラー訂正動作の中で２番目段階のエラー訂正動作に使用され得る。２番目段階のエラー訂正結果、信頼性データＭＳＢでエラーが訂正できる場合、エラー訂正動作は終了され、信頼性データＬＳＢに対する読出し及び／又は出力動作が省略される。そして、信頼性データＭＳＢでエラーが訂正できない場合、メモリコントローラー２００は、フラッシュメモリ１００へ第３ソフト判定出力コマンドを発生して、フラッシュメモリ１００が信頼性データＬＳＢを出力するように制御する。
信頼性データＬＳＢは、ページバッファーＰＢでＶ１、Ｖ３、Ｖ５、及びＶ７電圧を印加して４番目から７番目までに読み出された４つのデータに対するエンコーディング結果として発生し得る（［４］乃至［７］参照）。エンコーディングされた信頼性データＬＳＢは、メモリコントローラー２００から提供された第３ソフト判定出力コマンドに応答してエラー訂正回路２３０へ３番目に出力され得る（(3)参照）。エラー訂正回路２３０へ提供された信頼性データＬＳＢは、段階的なエラー訂正動作の中で３番目段階のエラー訂正動作に使用され得る。３番目段階のエラー訂正結果、信頼性データＬＳＢでエラーが訂正できない場合、メモリコントローラー２００はエラー訂正動作がフェイルであることと判定する。そして、信頼性データＬＳＢでエラーが訂正できる場合、エラー訂正動作は終了する。
図１６及び図１７は、本発明の他の実施形態によるフラッシュメモリ１００のソフト判定読出し動作での読出し順序とデータ出力順序とを例示的に示す図面である。
図１６及び図１７を参照すれば、本発明のフラッシュメモリ装置１００は、ソフト判定読出し動作の時、順次的に増加又は減少されたレベルの可変電圧Ｖ１〜Ｖ７を順次的に印加して複数の読出し動作を遂行できる（図１６の［１］〜［７］及び図１７の［７］〜［１］参照）。順次的に読み出されたデータは、ページバッファーＰＢに具備されている複数のラッチにラッチされ得る。例えば、フラッシュメモリ装置１００が順次的に増加又は減少されたレベルを有する電圧を順次的に印加して４番目データが読み出されれば（［４］参照）、ようやくエラー訂正回路２３０へ１番目データ出力を遂行できる（(1)参照）。続いて、６番目データ（［６］参照）まで読み出された後、フラッシュメモリ１００は以前の２番目に読み出されたデータ（［２］参照）と、現在読み出された６番目データ（［６］参照）とをエンコーディングして信頼性データのＭＳＢとして出力する（(2)参照）。そして、７番目データ（［７］参照）まで読み出された後、フラッシュメモリ１００は以前の１番目、３番目、及び５番目に読み出されたデータ（［１］、［３］、［５］参照）と、現在読み出された７番目データ（［７］参照）とをエンコーディングして信頼性データのＬＳＢとして出力される（(3)参照）。
このような構成によれば、ソフト判定読出し動作の時、ページバッファーＰＢ内で遂行される読出し動作の順序とデータ出力順序とが互に一致しない。しかし、可変読出し電圧が順次的に発生することによって、フラッシュメモリ１００のワードライン電圧発生効率が改善され得る。一方、先に説明されたページバッファーＰＢ内で遂行される読出し動作とデータ出力動作とは各々独立的に遂行され得り、キャッシュ読み出す方法のようにパイプライン方式によって並列に遂行され得る。また、図１５乃至図１７で説明されたページバッファーＰＢの読出し順序と出力順序とは、特定形態のみに制限されることなく多様な形態に変更及び変形可能する。
図１８は本発明の実施形態によるフラッシュメモリ１００を含むデータ格納システム（Ｄａｔａ Ｓｔｏｒａｇｅ Ｓｙｓｔｅｍ）の構成を例示的に示す図面である。図１８にはデータ格納システムとして、半導体メモリを主格納部として使用する半導体ディスクシステム（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ：ＳＳＤ）１００２が例示的に示されている。
図１８を参照すれば、ＳＳＤシステム１００２はホスト１１００とＳＳＤ１２００とを包含できる。ＳＳＤ１２００はＳＳＤコントローラー１２１０、バッファーメモリ１２２０、及びフラッシュメモリ１００を包含できる。
ＳＳＤコントローラー１２１０は、ホスト１１００とＳＳＤ１２００との物理的連結を提供できる。即ち、ＳＳＤコントローラー１２１０は、ホスト１１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）によってＳＳＤ１２００とのインターフェイシングを提供できる。ＳＳＤコントローラー１２１０は、ホスト１１００から提供される命令語をデコーディングできる。デコーディングされた結果にしたがって、ＳＳＤコントローラー１２１０は、フラッシュメモリ１００をアクセスできる。ホスト１１００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）としてＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）等が包含され得る。
バッファーメモリ１２２０は、ＳＳＤ１２００で充分なバッファーリングを提供するために同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）で構成され得る。しかし、これはバッファーメモリ１２２０を構成する一例として、特定形態のメモリのみに制限されることなく、多様な形態に変更できる。
バッファーメモリ１２２０には、ホスト１１００から提供される書込みデータ又はフラッシュメモリ１００から読み出されたデータが臨時的に格納され得る。ホスト１１００の読出し要請の時、フラッシュメモリ１００に存在するデータがバッファーメモリ１２２０に格納されている場合には、バッファーメモリ１２２０は、格納されているデータを直接ホスト１１００へ提供するキャッシュ機能を支援できる。一般的に、ホスト１１００のバスフォーマット（例えば、ＳＡＴＡ又はＳＡＳ）によるデータ伝送速度は、ＳＳＤ１２００のメモリチャンネルの伝送速度より著しく速い。ホスト１１００のインターフェイス速度が著しく速い場合、大容量のバッファーメモリ１２２０を提供することによって速度差異に発生する性能の低下を最小化できる。
フラッシュメモリ１００は、ＳＳＤ１２００の主メモリとして使用され得る。このため、フラッシュメモリ１００は、大容量の格納能力を有するＮＡＮＤフラッシュメモリ（ＮＡＮＤ−ｔｙｐｅ Ｆｌａｓｈ ｍｅｍｏｒｙ）で構成され得る。しかし、ＳＳＤ１２００に具備されるフラッシュメモリ１００の形態は、ＮＡＮＤフラッシュメモリのみに制限されることではない。例えば、ＮＯＲフラッシュメモリ（ＮＯＲ−ｔｙｐｅ Ｆｌａｓｈ ｍｅｍｏｒｙ）、少なくとも２つの種類以上のメモリセルが混合されたハイブリッドフラッシュメモリ、メモリチップ内にコントローラーが内装されたＯｎｅ−ＮＡＮＤフラッシュメモリ等も適用され得る。そして、ＳＳＤ１２００内には複数のチャンネルが具備され、各々のチャンネルには複数のフラッシュメモリ１００が接続され得る。以上では、主メモリとしてＮＡＮＤフラッシュメモリを例として説明されたが、その他の不揮発性メモリ装置で構成され得る。例えば、主メモリとしてＰＲＡＭ(登録商標)、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ(登録商標)等の不揮発性メモリと、ＤＲＡＭ、ＳＲＡＭ等の揮発性メモリ装置との中で少なくとも１つが使用されることもあり得る。
図１８に示されたフラッシュメモリ１００は、図１及び図２に示されたフラッシュメモリと実質的に同様に構成され得る。フラッシュメモリ１００は、所定の基準読出し電圧と、基準読出し電圧から可変された複数の可変読出し電圧とを適用してメモリセルに対する読出し動作を複数回遂行できる。複数回遂行された読出し動作から得られた読出しデータは、ハード判定データと複数の信頼性データとで構成され得る。本発明のフラッシュメモリ１００は、エラー訂正回路２３０へ読出しデータを提供することにおいて、複数の信頼性データをそのまま提供することもあり得、複数の信頼性データが所定のデータ形態にエンコーディングされた形態（即ち、信頼性データ）に提供することもできる。例示的な実施形態において、本発明のフラッシュメモリ１００で提供されるハード判定データ及び信頼性データは、エンコーダーのような別の回路を具備しなくともフラッシュメモリ１００内に具備されたページバッファーで自体的にエンコーディングされ得る。一方、本発明に適用され得る信頼性データのビット数と、信頼性データのエンコーディング方式等は、特定形態に制限されることなく多様な形態に構成され得る。
本発明のフラッシュメモリ１００は、制御ロジック１５０の制御にしたがって、ソフト判定読出し動作によって読み出されたハード判定データと、信頼性データの各ビット（例えば、ＭＳＢ、ＬＳＢ）とをＳＳＤコントローラー１２１０に具備されたエラー訂正回路に順次的に出力することができる。また、本発明で遂行されるハード判定データと、信頼性データの各ビット（例えば、ＭＳＢ、ＬＳＢ）との読出し及び出力動作は、キャッシュ読み出す方法のようにパイプライン方式によって並列に遂行されることもできる。
ＳＳＤコントローラー１２１０は、フラッシュメモリ１００から順次的に提供されたハード判定データと、信頼性データの各ビットとを利用して、ハード判定データを適用したエラー訂正動作と、信頼性データの各ビットとを適用したエラー訂正動作とを段階的に遂行できる。段階的に遂行されたエラー訂正の結果にしたがって、フラッシュメモリ１００からエラー訂正回路２３０への信頼性データの各ビットに対する出力と、これを利用する次の段階のエラー訂正動作とが省略され得る。このため、メモリコントローラー２００は段階的に遂行されたエラー訂正の結果にしたがってフラッシュメモリ１００へ提供されるソフト判定出力コマンドＣＭＤの発生を省略でき、場合によってはフラッシュメモリ１００へインターラプト信号Ｉｎｔｒ又はリセット信号を発生できる。
図１９は本発明によるメモリシステム２０００の構成を例示的に示す図面である。
図１９を参照すれば、本発明によるメモリシステム２０００はフラッシュメモリ１００とメモリコントローラー２１００とを包含できる。
図１９に示されたフラッシュメモリ１００は、図１及び図２に示されたフラッシュメモリと実質的に同様に構成され得る。また、図１９に示されたフラッシュメモリ１００は、以上で説明された本発明のソフト判定読出し動作と同一な読出し及びデータ出力方式が適用され得る。メモリコントローラー２１００は、フラッシュメモリ１００を制御するように構成され得る。メモリコントローラー２１００は、図２に示されたメモリコントローラー２００と同様に構成され得る。したがって、同一な構成に対する重複された説明は以下で省略する。
メモリシステム２０００は、フラッシュメモリ１００とメモリコントローラー２１００との結合によってメモリカード、又は半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ：ＳＳＤ）を構成することができる。ＳＲＡＭ２１１０は、プロセシングユニット２１２０の動作メモリに使用され得る。ホストインターフェイス２１３０は、メモリシステム２０００と接続されるホストのデータ交換プロトコルを具備することができる。メモリコントローラー２１００に具備されたエラー訂正回路２１４０は、図２に示されたエラー訂正回路２３０と実質的に同様に構成され得る。エラー訂正回路２１４０は、フラッシュメモリ１００から提供された複数の信頼性データ又は信頼性データを利用して、読出しデータに含まれているエラーを検出及び訂正できる。メモリインターフェイス２１５０は、本発明のフラッシュメモリ１００とインターフェイシングできる。プロセシングユニット２１２０は、メモリコントローラー２１００のデータを交換するための諸般制御動作を遂行できる。たとえば図面には図示していないが、本発明によるメモリシステム２０００はホスト（Ｈｏｓｔ）とのインターフェイシングするためのコードデータを格納するＲＯＭ（図示せず）等がさらに提供され得る。
フラッシュメモリ１００は、複数のフラッシュメモリチップで構成されるマルチ−チップパッケージに提供され得る。以上の本発明のメモリシステム２０００は、エラーの発生確率が低い高信頼性の格納媒体に提供され得る。特に、最近活発に研究されている半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ：以下、ＳＳＤ）のようなメモリシステムで本発明のフラッシュメモリ装置が具備され得る。この場合、メモリコントローラー２１００は、ＵＳＢ、ＭＭＣ、ＰＣＩ−Ｅ、ＳＡＳ、ＳＡＴＡ、ＰＡＴＡ、ＳＣＳＩ、ＥＳＤＩ、及びＩＤＥ等のような多様なインターフェイスプロトコルの中で１つを通じて、外部（例えば、ホスト）と通信するように構成される。また、メモリコントローラー２１００には、ランダム演算を遂行するための構成がさらに包含され得る。
図２０は、本発明によるフラッシュメモリ１００を含むコンピューティングシステム３０００の構成を例示的に示す図面である。
図２０を参照すれば、本発明によるコンピューティングシステム３０００は、システムバス３６００に電気的に連結されたマイクロプロセッサー３２００、ＲＡＭ３３００、使用者インターフェイス３４００、ベースバンドチップセット（Ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム３５００及びメモリシステム３１００を包含できる。
メモリシステム３１００は、メモリコントローラー３１１０、及びフラッシュメモリ１００を包含できる。メモリコントローラー３１１０は、システムバス３６００を通じてＣＰＵ３２００とフラッシュメモリ１００との物理的連結を提供する。即ち、メモリコントローラー３１１０は、ＣＰＵ３２００のバスフォーマット（Ｂｕｓ ｆｏｒｍａｔ）に対応してフラッシュメモリ１００とのインターフェイシングを提供できる。
図２０に示されたフラッシュメモリ１００は、図１及び図２に示されたフラッシュメモリ装置と実質的に同様に構成され得る。また、図２０に示されたフラッシュメモリ１００は以上で説明された本発明のソフト判定読出し動作と同一な読出し及びデータ出力方式が適用され得る。したがって、同一な構成に対する重複された説明は以下で省略する。
本発明によるコンピューティングシステム３０００がモバイル装置である場合、コンピューティングシステム３０００の動作電圧を供給するためのバッテリー（図示せず）が追加的に提供される。たとえば図面には図示していないが、本発明によるコンピューティングシステム３０００には、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ、等がさらに提供され得る。メモリシステム３１００は、例えば、データを格納するのに不揮発性メモリを使用するＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ／Ｄｉｓｋ）を構成することができる。例えば、図２０に示されたメモリシステム３１００は、図１８に示されたＳＳＤ１２００を構成することができる。この場合、メモリコントローラー３１１０はＳＳＤコントローラーとして動作するようになる。
本発明による不揮発性メモリ装置、及び／又はメモリコントローラーは、多様な形態のパッケージを利用して実装され得る。例えば、本発明によるフラッシュメモリ装置及び／又はメモリコントローラーは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して実装され得る。
以上のように図面と明細書とで実施形態が開示された。ここで、特定な用語が使用されたが、これは単なる本発明を説明するための目的で使用されたことであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたことではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他の実施形態が可能する点を理解できる。したがって、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想によって定まれなければならない。
１００ フラッシュメモリ
１１０ セルアレイ
１２０ デコーディング回路
１３０ ページバッファー回路
１５０ 制御ロジック
１６０ 電圧発生回路
１０００ ＳＳＤシステム
２０００ メモリシステム
３０００ コンピューティングシステム

Claims (27)

  1. 不揮発性メモリセルアレイで複数のメモリセルを読み出す方法において、
    シングル読出しコマンドに基づいて、複数のハード判定電圧のセット及び複数のソフト判定電圧の少なくとも第１セットを利用してメモリセルからデータを読み出す段階を含み、
    前記読み出す段階は、シングル読出しコマンド、アドレス、及び解像度指示器に基づいて、複数のハード判定電圧の前記セット及び複数のソフト判定電圧の少なくとも前記第１セットを利用してデータを読み出し、前記解像度指示器はソフト判定電圧のセットの個数を指示する読み出す方法。
  2. もし、読出し解像度が２つのセットを指示すれば、前記読み出す段階は複数のハード判定電圧の前記セット、複数のソフト判定電圧の前記第１セット、及び複数のソフト判定電圧の第２セットを利用して前記メモリセルからデータを読み出す請求項１に記載の読み出す方法。
  3. 前記第２セットで複数のソフト判定電圧の個数は、前記第１セットより大きい請求項２に記載の読み出す方法。
  4. 第１読出し出力コマンドに応答して、前記ハード判定電圧に基づいて第１読出し結果を出力する段階をさらに含む請求項１に記載の読み出す方法。
  5. 第２読出し出力コマンドに応答して、複数のソフト判定電圧の前記第１セットに基づいて第２読出し結果を出力する段階をさらに含む請求項４に記載の読み出す方法。
  6. 前記読み出す段階は前記シングル読出しコマンドに応答して、ハード判定電圧の前記セットを利用し、前記複数のソフト判定電圧の前記第１セットを利用し、複数のソフト判定電圧の第２セットを利用して前記メモリセルからデータを読み出し、第３読出し出力コマンドに応答して複数のソフト判定電圧の前記第２セットに基づいて第３読出し結果を出力する段階をさらに含む請求項５に記載の読み出す方法。
  7. 前記第２読出し結果を出力する段階は、前記第１読出し結果を出力する段階で出力された各々のハードビットのためにシングルソフトビットを出力し、
    前記第３読出し結果を出力する段階は、前記第１読出し結果を出力する段階で出力された各々のハードビットのためにシングルソフトビットを出力する請求項６に記載の読み出す方法。
  8. 前記第２読出し結果を出力する段階は、前記第１読出し結果を出力する段階で出力された各々のハードビットのためにシングルソフトビットを出力する請求項５に記載の読み出す方法。
  9. 前記読み出す段階は前記シングル読出しコマンドに応答して、複数のハード判定電圧の前記セット、複数のソフト判定電圧の前記第１セット、及び複数のソフト判定電圧の前記第２セットに基づいてデータを読み出す動作を順次的に遂行する請求項６に記載の読み出す方法。
  10. 前記読み出す段階は、前記シングル読出しコマンドに応答して複数のハード判定電圧の前記セット及び複数のソフト判定電圧の前記第１セットに基づいてデータを読み出す動作を順次的に遂行する請求項１に記載の読み出す方法。
  11. 前記読み出す段階は、
    前記シングル読出しコマンドを受信した後に、複数のハード判定電圧の前記セットを利用して前記メモリセルからデータを読み出す段階と、
    前記第１読出し出力コマンドを受信した後に、複数のソフト判定電圧の前記第１セットを利用して前記メモリセルからデータを読み出す段階と、
    前記第２読出し出力コマンドを受信した後に、複数のソフト判定電圧の前記第２セットを利用して前記メモリセルからデータを読み出す段階と、を含む請求項６に記載の読み出す方法。
  12. 前記読み出す段階は、
    前記シングル読出しコマンドを受信した後に、複数のハード判定電圧の前記セットを利用して前記メモリセルからデータを読み出す段階と、
    前記第１読出し出力コマンドを受信した後に、複数のソフト判定電圧の前記第１セットを利用して前記メモリセルからデータを読み出す段階と、を含む請求項４に記載の読み出す方法。
  13. 前記読み出す段階は、
    前記シングル読出しコマンドを受信した後に、複数のハード判定電圧の前記セットを利用して前記メモリセルからデータを読み出す段階と、
    複数のハード判定電圧の前記セットを利用して読み出されたデータを出力した後に、複数のソフト判定電圧の前記第１セットを利用して前記メモリセルからデータを読み出す段階と、を含む請求項１に記載の読み出す方法。
  14. 前記読み出す段階は、
    前記第１読出し結果を出力する段階と同時に複数のソフト判定電圧の前記第１セットに基づいてデータを読み出す段階と、
    前記第２読出し結果を出力する段階と同時に複数のソフト判定電圧の前記第２セットに基づいてデータを読み出す段階と、を含む請求項６に記載の読み出す方法。
  15. 前記読み出す段階は、前記第１読出し結果を出力する段階と同時に複数のソフト判定電圧の前記第１セットに基づいてデータを読み出す段階を含む請求項４に記載の読み出す方法。
  16. 前記複数のメモリセルは複数のマルチ−レベルメモリセルである請求項１に記載の読み出す方法。
  17. 不揮発性メモリセルアレイで複数のメモリセルを読み出す方法において、
    読出しコマンドを伝送する段階と、
    第１読出し出力コマンドを伝送する段階と、
    前記第１読出し出力コマンドに応答して、複数のハード判定電圧のセットを利用する読出し動作に基づいて遂行された第１読出し結果を受信する段階と、
    前記第１読出し結果で複数のエラーが訂正できるか否かを判定する第１判定段階と、
    前記第１判定段階が前記第１読出し結果で複数のエラーが訂正できないと判定すれば、
    関連した読出しコマンドを伝送せずに第２読出し出力コマンドを伝送する段階と、
    前記第２読出し出力コマンドに応答して、複数のソフト判定電圧の第１セットを利用する読出し動作に基づいて遂行された前記第２読出し結果を受信する段階と、を含み、
    前記読出しコマンドに関連した読出し解像度を伝送する段階をさらに含み、
    前記読出し解像度はハード読出し動作と共に遂行するために複数のソフト読出し動作の個数を指示し、
    前記ハード読出し動作は複数のハード判定電圧の前記セットに基づいて遂行され、
    各ソフト読出し動作は複数のソフト判定電圧の他のセットに基づいて遂行される読み出す方法。
  18. 前記第１判定段階が前記第１読出し結果で複数のエラーが訂正できると判定すれば、前記第２読出し出力コマンドは伝送しない請求項１７に記載の読み出す方法。
  19. 読出し解像度が２つのソフト読出し動作を指示すれば、前記読み出す方法は、
    第２読出し結果で複数のエラーが訂正できるか否かを判定する第２判定段階と、
    前記第２判定段階が第２読出し結果で複数のエラーが訂正できないと判定すれば、関連した読出しコマンドを伝送せずに第３読出し出力コマンドを伝送する段階と、
    前記第３読出し出力コマンドに応答して、複数のソフト判定電圧の第２セットを利用する読出し動作に基づいて遂行された第３読出し結果を受信する段階と、をさらに含む請求項１７に記載の読み出す方法。
  20. 前記第２判定段階が前記第２読出し結果で複数のエラーが訂正できると判定すれば、前記第３読出し出力コマンドが伝送されない請求項１９に記載の読み出す方法。
  21. 前記第３読出し結果で複数のエラーが訂正できるか否かを判定する第３判定段階をさらに含む請求項１９に記載の読み出す方法。
  22. 前記第２読出し結果で複数のエラーが訂正できるか否かを判定する第２判定段階と、
    前記第２判定段階が前記第２読出し結果で複数のエラーが訂正できないと判定すれば、
    関連した読出しコマンドを伝送せずに第３読出し出力コマンドを伝送する段階と、
    前記第３読出し出力コマンドに応答して、複数のソフト判定電圧の第２セットを利用する読出し動作に基づいて遂行された第３読出し結果を受信する段階と、をさらに含む請求項１７に記載の読み出す方法。
  23. 前記第２判定段階が前記第２読出し結果で複数のエラーが訂正できると判定すれば、第３読出し出力コマンドが伝送されない請求項２２に記載の読み出す方法。
  24. 前記第３読出し結果で複数のエラーが訂正できるか否かを判定する第３判定段階をさらに含む請求項２２に記載の読み出す方法。
  25. 前記第２読出し結果を受信する段階は、前記第１読出し結果を受信する段階で入力された各ハードビットのためにシングルソフトビットを受信し、
    前記第３読出し結果を受信する段階は、前記第１読出し結果を受信する段階で入力された各ハードビットのためにシングルソフトビットを受信する請求項２２に記載の読み出す方法。
  26. 前記第２読出し結果を受信する段階は、前記第１読出し結果を受信する段階で入力された各ハードビットのためにシングルビットを受信する請求項２２に記載の読み出す方法。
  27. 前記複数のメモリセルは複数のマルチ−レベルメモリセルである請求項１７に記載の読み出す方法。
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