TWI483255B - 具改善讀取可靠度之包含多位元記憶胞的快閃記憶體裝置 - Google Patents

具改善讀取可靠度之包含多位元記憶胞的快閃記憶體裝置 Download PDF

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TWI483255B
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Description

具改善讀取可靠度之包含多位元記憶胞的快閃記憶體裝置
本申請案主張2010年2月8日申請之韓國專利申請案No. 10-2010-0011554的優先權，該申請案之內容於此以引用方式併入本文中。
本發明是有關於半導體記憶體裝置，特別是有關於快閃記憶體裝置及其操作方法。
半導體記憶體裝置一般分為揮發性記憶體裝置(例如，DRAMs及SRAMs)及非揮發性記憶體裝置(例如，EEPROMs、FRAMs、PRAMs、MRAMs及快閃記憶體)。當對揮發性記憶體裝置的電源供應中斷時，揮發性記憶體裝置會丟失儲存於其中的資料，而即使對非揮發性記憶體裝置的電源供應中斷時，非揮發性記憶體裝置亦能保留儲存於其中的資料。特定言之，快閃記憶體裝置廣泛用作電腦系統內之儲存媒體，因為其程式化速度高、功率消耗低，而且資料儲存容量大。
在快閃記憶體裝置中，可根據儲存於記憶胞(memory cell，或稱為記憶體單元)中之位元數目來判定可儲存於每一記憶胞內的資料狀態。每個單元儲存1位元資料的記憶胞稱為單位元單元或單位準單元(single-level cell，SLC)，每個單元儲存多位元資料(亦即，至少2位元資料)的記憶胞稱為多位元單元、多位準單元(multi-level cell，MLC)或多狀態單元。多位元單元對於高度整合是有利的。然而，隨著每一記憶胞內程式化之位元數目增加，可靠度降低且讀取失敗率增加。
舉例而言，若欲將k 個位元程式化於一記憶胞內，則必須在記憶胞內形成2 k 個臨限電壓之一。由於記憶胞之電特性之間的微小差異，程式化有相同資料之記憶胞的臨限電壓可形成預定範圍的臨限電壓分佈。臨限電壓分佈可分別對應於可由k 個位元產生的2 k 個資料值。
然而，可用於臨限電壓分佈的電壓窗是有限的。因而，隨著k 的值增加，臨限電壓分佈之間的距離減小，且相鄰的臨限電壓分佈可能會彼此重疊。由於相鄰的臨限電壓分佈彼此重疊，所以讀取資料中可能包含多個錯誤位元(例如，數個錯誤位元或數十個錯誤位元)。因此，需要一種有效地偵測/校正自儲存多位元資料之快閃記憶體裝置中讀取之資料中的讀取錯誤的方案。
本發明提供一種快閃記憶體裝置及其讀取方法，其能有效地為錯誤校正提供額外資訊，並且無需增加晶片尺寸。
根據本發明之實施例的積體電路記憶體裝置包含非揮發性N位元記憶胞的陣列，其中N為大於一的整數。亦提供控制電路，用以自N位元記憶胞中可靠地讀取資料。此控制電路在電性上耦接至所述陣列，並且經組態而尤其用以判定陣列中之選定的N位元記憶胞中儲存之至少一位元資料的值。此是藉由以下方式完成：使用在讀取操作期間施加於選定的N位元記憶胞的對應之多個不等讀取電壓，對自選定的N位元記憶胞中讀取的至少一硬資料值及多個軟資料值(例如，6個資料值)進行解碼。
根據本發明之一些實施例，所述控制電路代表判定構件。此控制電路包含用於藉由將一讀取參考電壓施加於選定的N位元記憶胞而自選定的N位元記憶胞中讀取硬資料值的電路。所述控制電路亦包含用於藉由將小於或大於該讀取參考電壓之多個讀取電壓施加於選定的N位元記憶胞而自選定的N位元記憶胞中讀取多個軟資料值的電路。
根據本發明之額外實施例，所述控制電路包含用於藉由將小於該讀取參考電壓之多個第一讀取電壓施加於選定的N位元記憶胞而自選定的N位元記憶胞中讀取多個第一軟資料值的電路。此電路亦經組態以藉由將大於該讀取參考電壓之多個第二讀取電壓施加於選定的N位元記憶胞而自選定的N位元記憶胞中讀取多個第二軟資料值。
特定言之，所述控制電路可包含電性耦接至陣列內之多條字線的列選擇電路，及經組態以向列選擇電路供應讀取電壓(例如，讀取參考電壓以及多個第一讀取電壓及多個第二讀取電壓)的電壓產生器。所述控制電路亦可包含電性耦接至陣列內之多條位元線的頁緩衝器電路，且包含控制邏輯。此控制邏輯電性耦接至電壓產生器、列選擇電路及頁緩衝器電路。所述控制電路亦可包含錯誤檢驗與校正(error checking and correction，ECC)電路，其經組態以接收在讀取操作期間自選定的N位元記憶胞讀取之至少一硬資料值及多個軟資料值。
根據本發明之另外其它實施例，所述頁緩衝器電路可經組態以將所述多個軟資料值編碼為多位元可靠度資料值，所述資料值指定對應的硬資料值的相對準確度。所述控制電路亦可包含錯誤檢驗與校正(ECC)電路，其經組態以接收所述至少一硬資料值及所述多位元可靠度資料值。舉例而言，若所述N位元記憶胞為3位元記憶胞，則頁緩衝器電路可經組態以將所述多個軟資料值編碼為2位元可靠度資料值，其指定對應的硬資料值的相對準確度。
包含附圖是為了便於加深對本發明之概念的理解，附圖併入本說明書中，構成本說明書的一部分。圖式圖解說明了本發明之概念的例示性實施例，且配上說明用以解釋本發明之概念的原理。
下文中將參照附圖更詳細地說明本發明之概念的較佳實施例。然而，本發明之概念可以不同形式體現，且不應被理解為限於此處闡述之實施例。實情為，提供此等實施例，是為了使得本發明將透徹且完整，並且將本發明之概念的範疇完整地傳達給熟習此項技術者。全文中，相同元件符號代表相同元件。下文中將說明根據本發明之概念之快閃記憶體裝置的電路組態及讀取操作，所述電路組態及讀取操作僅為例示性的，在不偏離本發明之概念的精神及範疇的情況下，可在其中進行形式及細節上的各種改變。
圖1為圖解說明根據本發明之概念之例示性實施例的包含快閃記憶體100的記憶體系統1000的示意結構的圖。
參照圖1，記憶體系統1000可包含快閃記憶體100及記憶體控制器200。記憶體控制器200可經組態以控制快閃記憶體100。記憶體控制器200可包含錯誤校正電路(ECC)230，用於校正自快閃記憶體100讀取之資料中的錯誤。ECC 230可使用硬決策方案或軟決策方案作為錯誤校正方案。
硬決策方案藉由僅使用錯誤校正碼及資料(下文中稱為硬決策資料)來校正資料中的錯誤，所述錯誤校正碼及資料是在將預定的參考電壓施加於記憶胞時，根據記憶胞之開/關特性而讀取的。軟決策方案藉由不僅使用錯誤校正碼及硬決策資料而且使用關於硬決策資料之可靠度的額外資訊(下文中稱為軟決策資料)來校正資料中的錯誤。舉例而言，本發明之概念說明了ECC 230使用軟決策方案來執行更加準確的錯誤校正的情況。適用於ECC 230的錯誤校正碼之編碼/解碼方案不限於特定實施例，而是可根據各種實施例來變化。
快閃記憶體100可針對讀取操作中的每一參考電壓(例如，Ref1或Ref2)而將硬決策資料及多個軟決策資料提供給ECC 230。可藉由來自快閃記憶體100之記憶胞的頁緩衝器來讀取所述硬決策資料及軟決策資料。可在快閃記憶體100中之控制邏輯電路150的控制下執行頁緩衝器對硬決策資料及軟決策資料的讀取操作。可藉由施加參考電壓來讀取硬決策資料。可藉由施加多個不同於參考電壓的可變讀取電壓來讀取軟決策資料。可在不改變讀取資料位元的情況下將自快閃記憶體100中讀取的軟決策資料提供給ECC 230。此外，可在將軟決策資料提供給ECC 230之前將其編碼成預定的資料格式(下文中稱為可靠度資料)。
如下文將描述，本發明之概念的快閃記憶體100經組態以藉由頁緩衝器來產生用於錯誤校正的可靠度資料，而無需使用藉由預定碼來編碼軟決策資料的額外電路(例如，編碼器)。亦即，軟決策資料或對應於軟決策資料的可靠度資料可由頁緩衝器輸出。因此，藉由本發明之概念，無需增加晶片尺寸即可提高快閃記憶體之讀取操作中的錯誤校正效率，並改良讀取多位元資料的可靠度。
圖2為圖解說明根據本發明之概念之示範性實施例的圖1之記憶體系統1000之詳細結構的圖。圖3為圖解說明根據本發明之概念之示範性實施例的圖1及圖2之快閃記憶體100之詳細結構的圖。
參照圖2及圖3，快閃記憶體100可包含記憶胞陣列110、列選擇器電路(X-SEL)120、頁緩衝器電路130、行選擇器電路(Y-SEL)140、控制邏輯電路150及電壓產生器160。電壓產生器160可包含可變讀取電壓產生器170。快閃記憶體控制器200可包含錯誤校正電路(ECC)230、主控制器240及系統匯流排250。
如圖3中圖解說明，記憶胞陣列110可包含多個單元串(或NAND串)111，分別連接至位元線BL0~BLm-1。每一行中的單元串(cell strings)111可包含至少一串選擇電晶體SST及至少一接地選擇電晶體GST。多個記憶胞(或記憶胞電晶體)MC0~MCn-1可串列連接於選擇電晶體SST與GST之間。記憶胞MC0~MCn-1中之每一者可包含多位準單元(multi-level cell，MLC)，其每個單元儲存多位元資料。串111可分別電性連接至對應的位元線BL0~BLm-1。
圖3圖解說明快閃記憶體100為NAND快閃記憶體的例示性情況。然而，本發明之概念的快閃記憶體100不限於NAND快閃記憶體。舉例而言，記憶胞陣列110可經組態以包含NOR快閃記憶體、具有至少兩種類型之記憶胞的混合的混合快閃記憶體，或具有嵌入於記憶體晶片中之控制器的One-NAND快閃記憶體。根據本發明之概念之快閃記憶體100的操作特性不僅可適用於具有包含導電式浮閘之電荷儲存層的快閃記憶體，而且適用於具有包含介電層之電荷儲存層的電荷收集快閃(charge trap flash，CTF)記憶體。
圖2之控制邏輯電路150可控制與程式化/抹除/讀取操作有關的整體操作。根據操作模式，電壓產生器160可產生待供應給相應字線的字線電壓(例如，程式化電壓Vpgm、讀取電壓Vread及通過電壓Vpass)及待供應給包含記憶胞之本體(bulk)(例如，井區域)的電壓。電壓產生器160之電壓產生操作可在控制邏輯電路150的控制下執行。電壓產生器160可包含用以產生用於讀取多個軟決策資料之多個可變讀取電壓的可變讀取電壓產生器170。
回應於控制邏輯電路150的控制，列選擇器電路120可選擇記憶胞陣列110之記憶體區塊(或區段)中的一者，且可選擇選定的記憶體區塊之字線中的一者。回應於控制邏輯電路150的控制，列選擇器電路120可將電壓產生器160產生的字線電壓分別提供給選定的字線及未選定的字線。
頁緩衝器電路130可由控制邏輯電路150控制以根據操作模式而作為感測放大器或寫入驅動器來操作。舉例而言，在驗證/正常讀取操作中，頁緩衝器電路130作為用於自記憶胞陣列110讀取資料的感測放大器來操作。在正常讀取操作中，行選擇器電路140回應於行位址資訊Y-addr而將自頁緩衝器電路130讀取的資料輸出至外部裝置(例如，記憶體控制器200或主機)。在驗證讀取操作中，可將讀取資料提供給快閃記憶體100中之通過/失敗驗證電路(未圖解說明)，以判定記憶胞之程式化通過/失敗。
在程式化操作中，頁緩衝器電路130作為寫入驅動器來操作，其根據儲存於記憶胞陣列110中的資料來驅動位元線。在程式化操作中，頁緩衝器電路130自緩衝器(未圖解說明)接收待寫入於記憶胞陣列110中的資料，且根據接收到的資料來驅動位元線。為此目的，頁緩衝器電路130可包含多個頁緩衝器PB，其分別對應於行(或位元線)或行對(column pairs)(或位元線對)。每一頁緩衝器PB可包含多個鎖存器。鎖存器可執行鎖存自頁緩衝器PB感測之多個軟決策資料及硬決策資料的操作，及根據所感測之軟決策資料產生可靠度資料的操作。如下文中將詳細說明，可藉由在讀取操作中每一頁緩衝器之鎖存器的雙態觸發操作來產生可靠度資料。
圖4及圖5為圖解說明可藉由程式化操作而形成於3位元快閃記憶體之每一單元內的臨限電壓分佈之實例的圖。參照圖4，用3位元資料程式化之記憶胞的臨限電壓可對應於8位準資料狀態E及P1~P7中的一者。每一資料狀態可形成一預定的臨限電壓窗。每一記憶胞可儲存k位元(例如3位元)資料，且可藉由多級程式化操作來獨立地程式化相應的位元。舉例而言，在3位元MLC的情況下，可首先程式化三個位元中的第一位元(亦即，最低有效位元(least significant bit，LSB))。隨後，可依序程式化第二位元及第三位元。
經程式化之MLC之理想資料狀態必須相對於相鄰的資料狀態維持預定的電壓間隔，以便確保充分的讀取裕度(read margin)。然而，在多位元快閃記憶體的實際實施例中，每一資料狀態之臨限電壓分佈可能會改變成如圖5中圖解說明的非理想形式(見虛線區段)。此變形可能會隨著儲存於每一記憶胞內之資料位元數目的增加而變得更加嚴重。此外，所述變形可能會因為諸如電荷損失、時間流逝、溫度增加、對相鄰單元之程式化過程中的耦接、對相鄰單元之讀取及單元缺陷等各種因素而變得更加嚴重。ECC 230可校正因所述各種因素引起的讀取錯誤。在準確的資料決策及錯誤校正之前必須對記憶胞進行準確的讀出。
可使用兩個參考電壓Ref1及Ref2來讀出程式化於記憶胞中之3位元資料中的第二位元值。舉例而言，當第一參考電壓Ref1及第二參考電壓Ref2被施加於記憶胞時，可根據記憶胞之開/關狀態而將第二位元值作為“1”或“0”讀出。可藉由圖4中圖解說明之理想臨限電壓分佈來判定用於資料讀出的參考電壓Ref1。因而，若使用參考電壓Ref1來讀出圖5中圖解說明之非理想臨限電壓分佈的資料狀態，則可能會發生相對較多的錯誤。此可能會對資料決策及錯誤校正操作造成不利影響。因而，為了執行更加準確的資料決策及錯誤校正，本發明之概念藉由除參考電壓外亦使用多個可變讀取電壓而執行多個讀取操作。此外，將自讀取操作獲得之多個讀取資料提供給ECC 230以執行資料決策及錯誤校正。
圖6及圖7為圖解說明根據本發明之概念之例示性實施例之用於改良錯誤校正效率的資料讀取方法的圖。圖7中圖解說明之輸出讀取資料樣式可自圖2及圖3之快閃記憶體100輸出。參照圖6及圖7，在讀取操作中，可將第一參考電壓Ref1與第二參考電壓Ref2之間的臨限電壓間隔作為資料“0”而讀出。此外，可將低於第一參考電壓Ref1的臨限電壓間隔及高於第二參考電壓Ref2的臨限電壓間隔作為資料“1”而讀出。若相鄰的臨限電壓分佈不像區域B及C那樣彼此重疊，則僅藉由基於第一參考電壓Ref1及第二參考電壓Ref2的讀出結果(亦即，僅藉由硬決策資料)便可進行準確的資料決策及錯誤校正。在硬決策操作中，可將具有區域B之臨限電壓分佈的記憶胞判定為具有資料狀態“0”的記憶胞。
然而，若鄰近臨限電壓分佈彼此重疊，則僅藉由硬決策資料無法確保讀取操作及錯誤校正的準確度。舉例而言，在硬決策中，可將具有區域A內之臨限電壓的記憶胞判定為具有資料狀態“0”之狀態P2的記憶胞。然而，具有區域A內之臨限電壓(圖6之參考標號164)的記憶胞極有可能是具有狀態P2的記憶胞，且亦極有可能是具有狀態P1的記憶胞。因而，在此情況下，必須考慮，記憶胞是具有狀態P1之記憶胞的機率是否高於記憶胞是具有狀態P2之記憶胞的機率。舉例而言，關於具有資料狀態“0”的機率，具有區域A內之臨限電壓的記憶胞是被判定為資料狀態“0”之區域(圖6中之164、165及166)中最低的記憶胞。在軟決策方案中，可將此情況辨識為弱“0”。同時，區域B之記憶胞具有資料狀態“1”的機率近似達到0。因此，在軟決策操作中，可將區域B之記憶胞辨識為強“0”狀態。隨著臨限電壓分佈接近間隔中的記憶胞被辨識為資料“0”的區域B(例如，圖6的164、165及166)，記憶胞具有資料狀態“0”的機率增加。
為了執行更加準確的資料決策及錯誤校正，本發明之概念藉由除參考電壓外亦使用多個可變讀取電壓而執行多個讀取操作。此外，為了進行錯誤校正，可在不經過額外電路(例如，編碼器)的情況下將自讀取操作獲得的多個讀取資料自頁緩衝器PB直接提供給ECC 230。
圖6及圖7圖解說明經施加以讀取程式化於記憶胞中之3位元資料中的第二位元值的讀取電壓V1~V7及V8~V14的實例。用於讀取操作之讀取電壓V1~V7與V8~V14之間的間隔161~166可經組態以具有相同大小或不同大小。讀取電壓V1~V7及V8~V14的數目以及讀取電壓V1~V7與V8~V14之間的電壓差可根據各種實施例而變化。此外，電壓差可具有固定值，或可根據使用者的選擇或操作模式而變化。
各讀取電壓V1~V7及V8~V14可分成參考電壓及可變讀取電壓。舉例而言，可使用兩個參考電壓Ref1及Ref2來讀取程式化於記憶胞中之3位元資料中的第二位元值。第一參考電壓Ref1由V4表示，第二參考電壓Ref2由V11表示。藉由施加各參考電壓Ref1及Ref2而讀取的資料稱為硬決策資料。在本發明之概念中，多個可變讀取電壓可對應於參考電壓Ref1及Ref2中之每一者。可變讀取電壓V1~V3及V5~V7可對應於第一參考電壓Ref1，且可變讀取電壓V8~V10及V12~V14可對應於第二參考電壓Ref2。藉由多個可變讀取電壓讀取之資料稱為軟決策資料。在例示性實施例中，可關於1個硬決策資料額外獲得6個軟決策資料，從而可輸出總共7位元資料作為讀取資料。本文中，對應於1個硬決策資料之軟決策資料的數目可根據各種實施例而變化。圖7圖解說明根據本發明之概念之實施例獲得的7位元讀取資料之樣式的實例。
ECC 230可基於自快閃記憶體100接收之7位元讀取資料樣式(pattern)來判定資料，且可基於判定結果來執行錯誤校正。隨著自快閃記憶體100接收之7位元讀取資料樣式中之0的數目增加，判定為“0”之機率增加。此外，隨著7位元讀取資料樣式中之1的數目增加，判定為“1”之機率增加。
舉例而言，若7位元讀取資料樣式為“0,0,0,0,1,1,1”，則可將記憶胞辨識為包含於區域A中的記憶胞，其在軟決策中可意謂弱“0”。若7位元讀取資料樣式為“0,0,0,1,1,1,1”，則在軟決策中所述記憶胞可意謂弱“1”。若7位元讀取資料樣式為“0,0,0,0,0,0,0”，則可將記憶胞辨識為包含於區域B中的記憶胞，其在軟決策中可意謂強“0”。若7位元讀取資料樣式為“1,1,1,1,1,1,1”，則可將記憶胞辨識為包含於區域C中的記憶胞，其在軟決策中可意謂強“1”。根據此組態，藉由分析一讀取操作中的7位元讀取資料，可準確得知記憶胞之臨限電壓分佈是否存在於一特定區域(例如，圖6中的161~166)中。因而，可更加準確地進行錯誤校正。
本文中，構成7位元讀取資料樣式之資料中的每一者可意謂在將每一讀取電壓施加於頁緩衝器PB時在頁緩衝器PB中感測到的資料值。此可意謂即使快閃記憶體100不包含諸如編碼器等額外電路，頁緩衝器PB亦產生用於錯誤校正的額外資訊(例如，多個軟決策資料)。
可由電壓產生器160在圖2之控制邏輯電路150的控制下產生讀取電壓V1~V7及V8~V14中之每一者。電壓產生器160可包含可變讀取電壓產生器170。可變讀取電壓產生器170可在控制邏輯電路150的控制下產生多個可變讀取電壓V1~V3、V5~V7、V8~V10及V12~V14。讀取電壓V1~V7及V8~V14中之每一者的位準可根據各種實施例而變化。
可藉由頁緩衝器PB中之每一者在控制邏輯電路150的控制下獲得圖7中圖解說明的7位元讀取資料樣式。頁緩衝器PB中之每一者可包含鎖存所感測之資料的多個鎖存器。舉例而言，若頁緩衝器PB包含7個鎖存器，則可藉由所述7個鎖存器來鎖存7位元讀取資料。舉例而言，若頁緩衝器PB包含2個鎖存器，則每當感測到7位元讀取資料時，第一鎖存器便可執行鎖存所述7位元讀取資料的功能，且在頁緩衝器PB正在感測資料時，第二鎖存器可執行備份的功能並輸出鎖存於第一鎖存器中之資料。
同時，可用各種方式來實施每一頁緩衝器PB中使用多個讀取電壓V1~V7及V8~V14進行的多個讀取操作。舉例而言，所述操作可藉由依序重複預充電操作及感測操作或藉由相對於一預充電操作來執行多個感測操作而獲得。可在各種模式中實施每一頁緩衝器PB中的多個讀取操作或對於多個資料位元的感測操作。
圖8及圖9為圖解說明根據本發明之概念之另一例示性實施例的讀取方法的圖。圖8圖解說明自頁緩衝器PB輸出的硬決策資料及對應的可靠度資料。圖9圖解說明產生圖8中圖解說明之資料樣式的頁緩衝器PB的鎖存結構。圖8中圖解說明之輸出讀取資料樣式可直接自圖2及圖3的頁緩衝器電路130輸出，無需使用諸如編碼器等額外電路。圖9中圖解說明之頁緩衝器PB的結構實質上與圖2及圖3中圖解說明的頁緩衝器電路130的頁緩衝器PB之結構相同。
在此實施例中，在多個讀取操作中施加之多個讀取電壓的形式可用與上文參照圖6及圖7描述的方式相同的方式來組態。此外，在頁緩衝器PB中感測之讀取資料樣式的形式可用與參照圖7描述的方式相同的方式來組態。然而，根據另一例示性實施例，不同於圖7之圖解說明的是，自頁緩衝器PB輸出之資料樣式的形式可經組態而具有3位元組態。亦即，可反覆執行七次讀取操作以輸出由3位元組成的一個讀取資料樣式。在七次反覆讀取操作中感測到的資料的形式可能與圖7相同，但實際上輸出的資料可具有圖8中圖解說明的預定資料樣式。在本發明之概念中，在頁緩衝器PB中感測到的多個資料可直接作為可用於ECC 230的軟決策的可靠度資料輸出，無需通過一額外電路(例如，編碼器)。在例示性實施例中，藉由頁緩衝器PB輸出之讀取資料可包含1位元硬決策資料及2位元可靠度資料。本文中，輸出之讀取資料及可靠度資料的位元數目及組態可根據各種實施例而變化。
參照圖9，頁緩衝器PB中之每一者可包含至少三個鎖存器以輸出3位元讀取資料。圖9圖解說明頁緩衝器PB包含三個鎖存器L1~L3的例示性情況。鎖存器L1~L3中的一者(例如，L3)可用於鎖存硬決策資料。另外兩個鎖存器(例如，L1及L2)可用於回應於頁緩衝器PB之感測結果而產生2位元可靠度資料。在例示性實施例中，可藉由每當頁緩衝器PB之感測結果變為“0”便將鎖存器L1及L2雙態觸發為不同於所鎖存之值的值，而產生可靠度資料。可將鎖存器L1~L3中之每一者初始化為狀態“1”。在鎖存器L1~L3經初始化的同時，可使用對應於相應的參考電壓的多個(例如七個)不同讀取電壓來執行多個(例如七個)讀取操作。
舉例而言，自具有圖6之間隔161內之臨限電壓分佈的記憶胞感測的讀取結果具有“0,1,1,(1),1,1,1”的樣式。本文中，(1)的資料為硬決策資料，且可由鎖存器L3鎖存。所述硬決策資料可經組態而不參與對鎖存器L1及L2的雙態觸發。在此情況下，由於軟決策資料包含一個0，所以僅鎖存於鎖存器L1中的值自“1”雙態觸發為“0”，而鎖存器L2維持資料狀態“1”，亦即初始值。因此，對應於圖6之間隔161的輸出讀取資料可包含可靠度資料“01”及硬決策資料“1”。在軟決策操作中，根據自快閃記憶體100接收到的硬決策資料“1”及可靠度資料“01”，ECC 230可辨識出記憶胞的臨限電壓分佈是包含於圖6之間隔161中。
自具有圖6之間隔162內之臨限電壓分佈的記憶胞感測的讀取結果具有“0,0,1,(1),1,1,1”的樣式。在此情況下，軟決策資料包含兩個0。若軟決策資料包含一個0，則可靠度資料具有“01”的值。因此，若軟決策資料包含兩個0，則鎖存器L2自“1”雙態觸發為“0”，而鎖存器L1維持資料“0”，因而構造出可靠度資料“00”。在此情況下，硬決策資料具有“1”的值。
自具有圖6之間隔163內之臨限電壓分佈的記憶胞感測的讀取結果具有“0,0,0,(1),1,1,1”的樣式。在此情況下，軟決策資料包含三個0。若軟決策資料包含兩個0，則可靠度資料具有“00”的值。因此，若軟決策資料包含三個0，則鎖存器L1自“0”雙態觸發為“1”，而鎖存器L2維持狀態“0”。因此，自屬於間隔163之記憶胞讀取的輸出讀取資料可包含可靠度資料“10”及硬決策資料“1”，其在軟決策中可意謂弱“1”。
自具有圖6之間隔164內之臨限電壓分佈的記憶胞感測的讀取結果具有“0,0,0,(0),1,1,1”的樣式。本文中，(0)的資料為硬決策資料，且可由鎖存器L3鎖存。所述硬決策資料可經組態而不參與對鎖存器L1及L2的雙態觸發。在此情況下，由於軟決策資料包含三個0，所以自屬於間隔164之記憶胞讀取的輸出讀取資料可包含可靠度資料“10”及硬決策資料“0”，其在軟決策中可意謂弱“0”。
自具有圖6之間隔165內之臨限電壓分佈的記憶胞感測的讀取結果具有“0,0,0,(0),0,1,1”的樣式。在此情況下，軟決策資料包含四個0。若軟決策資料包含三個0，則可靠度資料具有“10”的值。因此，若軟決策資料包含四個0，則具有“1”的值的鎖存器L1自“1”雙態觸發為“0”，而鎖存器L2維持狀態“0”。因此，自屬於間隔165之記憶胞讀取的輸出讀取資料可包含可靠度資料“00”及硬決策資料“0”。
自具有圖6之間隔166內之臨限電壓分佈的記憶胞感測的讀取結果具有“0,0,0,(0),0,0,1”的樣式。在此情況下，軟決策資料包含五個0。若軟決策資料包含四個0，則可靠度資料具有“00”的值。因此，若軟決策資料包含五個0，則具有“0”的值的鎖存器L2自“0”雙態觸發為“1”，而鎖存器L1維持狀態“0”。因此，自屬於間隔166之記憶胞讀取的輸出讀取資料可包含可靠度資料“01”及硬決策資料“0”。
若自記憶胞感測之讀取結果具有“0,0,0,(0),0,0,0”的樣式，則軟決策資料包含六個0。若軟決策資料包含五個0，則可靠度資料具有“01”的值。因此，若軟決策資料包含六個0，則具有“0”的值的鎖存器L1自“0”雙態觸發為“1”，而鎖存器L2維持狀態“1”。因此，若感測到其資料全部具有“0”的值的資料樣式，則輸出之讀取資料可包含可靠度資料“11”及硬決策資料“0”。此在軟決策中可意謂強“0”。同樣，可施加讀取電壓V8~V14以輸出對應於在頁緩衝器PB中感測到的資料的資料值。如上所述，自頁緩衝器PB輸出之可靠度資料可具有“01,00,10及11”的值。資料可靠度大小可為11>01>00>10。
上述本發明之概念的讀取方法可經控制而相對於以下情況而選擇性地執行：抹除/程式化循環(#P/E循環)(亦即，用於判定快閃記憶體100之使用壽命的指標之一)大於一預定計數的情況；發生了超過一預定數目之錯誤的情況；或需要準確的讀取操作或準確的錯誤校正操作的情況。根據本發明之概念的讀取方法亦可適用於除以上情況之外的各種情況。此外，上述本發明之概念的讀取方法可不僅適用於對於儲存於多位準單元中之上部(upper)位元(例如，一個或多個MSB位元)的讀取操作，亦適用於對於下部位元(例如，LSB位元)的讀取操作。
圖10為圖解說明根據本發明之概念之例示性實施例的包含快閃記憶體100的固態磁碟(SSD)系統1002之結構的圖。參照圖10，SSD系統1002可包含主機1100及SSD 1200。SSD 1200可包含SSD控制器1210、緩衝記憶體1220及快閃記憶體100。SSD控制器1210可提供與主機1100及SSD 1200的實際(physical)連接。亦即，SSD控制器1210可根據主機1100之匯流排格式而提供與SSD 1200之介面。SSD控制器1210可解碼自主機1100接收的命令。根據解碼結果，SSD控制器1210可存取快閃記憶體100。主機1100之匯流排格式的實例可包含通用串列匯流排(Universal Serial Bus，USB)、小型電腦系統介面(Small Computer System Interface，SCSI)、PCI Express、ATA、並列ATA(Parallel ATA，PATA)、串列ATA(Serial ATA，SATA)及串列附接SCSI(Serial Attached SCSI，SAS)。
緩衝記憶體1220可使用同步DRAM(synchronous DRAM，SRAM)組態，以便在SSD 1200內提供充分的緩衝。然而，此僅為緩衝記憶體1220之組態的一實例。緩衝記憶體1220的組態不限於特定實施例，而是可根據各種實施例而變化。緩衝記憶體1220可暫時儲存自主機1100接收的寫入資料或自快閃記憶體100讀取的資料。在主機1100之讀取請求下，若快閃記憶體100中之資料儲存於緩衝記憶體1220中，則緩衝記憶體1220可支援將所儲存之資料直接提供給主機1100的快取(cache)功能。通常，根據主機1100之匯流排格式(例如SATA或SAS)之資料傳輸速率遠遠高於SSD 1200之記憶體通道的資料傳輸速率。若主機1100之介面速率遠遠高於SSD 1200的介面速率，則可提供大容量緩衝記憶體1220以使速率差異引起的效能降級(degradation)最小化。
可將快閃記憶體100用作SSD 1200的主記憶體。為此目的，可使用具有大儲存容量之NAND快閃記憶體來組態快閃記憶體100。然而，SSD 1200中之快閃記憶體100的類型不限於NAND快閃記憶體。舉例而言，快閃記憶體100亦可使用NOR快閃記憶體、具有至少兩種類型之記憶胞的混合的混合快閃記憶體或具有嵌入於記憶體晶片中之控制器的One-NAND快閃記憶體來組態。此外，可在SSD 1200內提供多個通道，且多個快閃記憶體100可連接至相應的通道。雖然已將NAND快閃記憶體例示為主記憶體，但亦可使用其它非揮發性記憶體作為主記憶體。舉例而言，可使用揮發性記憶體(例如，DRAM及SRAM)及非揮發性記憶體(例如，PRAM、MRAM、ReRAM及FRAM)中之至少一者作為主記憶體。
圖10之快閃記憶體100可經組態以具有與圖2及圖3之快閃記憶體實質上相同的組態。快閃記憶體100可藉由施加一參考電壓及不同於該參考電壓的多個可變讀取電壓來對多位準單元執行多個讀取操作。自讀取操作獲得的讀取資料可包含硬決策資料及多個軟決策資料。在將讀取資料提供至錯誤校正電路230至ECC 230時，本發明之概念的快閃記憶體100可不改變地提供軟決策資料，或者可在將軟決策資料提供給ECC 230之前將其編碼為預定的資料格式(亦即，可靠度資料)。由快閃記憶體100提供的可靠度資料及軟決策資料可由快閃記憶體100之頁緩衝器產生，甚至無需使用諸如編碼器等額外電路。
圖11為圖解說明根據本發明之概念之例示性實施例的記憶體系統2000之結構的圖。參照圖11，記憶體系統2000可包含快閃記憶體100及記憶體控制器2100。圖11之快閃記憶體100可經組態以具有與圖2及圖3之快閃記憶體實質上相同的組態。此外，圖11之快閃記憶體100可執行如上所述的讀取操作。記憶體控制器2100可經組態以控制快閃記憶體100。記憶體控制器2100可經組態以具有與圖2之記憶體控制器200相同的組態。因此，為了方便起見，將不再對相同組態進行重複說明。
可將快閃記憶體100與記憶體控制器2100之組合作為記憶卡或固態磁碟(solid state disk，SSD)提供。可將SRAM 2110用作中央處理單元(central processing unit，CPU)2120的工作記憶體。主機介面(interface，I/F)2130可具有連接至記憶體系統2000之主機的資料交換協定。記憶體控制器2100中之錯誤校正電路(ECC)2140可經組態以具有與圖2之ECC 230實質上相同的組態。ECC 2140可藉由使用自快閃記憶體100接收之多個軟決策資料或可靠度資料來偵測/校正讀取資料中的錯誤。記憶體介面(I/F)2150可與快閃記憶體100形成介面。CPU 2120可執行用於記憶體控制器2100之資料交換的整體控制操作。雖然圖11中未圖解說明，但記憶體系統2000可更包含儲存用於與主機形成介面之程式碼資料的唯讀記憶體(read-only memory，ROM)。
快閃記憶體100可提供為包含多個快閃記憶體晶片的多晶片封裝。本發明之概念的記憶體系統2000可提供為具有低錯誤機率的高可靠度儲存媒體。特定言之，本發明之概念的快閃記憶體可提供於諸如正在積極研究的固態磁碟(SSD)等記憶體系統內。在此情況下，記憶體控制器2100可經組態以藉由諸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI及IDE等各種介面協定中之一者而與外部裝置(例如主機)通信。此外，記憶體控制器2100可更包含用於執行隨機操作的組態。
圖12為圖解說明根據本發明之概念之例示性實施例的包含快閃記憶體100的計算系統3000的結構的圖。參照圖12，計算系統3000可包含微處理器(或CPU)3200、RAM 3300、使用者介面3400、數據機3500(例如，基頻晶片組)及記憶體系統3100，其電性連接至系統匯流排3600。記憶體系統3100可包含記憶體控制器3110及快閃記憶體100。記憶體控制器3110可藉由系統匯流排3600而提供與CPU 3200及快閃記憶體100的實際連接。亦即，記憶體控制器3110可根據CPU 3200之匯流排格式而提供與快閃記憶體100的介面。圖12之快閃記憶體100可經組態以具有與圖2及圖3之快閃記憶體實質上相同的組態。此外，圖12之快閃記憶體100可執行如上所述的讀取操作。因此，為了方便起見將不再對相同組態進行重複說明。
若計算系統3000為行動裝置，則可進一步提供電池(未圖解說明)以供應計算系統3000的操作電壓。雖然圖12中未圖解說明，但計算系統3000可更包含應用晶片組、相機影像處理器(camera image processor，CIS)及行動DRAM。舉例而言，記憶體系統3100可構成使用非揮發性記憶體來儲存資料的固態驅動器/磁碟(solid state drive/disk，SSD)。舉例而言，圖12之記憶體系統3100可構成圖10的SSD 1200。在此情況下，記憶體控制器3110可作為SSD控制器1210來操作。
根據本發明之概念的非揮發性記憶體裝置及/或記憶體控制器可安裝於各種類型的封裝中。根據本發明之概念的快閃記憶體裝置及/或記憶體控制器之封裝的實例包含封裝上封裝(Package on Package，PoP)、球狀柵格陣列(Ball Grid Array，BGA)、晶片尺度封裝(Chip Scale Package，CSP)、塑膠引線晶片載體(Plastic Leaded Chip Carrier，PLCC)、塑膠雙排封裝(Plastic Dual In-line Package，PDIP)、窩伏爾(Waffle)封裝內晶粒、晶圓形式的晶粒、板上晶片(Chip On Board，COB)、陶瓷雙排封裝(Ceramic Dual In-line Package，CERDIP)、塑膠量度四平包(Plastic Metric Quad Flat Pack，MQFP)、薄型四平包(Thin Quad Flat Pack，TQFP)、小型封裝積體電路(Small Outline Integrated Circuit，SOIC)、窄間距小型封裝(Shrink Small Outline Package，SSOP)、薄型小型封裝(Thin Small Outline Package，TSOP)、封裝內系統(System In Package，SIP)、多晶片封裝(Multi Chip Package，MCP)、晶圓級製造封裝(Wafer-level Fabricated Package，WFP)及晶圓級處理堆疊封裝(Wafer-level Processed Stack Package，WSP)。
如上所述，本發明之概念可藉由使用頁緩衝器之讀取操作而產生用於錯誤校正的額外資訊(例如，軟決策資料或資料可靠度資訊)，甚至無需使用諸如編碼器等額外電路。因此，藉由本發明之概念，無需增加晶片尺寸即可提高快閃記憶體之讀取操作中的錯誤校正效率，並可改良自快閃記憶體裝置讀取之多位元資料的可靠度。
上文揭露之標的物應被視為說明性而非限制性，隨附申請專利範圍意欲涵蓋所有此等屬於本發明之概念的真實精神及範疇內的所有此等修改、增強及其它實施例。因此，在法律允許的最大程度上，應由以下申請專利範圍及其均等物之所容許的最廣泛解釋來判定本發明之概念的範疇，且本發明之概念的範疇不應受以上詳細說明的侷限或限制。
100．．．快閃記憶體
110．．．記憶胞陣列
111．．．單元串(NAND串)
120．．．列選擇器電路
130．．．頁緩衝器電路
140．．．行選擇器電路
150．．．控制邏輯電路
160．．．電壓產生器
161~166．．．間隔(區域)
170．．．可變讀取電壓產生器
200．．．記憶體控制器
230．．．錯誤校正電路
240．．．主控制器
250．．．系統匯流排
1000．．．記憶體系統
1002．．．固態磁碟系統
1100．．．主機
1200．．．固態磁碟
1210．．．SSD控制器
1220．．．緩衝記憶體
2000．．．記憶體系統
2100．．．記憶體控制器
2110．．．SRAM
2120．．．中央處理單元
2130．．．主機介面
2140．．．錯誤校正電路
2150．．．記憶體介面
3000．．．計算系統
3100．．．記憶體系統
3110．．．記憶體控制器
3200．．．微處理器
3300．．．RAM
3400．．．使用者介面
3500．．．數據機
3600．．．系統匯流排
A、B．．．區域
BL0~BLm-1．．．位元線
GST．．．接地選擇電晶體
L1~L3．．．鎖存器
MC0~MCn-1．．．記憶胞(記憶胞電晶體)
PB．．．頁緩衝器
SST．．．串選擇電晶體
圖1為根據本發明之概念之例示性實施例的包含快閃記憶體的記憶體系統的示意結構的圖。
圖2為圖解說明根據本發明之概念之例示性實施例的圖1之記憶體系統的詳細結構的圖。
圖3為圖解說明根據本發明之概念之例示性實施例的圖1及圖2之快閃記憶體之詳細結構的圖。
圖4及圖5為圖解說明可藉由程式化操作而形成於3位元快閃記憶體之每一單元內的臨限電壓分佈之實例的圖。
圖6及圖7為圖解說明根據本發明之概念之例示性實施例之用於改良錯誤校正效率的資料讀取方法的圖。
圖8及圖9為圖解說明根據本發明之概念之另一例示性實施例之讀取方法的圖。
圖10為圖解說明根據本發明之概念之例示性實施例的包含快閃記憶體的固態磁碟(solid state disk，SSD)系統之結構的圖。
圖11為圖解說明根據本發明之概念之例示性實施例的記憶體系統之結構的圖。
圖12為圖解說明根據本發明之概念之例示性實施例的包含快閃記憶體的計算系統的結構的圖。
100．．．快閃記憶體
110．．．記憶胞陣列
120．．．列選擇器電路
130．．．頁緩衝器電路
140．．．行選擇器電路
150．．．控制邏輯電路
160．．．電壓產生器
170．．．可變讀取電壓產生器
200．．．記憶體控制器
230．．．錯誤校正電路
240．．．主控制器
250．．．系統匯流排
1000．．．記憶體系統

Claims (6)

  1. 一種快閃記憶體裝置，包括：記憶胞陣列，包含多個記憶胞；控制邏輯，其經組態以控制對所述記憶胞的讀取操作；頁緩衝器電路，其經組態以回應於所述控制邏輯的所述控制而自多個選定的記憶胞中之每一者感測硬決策資料及多個軟決策資料，且輸出感測到的所述硬決策資料及所述多個軟決策資料以作為讀取結果；以及電壓產生器，其經組態以回應於所述控制邏輯的所述控制而產生用於讀取所述硬決策資料及所述多個軟決策資料的多個讀取電壓，所述讀取的結果包含1位元的所述硬決策資料及j 位元的所述軟決策資料，其中j 為正整數，其中包含於所述讀取結果中之所述軟決策資料是以由所述頁緩衝器電路感測到之格式而輸出，或者作為可靠度資料而編碼及輸出，且其中所述可靠度資料是編碼於所述頁緩衝器電路中。
  2. 如申請專利範圍第1項所述之快閃記憶體裝置，其中所述電壓產生器產生用於讀取所述硬決策資料的參考電壓及用於讀取所述軟決策資料的多個可變讀取電壓。
  3. 如申請專利範圍第1項所述之快閃記憶體裝置，其中所述讀取結果包含1位元的所述硬決策資料及i 位元的所述可靠度資料，其中i 為小於j 的正整數。
  4. 如申請專利範圍第1項所述之快閃記憶體裝置，其 中所述頁緩衝器電路包含分別對應於選定的所述記憶胞的多個頁緩衝器，且所述頁緩衝器中之每一者包含多個經組態以藉由回應於所述軟決策資料的值而雙態觸發之鎖存值來編碼所述可靠度資料的第一類型的鎖存器，及經組態以鎖存所述硬決策資料的第二類型的鎖存器。
  5. 一種快閃記憶體裝置的讀取方法，包括：產生用於自選定的記憶胞中之每一者讀取硬決策資料的多個可變讀取電壓及一參考電壓；藉由將所述參考電壓及所述可變讀取電壓施加於所述選定的記憶胞而感測所述硬決策資料及多個軟決策資料；以及輸出感測到的所述硬決策資料及軟決策資料以作為讀取結果，其中所述軟決策資料是以感測到的格式輸出，或者作為可靠度資料而編碼及輸出，其中將所述可靠度資料編碼於頁緩衝器電路中。
  6. 如申請專利範圍第5項所述之讀取方法，其中回應於分別對應於所述選定的記憶胞之所述軟決策資料的值，藉由分別對應於所述選定的記憶胞之頁緩衝器的兩個或兩個以上鎖存器之雙態觸發的鎖存值來編碼所述可靠度資料。
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