KR20140008098A - 메모리 장치 및 상기 메모리 장치의 독출 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 메모리 장치의 독출 방법은, 소거 상태 및 제1 내지 제N 프로그램 상태들 중 하나를 가지는 메모리 셀을 포함하는 메모리 장치의 독출 방법으로서, 상기 소거 상태의 산포 변화 및 상기 제1 프로그램 상태의 산포 변화를 기초로 하여 상기 소거 상태와 상기 제1 프로그램 상태 사이의 제1 독출 전압을 결정하는 단계; 및 상기 제1 내지 제N 프로그램 상태들 중 인접한 두 프로그램 상태들의 산포 변화를 기초로 하여 제2 내지 제N 독출 전압들 중 하나의 독출 전압을 결정하고, 상기 하나의 독출 전압을 기초로 하여 상기 제2 내지 제N 독출 전압들 중 나머지 독출 전압들을 결정하는 단계를 포함하고, N은 3 이상의 자연수이다.

Description

메모리 장치 및 상기 메모리 장치의 독출 방법{Memory device and method of reading memory device}
본 발명의 기술적 사상은 메모리 장치에 관한 것으로서, 더욱 상세하게는, 메모리 장치 및 상기 메모리 장치의 독출 방법에 관한 것이다.
메모리 장치의 고집적화 요구에 따라 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀 메모리가 제안되었다. 그러나, 하나의 메모리 셀에 저장하는 비트의 수가 증가할수록 메모리 장치의 신뢰성은 떨어지고, 독출 실패율(read failure rate)은 증가하게 된다. 따라서, 독출 실패율을 감소시키기 위한 방안들이 논의되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 메모리 장치의 산포 변화를 반영하여 독출 전압을 제어함으로써 메모리 장치에 대한 독출 실패율을 감소시킬 수 있는 메모리 장치를 제공하는 데에 있다.
본 발명의 기술적 사상이 해결하려는 다른 과제는 메모리 장치의 산포 변화를 반영하여 독출 전압을 제어함으로써 메모리 장치에 대한 독출 실패율을 감소시킬 수 있는 메모리 시스템을 제공하는 데에 있다.
본 발명의 기술적 사상이 해결하려고 하는 다른 과제는 메모리 장치의 산포 변화를 반영하여 독출 전압을 제어함으로써 메모리 장치에 대한 독출 실패율을 감소시킬 수 있는 메모리 장치의 독출 방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 메모리 장치의 독출 방법은 소거 상태 및 제1 내지 제N 프로그램 상태들 중 하나를 가지는 메모리 셀을 포함하는 메모리 장치의 독출 방법으로서, 상기 소거 상태의 산포 변화 및 상기 제1 프로그램 상태의 산포 변화를 기초로 하여 상기 소거 상태와 상기 제1 프로그램 상태 사이의 제1 독출 전압을 결정하는 단계; 및 상기 제1 내지 제N 프로그램 상태들 중 인접한 두 프로그램 상태들의 산포 변화를 기초로 하여 제2 내지 제N 독출 전압들 중 하나의 독출 전압을 결정하고, 상기 하나의 독출 전압을 기초로 하여 상기 제2 내지 제N 독출 전압들 중 나머지 독출 전압들을 결정하는 단계를 포함하고, N은 3 이상의 자연수이다.
일부 실시예들에 있어서, 상기 제2 내지 제N 독출 전압들을 결정하는 단계는, 상기 제1 내지 제N 프로그램 상태들 중 하나인 제M 프로그램 상태의 산포 변화 및 제(M-1) 프로그램 상태의 산포 변화를 기초로 하여 상기 제(M-1) 프로그램 상태와 상기 제M 프로그램 상태 사이의 제M 독출 전압을 결정하는 단계; 및 상기 제M 독출 전압을 기초로 하여 상기 제2 내지 제N 독출 전압들 중 상기 제M 독출 전압을 제외한 나머지 독출 전압들을 설정하는 단계를 포함하고, M은 2 이상이고 N 이하인 자연수일 수 있다.
일부 실시예들에 있어서, 상기 제2 내지 제N 독출 전압들을 결정하는 단계는, 상기 제N 프로그램 상태의 산포 변화 및 제(N-1) 프로그램 상태의 산포 변화를 기초로 하여 상기 제(N-1) 프로그램 상태와 상기 제N 프로그램 상태 사이의 상기 제N 독출 전압을 결정하는 단계; 및 상기 제N 독출 전압을 기초로 하여 상기 제2 내지 제(N-1) 독출 전압들을 결정하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 제2 내지 제(N-1) 독출 전압들을 결정하는 단계는, 초기의 제N 독출 전압과 결정된 상기 제N 독출 전압의 차이를 기초로 하여, 독출 전압의 변화량을 결정하는 단계; 및 초기의 제2 내지 제(N-1) 독출 전압에 대해 상기 변화량을 적용하여 상기 제2 내지 제(N-1) 독출 전압들을 결정하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 제2 내지 제(N-1) 독출 전압들을 결정하는 단계는, 결정된 상기 제N 독출 전압과 상기 메모리 셀에 대한 프로그램/소거 사이클 값을 기초로 하여 상기 제2 내지 제(N-1) 독출 전압들을 결정할 수 있다.
일부 실시예들에 있어서, 상기 제2 내지 제(N-1) 독출 전압들을 결정하는 단계는, 초기의 제N 독출 전압과 결정된 상기 제N 독출 전압의 차이를 기초로 하여, 독출 전압의 변화량을 결정하는 단계; 상기 프로그램/소거 사이클 값을 기초로 하여 상기 변화량을 상기 제2 내지 제(N-1) 독출 전압들 각각에 대해 서로 다르게 조절하는 단계; 및 상기 제2 내지 제(N-1) 독출 전압들 각각에 대해 서로 다르게 조절된 상기 변화량에 따라 상기 제2 내지 제(N-1) 독출 전압들을 결정하는 단계를 포함할 수 있다.
일부 실시예들에 있어서, 상기 제N 독출 전압을 결정하는 단계는, 상기 메모리 장치에 대한 순차적인 페이지 독출 단계들 중 독출 횟수가 상대적으로 적은 페이지 독출 단계에서 수행될 수 있다.
일부 실시예들에 있어서, 상기 제1 독출 전압을 결정하는 단계는, 상기 메모리 장치에 대한 순차적인 페이지 독출 단계들 중 독출 횟수가 상대적으로 적은 페이지 독출 단계에서 수행될 수 있다.
일부 실시예들에 있어서, 상기 독출 방법은 결정된 상기 제1 내지 제N 독출 전압들을 이용하여 상기 메모리 장치를 독출하는 단계; 및 독출된 상기 메모리 장치에 대해 에러를 검출하고 검출된 에러를 정정하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 독출 방법은 상기 에러 정정 결과에 따라, 상기 소거 상태 및 상기 제1 내지 제N 프로그램 상태들 각각의 산포 변화를 기초로 하여 상기 제1 내지 제N 독출 전압들을 각각 재 결정하는 단계; 재 결정된 상기 제1 내지 제N 독출 전압들을 이용하여 상기 메모리 장치를 독출하는 단계; 및 독출된 상기 메모리 장치에 대해 에러를 재 검출하고 재 검출된 에러를 재 정정하는 단계를 더 포함할 수 있다.
일부 실시예들에 있어서, 상기 독출 방법은 초기의 제1 내지 제7 독출 전압들을 이용하여 상기 메모리 장치를 독출하는 단계; 및 독출된 상기 메모리 장치에 대해 에러를 검출하고 검출된 에러를 정정하는 단계를 더 포함하고, 상기 제1 독출 전압을 결정하는 단계 및 상기 제2 내지 제N 독출 전압들을 결정하는 단계는, 상기 검출된 에러가 정정되지 않은 경우에 수행될 수 있다.
일부 실시예들에 있어서, 결정된 상기 제1 독출 전압은, 초기의 제1 독출 전압에 비해 전압 레벨이 증가되고, 결정된 상기 제2 내지 제N 독출 전압들은, 초기의 제2 내지 제N 독출 전압들에 비해 전압 레벨이 감소될 수 있다.
일부 실시예들에 있어서, 상기 메모리 셀이 상기 소거 상태에서 상기 제N 프로그램 상태로 갈수록, 상기 메모리 셀의 문턱 전압은 증가할 수 있다.
또한, 본 발명의 기술적 사상에 따른 메모리 장치는, 복수의 메모리 셀들이 배치되고, 상기 복수의 메모리 셀들의 각각은 소거 상태 및 제1 내지 제N 프로그램 상태들 중 하나를 가지는 메모리 셀 어레이; 및 상기 소거 상태의 산포 변화 및 상기 제1 프로그램 상태의 산포 변화를 기초로 하여 상기 소거 상태와 상기 제1 프로그램 상태 사이의 제1 독출 전압을 결정하고, 상기 제1 내지 제N 프로그램 상태들 중 인접한 두 프로그램 상태들의 산포 변화를 기초로 하여 제2 내지 제N 독출 전압들 중 하나의 독출 전압을 결정하고, 상기 하나의 독출 전압을 기초로 하여 상기 제2 내지 제N 독출 전압들 중 나머지 독출 전압들을 결정하는 독출 전압 제어부를 포함하고, N은 3 이상의 자연수이다.
일부 실시예들에 있어서, 상기 독출 전압 제어부는, 상기 제N 프로그램 상태의 산포 변화 및 제(N-1) 프로그램 상태의 산포 변화를 기초로 하여 상기 제(N-1) 프로그램 상태와 상기 제N 프로그램 상태 사이의 상기 제N 독출 전압을 결정하고, 결정된 상기 제N 독출 전압을 기초로 하여 상기 제2 내지 제(N-1) 독출 전압들을 결정할 수 있다.
일부 실시예들에 있어서, 상기 독출 전압 제어부는, 결정된 상기 제N 독출 전압과 상기 복수의 메모리 셀들에 대한 프로그램/소거 사이클 값을 기초로 하여 상기 제2 내지 제(N-1) 독출 전압들을 결정할 수 있다.
본 발명의 기술적 사상에 따른 메모리 장치 및 메모리 시스템은 독출 전압 제어부를 포함하여, 외부 자극 및/또는 마모 등에 의해 메모리 셀들의 문턱 전압이 변경되더라도 변경된 문턱 전압을 기초로 하여 독출 전압을 제어할 수 있고, 이에 따라 독출 실패율을 감소시킬 수 있다.
또한, 본 발명의 기술적 사상에 따른 메모리 장치 또는 메모리 시스템에 포함된 독출 전압 제어부는 제1 내지 제N 프로그램 상태들 중 인접한 프로그램 상태들 사이의 독출 전압들과 소거 상태 및 제1 프로그램 상태 사이의 독출 전압을 별도로 결정함으로써, 소거 상태의 산포 변화를 효율적으로 반영하여 독출 전압을 결정할 수 있다.
또한, 본 발명의 기술적 사상에 따른 메모리 장치 또는 메모리 시스템에 포함된 독출 전압 제어부는 제1 내지 제N 프로그램 상태들 중 하나인 제M 프로그램 상태의 독출 전압 변화량을 결정하고, 상기 독출 전압 변화량을 나머지 독출 전압에 일괄적으로 적용함으로써, 제2 내지 제N 독출 전압들을 결정하는데 필요한 연산을 감소시킬 수 있다.
또한, 본 발명의 기술적 사상에 따른 메모리 장치의 독출 방법은 소거 상태와 제1 프로그램 상태 사이의 제1 독출 전압을 결정하고, 제1 내지 제N 프로그램 상태들 중 적어도 하나의 산포 변화를 기초로 하여 제2 내지 제N 독출 전압들을 결정함으로써, 소거 상태의 산포 변화를 효율적으로 반영하여 독출 전압을 결정할 수 있고, 제2 내지 제N 독출 전압들을 결정하는데 필요한 연산을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 3은 도 2의 메모리 장치에 포함된 셀 어레이의 일 예를 나타낸다.
도 4는 도 3의 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 5는 도 4의 메모리 블록에 포함된 메모리 셀의 일 예를 나타내는 단면도이다.
도 6a는 도 5의 메모리 셀이 2비트 멀티 레벨 셀인 경우, 메모리 장치의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 6b는 도 6a의 그래프에서 메모리 셀의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 7a는 도 5의 메모리 셀이 3비트 멀티 레벨 셀인 경우, 메모리 장치의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 7b는 도 7a의 그래프에서 메모리 셀의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 9는 도 8에 포함된 제1 내지 제N 독출 전압들을 결정하는 단계를 더욱 상세하게 나타내는 흐름도이다.
도 10은 도 9에 포함된 제2 내지 제N 독출 전압을 결정하는 단계의 일 예를 더욱 상세하게 나타내는 흐름도이다.
도 11은 도 10에 포함된 나머지 독출 전압들을 결정하는 단계를 더욱 상세하게 나타내는 흐름도이다.
도 12는 도 6b에 따른 변경된 산포를 가지는 메모리 셀에 대하여, 도 9 내지 도 11의 방법에 따라 변경된 독출 전압들을 나타내는 그래프이다.
도 13은 도 7b에 따른 변경된 산포를 가지는 메모리 셀에 대하여, 도 9 내지 도 11의 방법에 따라 변경된 독출 전압들을 나타내는 그래프이다.
도 14는 도 9에 포함된 제2 내지 제N 독출 전압을 결정하는 단계의 다른 예를 더욱 상세하게 나타내는 흐름도이다.
도 15는 프로그램/소거 사이클 값에 따른 독출 전압의 변화량을 나타내는 그래프이다.
도 16은 도 7b에 따른 변경된 산포를 가지는 메모리 셀에 대하여, 도 14의 방법에 따라 변경된 독출 전압들을 나타내는 그래프이다.
도 17은 도 9에 포함된 제2 내지 제N 독출 전압을 결정하는 단계의 또 다른 예를 더욱 상세하게 나타내는 흐름도이다.
도 18은 도 17의 방법에 이용되는 PDT의 일 예를 나타낸다.
도 19a 내지 19c는 도 8 내지 도 11, 도 14 및 도 17의 방법이 적용되는 단계를 나타내기 위한 페이지 별 독출 순서를 나타내는 그래프이다.
도 20은 본 발명의 다른 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 21은 도 20의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(1)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(20)를 포함할 수 있다. 메모리 컨트롤러(10)는 메모리 장치(20)에 대한 제어 동작을 수행할 수 있는데, 구체적으로, 메모리 컨트롤러(10)는 메모리 장치(20)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(20)에 대한 프로그램(또는 기록), 독출 및 소거 동작을 제어할 수 있다. 이하에서는, 메모리 컨트롤러(10) 및 메모리 장치(20)에 포함된 구성 요소들에 대하여 상술하기로 한다.
메모리 장치(20)는 메모리 셀 어레이(21)를 포함할 수 있는데, 메모리 셀 어레이(21)는 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 일 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 메모리 셀 어레이(21)는 낸드(NAND) 플래쉬 메모리 셀 어레이 또는 노아(NOR) 플래쉬 메모리 셀 어레이일 수 있다. 이하에서는, 복수의 메모리 셀들이 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 아니하고, 다른 실시예에서, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase chage RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
메모리 컨트롤러(10)는 독출 전압 제어부(11) 및 ECC(error correction code) 처리부(12)를 포함할 수 있다. 이로써, 메모리 컨트롤러(10)는 복수의 메모리 셀들로부터 데이터를 독출하기 위한 독출 전압의 전압 레벨을 제어하고, 제어된 독출 전압을 출력함으로써 메모리 장치(20)를 제어할 수 있다. 이하에서는, 메모리 컨트롤러(10)에 포함된 구성 요소들에 대해 상술하기로 한다.
독출 전압 제어부(11)는 메모리 장치(20)로부터 수신한 데이터(DATA)를 기초로 하여, 메모리 장치(20)를 독출하기 위한, 즉, 메모리 셀 어레이(21)에 배치된 메모리 셀들에 저장된 데이터를 독출하기 위한 독출 전압의 전압 레벨을 제어할 수 있다. 이때, 독출 전압 제어부(11)의 출력은 제어 신호(CTRL)로써 메모리 장치(20)에 제공될 수 있다. 이와 같이, 메모리 컨트롤러(10)는 독출 전압 제어부(11)를 포함함으로써, 외부 자극 및/또는 마모(wearing) 등에 의해 메모리 셀들의 문턱 전압이 변경되더라도 변경된 문턱 전압을 기초로 하여 독출 전압의 전압 레벨을 제어할 수 있고, 이에 따라, RBER(raw bit error rate)를 개선시킬 수 있다. 독출 전압 제어부(11)의 상세한 동작에 대해서는 후술하기로 한다.
ECC 처리부(12)는 메모리 장치(20)로부터 독출된 데이터에 에러(즉, 독출 에러)가 존재하는지 체크하고 정정할 수 있다. 예를 들어, ECC 처리부(12)는 데이터를 프로그램할 때에 생성되어 저장된 패리티(parity)와 데이터를 독출할 때 생성된 패리티를 비교하여, 데이터의 에러 비트를 검출하고 검출된 에러 비트를 배타적 논리합(XOR)함으로써 독출 에러를 정정할 수 있다.
도 2는 도 1의 메모리 시스템(1)에 포함된 메모리 장치(20)를 상세하게 나타내는 블록도이다.
도 2를 참조하면, 메모리 장치(20)는 메모리 셀 어레이(21), 제어 로직(22), 전압 발생기(23), 로우 디코더(24), 및 입출력 회로(25)를 포함할 수 있다.
제어 로직(22)은 메모리 컨트롤러(10)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여 메모리 셀 어레이(21)에 데이터를 기입하거나 메모리 셀 어레이(21)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이때, 제어 로직(22)에서 출력된 제어 신호는 전압 발생기(23), 로우 디코더(24) 및 입출력 회로(25)에 전달될 수 있다.
전압 발생기(23)는 제어 로직(22)으로부터 수신한 제어 신호를 기초로 하여 복수의 워드 라인들(WL)을 구동하기 위한 구동 전압(VWL)을 생성할 수 있다. 구체적으로, 구동 전압(VWL)은 기입 전압(또는 프로그램 전압), 독출 전압, 소거 전압 또는 패스(pass) 전압일 수 있다.
로우 디코더(24)는 로우 어드레스를 기초로 하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(24)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 패스 전압을 인가할 수 있다. 한편, 기입 동작 시에 로우 디코더(24)는 선택된 워드 라인에 기입 전압을 인가하고, 비 선택된 워드 라인에 패스 전압을 인가할 수 있다.
입출력 회로(25)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(21)에 연결될 수 있다. 구체적으로, 독출 동작 시에 입출력 회로(25)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(21)에 저장된 데이터를 출력할 수 있다. 한편, 기입 동작 시에 입출력 회로(25)는 기입 드라이버로 동작하여 메모리 셀 어레이(21)에 저장하고자 하는 데이터를 입력시킬 수 있다.
도 3은 도 2의 메모리 장치(20)에 포함된 메모리 셀 어레이(21)의 일 예를 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(21)는 플래시 메모리 셀 어레이일 수 있다. 이때, 메모리 셀 어레이(21)는 a(a는 2 이상의 정수)개의 블록들(BLK0 내지 BLKa-1)을 포함하고, 각 블록들(BLK0 내지 BLKa-1)은 b(b는 2 이상의 정수)개의 페이지들(PAG0 내지 PAGb-1)을 포함하며, 각 페이지들(PAG0 내지 PAGb-1)은 c(c는 2 이상의 정수)개의 섹터들(SEC0 내지 SECc-1)을 포함할 수 있다. 도 3에서는 도시의 편의를 위해, 블록 BLK0에 대하여만 페이지들(PAG0 내지 PAGb-1) 및 섹터들(SEC0 내지 SECc-1)을 도시하였으나, 다른 블록들(BLK1 내지 BLKa-1)도 블록 BLK0와 동일한 구조를 가질 수 있다.
도 4는 도 3의 메모리 셀 어레이(21)에 포함된 메모리 블록(BLK0)의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 메모리 셀 어레이(21)는 낸드 플래시 메모리의 메모리 셀 어레이일 수 있다. 이때, 도 3에 도시된 각 블록들(BLK0 내지 BLKa-1)은 도 4와 같이 구현될 수 있다. 도 4를 참조하면, 각 블록들(BLK0 내지 BLKa-1)은 비트 라인(BL0 내지 BLd-1) 방향으로, 8개의 메모리 셀(MCEL)들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들을 포함할 수 있다. 각 스트링(STR)은 각각 직렬로 연결되는 메모리 셀(MCEL)들의 양 끝에 연결되는, 드레인(drain) 선택 트랜지스터(Str1) 및 소스(source) 선택 트랜지스터(Str2)를 포함할 수 있다.
도 4와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거(erase)가 수행되고, 각 워드 라인(WL0 내지 WL7)에 대응되는 페이지(PAG) 단위로 프로그램을 수행한다. 도 4는 하나의 블록에 8개의 워드 라인들(WL0 내지 WL7)에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 본 발명의 실시예에 따른 메모리 셀 어레이(21)의 블록들(BLK0 내지 BLKa-1)은 도 4에 도시되는 메모리 셀(MCEL) 및 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수도 있다. 또한, 도 1 및 도 2의 메모리 장치(20)는 이상에서 설명된 메모리 셀 어레이(21)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.
도 5는 도 4의 메모리 블록(BLK0)에 포함된 메모리 셀(MCEL)의 일 예를 나타내는 단면도이다.
도 5를 참조하면, 기판(SUB) 상에 소스(S) 및 드레인(D)이 형성되고, 소스(S)와 드레인(D)의 사이에는 채널 영역이 형성될 수 있다. 채널 영역의 상부에는 플로팅 게이트(FG)가 형성되는데, 채널 영역과 플로팅 게이트(FG)의 사이에는 터널링(tunneling) 절연층과 같은 절연층이 배치될 수 있다. 플로팅 게이트(FG)의 상부에는 컨트롤 게이트(CG)가 형성되는데, 플로팅 게이트(FG)와 컨트롤 게이트(CG)의 사이에는 블로킹(blocking) 절연층과 같은 절연층이 배치될 수 있다. 기판(SUB), 소스(S), 드레인(D) 및 컨트롤 게이트(CG)에는 메모리 셀(MCEL)에 대한 프로그램, 소거 및 독출 동작에 필요한 전압들이 인가될 수 있다.
플래시 메모리 장치에서는 메모리 셀(MCEL)의 문턱 전압(threshold voltage, Vth)의 구별에 의해 메모리 셀(MCEL)에 저장된 데이터가 독출될 수 있다. 이때, 메모리 셀(MCEL)의 문턱 전압(Vth)은 플로팅 게이트(FG)에 저장된 전자(electron)의 양에 따라 결정될 수 있다. 구체적으로, 플로팅 게이트(FG)에 저장된 전자가 많을수록 메모리 셀(MCEL)의 문턱 전압은 높아질 수 있다.
메모리 셀(MCEL)의 플로팅 게이트(FG)에 저장된 전자는 다양한 원인들에 의해 화살표 방향으로 누설(leakage)될 수 있고, 이에 따라, 메모리 셀(MCEL)의 문턱 전압이 변경될 수 있다. 예를 들어, 플로팅 게이트(FG)에 저장된 전자는 메모리 셀의 마모(wearing)에 의해 누설될 수 있다. 구체적으로, 메모리 셀(MCEL)에 대한 프로그램, 소거 또는 독출와 같은 액세스 동작을 반복하면 채널 영역과 플로팅 게이트(FG) 사이의 절연막은 마모될 수 있고, 이에 따라, 플로팅 게이트(FG)에 저장된 전자가 누설될 수 있다. 또 다른 예로, 플로팅 게이트(FG)에 저장된 전자는 고온 스트레스 또는 프로그램/독출 시의 온도 차이 등에 의해 누설될 수도 있다.
도 6a는 도 5의 메모리 셀(MCEL)이 2비트 멀티 레벨 셀인 경우, 메모리 장치(20)의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 6a를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다. 메모리 셀(MCEL)이 2 비트로 프로그램되는 2 비트 멀티 레벨 셀인 경우에, 메모리 셀(MCEL)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 및 제3 프로그램 상태(P3) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 중대한 문제가 야기될 수 있다.
제1 독출 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀(MCEL)의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제2 독출 전압(Vr2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제3 독출 전압(Vr3)은 제2 프로그램 상태(P2)를 가지는 메모리 셀(MCEL)의 산포와 제3 프로그램 상태(P3)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다.
예를 들어, 제1 독출 전압(Vr1)이 메모리 셀(MCEL)의 컨트롤 게이트(CG)에 인가되면, 소거 상태(E)의 메모리 셀(MCEL)은 턴온되는 반면, 제1 프로그램 상태(P1)의 메모리 셀(MCEL)은 턴오프된다. 메모리 셀(MCEL)이 턴온되면 메모리 셀(MCEL)을 통해 전류가 흐르고, 메모리 셀(MCEL)이 턴오프되면 메모리 셀(MCEL)을 통해 전류가 흐르지 않는다. 따라서, 메모리 셀(MCEL)의 턴온 여부에 따라 메모리 셀(MCEL)에 저장된 데이터가 구별될 수 있다. 이때, 소거 상태(E)의 메모리 셀(MCEL)은 데이터 '1'이 저장되고, 제1 프로그램 상태(P1)의 메모리 셀(MCEL)은 데이터 '0'이 저장된 것으로 구별될 수 있다.
도 6b는 도 6a의 그래프에서 메모리 셀(MCEL)의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 6b를 참조하면, 실선은 메모리 셀(MCEL)의 초기 분포를 나타내고, 점선은 메모리 셀(MCEL)에 대한 외부 자극 및/또는 마모 등에 의해 변경된 분포를 나타낸다. 도 6b에서, 빗금 친 부분에 속하는 메모리 셀들(MCEL)은 독출 오류가 발생할 수 있고, 이에 따라, 메모리 장치(20)의 신뢰성이 저하될 수 있다.
예를 들어, 제1 독출 전압(Vr1)을 이용하여 메모리 장치(20)에 대한 독출 동작을 수행할 경우, 빗금 친 부분(a)에 속하는 메모리 셀들(MCEL)은 제1 프로그램 상태(P1)로 프로그램 되었음에도 불구하고, 문턱 전압(Vth)의 감소에 의해 소거 상태(E)로 판단될 수 있다. 이에 따라, 독출 동작에 오류가 발생되어 메모리 장치(20)의 신뢰성이 저하될 수 있다.
도 6b에서 제1 내지 제3 프로그램 상태들(P1, P2, P3)의 산포는 문턱 전압(Vth)이 전반적으로 하향 변경된다. 구체적으로, 제1 내지 제3 프로그램 상태들(P1, P2, P3)의 각 산포는 전반적으로 왼쪽으로 이동할 수 있다. 그리고, 제1 내지 제3 프로그램 상태들(P1, P2, P3)의 각 산포의 왼쪽 끝은 더욱 왼쪽으로 이동할 수 있고, 오른쪽 끝은 더욱 오른쪽으로 이동할 수 있다. 반면, 소거 상태(E)의 산포는 문턱 전압(Vth)이 전반적으로 상향 변경된다. 또한, 제1 프로그램 상태(P1)의 메모리 셀들(MCEL)의 문턱 전압(Vth)이 감소하는 값보다 소거 상태(E)의 메모리 셀들(MCEL)의 문턱 전압(Vth)이 증가하는 값이 더 크다. 따라서, 제2 및 제3 독출 전압들(Vr2, Vr3)은 메모리 셀(MCEL)의 산포 변경을 반영하여 하향되도록 조절되어야 하는 반면, 제1 독출 전압(Vr1)은 메모리 셀(MCEL)의 산포 변경을 반영하여 상향되도록 조절되어야 한다.
메모리 셀(MCEL)의 산포가 변경된 경우, 제1 내지 제3 프로그램 상태들(P1 내지 P3) 중 적어도 하나의 산포 변화를 기초로 하여 제1 내지 제3 독출 전압들(Vr1 내지 Vr3) 중 하나의 변화량을 결정하고, 결정된 변화량을 나머지 독출 전압들에 대해 일괄적으로 적용할 수 있다. 예를 들어, 제1 내지 제3 독출 전압들(Vr1 내지 Vr3) 중 하나의 변화량을 결정한 후, 그 값을 고정 값으로 이용할 수 있다. 그러나, 상술한 바와 같이, 제2 및 제3 독출 전압들(Vr2, Vr3)과 달리, 제1 독출 전압(Vr1)은 산포 변경에 의해 상향 이동될 필요가 있으므로, 제1 독출 전압(Vr1)에 대한 변화량은 별도로 결정할 것이 요구된다.
도 7a는 도 5의 메모리 셀(MCEL)이 3비트 멀티 레벨 셀인 경우, 메모리 장치(20)의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 7a를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들(MCEL)의 개수를 나타낸다. 메모리 셀(MCEL)이 3 비트로 프로그램되는 3 비트 멀티 레벨 셀인 경우에, 메모리 셀(MCEL)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 중대한 문제가 야기될 수 있다.
제1 독출 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀(MCEL)의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제2 독출 전압(Vr2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제3 독출 전압(Vr3)은 제2 프로그램 상태(P2)를 가지는 메모리 셀(MCEL)의 산포와 제3 프로그램 상태(P3)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제4 독출 전압(Vr4)은 제3 프로그램 상태(P3)를 가지는 메모리 셀(MCEL)의 산포와 제4 프로그램 상태(P4)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제5 독출 전압(Vr5)은 제4 프로그램 상태(P4)를 가지는 메모리 셀(MCEL)의 산포와 제5 프로그램 상태(P5)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제6 독출 전압(Vr6)은 제5 프로그램 상태(P5)를 가지는 메모리 셀(MCEL)의 산포와 제6 프로그램 상태(P6)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제7 독출 전압(Vr7)은 제6 프로그램 상태(P6)를 가지는 메모리 셀(MCEL)의 산포와 제7 프로그램 상태(P7)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다.
도 7b는 도 7a의 그래프에서 메모리 셀(MCEL)의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 7b를 참조하면, 실선은 메모리 셀(MCEL)의 초기 분포를 나타내고, 점선은 메모리 셀(MCEL)에 대한 외부 자극 및/또는 마모 등에 의해 변경된 분포를 나타낸다. 도 7b에서, 빗금 친 부분에 속하는 메모리 셀들(MCEL)은 독출 오류가 발생할 수 있고, 이에 따라, 메모리 장치(20)의 신뢰성이 저하될 수 있다.
도 7b에서 제1 내지 제7 프로그램 상태들(P1 내지 P7)의 산포는 문턱 전압(Vth)이 전반적으로 하향 변경된다. 구체적으로, 제1 내지 제7 프로그램 상태들(P1 내지 P7)의 각 산포는 전반적으로 왼쪽으로 이동할 수 있다. 그리고, 제1 내지 제7 프로그램 상태들(P1 내지 P7)의 각 산포의 왼쪽 끝은 더욱 왼쪽으로 이동할 수 있고, 오른쪽 끝은 더욱 오른쪽으로 이동할 수 있다. 반면, 소거 상태(E)의 산포는 문턱 전압(Vth)이 전반적으로 상향 변경된다. 또한, 제1 프로그램 상태(P1)의 메모리 셀들(MCEL)의 문턱 전압(Vth)이 감소하는 값보다 소거 상태(E)의 메모리 셀들(MCEL)의 문턱 전압(Vth)이 증가하는 값이 더 크다. 따라서, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)은 메모리 셀(MCEL)의 산포 변경을 반영하여 하향되도록 조절되어야 하는 반면, 제1 독출 전압(Vr1)은 메모리 셀(MCEL)의 산포 변경을 반영하여 상향되도록 조절되어야 한다.
메모리 셀(MCEL)의 산포가 변경된 경우, 제1 내지 제7 프로그램 상태들(P1 내지 P7) 중 적어도 하나의 산포 변화를 기초로 하여 제1 내지 제7 독출 전압들(Vr1 내지 Vr7) 중 하나의 변화량을 결정하고, 결정된 변화량을 나머지 독출 전압들에 대해 일괄적으로 적용할 수 있다. 예를 들어, 제1 내지 제7 독출 전압들(Vr1 내지 Vr7) 중 하나의 변화량을 결정한 후, 그 값을 고정 값으로 이용할 수 있다. 그러나, 상술한 바와 같이, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)과 달리, 제1 독출 전압(Vr1)은 산포 변경에 의해 상향 이동될 필요가 있으므로, 제1 독출 전압(Vr1)의 변화량은 별도로 결정할 것이 요구된다.
메모리 장치(20)로부터 데이터를 독출하는 경우 RBER은 독출 전압의 전압 레벨에 따라 달라지는데, 독출 전압의 최적 전압 레벨은 메모리 셀들(MCEL)의 산포 모양에 따라 결정될 수 있다. 따라서, 메모리 셀들(MCEL)의 산포가 변화함에 따라 메모리 장치(20)로부터 데이터를 독출하는데 필요한 독출 전압의 최적 전압 레벨도 변경될 수 있다.
그러므로, 산포의 변화를 추정하고 추정된 산포의 변화를 반영하여, 독출 전압의 전압 레벨을 변경하여 독출 전압의 최적 전압 레벨을 결정하는 것이 요구된다. 이 경우, 효율적으로 독출 전압의 최적 전압 레벨을 결정하기 위해서는, 소량의 측정 데이터를 바탕으로 산포 변화에 대하여 정확하게 추정하는 것이 요구된다.
이상에서는 도 6a, 6b, 7a 및 7b를 참조하여, 메모리 셀(MCEL)이 2 비트 멀티 레벨 셀 또는 3비트 멀티 레벨 셀인 경우를 설명하였다. 그러나, 본 발명은 이에 한정되는 것은 아니고, 도 5의 메모리 셀(MCEL)은 4 비트 이상으로 프로그램되는 멀티 레벨 셀일 수 있다. 또한, 도 1 및 도 2의 메모리 장치(20)는 서로 다른 개수의 비트로 프로그램 되는 메모리 셀(MCEL)들을 포함할 수도 있다. 나아가, 도 1 및 도 2의 메모리 장치(20)는 1 비트로 프로그램되는 싱글 레벨 셀 및 멀티 레벨 셀 모두를 포함할 수도 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 8을 참조하면, 메모리 장치의 독출 방법은 메모리 장치에 포함된 셀 어레이에 저장된 데이터를 독출하는 방법으로서, 도 1 내지 도 5에 도시된 메모리 시스템에서 시계열적으로 처리되는 단계들로 구성된다. 따라서, 이하 생략된 내용이라 하더라도 도 1 내지 도 5에 도시된 메모리 시스템에 관하여 이상에서 기술된 내용은 본 실시예에 따른 메모리 장치의 독출 방법에도 적용된다. 이하에서는, 메모리 셀(MCEL)이 3 비트 멀티 레벨 셀을 포함하는 경우를 예로 하여 메모리 장치의 독출 방법을 상술하기로 한다.
S100 단계에서, 메모리 컨트롤러는 메모리 장치를 독출한다. 구체적으로, 메모리 컨트롤러는 메모리 장치에 제1 내지 제7 독출 전압들(Vr1 내지 Vr7)을 인가하여 메모리 장치에 포함된 메모리 셀 어레이에 저장된 데이터를 독출할 수 있다. 이하에서는, 제1 내지 제7 독출 전압들(Vr1 내지 Vr7)은 초기의(initial) 제1 내지 제7 독출 전압들이라고 언급하기로 한다.
S200 단계에서, 메모리 컨트롤러는 메모리 장치로부터 독출한 데이터에 대해 에러를 검출하고 검출된 에러를 정정한다. 이때, 에러가 검출되지 않으면 메모리 장치의 독출 방법은 종료된다. S250 단계에서, 메모리 컨트롤러는 검출된 에러가 정정되었는지 여부를 판단한다. 판단 결과, 에러가 정정된 경우 메모리 장치의 독출 방법은 종료되고, 에러가 정정되지 않은 경우 S300 단계를 수행한다.
S300 단계에서, 독출 전압 제어부는 메모리 셀의 산포 변경을 반영하여 제1 내지 제N 독출 전압들을 결정한다. 구체적으로, 독출 전압 제어부는 메모리 셀의 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1 내지 P7) 중 일부의 산포 변경을 반영하여 제1 내지 제N 독출 전압들(Vr1' 내지 Vr7')을 결정할 수 있다. 이와 같이, S300 단계에서는 제1 내지 제7 프로그램 상태들(P1 내지 P7) 중 일부에 대한 단순한 트래킹(simple tracking)을 수행함으로써 제1 내지 제N 독출 전압들(Vr1' 내지 Vr7')을 재결정하기 위한 연산을 빠른 시간 내에 수행할 수 있다. 이에 대해서는, 이하에서 도 9 내지 도 11을 참조하여 상술하기로 한다.
S400 단계에서, 메모리 컨트롤러는 결정된 제1 내지 제N 독출 전압들(Vr1' 내지 Vr7')을 이용하여 메모리 장치를 독출한다. 구체적으로, 메모리 컨트롤러는 메모리 장치에 결정된 제1 내지 제N 독출 전압들(Vr1' 내지 Vr7')을 인가하여 메모리 장치에 포함된 메모리 셀 어레이에 저장된 데이터를 독출할 수 있다.
S500 단계에서, 메모리 컨트롤러는 메모리 장치로부터 독출한 데이터에 대해 에러를 검출하고 검출된 에러를 정정한다. 이때, 에러가 검출되지 않으면 메모리 장치의 독출 방법은 종료된다. S550 단계에서, 메모리 컨트롤러는 검출된 에러가 정정되었는지 여부를 판단한다. 판단 결과, 에러가 정정된 경우 메모리 장치의 독출 방법은 종료되고, 에러가 정정되지 않은 경우 S600 단계를 수행한다.
S600 단계에서, 독출 전압 제어부는 메모리 셀의 산포 변경을 반영하여 제1 내지 제N 독출 전압들(Vr1" 내지 Vr7")을 재결정한다. 구체적으로, 독출 전압 제어부는 메모리 셀의 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1 내지 P7) 각각의 산포 변경을 반영하여 제1 내지 제N 독출 전압들(Vr1" 내지 Vr7")을 재결정할 수 있다.
예를 들어, 두 번째 페이지를 독출하는 과정에서 에러가 정정되지 않은 경우, 제2, 제4 및 제6 프로그램 상태들(P2, P4, P6) 각각의 산포 변경을 반영하여 제2, 제4 및 제6 독출 전압(Vr2", Vr4", Vr6")을 모두 재결정할 수 있다. 이와 같이, S600 단계에서는 S300 단계와 달리 제1 내지 제7 프로그램 상태들(P1 내지 P7)에 대한 전체 트래킹(full tracking)을 수행함으로써 재결정된 제1 내지 제N 독출 전압들(Vr1" 내지 Vr7")의 정확도를 더욱 향상시킬 수 있다.
S700 단계에서, 메모리 컨트롤러는 재결정된 제1 내지 제N 독출 전압들(Vr1" 내지 Vr7")을 이용하여 메모리 장치를 독출한다. 구체적으로, 메모리 컨트롤러는 메모리 장치에 재결정된 제1 내지 제N 독출 전압들(Vr1" 내지 Vr7")을 인가하여 메모리 장치에 포함된 메모리 셀 어레이에 저장된 데이터를 독출할 수 있다.
S800 단계에서, 메모리 컨트롤러는 메모리 장치로부터 독출한 데이터에 대해 에러를 검출하고 검출된 에러를 정정한다. 이때, 에러가 검출되지 않으면 메모리 장치의 독출 방법은 종료된다. S850 단계에서, 메모리 컨트롤러는 검출된 에러가 정정되었는지 여부를 판단한다. 판단 결과, 에러가 정정된 경우 메모리 장치의 독출 방법은 종료되고, 에러가 정정되지 않은 경우 메모리 독출 방법은 실패로 판정된다.
도 9는 도 8에 포함된 제1 내지 제N 독출 전압들을 결정하는 단계(S300)를 더욱 상세하게 나타내는 흐름도이다.
도 9를 참조하면, 제1 내지 제N 독출 전압들을 결정하는 단계(S300)는 독출 전압 제어 방법 또는 독출 전압들의 전압 레벨 변경 방법으로 언급될 수도 있다. 도 8에 도시된 메모리 장치의 독출 방법은, 본 실시예에 따른 독출 전압 제어 방법을 이용하여 독출 에러를 감소시킬 수 있다.
S310 단계에서, 메모리 셀(MCEL)의 소거 상태(E)의 산포 변화 및 메모리 셀(MCEL)의 제1 프로그램 상태(P1)의 산포 변화를 기초로 하여, 제1 독출 전압(Vr1')을 결정한다. 일 실시예에서, S310 단계를 먼저 수행한 후에 S320 단계를 수행할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 다른 실시예에서, S320 단계를 먼저 수행한 후에 S310 단계를 수행할 수도 있다.
도 6b를 참조하여 상술한 바와 같이, 제2 및 제3 독출 전압들(Vr2, Vr3)에 대한 변화량은 음의 값을 가지고 제2 및 제3 독출 전압들(Vr2, Vr3)은 하향되도록 조절되어야 하는 반면, 제1 독출 전압(Vr1)에 대한 변화량은 양의 값을 가지며 제1 독출 전압(Vr)은 상향되도록 조절되어야 한다. 또한, 도 7b를 참조하여 상술한 바와 같이, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)에 대한 변화량은 음의 값을 가지고 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)은 하향되도록 조절되어야 하는 반면, 제1 독출 전압(Vr1)에 대한 변화량은 양의 값을 가지며 제1 독출 전압(Vr1)은 상향되도록 조절되어야 한다.
따라서, 제1 독출 전압(Vr1)은 메모리 셀(MCEL)의 소거 상태(E)의 산포 변화 및 메모리 셀(MCEL)의 제1 프로그램 상태(P1)의 산포 변화를 기초로 하여, 나머지 독출 전압들(Vr2 및 Vr3, 또는 Vr2 내지 Vr7)과는 별도로 결정될 필요가 있다. 이상에서, 제1 독출 전압(Vr1)이 상향 이동되는 경우에 대해 설명하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 제1 독출 전압(Vr1)은 상향 이동될 수도 있다.
보다 상세하게는, 제1 독출 전압(Vr1')을 결정하기 위하여, 소거 상태(E)의 문턱 전압과 제1 프로그램 상태(P1)의 문턱 전압 사이의 서로 다른 복수의 전압 레벨들 각각에서 메모리 장치로부터 데이터를 독출하고, 독출된 데이터들에 대한 논리 연산을 수행할 수 있다. 이어서, 논리 연산의 결과를 기초로 하여, 서로 다른 복수의 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅함으로써, 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 밸리(valley)를 결정할 수 있다. 구체적으로, 복수의 구획들 중 메모리 셀들의 개수가 가장 적은 구획이 밸리에 대응될 수 있으며, 밸리에 대응되는 전압이 제1 독출 전압(Vr1')에 대응될 수 있다.
S320 단계에서, 제1 내지 제N 프로그램 상태들(P1 내지 PN) 중 인접한 두 프로그램 상태들의 산포 변화를 기초로 하여 제2 내지 제N 독출 전압들(Vr2' 내지 VrN') 중 하나의 독출 전압을 결정하고, 결정된 하나의 독출 전압을 기초로 하여 제2 내지 제N 독출 전압들(Vr2' 내지 VrN') 중 나머지 독출 전압들을 결정한다. 예를 들어, 메모리 셀(MCEL)은 3 비트 멀티 레벨 셀일 수 있고, 이때, N은 7일 수 있다. 그러므로, S320 단계에서, 제1 내지 제7 프로그램 상태들(P1 내지 P7) 중 인접한 두 프로그램 상태들의 산포 변화를 기초로 하여 제2 내지 제7 독출 전압들(Vr2' 내지 Vr7') 중 하나를 결정하고, 결정된 독출 전압을 기초로 하여 제2 내지 제7 독출 전압들(Vr2' 내지 Vr7') 중 나머지 독출 전압들을 결정한다. 이하에서는, N이 7인 경우를 예로 하여 메모리 셀(MCEL)의 독출 방법을 상술하기로 한다.
도 10은 도 9에 포함된 제2 내지 제N 독출 전압을 결정하는 단계(S320)의 일 예를 더욱 상세하게 나타내는 흐름도이다.
도 10을 참조하면, S3210 단계에서, 제M(M은 2 이상의 자연수) 프로그램 상태(PM)의 산포 변화 및 제(M-1) 프로그램 상태(P(M-1))의 산포 변화를 기초로 하여 제M 독출 전압(VrM')을 결정한다. 이때, M은 N과 동일할 수 있으며, 본 실시예에서, M과 N은 7이라고 한다. 그러므로, S3210 단계에서, 제7 프로그램 상태(P7)의 산포 변화 및 제6 프로그램 상태(P6)의 산포 변화를 기초로 하여 제7 독출 전압(Vr7')을 결정한다.
일 실시예에서, 제7 독출 전압(Vr7')을 결정하기 위하여, 제6 프로그램 상태(P6)의 문턱 전압과 제7 프로그램 상태(P7)의 문턱 전압 사이의 서로 다른 복수의 전압 레벨들 각각에서 메모리 장치로부터 데이터를 독출하고, 독출된 데이터들에 대한 논리 연산을 수행할 수 있다. 이어서, 논리 연산의 결과를 기초로 하여, 서로 다른 복수의 전압 레벨들에 의해 구분되는 복수의 구획들 각각에 존재하는 메모리 셀들의 개수를 카운팅함으로써, 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7) 사이의 밸리를 결정할 수 있다. 구체적으로, 복수의 구획들 중 메모리 셀들의 개수가 가장 적은 구획이 밸리에 대응될 수 있으며, 밸리에 대응되는 전압이 제7 독출 전압(Vr7')에 대응될 수 있다.
다른 실시예에서, 초기의 제7 독출 전압(Vr7)에 소정의 변화량을 적용하여 제7 독출 전압(Vr7')을 설정하고, 설정된 제7 독출 전압(Vr7')을 이용하여 독출 동작을 수행한 후 에러 검출 및 정정 동작을 수행할 수 있다. 이때, 에러가 정정되지 않으면 설정된 제7 독출 전압(Vr7')에 소정의 변화량을 적용하여 제7 독출 전압(Vr7')을 다시 설정하고, 다시 설정된 제7 독출 전압(Vr7')을 이용하여 독출 동작을 수행한 후 에러 검출 및 정정 동작을 수행할 수 있다. 이와 같은 동작을 반복함으로써 제7 독출 전압(Vr7')을 결정할 수 있다.
메모리 셀(MCEL)이 제7 프로그램 상태(P7)인 경우, 메모리 셀(MCEL)의 플로팅 게이트(FG)에 저장된 전자의 양은 메모리 셀(MCEL)이 제1 내지 제6 프로그램 상태들(P1 내지 P6) 중 하나인 경우보다 많다. 따라서, 메모리 셀(MCEL)에 대한 외부 자극 또는 마모 등에 의해 메모리 셀(MCEL)의 문턱 전압(Vth)이 변경됨에 따라 플로팅 게이트(FG)에서 누설되는 전자의 양도 가장 많으므로, 제7 프로그램 상태(P7)의 산포 변화를 확인하는 것이 용이하다.
S3220 단계에서, 결정된 제M 독출 전압(VrM')을 기초로 하여 제2 내지 제N 독출 전압들 중 제M 독출 전압(VrM')을 제외한 나머지 독출 전압들을 결정한다. 본 실시예에서, M은 7이므로, S3220 단계에서, 제7 독출 전압(Vr7')을 기초로 하여 나머지 독출 전압들인 제2 내지 제6 독출 전압들(Vr2' 내지 Vr6')을 결정한다.
도 11은 도 10에 포함된 나머지 독출 전압들을 결정하는 단계(S3220)를 더욱 상세하게 나타내는 흐름도이다.
도 11을 참조하면, S32210 단계에서, 초기의 제N 독출 전압(VrN)과 결정된 제N 독출 전압(VrN')의 차이를 기초로 하여, 독출 전압의 변화량(△Vr)을 결정한다. 본 실시예에서, M은 7일 수 있는바, S32210 단계에서, 초기의 제7 독출 전압(Vr7)과 결정된 제7 독출 전압(Vr7')의 차이를 기초로 하여, 독출 전압의 변화량(△Vr)을 결정한다. 이때, 결정된 제7 독출 전압(Vr7')은 초기의 제7 독출 전압(Vr7)에 비해 전압 레벨이 낮을 수 있고, 독출 전압의 변화량(△Vr)은 음의 값을 가질 수 있다.
S32220 단계에서, 초기의 제2 내지 제(N-1) 독출 전압들(Vr2 내지 Vr(N-1))에 대해 상기 변화량(△Vr)을 적용하여 제2 내지 제(N-1) 독출 전압들(Vr2' 내지 Vr(N-1)')을 결정한다. 본 실시예에서, M은 7이므로, S32220 단계에서, 초기의 제2 내지 제6 독출 전압들(Vr2 내지 Vr6)에 대해 상기 변화량(△Vr)을 적용하여 제2 내지 제6 독출 전압들(Vr2' 내지 Vr6')을 결정한다. 이때, 독출 전압의 변화량(△Vr)은 음의 값을 가질 수 있으므로, 초기의 제2 내지 제6 독출 전압들(Vr2 내지 Vr6)은 하향 이동할 수 있다.
이상에서, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)이 하향 이동되는 경우에 대해 설명하였으나, 본 발명은 이에 한정되지 않는다. 다른 실시예에서, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)은 상향 이동될 수도 있다.
도 12는 도 6b에 따른 변경된 산포를 가지는 메모리 셀에 대하여, 도 9 내지 도 11의 방법에 따라 변경된 독출 전압들을 나타내는 그래프이다.
도 12를 참조하면, 소거 상태(E)의 산포 변경 및 제1 프로그램 상태(P1)의 산포 변경을 기초로 하여, 제1 독출 전압(Vr1')이 결정된다. 이로써, 결정된 제1 독출 전압(Vr1')은 초기의 제1 독출 전압(Vr1)에 비해 상향 이동되어 더 큰 전압 레벨을 갖는다.
또한, 제3 프로그램 상태(P3)의 산포 변경을 기초로 하여, 제3 독출 전압(Vr3')이 결정된다. 이때, 초기의 제3 독출 전압(Vr3)과 결정된 제3 독출 전압(Vr3') 사이의 차이를 기초하여, 독출 전압의 변화량(△Vr)을 결정한다. 초기의 제2 독출 전압(Vr2)에 대해 상기 변화량(△Vr)을 적용하여 제2 독출 전압(Vr2')을 결정한다.
본 실시예에 따르면, 제1 독출 전압(Vr1')은 제2 및 제3 독출 전압들(Vr2', Vr3')과는 별도로 결정되므로, 소거 상태(E) 또는 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)에 대한 독출 오류를 감소시킬 수 있다. 또한, 결정된 제3 독출 전압(Vr3')을 기초로 하여, 제3 독출 전압(Vr3)의 변화량과 제2 독출 전압(Vr2)의 변화량을 동일하게 할 수 있다. 이로써, 제2 독출 전압(Vr2')을 결정하기 위한 연산을 단순화시킬 수 있다.
도 13은 도 7b에 따른 변경된 산포를 가지는 메모리 셀에 대하여, 도 9 내지 도 11의 방법에 따라 변경된 독출 전압들을 나타내는 그래프이다.
도 13을 참조하면, 소거 상태(E)의 산포 변경 및 제1 프로그램 상태(P1)의 산포 변경을 기초로 하여, 제1 독출 전압(Vr1')이 결정된다. 이로써, 결정된 제1 독출 전압(Vr1')은 초기의 제1 독출 전압(Vr1)에 비해 상향 이동되어 더 큰 전압 레벨을 갖는다.
또한, 제7 프로그램 상태(P7)의 산포 변경을 기초로 하여, 제7 독출 전압(Vr7')이 결정된다. 이때, 초기의 제7 독출 전압(Vr7)과 결정된 제7 독출 전압(Vr7') 사이의 차이를 기초하여, 독출 전압의 변화량(△Vr)을 결정한다. 초기의 제2 내지 제6 독출 전압들(Vr2 내지 Vr6)에 대해 상기 변화량(△Vr)을 적용하여 제2 내지 제6 독출 전압들(Vr2' 내지 Vr6')을 결정한다.
본 실시예에 따르면, 제1 독출 전압(Vr1')은 제2 내지 제7 독출 전압들(Vr2' 내지 Vr7')과는 별도로 결정되므로, 소거 상태(E) 또는 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)에 대한 독출 오류를 감소시킬 수 있다. 또한, 결정된 제7 독출 전압(Vr7')을 기초로 하여, 제7 독출 전압(Vr7)의 변화량과 제2 내지 제6 독출 전압들(Vr2 내지 Vr6)의 변화량을 동일하게 할 수 있다. 이로써, 제2 내지 제6 독출 전압들(Vr2' 내지 Vr6')을 결정하기 위한 연산을 단순화시킬 수 있다.
도 14는 도 9에 포함된 제2 내지 제N 독출 전압을 결정하는 단계의 다른 예를 더욱 상세하게 나타내는 흐름도이다.
도 14를 참조하면, S32230 단계에서, 초기의 제N 독출 전압(VrN)과 결정된 제N 독출 전압(VrN')의 차이를 기초로 하여, 독출 전압의 변화량(△Vr)을 결정한다. 본 실시예에서, M은 7일 수 있는바, S32230 단계에서, 초기의 제7 독출 전압(Vr7)과 결정된 제7 독출 전압(Vr7')의 차이를 기초로 하여, 독출 전압의 변화량(△Vr)을 결정한다. 이때, 결정된 제7 독출 전압(Vr7')은 초기의 제7 독출 전압(Vr7)에 비해 전압 레벨이 낮을 수 있고, 독출 전압의 변화량(△Vr)은 음의 값을 가질 수 있다.
S32240 단계에서, 프로그램/소거 사이클 값을 기초로 하여, 상기 변화량(△Vr)을 제2 내지 제(N-1) 독출 전압들 각각에 대해 서로 다르게 조절한다. 프로그램/소거 사이클 값은 메모리 셀에 대해 프로그램/소거 동작을 수행한 횟수를 나타낸다. 본 실시예에서, N은 7이므로, S32240 단계에서, 프로그램/소거 사이클 값을 기초로 하여, 상기 변화량(△Vr)을 제2 내지 제6 독출 전압들 각각에 대해 서로 다르게 조절한다.
도 15는 프로그램/소거 사이클 값에 따른 독출 전압의 변화량을 나타내는 그래프이다.
도 15를 참조하면, 가로축은 프로그램 상태를 나타내고, 세로축은 프로그램/소거 사이클 값이 0인(즉, 프로그램/소거가 한번도 수행되지 않은) 초기의 메모리 셀의 독출 전압과 변경된 독출 전압 사이의 차이를 정규화시켜(normalize) 나타낸다. 이때, 참조부호 '151'은 프로그램/소거 사이클 값이 0.5K, 즉, 500회인 경우를 나타내고, 참조부호 '152'는 프로그램/소거 사이클 값이 1.0K, 즉, 1000회인 경우를 나타내며, 참조부호 '153'은 프로그램/소거 사이클 값이 1.5K, 즉, 1500회인 경우를 나타낸다.
먼저, 참조부호 '151'의 경우, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)은 프로그램/소거 사이클 값이 0인 경우와 비교하여 전압 레벨이 감소하는 반면, 제1 독출 전압(Vr1)은 프로그램/소거 사이클 값이 0인 경우와 비교하여 전압 레벨이 증가한다. 구체적으로, 제1 독출 전압(Vr1)은 프로그램/소거 사이클 값이 0인 경우와 비교하여 약 0.7만큼 전압 레벨이 증가하고, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)은 프로그램/소거 사이클 값이 0인 경우와 비교하여 약 0.3 내지 약 0.4만큼 전압 레벨이 감소한다.
다음으로, 참조부호 '152'의 경우, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)은 프로그램/소거 사이클 값이 0인 경우와 비교하여 전압 레벨이 감소하는 반면, 제1 독출 전압(Vr1)은 프로그램/소거 사이클 값이 0인 경우와 비교하여 전압 레벨이 증가한다. 이때, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)은 프로그램/소거 사이클 값이 0.5K인 경우와 비교하여 전압 레벨이 더 감소하고, 제1 독출 전압(Vr1)은 프로그램/소거 사이클 값이 0.5K인 경우와 비교하여 전압 레벨이 더 증가한다. 구체적으로, 제1 독출 전압(Vr1)은 프로그램/소거 사이클 값이 0인 경우와 비교하여 약 0.8만큼 전압 레벨이 증가하고, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)은 프로그램/소거 사이클 값이 0인 경우와 비교하여 약 0.4 내지 약 0.6만큼 전압 레벨이 감소한다.
다음으로, 참조부호 '153'의 경우, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)은 프로그램/소거 사이클 값이 0인 경우와 비교하여 전압 레벨이 감소하는 반면, 제1 독출 전압(Vr1)은 프로그램/소거 사이클 값이 0인 경우와 비교하여 전압 레벨이 증가한다. 이때, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)은 프로그램/소거 사이클 값이 1.0K인 경우와 비교하여 전압 레벨이 더 감소하고, 제1 독출 전압(Vr1)은 프로그램/소거 사이클 값이 1.0K인 경우와 비교하여 전압 레벨이 더 증가한다. 구체적으로, 제1 독출 전압(Vr1)은 프로그램/소거 사이클 값이 0인 경우와 비교하여 약 0.9만큼 전압 레벨이 증가하고, 제2 내지 제7 독출 전압들(Vr2 내지 Vr7)은 프로그램/소거 사이클 값이 0인 경우와 비교하여 약 0.4 내지 약 0.7만큼 전압 레벨이 감소한다.
이와 같이, 프로그램/소거 사이클 값에 따라 각 프로그램 상태를 독출하기 위한 독출 전압들의 전압 레벨은 변경될 수 있고, 이때, 각 프로그램 상태들의 독출 전압들의 전압 레벨의 변화량은 서로 다를 수 있다.
다시 도 14를 참조하면, S32240 단계에서, 도 15의 그래프를 반영하여 상기 변화량(△Vr)을 제2 내지 제(N-1) 독출 전압들 각각에 대해 서로 다르게 조절한다. 구체적으로, 프로그램/소거 사이클 값이 클수록 제2 내지 제(N-1) 독출 전압들의 변화량을 크게 조절할 수 있다. 또한, 제5 프로그램 상태(P5)를 독출하기 위한 제5 독출 전압의 변화량이 가장 크게 제2 내지 제(N-1) 독출 전압들의 변화량을 서로 다르게 조절할 수 있다.
S32250 단계에서, 제2 내지 제(N-1) 독출 전압들 각각에 대해 서로 다르게 조절된 변화량에 따라 제2 내지 제(N-1) 독출 전압들(Vr2' 내지 Vr(N-1)')을 결정한다. 본 실시예에서, N은 7이므로, S32250 단계에서, 제2 내지 제6 독출 전압들 각각에 대해 서로 다르게 조절된 변화량에 따라 제2 내지 제6 독출 전압들(Vr2' 내지 Vr6')을 결정한다.
도 16은 도 7b에 따른 변경된 산포를 가지는 메모리 셀에 대하여, 도 14의 방법에 따라 변경된 독출 전압들을 나타내는 그래프이다.
도 16을 참조하면, 소거 상태(E)의 산포 변경 및 제1 프로그램 상태(P1)의 산포 변경을 기초로 하여, 제1 독출 전압(Vr1')이 결정된다. 이로써, 결정된 제1 독출 전압(Vr1')은 초기의 제1 독출 전압(Vr1)에 비해 상향 이동되어 더 큰 전압 레벨을 갖는다.
또한, 제7 프로그램 상태(P7)의 산포 변경을 기초로 하여, 제7 독출 전압(Vr7')이 결정된다. 이때, 초기의 제7 독출 전압(Vr7)과 결정된 제7 독출 전압(Vr7') 사이의 차이를 기초하여, 독출 전압의 변화량(△Vr)을 결정한다. 이어서, 프로그램/소거 사이클 값을 기초로 하여 상기 변화량(△Vr)을 제2 내지 제6 독출 전압들 각각에 대해 서로 다르게 조절한다. 제2 내지 제6 독출 전압들 각각에 대해 서로 다르게 조절된 변화량에 따라 제2 내지 제6 독출 전압들(Vr2' 내지 Vr6')을 결정한다.
본 실시예에 따르면, 제1 독출 전압(Vr1')은 제2 내지 제7 독출 전압들(Vr2' 내지 Vr7')과는 별도로 결정되므로, 소거 상태(E) 또는 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)에 대한 독출 오류를 감소시킬 수 있다. 또한, 결정된 제7 독출 전압(Vr7') 및 프로그램/소거 사이클 값을 기초로 하여, 제2 내지 제6 독출 전압들(Vr2 내지 Vr6)의 변화량을 서로 다르게 할 수 있다. 이로써, 제2 내지 제6 독출 전압들(Vr2' 내지 Vr6')의 정확도가 더욱 향상될 수 있다.
도 17은 도 9에 포함된 제2 내지 제N 독출 전압을 결정하는 단계의 또 다른 예를 더욱 상세하게 나타내는 흐름도이다.
도 17을 참조하면, S32260 단계에서, 결정된 제N 독출 전압(VrN')을 기초로 하여, PDT(pre-defined table)에 포함된 복수의 케이스들의 우선 순위를 재정렬한다. 구체적으로, 초기의 제N 독출 전압(VrN)과 결정된 제N 독출 전압(VrN')의 차이를 기초로 하여, PDT에 포함된 복수의 케이스들 중 결정된 제N 독출 전압에 대한 변화량과 가장 근접한 변화량을 가지는 케이스를 최우선 순위로 재정렬할 수 있다.
S32270 단계에서, PDT에 포함된 복수의 케이스들 중 우선 순위가 가장 높은 케이스부터 순차적으로 적용하여 제2 내지 제(N-1) 독출 전압들(Vr2' 내지 Vr(N-1)')을 결정한다. 이와 같이, PDT에 포함된 복수의 케이스들 중 우선 순위에 따라 케이스들을 적용함으로써, 모든 케이스들을 무작위로 적용하는 것보다 단 시간 내에 독출 성공율을 향상시킬 수 있다.
도 18은 도 17의 방법에 이용되는 PDT의 일 예를 나타낸다.
도 18을 참조하면, PDT는 복수의 케이스들(case 1 내지 case 6) 각각에 대해, 프로그램 상태 별로 미리 정해진 독출 전압들(Vr1 내지 Vr7)의 변화량을 나타낸다. 예를 들어, 제1 케이스(case1)는 메모리 장치를 장시간 방치하여 메모리 셀의 전하 손실(charge loss)이 발생한 경우를 나타내며, 이때, 프로그램 상태들의 산포는 문턱 전압이 감소하는 방향으로 변경될 수 있으며, 제1 독출 전압(Vr1)은 약 30 mV 증가하고, 제2 및 제3 독출 전압들(Vr2, Vr3)은 약 70 mV 감소하고, 제4 및 제5 독출 전압들(Vr4, Vr5)은 약 130 mV 감소하며, 제6 독출 전압(Vr6)은 약 150 mV 감소하고, 제7 독출 전압(Vr7)은 약 190 mV 감소한다. 이와 같이, 독출 전압의 변화량은 제7 프로그램 상태 쪽으로 갈수록 커진다.
도 19a 내지 19c는 도 8 내지 도 11, 도 14 및 도 17의 방법이 적용되는 단계를 나타내기 위한 페이지 별 독출 순서를 나타내는 그래프이다.
도 19a 내지 도 19c를 참조하면, 소거 상태(E)는 데이터 '111'이 할당되고, 제1 프로그램 상태(P1)는 데이터 '110'이 할당되며, 제2 프로그램 상태(P2)는 데이터 '100'이 할당되고, 제3 프로그램 상태(P3)는 데이터 '000'이 할당되며, 제4 프로그램 상태(P4)는 데이터 '010'이 할당되고, 제5 프로그램 상태(P5)는 데이터 '011'이 할당되며, 제6 프로그램 상태(P6)는 데이터 '001'이 할당되고, 제7 프로그램 상태(P7)는 데이터 '101'이 할당될 수 있다.
메모리 셀(MCEL)이 3 비트로 프로그램되는 3 비트 멀티 레벨 셀인 경우, 하나의 물리 페이지에 세 개의 논리 페이지가 저장될 수 있다. 여기서, 논리 페이지는 하나의 물리 페이지에 동시에 프로그램될 수 있는 데이터의 집합을 나타낸다. 따라서, 메모리 셀(MCEL)을 포함하는 하나의 물리 페이지에 대해 세 번의 독출 동작이 순차적으로 수행될 수 있다. 이때, 세 번의 독출 동작이 수행되는 순서는 소거 상태 및 프로그램 상태들에 할당된 데이터에 따라 변경될 수 있다.
본 실시예에서, 첫 번째 독출 동작(READ1)은 LSB(least significant bit) 독출 동작으로서, 도 19a에 도시된 바와 같이, LSB가 변경되는 소거 상태(E)와 제1 프로그램 상태(P1) 사이, 그리고, 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5) 사이에서 수행될 수 있다. 이와 같이, 첫 번째 독출 동작(READ1)에서는 두 번의 독출이 수행된다.
두 번째 독출 동작(READ2)은 CSB(central significant bit) 독출 동작으로서, 도 19b에 도시된 바와 같이, CSB가 변경되는 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2) 사이, 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4) 사이, 그리고, 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6) 사이에서 수행될 수 있다. 이와 같이, 두 번째 독출 동작(READ2)에서는 세 번의 독출이 수행된다.
세 번째 독출 동작(READ3)은 MSB(most significant bit) 독출 동작으로서, 도 19c에 도시된 바와 같이, MSB가 변경되는 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3), 그리고, 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7) 사이에서 수행될 수 있다. 이와 같이, 세 번째 독출 동작(READ3)에서는 두 번의 독출이 수행된다.
도 8 내지 도 11, 도 14 및 도 17의 방법에 포함된 제1 독출 전압(Vr1)을 결정하는 단계(S310)는 첫 번째 독출 동작(READ1)에서 수행될 수 있고, 제7 독출 전압(Vr7)을 결정하는 단계(S3210)는 세 번째 독출 동작(READ3)에서 수행될 수 있다. 이때, 첫 번째 독출 동작(READ1)과 세 번째 독출 동작(READ3)에서는 두 번의 독출이 수행되는 반면, 두 번째 독출 동작(READ2)에서는 세 번의 독출이 수행된다. 이와 같이, 첫 번째 독출 동작(READ1)과 세 번째 독출 동작(READ3)은 두 번째 독출 동작(READ2)에 비해 독출 횟수가 적으므로, 제1 독출 전압(Vr1)을 결정하는 단계(S310) 및 제7 독출 전압(Vr7)을 결정하는 단계(S3210)에서 에러가 발생할 확률이 적다.
도 20은 본 발명의 다른 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 20을 참조하면, 메모리 시스템(1')은 메모리 컨트롤러(10') 및 메모리 장치(20')를 포함할 수 있다. 본 실시예에 따른 메모리 시스템(1')에 포함된 구성 요소들 중 일부는, 도 1의 메모리 시스템(1)에 포함된 구성 요소들과 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 번호로 표시되며, 도 1의 메모리 시스템(1)과 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다. 이하에서는, 도 1의 메모리 시스템(1)과 본 실시예에 따른 메모리 시스템(1')의 차이점을 중심으로 상술하기로 한다.
메모리 장치(20')는 메모리 셀 어레이(21) 및 독출 전압 제어부(26)를 포함할 수 있다. 메모리 셀 어레이(21)는 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들(미도시)을 포함할 수 있다. 독출 전압 제어부(26)는 메모리 셀 어레이(21)에 포함된 메모리 셀들에 저장된 데이터를 독출하기 위한 독출 전압의 전압 레벨을 제어할 수 있다.
메모리 컨트롤러(10')는 ECC 처리부(12)를 포함할 수 있는데, ECC 처리부(12)는 메모리 장치(20)로부터 독출된 데이터에 에러(즉, 독출 에러)가 존재하는지 체크하고 정정할 수 있다.
도 21은 도 20의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 21을 참조하면, 메모리 장치(20')는 메모리 셀 어레이(21), 제어 로직(22'), 전압 발생기(23), 로우 디코더(24), 입출력 회로(25) 및 독출 전압 제어부(26)를 포함할 수 있다. 본 실시예에 따른 메모리 장치(20')에 포함된 구성 요소들 중 일부는, 도 2의 메모리 장치(20)에 포함된 구성 요소들과 실질적으로 동일하다. 동일한 구성 요소는 동일한 참조 번호로 표시되며, 도 2의 메모리 장치(20)와 동일한 구성 요소들에 대해서는 반복하여 설명하지 않는다. 이하에서는, 도 2의 메모리 장치(20)와 본 실시예에 따른 메모리 장치(20')의 차이점을 중심으로 상술하기로 한다.
제어 로직(22')은 메모리 컨트롤러(10)로부터 수신한 커맨드(CMD), 어드레스(ADDR), 제어 신호(CTRL) 및 독출 전압 제어부(26)로부터 수신한 독출 전압(Vr)을 기초로 하여 메모리 셀 어레이(21)에 데이터를 기입하거나 메모리 셀 어레이(21)로부터 데이터를 독출하기 위한 각종 제어 신호를 출력할 수 있다. 이때, 제어 로직(22')에서 출력된 제어 신호는 전압 발생기(23), 로우 디코더(24) 및 입출력 회로(25)에 전달될 수 있다.
독출 전압 제어부(26)는 메모리 셀 어레이(21)에 배치된 메모리 셀들에 저장된 데이터를 독출하기 위한 독출 전압(Vr)의 전압 레벨을 제어할 수 있다. 이때, 독출 전압 제어부(26)의 출력, 예를 들어, 제어된 독출 전압 또는 독출 전압의 변화량은 제어 로직(22')에 제공될 수 있다. 이와 같이, 메모리 장치(20')는 독출 전압 제어부(26)를 포함함으로써, 외부 자극 및/또는 마모 등에 의해 메모리 셀들의 문턱 전압이 변경되더라도 변경된 문턱 전압을 기초로 하여 독출 전압(Vr)의 전압 레벨을 제어할 수 있고, 이에 따라, RBER를 개선시킬 수 있다.
본 실시예에 따른 메모리 시스템은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor), 모바일 디램 등과 결합하여 고용량의 데이터를 교환할 수 있는 정보 처리 기기의 저장 장치로 제공될 수 있다.
본 발명의 실시예들에 따른 메모리 장치 및 메모리 시스템은 다양한 형태의 패키지를 이용하여 실장될 수 있다. 예를 들어, 메모리 장치 및 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다
도 22는 본 발명의 실시예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 22를 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), RAM(1200), 입출력 장치(1300), 전원 장치(1400) 및 메모리 시스템(1, 2)을 포함할 수 있다. 한편, 도 22에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(1100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(1500)를 통하여 RAM(1200), 입출력 장치(1300) 및 메모리 시스템(1, 1')과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(1200)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(1200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(1300)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1400)는 컴퓨팅 시스템(3000)의 동작에 필요한 동작 전압을 공급할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1, 1': 메모리 시스템
10, 10': 메모리 컨트롤러
20, 20': 메모리 장치
11, 26: 독출 전압 제어부
12: ECC
21: 메모리 셀 어레이
22: 제어 로직
23: 전압 발생기
24: 로우 디코더
25: 입출력 회로

Claims (10)

  1. 소거 상태 및 제1 내지 제N 프로그램 상태들 중 하나를 가지는 메모리 셀을 포함하는 메모리 장치의 독출 방법으로서,
    상기 소거 상태의 산포 변화 및 상기 제1 프로그램 상태의 산포 변화를 기초로 하여 상기 소거 상태와 상기 제1 프로그램 상태 사이의 제1 독출 전압을 결정하는 단계; 및
    상기 제1 내지 제N 프로그램 상태들 중 인접한 두 프로그램 상태들의 산포 변화를 기초로 하여 제2 내지 제N 독출 전압들 중 하나의 독출 전압을 결정하고, 상기 하나의 독출 전압을 기초로 하여 상기 제2 내지 제N 독출 전압들 중 나머지 독출 전압들을 결정하는 단계를 포함하고,
    N은 3 이상의 자연수인 것을 특징으로 하는 메모리 장치의 독출 방법.
  2. 제1항에 있어서,
    상기 제2 내지 제N 독출 전압들을 결정하는 단계는,
    상기 제1 내지 제N 프로그램 상태들 중 하나인 제M 프로그램 상태의 산포 변화 및 제(M-1) 프로그램 상태의 산포 변화를 기초로 하여 상기 제(M-1) 프로그램 상태와 상기 제M 프로그램 상태 사이의 제M 독출 전압을 결정하는 단계; 및
    상기 제M 독출 전압을 기초로 하여 상기 제2 내지 제N 독출 전압들 중 상기 제M 독출 전압을 제외한 나머지 독출 전압들을 결정하는 단계를 포함하고,
    M은 2 이상이고 N 이하인 자연수인 것을 특징으로 하는 메모리 장치의 독출 방법.
  3. 제1항에 있어서,
    상기 제2 내지 제N 독출 전압들을 결정하는 단계는,
    상기 제N 프로그램 상태의 산포 변화 및 제(N-1) 프로그램 상태의 산포 변화를 기초로 하여 상기 제(N-1) 프로그램 상태와 상기 제N 프로그램 상태 사이의 상기 제N 독출 전압을 결정하는 단계; 및
    상기 제N 독출 전압을 기초로 하여 상기 제2 내지 제(N-1) 독출 전압들을 결정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 독출 방법.
  4. 제3항에 있어서,
    상기 제2 내지 제(N-1) 독출 전압들을 결정하는 단계는,
    초기의 제N 독출 전압과 결정된 상기 제N 독출 전압의 차이를 기초로 하여, 독출 전압의 변화량을 결정하는 단계; 및
    초기의 제2 내지 제(N-1) 독출 전압에 대해 상기 변화량을 적용하여 상기 제2 내지 제(N-1) 독출 전압들을 결정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 독출 방법.
  5. 제3항에 있어서,
    상기 제2 내지 제(N-1) 독출 전압들을 결정하는 단계는, 결정된 상기 제N 독출 전압과 상기 메모리 셀에 대한 프로그램/소거 사이클 값을 기초로 하여 상기 제2 내지 제(N-1) 독출 전압들을 결정하는 것을 특징으로 하는 메모리 장치의 독출 방법.
  6. 제5항에 있어서,
    상기 제2 내지 제(N-1) 독출 전압들을 결정하는 단계는,
    초기의 제N 독출 전압과 결정된 상기 제N 독출 전압의 차이를 기초로 하여, 독출 전압의 변화량을 결정하는 단계;
    상기 프로그램/소거 사이클 값을 기초로 하여 상기 변화량을 상기 제2 내지 제(N-1) 독출 전압들 각각에 대해 서로 다르게 조절하는 단계; 및
    상기 제2 내지 제(N-1) 독출 전압들 각각에 대해 서로 다르게 조절된 상기 변화량에 따라 상기 제2 내지 제(N-1) 독출 전압들을 결정하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 독출 방법.
  7. 제3항에 있어서,
    상기 제N 독출 전압을 결정하는 단계는, 상기 메모리 장치에 대한 순차적인 페이지 독출 단계들 중 독출 횟수가 상대적으로 적은 페이지 독출 단계에서 수행되고,
    상기 제1 독출 전압을 결정하는 단계는, 상기 메모리 장치에 대한 순차적인 페이지 독출 단계들 중 독출 횟수가 상대적으로 적은 페이지 독출 단계에서 수행되는 것을 특징으로 하는 메모리 장치의 독출 방법.
  8. 제1항에 있어서,
    결정된 상기 제1 내지 제N 독출 전압들을 이용하여 상기 메모리 장치를 독출하는 단계; 및
    독출된 상기 메모리 장치에 대해 에러를 검출하고 검출된 에러를 정정하는 단계;
    상기 에러 정정 결과에 따라, 상기 소거 상태 및 상기 제1 내지 제N 프로그램 상태들 각각의 산포 변화를 기초로 하여 상기 제1 내지 제N 독출 전압들을 각각 재 결정하는 단계;
    재 결정된 상기 제1 내지 제N 독출 전압들을 이용하여 상기 메모리 장치를 독출하는 단계; 및
    독출된 상기 메모리 장치에 대해 에러를 재 검출하고 재 검출된 에러를 재 정정하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 독출 방법.
  9. 제1항에 있어서,
    결정된 상기 제1 독출 전압은, 초기의 제1 독출 전압에 비해 전압 레벨이 증가되고,
    결정된 상기 제2 내지 제N 독출 전압들은, 초기의 제2 내지 제N 독출 전압들에 비해 전압 레벨이 감소된 것을 특징으로 하는 메모리 장치의 독출 방법.
  10. 복수의 메모리 셀들이 배치되고, 상기 복수의 메모리 셀들의 각각은 소거 상태 및 제1 내지 제N 프로그램 상태들 중 하나를 가지는 메모리 셀 어레이; 및
    상기 소거 상태의 산포 변화 및 상기 제1 프로그램 상태의 산포 변화를 기초로 하여 상기 소거 상태와 상기 제1 프로그램 상태 사이의 제1 독출 전압을 결정하고, 상기 제1 내지 제N 프로그램 상태들 중 인접한 두 프로그램 상태들의 산포 변화를 기초로 하여 제2 내지 제N 독출 전압들 중 하나의 독출 전압을 결정하고, 상기 하나의 독출 전압을 기초로 하여 상기 제2 내지 제N 독출 전압들 중 나머지 독출 전압들을 결정하는 독출 전압 제어부를 포함하고,
    N은 3 이상의 자연수인 것을 특징으로 하는 메모리 장치.
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