KR101633018B1 - 플래시 메모리 장치 및 그것의 프로그램 방법 - Google Patents

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Abstract

본 발명에 의한 플래시 메모리 장치의 프로그램 방법은, 선택된 메모리 셀들을 복수의 프로그램 루프들을 통해 프로그램하는 단계, 그리고 상기 프로그램 단계에서 각각의 메모리 셀에서 유발될 문턱전압 산포의 이동 크기, 각각의 프로그램 루프에 적용될 프로그램 전압의 전압 증가분, 또는 상기 프로그램에서 요구되는 프로그램 루프의 개수에 따라서 상기 프로그램에 대한 검증 동작을 선택적으로 생략하는 단계를 포함한다.
Figure R1020090131729
플래시 메모리, 프로그램 검증 생략, MLC

Description

플래시 메모리 장치 및 그것의 프로그램 방법{FLASH MEMORY DEVICE AND PROGRAM METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리 등과 같은 불휘발성 메모리 장치로 구분할 수 있다. 휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태가 결정될 수 있다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 메모리 셀을 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell ; SLC)이라 한다. 그리고, 하나의 메모리 셀에 멀티-비트 데 이터(예를 들면, 2 비트 이상)를 저장하는 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell ; MLC), 또는 멀티 스테이트 셀(multi-state cell)이라 한다. 최근 들어, 메모리 장치에 대한 고집적 요구가 높아짐에 따라, 하나의 메모리 셀에 멀티-비트 데이터를 저장하는 멀티 레벨 플래시 메모리에 대한 연구가 활발히 진행되고 있다.
본 발명의 목적은 멀티 레벨 셀(MLC)의 프로그램 성능을 향상시킬 수 있는 프로그램 방법을 제공하는 데 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 프로그램 방법은, 선택된 메모리 셀들을 복수의 프로그램 루프들을 통해 프로그램하는 단계; 그리고 상기 프로그램 단계에서 각각의 메모리 셀에서 유발될 문턱전압 산포의 이동 크기, 각각의 프로그램 루프에 적용될 프로그램 전압의 전압 증가분, 또는 상기 프로그램에서 요구되는 프로그램 루프의 개수에 따라서, 상기 프로그램에 대한 검증 동작을 선택적으로 생략하는 단계를 포함할 수 있다.
이 실시예에 있어서, 상기 각각의 메모리 셀은 제 1 데이터 상태에서 복수의 제 2 데이터 상태들 중 어느 하나로 프로그램되며, 상기 복수의 제 2 데이터 상태들 중 상기 문턱전압 산포의 이동 크기가 가장 큰 것과 가장 작은 것을 제외한 적어도 하나 이상의 제 2 데이터 상태들에 대해 상기 프로그램 검증이 생략될 수 있 다.
이 실시예에 있어서, 상기 복수의 제 2 데이터 상태들 중 상기 문턱전압 산포의 이동 크기가 가장 큰 제 2 데이터 상태에 대해 상기 프로그램 검증이 수행될 수 있다.
이 실시예에 있어서, 상기 복수의 제 2 데이터 상태들 중 상기 문턱전압 산포의 이동 크기가 가장 작은 제 2 데이터 상태에 대해 상기 프로그램 검증이 수행될 수 있다.
이 실시예에 있어서, 상기 문턱전압 산포의 이동 크기가 가장 작은 제 2 데이터 상태와 인접 데이터 상태 사이의 읽기 마진이 충분한 경우, 상기 문턱전압 산포의 이동 크기가 가장 작은 제 2 데이터 상태에 대해 상기 프로그램 검증이 생략될 수 있다.
이 실시예에 있어서, 상기 전압 증가분이 소정의 기준 전압보다 크거나 같은 경우, 상기 프로그램 검증이 생략될 수 있다.
이 실시예에 있어서, 상기 전압 증가분이 소정의 기준 전압보다 크거나 작은 경우, 상기 프로그램 검증이 수행될 수 있다.
이 실시예에 있어서, 상기 프로그램 검증 단계는 상기 복수의 프로그램 루프들 중 적어도 일부에서 선택적으로 생략될 수 있다.
이 실시예에 있어서, 상기 프로그램 검증 단계는 상기 복수의 프로그램 루프들 전체에서 선택적으로 생략될 수 있다.
상기의 과제를 이루기 위하여 본 발명에 의한 플래시 메모리 장치의 프로그 램 방법은, 셀 당 복수의 데이터 비트들이 프로그램되는 메모리 셀들의 어레이; 그리고 복수의 프로그램 루프들을 통해 선택된 메모리 셀들이 프로그램되도록 제어하는 제어 로직을 포함하며, 상기 제어 로직은 프로그램 동작시 각각의 메모리 셀에서 유발될 문턱전압 산포의 이동 크기, 각각의 프로그램 루프에 적용될 프로그램 전압의 전압 증가분, 또는 상기 프로그램에서 요구되는 프로그램 루프의 개수에 따라서, 상기 프로그램에 대한 검증 동작이 선택적으로 생략되도록 제어할 수 있다.
이 실시예에 있어서, 상기 각각의 메모리 셀은 제 1 데이터 상태에서 복수의 제 2 데이터 상태들 중 어느 하나로 프로그램되며, 상기 제어 로직은 복수의 제 2 데이터 상태들 중 상기 문턱전압 산포의 이동 크기가 가장 큰 것과 가장 작은 것을 제외한 적어도 하나 이상의 제 2 데이터 상태들에 대해 상기 프로그램 검증이 생략되도록 제어할 수 있다.
이 실시예에 있어서, 상기 제어 로직은 상기 복수의 제 2 데이터 상태들 중 상기 문턱전압 산포의 이동 크기가 가장 큰 제 2 데이터 상태에 대해 상기 프로그램 검증이 수행되도록 제어할 수 있다.
이 실시예에 있어서, 상기 제어 로직은 상기 복수의 제 2 데이터 상태들 중 상기 문턱전압 산포의 이동 크기가 가장 작은 제 2 데이터 상태에 대해 상기 프로그램 검증이 수행되도록 제어할 수 있다.
이 실시예에 있어서, 상기 제어 로직은 상기 문턱전압 산포의 이동 크기가 가장 작은 제 2 데이터 상태와 인접 데이터 상태 사이의 읽기 마진이 충분한 경우, 상기 문턱전압 산포의 이동 크기가 가장 작은 제 2 데이터 상태에 대해 상기 프로 그램 검증이 생략되도록 제어할 수 있다.
이 실시예에 있어서, 상기 제어 로직은 상기 전압 증가분이 소정의 기준 전압보다 크거나 같은 경우, 상기 프로그램 검증이 생략되도록 제어할 수 있다.
이 실시예에 있어서, 상기 제어 로직은 상기 전압 증가분이 소정의 기준 전압보다 크거나 작은 경우, 상기 프로그램 검증이 수행되도록 제어할 수 있다.
이 실시예에 있어서, 상기 프로그램 검증 동작은 상기 복수의 프로그램 루프들 중 적어도 일부에서 선택적으로 생략될 수 있다.
이 실시예에 있어서, 상기 프로그램 검증 동작은 상기 복수의 프로그램 루프들 전체에서 선택적으로 생략될 수 있다.
이상과 같은 본 발명에 의하면, 프로그램된 메모리 셀들에서 유발되는 문턱전압의 변화가 큰 메모리 셀들에 대해서는 프로그램 검증 동작이 수행되고, 그렇지 않은 경우에 대해서는 프로그램 검증 동작이 생략된다. 그 결과, 프로그램 정확도를 유지하면서도 프로그램 속도를 향상시킬 수 있게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 이하의 실시예는 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
본 발명은 멀티 레벨 셀(MLC)의 프로그램 동작시 프로그램될 복수의 데이터 상태들의 위치, 문턱전압 산포의 이동 크기, 각각의 프로그램 루프에서 인가될 프로그램 전압의 전압 증가분, 또는 프로그램에서 요구되는 프로그램 루프의 개수에 따라서, 프로그램 검증 동작(program verify operation)을 선택적으로 수행 또는 생략한다. 그 결과, 멀티 레벨 셀의 프로그램 동작시, 프로그램된 메모리 셀들에서 유발되는 문턱전압의 변화가 큰 메모리 셀들에 대해서는 프로그램 검증 동작이 수행되고, 그렇지 않은 경우에 대해서는 프로그램 검증 동작이 생략되어, 프로그램 정확도를 유지하면서도 프로그램 속도를 향상시킬 수 있게 된다.
아래에 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 프로그램 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
도 1은 본 발명에 따른 플래시 메모리 장치(100)의 개략적인 구성을 보여주는 도면이다. 그리고, 도 2 및 도 3은 도 1에 도시된 셀 어레이(110)의 구성을 예시적으로 보여주는 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 플래시 메모리 장치(100)는 N-비트 데이터 정보(N은 1 또는 그보다 큰 정수)를 저장하는 메모리 셀 어레이(110)를 포함할 수 있다. 셀 당 N-비트 데이터 정보를 저장하는 메모리 셀을 멀티 레벨 셀(multi-level cell ; MLC)이라 한다. 메모리 셀 어레이(110)는 일반 데이터를 저장하기 위한 메인 영역과, 메인 영역 및 일반 데이터와 관련된 부가 정보(예를 들 면, 플래그 정보, 에러 정정 코드, 디바이스 코드, 메이커 코드, 페이지 정보 등)를 저장하기 위한 스페어 영역으로 구분될 수 있다. 메인 영역에는 N-비트 데이터가 저장될 수 있고, 스페어 영역에는 1-비트 데이터 또는 N-비트 데이터가 저장될 수 있다.
셀 어레이(110)는 복수의 행들(또는 워드라인들)과 복수의 열들(또는 비트 라인들)로 배열된 메모리 셀들을 포함할 수 있다. 셀 어레이(110)에 포함된 복수의 메모리 셀들은 복수의 메모리 블록들(Memory Blocks)을 구성할 수 있다. 각각의 메모리 블록에 포함된 메모리 셀들은 도 2에 도시된 바와 같이 낸드(NAND) 스트링 구조를 가질 수 있고, 도 3에 도시된 바와 같이 노어(NOR) 구조를 가질 수 있다. 아래에서 상세히 설명되겠지만, 본 발명의 플래시 메모리 장치(100)의 동작 특성은 도 2 및 도 3에 도시된 낸드형 메모리 셀들 및 노어형 메모리 셀들에게 모두 적용될 수 있다. 뿐만 아니라, 본 발명의 플래시 메모리 장치(100)의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림)에도 모두 적용 가능하다.
본 발명에서는 낸드 스트링 구조를 가지는 멀티 레벨 셀(MLC) 플래시 메모리의 프로그램 동작에 대해 예시적으로 설명될 것이다. 그러나, 아래에서 설명될 본 발명의 프로그램 동작은 특정 형태의 플래시 메모리에만 국한되지 않으며, 노어(NOR) 구조를 포함하여 다양한 형태의 플래시 메모리에 적용될 수 있다.
도 2를 참조하면, 하나의 메모리 블록에는 복수의 열들 또는 비트 라인 들(BL0∼BLn-1)에 각각 대응하는 복수의 스트링들(111)이 포함될 수 있다. 각 스트링(111)에는 스트링 선택 트랜지스터(SST), 복수 개의 메모리 셀들(M0∼Mm-1), 그리고 접지 선택 트랜지스터(GST)가 포함될 수 있다. 도 2에는 하나의 스트링에 대해 하나의 스트링 선택 트랜지스터(SST)와 하나의 접지 선택 트랜지스터(GST)가 구비되는 예가 도시되어 있다. 그러나, 이는 스트링 구조의 일 예에 불과하며, 하나의 스트링에 구비되는 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)의 개수는 다양하게 변경 가능하다.
각 스트링(111)에 있어서, 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트 라인에 연결되고, 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결될 수 있다. 그리고, 스트링 선택 트랜지스터(SST)의 소오스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 복수 개의 메모리 셀들(M0∼Mm-1)이 직렬 연결될 수 있다. 동일 행에 배열된 메모리 셀들의 제어 게이트들은 대응되는 워드라인(WL0-WLn-1)과 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)을 통해 인가되는 전압에 의해 제어되고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)을 통해 인가되는 전압에 의해 제어될 수 있다. 그리고, 메모리 셀들(M0∼Mm-1)은 대응하는 워드라인(WL0∼WLm-1)을 통해 인가되는 전압에 의해서 제어될 수 있다. 각각의 워드라인(WL0∼WLm-1)에 접속된 메모리 셀들은 한 페이지 또는 복수 개의 페이지 분량에 해당되는 데이터를 저장할 수 있고, 또는 한 페이지 보다 작은 서브 페이지의 데이터를 저장할 수도 있다. 각각의 워드 라인(WL0∼WLm-1)에 접속된 메모리 셀들에서 수행되는 프로그램 단위는 특정 형태에 국한되지 않고 다양한 형태로 변경 및 변형 가능하다.
예시적인 실시예에 있어서, 낸드형 플래시 메모리의 프로그램 또는 읽기 동작은 페이지 단위로 수행되고, 프로그램된 데이터의 소거 동작은 페이지가 여러 개 모인 단위인 블록 단위로 수행될 수 있다. 셀 당 N 비트의 데이터가 저장되는 멀티 레벨 셀의 경우, 각각의 비트에 대한 프로그램 동작이 최대 M회 까지 각각 독립적으로 수행될 수 있다.
다시 도 1을 참조하면, 제어 회로(150)는 플래시 메모리 장치(100)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다. 프로그램될 데이터는 제어 회로(150)의 제어에 따라 버퍼(미 도시됨)를 통해 기입 독출회로(130)로 로딩될 수 있다. 프로그램이 실행되는 구간 동안 제어 회로(150)는 디코딩 회로(120), 전압 발생 회로(160), 그리고 기입 독출회로(130)를 제어하여, 선택된 워드라인으로 프로그램 전압(Vpgm)이, 비선택된 워드라인들로 패스 전압(Vpass)이, 그리고 메모리 셀들이 형성된 벌크에 0V의 전압이 인가되도록 할 수 있다. 프로그램 전압(Vpgm)은 증가형 스텝 펄스 프로그래밍(incremental step pulse programming: ISPP) 방식에 따라 발생될 수 있다. 프로그램 전압(Vpgm)의 레벨은 프로그램 루프들이 반복됨에 따라 소정의 전압 증가분(△V) 만큼 단계적으로 증가 또는 감소할 수 있다. 각각의 프로그램 루프에서 사용되는 프로그램 전압들(Vpgm)의 인가 횟수, 전압 레벨, 그리고 전압 인가 시간 등은 외부(예를 들면, 메모리 컨트롤러) 또는 내부(예를 들면, 제어 회로(150))의 제어에 따라 다양한 형태로 변경 및 변형될 수 있다.
도 1에서, 전압 발생 회로(160)는 동작 모드에 따라서 각각의 워드라인들으로 공급될 워드라인 전압들(예를 들면, 프로그램 전압(Vpgm), 패스 전압(Vpass), 검증 전압(Vvfy), 읽기 전압(Vread) 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생할 수 있다. 전압 발생 회로(160)의 전압 발생 동작은 제어 회로(150)의 제어에 의해 수행될 수 있다. 디코딩 회로(120)는 제어 회로(150)의 제어에 응답해서 메모리 셀 어레이(110)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있다. 디코딩 회로(120)는 제어 회로(150)의 제어에 응답해서 전압 발생 회로(160)로부터 발생된 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
기입 독출 회로(130)는 제어 회로(150)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증 읽기/정상 읽기 동작의 경우 기입 독출 회로(130)는 메모리 셀 어레이(110)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작시 기입 독출 회로(130)로부터 읽혀진 데이터는 버퍼를 통해 외부(예를 들면, 메모리 컨트롤러 또는 호스트)로 출력되는 반면, 검증 읽기 동작시 읽혀진 데이터는 패스/페일 검증 회로(미 도시됨)로 제공될 수 있다.
프로그램 동작의 경우 기입 독출 회로(130)는 메모리 셀 어레이(110)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 기 입 독출 회로(130)는 프로그램 동작시 메모리 셀 어레이(110)에 쓰일 데이터를 버퍼로부터 입력받고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 기입 독출 회로(130)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(미도시됨)로 구성될 수 있다. 선택된 워드라인에 접속된 메모리 셀들을 프로그램할 때, 선택된 워드라인으로는 프로그램 전압(Vpgm)과 검증 전압(Vvfy)이 교대로 제공될 수 있다. 검증 동작시, 선택된 메모리 셀들 각각에 접속된 비트 라인들이 프리차지될 수 있다. 그리고, 프리차지된 비트 라인의 전압 변화가 대응되는 페이지 버퍼를 통해 감지될 수 있다. 검증 읽기 동작시 감지된 데이터는 패스/페일 검증 회로(미 도시됨)로 제공되어, 메모리 셀들의 프로그램 성공 여부가 판단될 수 있다.
아래에서 상세히 설명되겠지만, 본 발명의 플래시 메모리는 프로그램 동작시 제어 회로(150)의 제어 따라서 프로그램 검증 동작(program verify operation)을 선택적으로 수행 또는 생략할 수 있다. 예시적인 실시예에 있어서, 상기 프로그램 검증 동작은, 프로그램될 복수의 데이터 상태들의 위치, 각각의 프로그램 루프에서 인가될 프로그램 전압의 전압 증가분, 또는 프로그램에서 요구되는 프로그램 루프의 개수에 따라 선택적으로 수행 또는 생략될 수 있다.
이상과 같은 본 발명에 따른 프로그램 검증의 생략 특성은, 임의의 프로그램 상태에서 다른 프로그램 상태로 프로그램하기 위한 멀티 레벨 셀(MLC)의 i번째 비트의 프로그램(또는 i스텝 프로그램)에 적용될 수 있다. 여기서, i번째 비트의 프로그램은, 복수의 프로그램 루프들(예를 들면, n 개)로 구성될 수 있다. 그리고, 본 발명에 따른 프로그램 검증의 생략 특성은, i번째 비트의 프로그램을 구성하는 복수의 프로그램 루프들(예를 들면, n 개) 중 일부 루프에서 적용될 수도 있다.
도 4는 본 발명의 일 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다. 도 4에는 4-비트 멀티-비트 플래시 메모리 장치의 프로그램에 따라 형성될 수 있는 문턱 전압 분포와, 프로그램 검증 동작이 생략될 수 있는 문턱 전압 분포가 예시적으로 도시되어 있다. 예시적인 실시예로서, 도 4에는 3-스텝 프로그램에 따른 문턱 전압 분포가 개략적으로 표시되어 있다.
도 4를 참조하면, 4-비트의 데이터가 프로그램된 메모리 셀의 문턱 전압은 16 레벨의 데이터 상태들(ST0~ST15) 중 어느 하나에 대응될 수 있다. 각각의 데이터 상태는 소정의 문턱전압 윈도우(threshold voltage window)를 형성할 수 있다. 하나의 메모리 셀에는 N 비트(예를 들면, 4-비트)가 저장 가능하며, 각각의 비트는 여러 단계의 프로그램 동작을 통해 각각 독립적으로 프로그램될 수 있다.
예를 들면, 4-비트 MLC의 경우, 먼저 4-비트 중 1번째 비트(1st bit)(즉, 최하위 비트(Least Significant Bit ; LSB))에 대한 프로그램이 먼저 수행될 수 있다. LSB 프로그램된 메모리 셀의 문턱 전압 분포는 2 레벨의 데이터 상태("1" 또는 "0")를 가질 수 있다.
이어서, 4-비트 중 최하위 비트(LSB)를 제외한 상위 3 비트(3 개의 최상위 비트(Most Significant Bit ; MSB))에 대한 프로그램이 복수의 프로그램 스텝들을 통해 프로그램될 수 있다. 여기서, 각각의 프로그램 스텝은 복수의 프로그램 루프들로 구성될 수 있다. 예를 들면, 3-스텝 프로그램에서 2 레벨의 데이터 상태("1" 또는 "0")는, 4 레벨의 데이터 상태들(Q0~Q3)로 프로그램될 수 있다. 그리고 나서, 4 레벨의 데이터 상태들(Q0~Q3)이 16 레벨의 데이터 상태들(ST0~ST15)로 프로그램될 수 있다. 이와 같이, 여러 단계의 프로그램 동작을 거쳐 원하는 최종 문턱 전압으로 프로그램되는 과정을 멀티 스텝 프로그램 동작이라 한다. 셀 당 복수의 비트들이 저장되는 멀티 레벨 셀은, 복수의 스텝들로 구성된 멀티 스텝 프로그램 동작에 의해 프로그램될 수 있다.
도 4에 도시된 문턱 전압 분포와, 상기 문턱 전압 분포들을 획득하기 위한 프로그램 스텝의 개수 또는 프로그램 횟수는 특정 형태에 국한되지 않고 다양한 형태로 구성될 수 있다. 예를 들면, 비록 도 4에는 도시되어있지 않지만, 16 레벨의 데이터 상태들(ST0~ST15)은 4 레벨의 데이터 상태들(Q0~Q3)로부터 얻어진 8 레벨의 데이터 상태들(미 도시됨)를 이용하여 얻어질 수도 있다.
멀티 스텝 프로그램 동작은 셀 당 저장되는 비트 수가 증가할수록 필요로 하는 프로그램 횟수가 증가하게 된다. 그리고, 각각의 프로그램 동작이 수행될 때마다 프로그램의 정상 수행 여부를 판별하는 프로그램 검증 동작의 횟수 또한 증가하게 된다. 프로그램 및 프로그램 검증 횟수의 증가는 전체 프로그램 시간이 길어지게 하는 원인이 될 수 있다. 한편, 프로그램된 멀티 레벨 셀의 이상적인 데이터 상태는 인접 데이터 상태와 소정의 전압 간격이 유지되어, 읽기 마진(read margin)이 충분히 확보될 수 있어야 한다. 그러나, 멀티 레벨 셀의 프로그램 동작시(즉, 멀티 스텝 프로그램 동작시) 선택된 메모리 셀 또는 인접 메모리 셀로 반복적으로 인가되는 고전압으로 인해 커플링(coupling) 등의 영향을 받게 되어, 각 데이터 상태의 문턱전압이 이상적이지 못한 형태(도 4의 점선 표시 부분 참조)로 변형될 수 있다. 따라서, 멀티 레벨 셀을 프로그램함에 있어서, 프로그램 속도를 향상시키면서도 프로그램의 신뢰도를 보장할 수 있는 방안이 요구된다.
이와 같은 요구를 만족시키기 위해, 본 발명의 플래시 메모리 장치는 멀티 레벨 셀의 프로그램 동작시 프로그램될 복수의 데이터 상태들의 위치, 문턱전압 산포의 이동 크기, 각각의 프로그램 루프에서 인가될 프로그램 전압의 전압 증가분, 또는 프로그램에서 요구되는 프로그램 루프의 개수에 따라서 프로그램 검증 동작을 선택적으로 생략하는 구성을 갖는다.
멀티 스텝 프로그램 동작시 각 데이터 상태의 문턱전압의 변형 정도는, 하위 프로그램 스텝(예를 들면, 4 레벨의 데이터 상태)에서 상위 프로그램 스텝(예를 들면, 16 레벨의 데이터 상태)으로 프로그램될 때의 각 데이터 상태의 문턱전압 산포의 이동 크기에 따라 달라질 수 있다. 예를 들면, Q1의 데이터 상태가 ST4, ST5, ST6 및 ST7의 데이터 상태로 이동되는 경우, Q1의 데이터 상태로부터 ST4의 데이터 상태로 이동시킬 때의 문턱전압 산포의 이동 크기가 가장 작고, ST7의 데이터 상태로 이동시킬 때의 문턱전압 산포의 이동 크기가 가장 크다. 이때 발생 될 수 있는 문턱전압의 변형 정도는 ST7에서 가장 크고, ST4에서 가장 작을 것이다.
따라서, 본 발명에서는 문턱전압의 변형 정도가 비교적 작은 ST5 및 ST6의 데이터 상태로의 프로그램 동작에 대해서는 프로그램 검증 동작을 생략하고(참조번호 20 참조), 문턱전압의 변형 정도가 가장 큰 ST7로의 프로그램 동작에 대해서는 프로그램 검증 동작을 생략하지 않는다. 그리고, 문턱전압의 변형 정도가 가장 작 은 ST4의 데이터 상태로의 프로그램 동작에 대해서도 역시 프로그램 검증 동작을 생략하지 않는다. ST4의 데이터 상태로의 프로그램 동작은 문턱전압의 변형 정도는 가장 작지만, 멀티 레벨 셀의 프로그램 특성상 인접 데이터 상태(예를 들면, ST3)와 매우 근접한 문턱전압 분포를 갖는다. 따라서, 프로그램의 정확도를 보장하기 위해, ST4의 데이터 상태로의 프로그램 동작에 대해서는 프로그램 검증 동작을 생략하지 않는다. 이상과 같은 본 발명의 프로그램 동작 특성은, 도 4의 참조번호 10, 30, 및 40과 같이 타 데이터 상태들에도 적용될 수 있다. 생략되지 않은 프로그램 검증 동작은, 대응되는 문턱전압이 소정의 문턱전압 윈도우 내에 속하도록 엄밀하게 제어할 것이다. 그러나, ST4의 데이터 상태와 인접 데이터 상태(예를 들면, ST3) 사이에 읽기 마진이 충분히 확보되는 경우에는, ST4의 데이터 상태로의 프로그램 동작시 프로그램 검증 동작을 생략할 수 있을 것이다.
이상에서는, 멀티 레벨 셀의 프로그램 동작시 프로그램될 복수의 데이터 상태들의 위치, 또는 문턱전압 산포의 이동 크기에 따라서 프로그램 검증 동작을 선택적으로 생략하는 구성에 대해 설명되었다. 계속해서, 각각의 프로그램 루프에서 인가될 프로그램 전압의 전압 증가분, 또는 프로그램에서 요구되는 프로그램 루프의 개수에 따라서 프로그램 검증 동작을 선택적으로 생략하는 구성에 대해 살펴보면 다음과 같다.
도 5a 내지 도 6b는 본 발명의 다른 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 5a 및 도 6a에는 각각의 프로그램 루프에서 적용될 프로그램 전압(Vpgm) 의 발생 예가 도시되어 있다. 도 5a 및 도 6a에 도시된 각각의 프로그램 전압은 ISPP 프로그램 스킴에 따라 발생 될 수 있다. 도 5a에는 각각의 프로그램 루프에 제 1 전압 증가분(△V1)이 적용된 경우가 도시되어 있고, 도 6a에는 각각의 프로그램 루프에 제 1 전압 증가분(△V1) 보다 작은 제 2 전압 증가분(△V2)이 적용된 경우가 예시적으로 도시되어 있다.
먼저 도 5a 및 5b를 참조하면, 메모리 셀들은 제 1 문턱전압 산포(50)로부터 제 1 전압 증가분(△V1)을 갖는 복수의 스텝 펄스 전압들에 의해 프로그램되어, 제 2 문턱전압 산포(60)로 이동될 수 있다. 각각의 스텝 펄스 전압에 의해 유발되는 문턱전압의 이동은, NAND 플래시 메모리의 경우 F-N 터널링에 의해, NOR 플래시 메모리의 경우 열전자 주입(CHE Injection) 효과에 따라 수행될 수 있다. 제 1 전압 증가분(△V1) 만큼 일정하게 증가하는 펄스 전압을 선택된 메모리 셀들의 워드 라인으로 제공함에 따라, 메모리 셀들의 산포는(50→51→52→53→…→60)순으로 순차적으로 이동하게 된다. 이상적으로는, 프로그램 종료 후 최종적으로 형성되는 셀들의 문턱전압 산포는 참조번호 60을 유지하는 것이 바람직하다. 그러나, 커플링 등의 영향으로 프로그램된 메모리 셀들의 문턱전압 산포는 참조번호 61과 같이 변형될 수 있다.
계속해서 도 6a 및 6b를 참조하면, 메모리 셀들은 제 3 문턱전압 산포(70)로부터 제 2 전압 증가분(△V2)을 갖는 복수의 스텝 펄스 전압들에 의해 프로그램되어, 제 4 문턱전압 산포(80)로 이동될 수 있다. 제 2 전압 증가분(△V2) 만큼 일정하게 증가하는 펄스 전압을 선택된 메모리 셀들의 워드 라인으로 제공함에 따라, 메모리 셀들의 산포는(70→71→72→73→…→80)순으로 순차적으로 이동하게 된다. 이상적으로는, 프로그램 종료 후 최종적으로 형성되는 셀들의 문턱전압 산포는 참조번호 80을 유지하는 것이 바람직하다. 그러나, 커플링 등의 영향으로 프로그램된 메모리 셀들의 문턱전압 산포는 참조번호 81과 같이 변형될 수 있다.
도 5b 및 도 6b를 참조하면, 복수의 스텝 펄스 전압을 발생하는데 사용되는 제 2 전압 증가분(△V2)은 제 1 전압 증가분(△V1) 보다 작다. 그러므로, 제 2 전압 증가분(△V2)이 적용될 때의 각각의 프로그램 루프에서의 전압 이동분은, 제 1 전압 증가분(△V1)이 적용되었을 때의 전압 이동분 보다 작다. 반면에, 동일한 전압 이동시, 제 2 전압 증가분(△V2)이 적용될 때 요구되는 프로그램 루프의 개수는, 제 1 전압 증가분(△V1)이 적용되었을 때 요구되는 프로그램 루프의 개수 보다 많다. 요구되는 프로그램 루프의 개수가 많다는 것은, 반복되는 프로그램 횟수가 많다는 것을 의미한다. 반복되는 프로그램 횟수가 많을수록 각각의 메모리 셀에서 받게 될 커플링의 영향은 더욱 커지게 될 것이다. 따라서, 도 5b 및 도 6b에 도시된 바와 같이, 프로그램 종료 후 최종적으로 형성되는 셀들의 문턱전압 산포의 변형 크기는 제 1 전압 증가분(△V1)이 적용되었을 때 보다 제 2 전압 증가분(△V2)이 적용되었을 때가 더 크다(△V4 > △V3). 즉, 이동시키고자 하는 전압이 동일할 경우, ISPP의 전압 증가분이 작을수록 프로그램된 메모리 셀의 문턱전압의 변동량은 더욱 커지게 된다.
따라서, 본 발명의 프로그램 방법은 소정의 기준 전압 증가분(△Vref) 보다 크거나 같은 전압 증가분(예를 들면, △V1)이 적용되는 프로그램에 대해서는, 프로 그램시 프로그램 검증 동작을 생략할 수 있다. 그리고, 소정의 전압 증가분(△Vref) 보다 작은 전압 증가분(예를 들면, △V2)이 적용되는 프로그램에 대해서는, 프로그램시 프로그램 검증 동작을 생략하지 않을 수 있다. 이와 같은, 본 발명의 프로그램 검증의 생략은, 복수의 프로그램 루프들로 구성된 하나의 프로그램 스텝 전체에 대해 일괄적으로 적용될 수도 있고, 하나의 프로그램 스텝에 대해 부분적으로 적용될 수도 있다. 그리고, 본 발명에서 프로그램 검증의 생략의 기준이 되는 전압 증가분(△Vref)은 특정 값에 국한되지 않고 다양한 값으로 구성 가능하다.
도 7 내지 도 9는 복수의 프로그램 루프들 중에서 적어도 일부의 루프에 대해 프로그램 검증이 부분적으로 생략되는, 본 발명의 일 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다. 도 7 내지 도 9에는 전압 증가분이 작은 제 2 전압 증가분(△V2)이 먼저 적용된 후 전압 증가분이 큰 제 1 전압 증가분(△V1)이 나중에 적용되는 경우의 프로그램 동작 및 프로그램 검증 동작이 예시적으로 도시되어 있다.
도 7을 참조하면, 제 1 데이터 상태(S1)의 메모리 셀을 제 2 데이터 상태(S2)로 프로그램하는데 적용되는 복수의 프로그램 루프들에 대해 서로 다른 레벨의 적어도 둘 이상의 전압 증가분(△V1, △V2)이 적용될 수 있다. 도 7에는 2 개의 전압 증가분이 적용되는 경우가 예시적으로 도시되어 있다. 그러나, 이는 본 발명이 적용되는 일 예에 불과하며, 복수의 프로그램 루프들에 대해 더 많은 개수의 전압 증가분이 적용될 수도 있다.
도 7 내지 도 9를 참조하면, 프로그램 루프가 반복됨에 따라 제 1 데이터 상 태(S1)의 메모리 셀의 문턱전압은 점차 제 2 데이터 상태(S2)의 문턱전압으로 이동하게 된다. 제 2 전압 증가분(△V2)이 적용된 각각의 프로그램 루프(Loop1, Loop2, Loop3)에서의 문턱전압의 이동량은, 제 1 전압 증가분(△V1)이 적용된 각각의 프로그램 루프(Loop4, Loop5)에서의 문턱전압의 이동량보다 작다.
비록 도 7 내지 도 9에는 제 2 전압 증가분(△V2)이 적용되는 프로그램 루프가 3개만 도시되어 있다. 그러나, 실제 프로그램에서는 이 보다 더 많은 프로그램 루프들이 적용된다. 제 2 전압 증가분(△V2)이 적용된 프로그램 루프(Loop1, Loop2, Loop3)의 개수가 많아질수록 프로그램된 메모리 셀에서 문턱전압이 변형되는 크기는 증가하게 될 것이다. 따라서, 본 발명에서는 제 1 전압 증가분(△V1)(또는 소정의 기준 전압 증가분(△Vref)) 보다 작은 제 2 전압 증가분(△V2)이 적용된 프로그램 루프에 대해서는 프로그램 검증 동작을 생략하지 않는다. 그리고, 제 2 전압 증가분(△V2)(또는 소정의 기준 전압 증가분(△Vref)) 보다 크거나 같은 제 1 전압 증가분(△V1)이 적용된 프로그램 루프들(Loop4, Loop5)에 대해서는 프로그램 검증 동작을 생략한다. 왜냐하면, 프로그램된 메모리 셀의 문턱 전압 자체의 폭은 제 1 전압 증가분(△V1)이 적용된 경우가 더 넓게 형성되지만, 동일한 전압 이동시 프로그램된 메모리 셀에서 문턱전압이 변형되는 크기는 오히려 제 1 전압 증가분(△V1)이 적용된 경우가 제 2 전압 증가분(△V2)이 적용된 경우 보다 작기 때문이다.
이와 같은 본 발명의 프로그램 방법에 따르면, ISPP에 적용되는 전압 증가분이 작은 경우에 대해서는 프로그램 검증 동작이 수행되고, 그렇지 않은 경우에 대 해서는 프로그램 검증 동작이 생략될 수 있게 된다. 그 결과, 프로그램 정확도를 유지하면서도 프로그램 속도를 향상시킬 수 있게 된다.
도 10 내지 도 12는 복수의 프로그램 루프들 중에서 적어도 일부의 루프에 대해 프로그램 검증이 부분적으로 생략되는, 본 발명의 다른 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다. 도 10 내지 도 12에는 전압 증가분이 큰 제 1 전압 증가분(△V1)이 먼저 적용된 후 전압 증가분이 작은 제 2 전압 증가분(△V2)이 나중에 적용되는 경우의 프로그램 동작 및 프로그램 검증 동작이 예시적으로 도시되어 있다.
도 10 내지 도 12에 도시된 프로그램 전압 및 그것을 이용한 프로그램 방법은, 도 7 내지 도9와 비교할 때 적용되는 제 1 전압 증가분(△V1) 및 제 2 전압 증가분(△V2)의 순서만 다를 뿐, 프로그램 검증 동작이 생략되는 방식은 실질적으로 동일하다. 즉, 제 2 전압 증가분(△V2)(또는 소정의 기준 전압 증가분(△Vref)) 보다 크거나 같은 제 1 전압 증가분(△V1)이 적용된 프로그램 루프들(Loop1, Loop2, Loop3)에 대해서는 프로그램 검증 동작을 생략한다. 그리고, 제 1 전압 증가분(△V1)(또는 소정의 기준 전압 증가분(△Vref)) 보다 작은 제 2 전압 증가분(△V2)이 적용되는 프로그램 루프(Loop4, Loop5)에 대해서는 프로그램 검증 동작을 생략하지 않는다. 이와 같은 본 발명의 프로그램 방법에 따르면, 프로그램된 메모리 셀의 전압 변동을 적게 유발하는 루프에 대해서는 프로그램 검증 동작을 생략하고, 프로그램된 메모리 셀의 전압 변동을 크게 유발하는 루프에 대해서는 프로그램 검증 동작을 생략할 수 있게 된다. 그 결과, 프로그램 정확도를 유지하면서도 프로그램 속도 를 향상시킬 수 있게 된다.
도 13은 본 발명의 실시 예에 따른 플래시 메모리 장치(100)를 포함하는 SSD(Solid State Disk) 시스템(1000)의 구성을 예시적으로 보여주는 블록도이다.
도 13을 참조하면, SSD 시스템(1000)은 호스트(1100)와 SSD(1200)를 포함할 수 있다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 플래시 메모리 장치(100)를 포함할 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공할 수 있다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 따라서 SSD(1200)와의 인터페이싱을 제공할 수 있다. SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩할 수 있다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 플래시 메모리 장치(100)를 액세스할 수 있다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 구성될 수 있다. 그러나, 이는 버퍼 메모리(1220)를 구성하는 일 예로서, 특정 형태의 메모리에만 국한되지 않고, 다양한 형태로 변경될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 플래시 메모리 장치(100)로부터 읽혀진 데이터가 임시로 저장될 수 있다. 호스트(1100) 의 읽기 요청시, 플래시 메모리 장치(100)에 존재하는 데이터가 버퍼 메모리(1220)에 저장되어 있는 경우에는, 버퍼 메모리(1220)는 저장되어 있는 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원할 수 있다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
플래시 메모리 장치(100)는 SSD(1200)의 주 메모리로서 사용될 수 있다. 이를 위해, 플래시 메모리 장치(100)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 구성될 수 있다. 그러나, SSD(1200)에 구비되는 플래시 메모리 장치(100)의 형태는 낸드 플래시 메모리에만 국한되는 것은 아니다. 예를 들면, 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리셀이 혼합된 하이드리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등도 적용될 수 있다. 그리고, SSD(1200) 내에는 복수의 채널들이 구비될 수 있으며, 각각의 채널에는 복수의 플래시 메모리 장치(100)들이 접속될 수 있다. 이상에서는, 주 메모리로서 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 주 메모리로서 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리들과, DRAM, SRAM 등의 휘발성 메모리 장치들 중 적어도 하나가 사용될 수도 있다.
도 13에 도시된 플래시 메모리 장치(100)는 도 1에 도시된 플래시 메모리 장 치와 실질적으로 동일하게 구성될 수 있다. 또한, 도 13에 도시된 플래시 메모리 장치(100)는 멀티 레벨 셀(MLC)의 프로그램 동작시 프로그램될 복수의 데이터 상태들의 위치, 문턱전압 산포의 이동 크기, 각각의 프로그램 루프에서 인가될 프로그램 전압의 전압 증가분, 또는 프로그램에서 요구되는 프로그램 루프의 개수에 따라서 프로그램 검증 동작을 선택적으로 수행 또는 생략(skip)할 수 있다.
도 14는 본 발명에 따른 메모리 시스템(2000)의 구성을 예시적으로 보여주는 블록도이다.
도 14를 참조하면, 본 발명에 따른 메모리 시스템(1200)은 플래시 메모리 장치(100)와 메모리 컨트롤러(2100)를 포함할 수 있다.
도 14에 도시된 플래시 메모리 장치(100)는 도 1에 도시된 플래시 메모리 장치와 실질적으로 동일하게 구성될 수 있다. 또한, 도 14에 도시된 플래시 메모리 장치(100)는 멀티 레벨 셀(MLC)의 프로그램 동작시 프로그램될 복수의 데이터 상태들의 위치, 문턱전압 산포의 이동 크기, 각각의 프로그램 루프에서 인가될 프로그램 전압의 전압 증가분, 또는 프로그램에서 요구되는 프로그램 루프의 개수에 따라서 프로그램 검증 동작을 선택적으로 수행 또는 생략(skip)할 수 있다.
메모리 컨트롤러(2100)는 플래시 메모리 장치(100)를 제어하도록 구성될 수 있다. 플래시 메모리 장치(100)와 메모리 컨트롤러(2100)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다. SRAM(2110)은 프로세싱 유닛(2120)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(2130)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 에러 정정 블록(2140)은 플래시 메모리 장치(100)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2150)는 본 발명의 플래시 메모리 장치(100)와 인터페이싱 할 수 있다. 프로세싱 유닛(2120)은 메모리 컨트롤러(2100)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
플래시 메모리 장치(100)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(2000)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다. 또한, 메모리 컨트롤러(2100)에는 랜덤 연산을 수행하기 위한 구성이 더 포함될 수 있다.
도 15에는 본 발명에 따른 플래시 메모리 장치(100)를 포함한 컴퓨팅 시스템(3000)의 구성을 예시적으로 보여주는 블록도이다.
도 15를 참조하면, 본 발명에 따른 컴퓨팅 시스템(3000)은 시스템 버스(3600)에 전기적으로 연결된 마이크로프로세서(3200), 램(3300), 사용자 인터페 이스(3400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(3500) 및 메모리 시스템(3100)을 포함할 수 있다.
메모리 시스템(3100)은 메모리 컨트롤러(3110), 및 플래시 메모리 장치(100)를 포함할 수 있다. 메모리 컨트롤러(3110)는 시스템 버스(3600)를 통해 CPU(3200)와 플래시 메모리 장치(100)와의 물리적 연결을 제공한다. 즉, 메모리 컨트롤러(3110)는 CPU(3200)의 버스 포맷(Bus format)에 대응하여 플래시 메모리 장치(100)와의 인터페이싱을 제공할 수 있다.
도 15에 도시된 플래시 메모리 장치(100)는 도 1에 도시된 플래시 메모리 장치와 실질적으로 동일하게 구성될 수 있다. 또한, 도 15에 도시된 플래시 메모리 장치(100)는 멀티 레벨 셀(MLC)의 프로그램 동작시 프로그램될 복수의 데이터 상태들의 위치, 문턱전압 산포의 이동 크기, 각각의 프로그램 루프에서 인가될 프로그램 전압의 전압 증가분, 또는 프로그램에서 요구되는 프로그램 루프의 개수에 따라서 프로그램 검증 동작을 선택적으로 수행 또는 생략(skip)할 수 있다.
본 발명에 따른 컴퓨팅 시스템(3000)이 모바일 장치인 경우, 컴퓨팅 시스템(3000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(3000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다. 메모리 시스템(3100)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 예를 들면, 도 15에 도시된 메모리 시스템(3100)은 도 13에 도시된 SSD(1200)를 구성할 수 있다. 이 경우, 메모리 컨트롤러(3110)는 SSD 컨트롤러로서 동작하게 될 것이다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명에 따른 플래시 메모리 장치의 개략적인 구성을 보여주는 도면이다.
도 2 및 도 3은 도 1에 도시된 셀 어레이의 구성을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 5a 내지 도 6b는 본 발명의 다른 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 7 내지 도 9는 복수의 프로그램 루프들 중에서 적어도 일부의 루프에 대해 프로그램 검증이 부분적으로 생략되는, 본 발명의 일 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 10 내지 도 12는 복수의 프로그램 루프들 중에서 적어도 일부의 루프에 대해 프로그램 검증이 부분적으로 생략되는, 본 발명의 다른 실시예에 따른 프로그램 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 SSD 시스템의 구성을 예시적으로 보여주는 블록도이다.
도 14는 본 발명에 따른 메모리 시스템의 구성을 예시적으로 보여주는 블록도이다.
도 15에는 본 발명에 따른 불휘발성 메모리 장치를 포함한 컴퓨팅 시스템의 구성을 예시적으로 보여주는 블록도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 플래시 메모리 110 : 셀 어레이
120 : 디코딩 회로 130 : 기입 독출회로
150 : 제어 로직 160 : 전압 발생 회로
1000 : SSD 시스템 2000 : 메모리 시스템
3000 : 컴퓨팅 시스템

Claims (10)

  1. 선택된 메모리 셀들을 각기 다른 레벨들을 갖는 적어도 두 개의 전압 증가분들을 기반으로 복수의 프로그램 루프들을 이용해 프로그램하는 단계; 및
    하나 이상의 프로그램 펄스 동작의 전압 증가분에 따라 상기 복수의 프로그램 루프들 중 적어도 하나의 프로그램 루프의 프로그램 검증 동작을 선택적으로 생략하는 단계를 포함하되,
    상기 복수의 프로그램 루프들 각각은 상기 선택된 메모리 셀들에 프로그램 펄스를 인가하는 상기 프로그램 펄스 동작을 포함하고,
    상기 적어도 하나의 프로그램 루프는 상기 선택된 메모리 셀들의 프로그램 상태를 검증하는 상기 프로그램 검증 동작을 포함하는 플래시 메모리 장치의 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 전압 증가분이 소정의 기준 전압보다 크거나 같은 경우, 상기 프로그램 검증이 생략되는 플래시 메모리 장치의 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 전압 증가분이 소정의 기준 전압보다 작은 경우, 상기 프로그램 검증이 수행되는 플래시 메모리 장치의 프로그램 방법.
  4. 셀 당 복수의 데이터 비트들이 프로그램되는 메모리 셀들의 어레이; 그리고
    선택된 메모리 셀들의 프로그램 동작을 제어하도록 구성되는 제어 로직 회로를 포함하되,
    상기 프로그램 동작은 각기 다른 레벨들을 갖는 적어도 두 개의 전압 증가분들을 기반으로 복수의 프로그램 루프들에 의해 수행되고,
    상기 복수의 프로그램 루프들 각각은 프로그램 펄스 동작을 포함하고,
    상기 복수의 프로그램 루프들 중 하나 이상의 프로그램 루프들은 프로그램 검증 동작을 포함하고,
    상기 제어 로직 회로는 하나 이상의 프로그램 펄스 동작의 전압 증가분에 따라 상기 복수의 프로그램 루프들 중 적어도 하나의 프로그램 루프의 프로그램 검증 동작을 선택적으로 생략하도록 상기 프로그램 동작을 제어하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제어 로직 회로는 상기 전압 증가분이 소정의 기준 전압보다 크거나 같은 경우, 상기 프로그램 검증이 생략되도록 제어하는 플래시 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제어 로직 회로는 상기 전압 증가분이 소정의 기준 전압보다 작은 경우, 상기 프로그램 검증이 수행되도록 제어하는 플래시 메모리 장치.
  7. 제 4 항에 있어서,
    상기 프로그램 검증 동작은 상기 복수의 프로그램 루프들 중 적어도 일부에서 선택적으로 생략되는 플래시 메모리 장치.
  8. 플래시 메모리 장치; 그리고
    상기 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며,
    상기 플래시 메모리 장치는,
    셀 당 복수의 데이터 비트들이 프로그램되는 메모리 셀들의 어레이; 그리고
    선택된 메모리 셀들의 프로그램 동작을 제어하도록 구성되는 제어 로직 회로를 포함하되,
    상기 프로그램 동작은 각기 다른 레벨들을 갖는 적어도 두 개의 전압 증가분들을 기반으로 복수의 프로그램 루프들에 의해 수행되고,
    상기 복수의 프로그램 루프들 각각은 프로그램 펄스 동작을 포함하고,
    상기 복수의 프로그램 루프들 중 하나 이상의 프로그램 루프들은 프로그램 검증 동작을 포함하고,
    상기 제어 로직 회로는 하나 이상의 프로그램 펄스 동작의 전압 증가분에 따라 상기 복수의 프로그램 루프들 중 적어도 하나의 프로그램 루프의 프로그램 검증 동작을 선택적으로 생략하도록 상기 프로그램 동작을 제어하는 메모리 시스템.
  9. 호스트;
    플래시 메모리 장치; 그리고
    상기 호스트의 요청에 따라 상기 플래시 메모리 장치를 제어하는 메모리 컨트롤러를 포함하며,
    상기 플래시 메모리 장치는,
    셀 당 복수의 데이터 비트들이 프로그램되는 메모리 셀들의 어레이; 그리고
    선택된 메모리 셀들의 프로그램 동작을 제어하도록 구성되는 제어 로직 회로를 포함하되,
    상기 프로그램 동작은 각기 다른 레벨들을 갖는 적어도 두 개의 전압 증가분들을 기반으로 복수의 프로그램 루프들에 의해 수행되고,
    상기 복수의 프로그램 루프들 각각은 프로그램 펄스 동작을 포함하고,
    상기 복수의 프로그램 루프들 중 하나 이상의 프로그램 루프들은 프로그램 검증 동작을 포함하고,
    상기 제어 로직 회로는 하나 이상의 프로그램 펄스 동작의 전압 증가분에 따라 상기 복수의 프로그램 루프들 중 적어도 하나의 프로그램 루프의 프로그램 검증 동작을 선택적으로 생략하도록 상기 프로그램 동작을 제어하는 컴퓨팅 시스템.
  10. 삭제
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