JP4638544B2 - 不揮発性メモリにおける改善されたプログラムベリファイ操作のための方法および装置 - Google Patents
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Description
メモリ素子は、通常、カードに搭載され得る1つ以上のメモリチップを含む。各メモリチップは、デコーダおよび消去回路、書き込み回路および読み出し回路のような周辺回路により支援されるメモリセルのアレイを含む。精巧なメモリ素子は、インテリジェントで高レベルのメモリ操作およびインターフェイス操作を実行するコントローラをも伴う。多くの商業的に成功した不揮発性個体メモリ素子が今日使用されている。これらのメモリ素子はいろいろなタイプのメモリセルを採用することができ、その各々のタイプが1つ以上の電荷蓄積素子を有する。
メモリ素子は、通常、行および列を成すように配列されてワード線およびビット線によりアドレス指定できるメモリセルの2次元アレイから構成される。このアレイは、NORタイプまたはNANDタイプのアーキテクチャに従って形成され得る。
図2は、メモリセルのNORアレイの例を示す。NORタイプのアーキテクチャを有するメモリ素子は、図1Bまたは図1Cに示されているタイプのセルで実現されている。メモリセルの各行は、そのソースおよびドレインによりデイジーチェーン式に接続される。この設計は、時には仮想接地設計と称される。各メモリセル10は、ソース14と、ドレイン16と、コントロールゲート30と、選択ゲート40とを有する。1つの行内のセルの選択ゲートはワード線42に接続される。1つの列内のセルのソースおよびドレインは、選択されたビット線34および36にそれぞれ接続される。メモリセルのコントロールゲートと選択ゲートとが独立して制御される実施形態では、1つのステアリング線36も1つの列内のセルのコントロールゲート同士を接続する。
図3は、図1Dに示されているもののようなメモリセルのNANDアレイの例を示す。NANDチェーンの各列に沿って、ビット線が各NANDチェーンのドレイン端子56に結合されている。NANDチェーンの各行に沿って、ソース線がその全てのソース端子54を接続することができる。また、1つの行に沿うNANDチェーンのコントロールゲートが一連の対応するワード線に接続されている。NANDチェーンの1つの行全体が、選択トランジスタの対(図1Dを参照)を、接続されているワード線を介してそのコントロールゲートに加わる適切な電圧でオンに転換することによって、アドレス指定され得る。NANDチェーンの中の1つのメモリセルを代表するメモリトランジスタが読み出されるとき、そのチェーンを通って流れる電流がその読み出されているセルに蓄積されている電荷のレベルに本質的に依存するように、そのチェーンの中の残りのメモリトランジスタはそれに関連付けられているワード線を介してしっかりオンに転換される。NANDアーキテクチャアレイおよびメモリシステムの一部としてのその動作の例が、米国特許第5,570,315号(特許文献9)、第5,774,397号(特許文献16)および第6,046,935号(特許文献11)において見出される。
NANDメモリをプログラムする場合、選択されたメモリセルのページに接続するワード線にプログラミング電圧パルスが印加される。そのページの中で、プログラムされるべきメモリセルのビット線電圧は0Vにセットされ、プログラムされるべきでない他のメモリセルのビット線電圧はプログラミングを禁止するためにシステム供給電圧Vddにセットされる。ビット線をVddにセットすると、実際上、NANDチェーンのドレイン側の選択トランジスタがオフに転換され、チャネルが浮遊されるという結果がもたらされる。プログラミング中、浮遊されたチャネルの電圧は高いワード線電圧によって昇圧される。これは、実際上、チャネルと電荷蓄積ユニットとの間の電位差を減少させ、これによりプログラミングを行うチャネルから電荷蓄積ユニットへの電子の引っ張り作用を抑制する。
電荷蓄積メモリ素子のプログラミングは、より多くの電荷をその電荷蓄積素子に付け加えるという結果をもたらし得るにすぎない。従って、プログラミング操作の前に、電荷蓄積素子内に存在する電荷が除去(あるいは消去)されなければならない。メモリセルの1つ以上のブロックを消去するために消去回路(図示せず)が設けられる。EEPROMのような不揮発性メモリは、セルのアレイ全体、あるいはアレイに属するセルのかなりのグループが一緒に電気的に(すなわち、一瞬のうちに(in a flash))消去されるとき、「フラッシュ」EEPROMと称される。消去後、そのセルのグループは再プログラムされ得る。一緒に消去可能なセルのグループは、1つ以上のアドレス指定可能な消去ユニットから成り得る。消去ユニットまたはブロックは通常1ページ以上のデータを記憶し、ページはプログラミングおよび読み出しの単位であるが、1操作で2ページ以上がプログラムされるかあるいは読み出され得る。各ページは通常1セクタ以上のデータを記憶し、セクタのサイズはホストシステムにより定められる。一例は、磁気ディスクドライブに対して確立された標準規格に従う512バイトのユーザデータと、そのユーザデータおよび/またはそれが格納されているブロックに関する数バイトのオーバーヘッド情報とから成るセクタである。
普通の2状態EEPROMセルでは、伝導ウィンドウを2つの領域に分割するために少なくとも1つの電流ブレークポイントレベルが確立される。所定の固定された電圧を印加することによってセルが読み出されるとき、そのソース/ドレイン電流は、ブレークポイントレベル(あるいは基準電流IREF )との比較によって1つのメモリ状態に分解される。読み出された電流がブレークポイントレベルのものより大きければ、そのセルは1つの論理状態(例えば、「ゼロ」状態)にあると判定される。一方、電流がブレークポイントレベルのものより少なければ、そのセルは他方の論理状態(例えば、「1」状態)にあると判定される。従って、このよう2状態セルは1ビットのデジタル情報を記憶する。ブレークポイントレベル電流を生成するために、外部からプログラム可能であり得る基準電流源がメモリシステムの一部としてしばしば設けられる。
読み出しおよびプログラミングの性能を改善するために、アレイ内の複数の電荷蓄積素子またはメモリトランジスタが並行して読み出されるかまたはプログラムされる。従って、メモリ素子の1つの論理「ページ」が一緒に読み出されるかまたはプログラムされる。現存するメモリアーキテクチャでは、1つの行は通常数個のインターリーブされたページを含む。1ページのメモリ素子の全てが一緒に読み出されるかまたはプログラムされる。列デコーダは、インターリーブされたページの各々を対応する数の読み出し/書き込みモジュールに選択的に接続する。例えば、1つの実施例では、メモリアレイは532バイト(512バイトと、20バイトのオーバーヘッド)のページサイズを持つように設計される。各列が1つのドレインビット線を含み、行あたりに2つのインターリーブされたページがあるならば、8,512列があり、各ページが4,256列と関連付けられることになる。全ての偶数ビット線または奇数ビット線を並行して読み出しまたは書き込むために接続可能な4,256個のセンスモジュールがある。このようにして、並列の、1ページの4,256ビット(すなわち、532バイト)のデータが、メモリ素子のページから読み出されるかまたはそれにプログラムされる。読み出し/書き込み回路170を形成する読み出し/書き込みモジュールは、種々のアーキテクチャに配列され得る。
図7A〜7E、図8A〜8E、図9A〜9Eは、それぞれ4状態メモリのためのマルチビット符号化の3つの例を示す。4状態メモリセルでは、4つの状態が2ビットで表され得る。1つの現存する技術は、そのようなメモリをプログラムするために2パスプログラミングを使用する。第1のビット(下側ページビット)は第1のパスによりプログラムされる。その後、所望の第2のビット(上側ページビット)を表すために第2のパスで同じセルがプログラムされる。第2のパスにおいて第1のビットの値を変化させないために、第2のビットのメモリ状態表示は第1のビットの値に依存させられる。
不揮発性メモリの性能における1つの重要な態様はプログラミング速度である。このセクションは、多状態不揮発性メモリのプログラミング性能を改善する方法を論じる。特に、1つの改善されたプログラミング操作が時間節約プログラムベリファイで実現される。
1つの好ましいプログラミング操作は「クイックパス書き込み(Quick Pass Write)」(あるいは「QPW」)と称され、その全体が本願明細書において参照により援用されている、米国特許第6,643,188号(特許文献24)に開示されている。
最新のクイックパス書き込み(QPW)ベリファイ方式は、2つの別々の独特のVLベリファイおよびVHベリファイを組み合わせて1つのベリファイシーケンスとする。この方式ではWLは放電し再充電することなく同じベリファイシーケンスの中でVLからVHへ変化し、これにより、図12および図13に関して説明した2パスプログラミング方式と比べて時間を節約する。しかし、図15から分かるように、各ベリファイサイクルが常にVLサブサイクルとVHサブサイクルとを含む。
ステップ710:並行してプログラムされるべきメモリセルのグループを選択する。
プログラムサイクル
ステップ712:そのグループに共通のワード線に適切なプログラミングパルスを加える。
第1のしきい値に関しての第1のベリファイサブサイクル
ステップ720:そのワード線を第2のしきい値電圧より所定のマージン下の第1のしきい値電圧にプリチャージし、そのとき、プログラムされたセルは第2のしきい値電圧に関してベリファイされる。
ステップ722:そのグループに関連付けられているビット線を感知に適する電圧にプリチャージする。
ステップ724:そのグループのメモリセルを並行して感知する。
ステップ726:いずれかのセルが第1のしきい値電圧に関して首尾よくベリファイされたならば(すなわち、いずれか「1ビット通過」についてのチェック)、ステップ730の第2のベリファイサブサイクルに進み、そうでなければ第2のサブサイクルを省いてステップ712の次のプログラミングパルスに進む。
第2のしきい値に関しての第2のベリファイサブサイクル
ステップ730:プログラミングを低速化するために、ベリファイされたセルのビット線電圧を変更する。
ステップ740:ワード線を、それに関して感知が実行されるところの第2のしきい値電圧にプリチャージする。
ステップ742:そのグループのメモリセルを並行して感知する。
ステップ744:いずれかのセルが第2のしきい値電圧に関して首尾よくベリファイされたならば、ステップ750に進み、そうでなければステップ712の次のプログラミングパルスに進む。
ステップ750:そのグループ中の、第2のしきい値に関してベリファイされる必要のあるセルの全てが首尾よくベリファイされたならば、ステップ760に進み、そうでなければステップ752に進む。
ステップ752:ちょうどベリファイされたばかりのセルがプログラムされるのを妨げ、ステップ712の次のプログラミングパルスに進む。
ステップ760:第2のしきい値電圧に関してのベリファイについて、プログラミングは終了した。
フェーズ1:選択されたワード線WLをVLにプリチャージする。
フェーズ2:ビット線BLを感知に適する電圧にプリチャージする。
フェーズ3:感知し、STBをストローブする(VLストローブ)。
フェーズ4:ワード線WLの電圧をVLからVHに変化させ、ビット線電圧が回復した後、いずれか1つのビットがVLでベリファイしたか否かを判定するためにOBP(1ビット通過)を実行する。
フェーズ1〜4:図17に示されている短縮サイクルのものと同じである。
フェーズ5:感知されたVLデータをデータラッチに転送する(VL走査)。フェーズ4で始まったWL充電は割合に長い時間を必要とするので、時間を節約するために同じベリファイシーケンスにおいていずれかのビットがVLを通過することをOBPが検出した直後にVL走査を実行することが望ましい。
フェーズ6:感知し、ストローブする(第1のVHストローブ)。好ましい実施形態では、これは大電流状態を、それらがサブシーケンス感知を妨げないようにオフに転換され得るように、検出するための予備的急速感知である。
フェーズ7:ビット線BLが適切な電圧に戻ることを許容する。
フェーズ8:感知し、ストローブする(第2のVHストローブ)。
フェーズ9:ワード線WLを放電させる。
フェーズ10:感知されたVHデータをデータラッチに転送する(VH走査)。
フェーズ1:選択されたワード線WLをVLにプリチャージする。
フェーズ2:ビット線BLを感知に適する電圧にプリチャージする。
フェーズ3:感知し、STBをストローブする(VLストローブ)。
フェーズ4:ワード線WLの電圧をVLからVHに変更し、感知されたVLデータをデータラッチに転送する(VL走査)。
フェーズ5:感知し、ストローブする(第1のVHストローブ)。好ましい実施形態では、これはVHレベルより実質的に低い大電流状態を、それらがサブシーケンス感知を妨げないようにオフに転換され得るように、検出するための予備的急速感知である。
フェーズ6:ビット線BLが適切な電圧に戻ることを許容する。
フェーズ7:感知し、感知されたVHデータのためにストローブする(第2のVHストローブ)。
フェーズ8:ワード線WLを放電させる。
フェーズ9:感知されたVHデータをデータラッチに転送する(VH走査)。
SQPWについての前の説明は、所与のしきい値レベルに関してのプログラムベリファイに関連している。それに関してのベリファイが行われるところのしきい値レベルが2つ以上あっても、同じ原理が本質的に当てはまる。これは、3つのしきい値レベルVA、VBおよびVCにより画定される2ビットあるいは4状態のメモリのようなマルチレベルメモリをプログラムするときに起こり得ることである。例えば、図9Cに示されているLMニューコードを用いる上側ページのプログラミングは、3つのしきい値レベルの全てに関してのプログラムベリファイを必要とする。
Claims (28)
- 境界しきい値電圧に関して1グループのメモリセルを並行してプログラムする方法であって、
(a)前記グループのメモリセルにプログラミングパルスを加えるステップと、
(b)前記グループのメモリセルを、前記境界しきい値電圧のものから所定のマージン下の第1の基準しきい値電圧に関してベリファイするステップと、
(c)前記メモリセルのうちの1つが前記第1の基準しきい値電圧に関してベリファイされるまで(a)から(b)までを反復するステップと、
(d)前記第1の基準しきい値電圧でベリファイされたメモリセルのためのプログラミングセットアップを、このメモリセルのためのその後のプログラミングを低速化するためにビット線の電圧を高めることによって変更するステップと、
(e)前記グループのメモリセルにプログラミングパルスを加えるステップと、
(f)前記グループのメモリセルを、前記境界しきい値電圧のものから所定のマージン下の前記第1の基準しきい値電圧に関してベリファイするステップと、
(g)前記第1の基準しきい値電圧でベリファイされたメモリセルのための前記プログラミングセットアップを、このメモリセルのためのその後のプログラミングを低速化するためにビット線の電圧を高めることによって変更するステップと、
(h)前記グループのメモリセルを前記境界しきい値電圧に関してベリファイするステップと、
(i)前記境界しきい値電圧に関してベリファイされたメモリセルがさらにプログラムされるのを妨げるステップと、
(j)前記グループ中の全てのメモリセルが前記境界しきい値電圧に関してプログラムベリファイされるまで(e)から(i)までを反復するステップと、
を含む方法。 - 請求項1記載の方法において、
関連するビット線により前記グループのメモリセルにアクセスするステップと、
供給電圧を提供するステップと、をさらに含み、
前記メモリセルがさらにプログラムされるのを妨げるステップは、妨げられないメモリセルのビット線が実質的にゼロ電圧である間に前記メモリセルと関連する前記ビット線を実質的に前記供給電圧に高めるステップを含む方法。 - 請求項1記載の方法において、
前記プログラミングパルスは、全てのパルスで単調に増大する方法。 - 請求項1記載の方法において、
前記グループのメモリセルは、フラッシュEEPROMの一部分である方法。 - 請求項1記載の方法において、
前記グループのメモリセルは、メモリカードにおいて具体化される方法。 - 境界しきい値電圧に関して1グループのメモリセルを並行してプログラムする方法であって、
交互にプログラミングパルスを加え、前記グループのメモリセルについてのプログラムされた結果を並行してベリファイするステップを含み、
前記ベリファイするステップは、
前記境界しきい値電圧のものから所定のマージン下の第1の基準しきい値電圧に関しての第1のベリファイと、
前記第1の基準しきい値電圧に関してベリファイされた前記メモリセルのプログラミングを低速化するステップと、
前記境界しきい値電圧に関しての第2のベリファイと、
前記境界しきい値電圧に関してベリファイされた前記メモリセルがさらにプログラムされるのを妨げるステップと、をさらに含み、
前記グループのメモリセルのうちの少なくとも1つが前記第1の基準しきい値電圧に関してベリファイされるまで前記第2のベリファイは省かれる方法。 - 請求項6記載の方法において、
関連するビット線により前記グループのメモリセルにアクセスするステップをさらに含み、
プログラミングセットアップを変更するステップは、前記第1の基準しきい値電圧でベリファイされた前記メモリセルの前記プログラミングを低速化するためにビット線の電圧を高めるステップを含む方法。 - 請求項6記載の方法において、
関連するビット線により前記グループのメモリセルにアクセスするステップと、
供給電圧を提供するステップと、をさらに含み、
前記メモリセルがさらにプログラムされるのを妨げるステップは、妨げられないメモリセルのビット線が実質的にゼロ電圧である間に前記メモリセルと関連する前記ビット線を実質的に前記供給電圧に高めるステップを含む方法。 - 請求項6記載の方法において、
前記プログラミングパルスは、全てのパルスで単調に増大する方法。 - 請求項6記載の方法において、
前記グループのメモリセルは、フラッシュEEPROMの一部分である方法。 - 請求項6記載の方法において、
前記グループのメモリセルは、メモリカードにおいて具体化される方法。 - 請求項6〜11のいずれか記載の方法において、
個々のメモリセルは各々2つの状態のうちの一方にプログラム可能であり、前記境界しきい値電圧は前記2つの状態を区別するためのものである方法。 - 請求項6〜11のいずれか記載の方法において、
個々のメモリセルは各々3つ以上の状態のうちの1つにプログラム可能であり、前記境界しきい値電圧は前記3つ以上の状態を区別するための複数の境界しきい値電圧のうちの1つである方法。 - 請求項6〜11のいずれか記載の方法において、
個々のメモリセルは各々3つ以上の状態のうちの1つにプログラム可能であり、前記境界しきい値電圧は前記3つ以上の状態を区別するための複数の境界しきい値電圧のうちの1つであり、前記複数の境界しきい値電圧の各々に関して前記ステップの全てを反復するステップをさらに含む方法。 - 不揮発性メモリであって、
境界しきい値電圧に関してプログラムされるべきメモリセルアレイと、
グループのメモリセルにプログラミングパルスを加えるためのプログラミング回路と、
前記境界しきい値電圧のものから所定のマージン下の第1の基準しきい値電圧に関して前記グループのメモリセルをベリファイする第1の構成を有する感知回路と、
メモリコントローラであって、
前記メモリセルのうちの1つが前記第1の基準しきい値電圧に関してベリファイされるまで前記プログラミング回路と前記第1の構成を有する前記感知回路とを前記メモリコントローラが交互に制御するメモリコントローラと、
前記第1の基準しきい値電圧に関してベリファイされたメモリセルのその後のプログラミングを低速化するためのプログラミング遅延回路と、
前記境界しきい値電圧に関してベリファイされたメモリセルがそれ以上プログラムされることを妨げるためのプログラミング禁止回路と、を含み、
前記グループ中の全てのメモリセルが前記境界しきい値電圧に関してプログラムベリファイされるまで、前記プログラミング回路の操作と、前記境界しきい値電圧に関してのベリファイが次に行われる、前記第1の基準しきい値電圧に関して前記グループのメモリセルをベリファイする前記感知回路の操作とを前記メモリコントローラが交互に制御する不揮発性メモリ。 - 請求項15記載の不揮発性メモリにおいて、
関連するビット線により前記グループのメモリセルにアクセスすることをさらに含み、
プログラミングセットアップを変更することは、前記第1の基準しきい値電圧にベリファイされた前記メモリセルの前記プログラミングを低速化するためにビット線の電圧を高めることを含む不揮発性メモリ。 - 請求項15記載の不揮発性メモリにおいて、
関連するビット線により前記グループのメモリセルにアクセスすることをさらに含み、
前記プログラミング禁止回路は、妨げられないメモリセルのビット線が実質的にゼロ電圧である間に、妨げられるべき前記メモリセルと関連する前記ビット線を実質的に供給電圧に高めることを含む不揮発性メモリ。 - 請求項15記載の不揮発性メモリにおいて、
前記プログラミングパルスは、全てのパルスで単調に増大する不揮発性メモリ。 - 請求項15記載の不揮発性メモリにおいて、
前記グループのメモリセルは、フラッシュEEPROMの一部分である不揮発性メモリ。 - 請求項15記載の不揮発性メモリにおいて、
前記グループのメモリセルは、メモリカードにおいて具体化される不揮発性メモリ。 - 境界しきい値電圧に関してプログラムされるべきメモリセルアレイと、
グループのメモリセルにプログラミングパルスを加えるためのプログラミング回路と、
前記境界しきい値電圧のものから所定のマージン下の第1の基準しきい値電圧に関して前記グループのメモリセルをベリファイする第1の構成を有する感知回路と、
交互にプログラミングパルスを加え、前記グループのメモリセルについてのプログラムされた結果を並行してベリファイするメモリコントローラと、を含む不揮発性メモリであって、
前記ベリファイすることは、
前記境界しきい値電圧のものから所定のマージン下の第1の基準しきい値電圧に関しての第1のベリファイと、
前記第1の基準しきい値電圧に関してベリファイされた前記メモリセルのプログラミングを低速化するステップと、
前記境界しきい値電圧に関しての第2のベリファイと、
前記境界しきい値電圧に関してベリファイされた前記メモリセルがさらにプログラムされるのを妨げることと、をさらに含み、
前記グループのメモリセルのうちの少なくとも1つが前記第1の基準しきい値電圧に関してベリファイされるまで前記第2のベリファイは省かれる不揮発性メモリ。 - 請求項21記載の不揮発性メモリにおいて、
前記グループのメモリセルにアクセスするための1組の関連するビット線と、
前記メモリセルのその後のプログラミングを低速化するために、前記第1の基準しきい値電圧に関してベリファイされた前記メモリセルのビット線の電圧を高めるための供給電圧と、
をさらに含む不揮発性メモリ。 - 請求項21記載の不揮発性メモリにおいて、
前記グループのメモリセルにアクセスするための1組の関連するビット線とをさらに含み、
プログラミング禁止回路は、妨げられないメモリセルのビット線が実質的にゼロ電圧である間に、妨げられるべき前記メモリセルと関連する前記ビット線を実質的に供給電圧に高めることを含む不揮発性メモリ。 - 請求項21記載の不揮発性メモリにおいて、
前記プログラミングパルスは、全てのパルスで単調に増大する不揮発性メモリ。 - 請求項21記載の不揮発性メモリにおいて、
前記グループのメモリセルは、フラッシュEEPROMの一部分である不揮発性メモリ。 - 請求項21記載の不揮発性メモリにおいて、
前記グループのメモリセルは、メモリカードにおいて具体化される不揮発性メモリ。 - 請求項21記載の不揮発性メモリにおいて、
前記グループのメモリセルは、NAND構造で組織されたメモリアレイからのものである不揮発性メモリ。 - 請求項21記載の不揮発性メモリにおいて、
個々のメモリセルは、各々2つ以上のデータビットを格納する不揮発性メモリ。
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