TWI514394B - Semiconductor memory device and its control method - Google Patents
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- TWI514394B TWI514394B TW102130674A TW102130674A TWI514394B TW I514394 B TWI514394 B TW I514394B TW 102130674 A TW102130674 A TW 102130674A TW 102130674 A TW102130674 A TW 102130674A TW I514394 B TWI514394 B TW I514394B
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Description
本實施形態係關於一種半導體記憶裝置及其控制方法。
NAND(Not-AND：與非)快閃記憶體等之半導體記憶裝置係廣為人知。
本發明係提供一種可使核心動作之效率提高之半導體記憶裝置及其控制方法。
根據一實施形態，半導體記憶裝置具備：複數個記憶格；複數條字元線，其等電性連接於上述複數個記憶格之控制閘極；及複數條位元線，其等電性連接於上述複數個記憶格。再者，上述裝置具備：資料快取記憶區，其電性連接於上述位元線；及控制器，其控制對上述記憶格之寫入動作。再者，上述裝置於上述寫入動作中使用上述資料快取記憶區之快取動作之情形時，以第1時間之週期重複程式動作與驗證動作，於上述寫入動作中不使用上述資料快取記憶區之快取動作之情形時，以較上述第1時間更短之第2時間之週期重複上述程式動作與上述驗證動作。
1‧‧‧記憶格陣列
1a‧‧‧NAND格單元
2‧‧‧感測放大器
2a‧‧‧感測放大器
2b‧‧‧感測閂鎖
2c‧‧‧開關電晶體
3‧‧‧資料快取記憶區
3a‧‧‧資料快取記憶區
4‧‧‧列解碼器
5‧‧‧輸出入緩衝器
6‧‧‧控制器
7‧‧‧電壓產生電路
7a‧‧‧升壓電路
7b‧‧‧脈衝產生電路
8‧‧‧ROM熔斷器
9‧‧‧資料記憶電路
10‧‧‧電流供給部
10h‧‧‧指令資料
11‧‧‧第1恆定電流源
12‧‧‧第2恆定電流源
13‧‧‧第1MOS電晶體
14‧‧‧第2MOS電晶體
15‧‧‧比較器
15h‧‧‧指令資料
21‧‧‧第3MOS電晶體
ADD‧‧‧位址資料
ALE‧‧‧位址閂鎖啟動信號
BL(BL0~BLj)‧‧‧位元線
BLK(BLK0~BLKn)‧‧‧區塊
BLPRE‧‧‧信號
BUSY‧‧‧信號
CACHE‧‧‧信號
CELSRC‧‧‧源極線
CLE‧‧‧指令閂鎖啟動信號
CMD‧‧‧指令資料
CPWELL‧‧‧格井
DATA‧‧‧寫入資料
I‧‧‧電流
I/O‧‧‧輸入/輸出
I1
‧‧‧第1電流
I2
‧‧‧第2電流
I3
‧‧‧第3電流
IC
‧‧‧核心動作電流
IC
’‧‧‧核心動作電流
Ipeak
‧‧‧限制值
IS
‧‧‧串列動作電流
MC(MC0~MC31)‧‧‧記憶格
NOCACHE‧‧‧信號
REn‧‧‧讀取啟動信號
S1‧‧‧選擇電晶體
S2‧‧‧選擇電晶體
SG1‧‧‧選擇閘極線
SG2‧‧‧選擇閘極線
t1
‧‧‧1週期期間
T1
‧‧‧執行期間
t2
‧‧‧1週期期間
T2
‧‧‧執行期間
VB
‧‧‧電壓
VB1
‧‧‧第1電壓
VB2
‧‧‧第2電壓
VDDSA‧‧‧電源電壓
VHSA‧‧‧電壓
VPGM
‧‧‧寫入電壓
VR
‧‧‧確認電壓
VSS‧‧‧接地電壓
VW
‧‧‧電壓
WEn‧‧‧寫入啟動信號
WL(WL0~WL31)‧‧‧字元線
圖1係顯示第1實施形態之半導體記憶裝置之構造之電路圖。
圖2(a)、(b)係用以對第1實施形態之半導體記憶裝置之核心動作與串列動作進行說明之圖。
圖3(a)、(b)係用以說明比較例之半導體記憶裝置之動作之波形圖。
圖4(a)、(b)係用以說明第1實施形態之半導體記憶裝置之動作之波形圖。
圖5(a)、(b)係用以詳細說明第1實施形態之半導體記憶裝置之動作之波形圖。
圖6係顯示第2實施形態之半導體記憶裝置之構造之電路圖。
以下，參照圖式說明本發明之實施形態。
在該說明時，於所有圖中，共通之部分係附註共通之參照符號。但，圖式係示意性者，應注意各層之厚度與平面尺寸之關係、或某一層之厚度與另一層之厚度之比例等與現實者不同。因此，具體之厚度或尺寸係應參照以下說明進行判斷。此外，於不同之圖式間，當然亦包含彼此之尺寸之關係或比例與現實不同之部分。
圖1係顯示第1實施形態之半導體記憶裝置之構造之電路圖。圖1之半導體記憶裝置係NAND快閃記憶體。
圖1之半導體記憶裝置具備：記憶格陣列1、感測放大器2、資料快取記憶區3、列解碼器4、輸出入緩衝器5、控制器6、電壓產生電路7、ROM(Read Only Memory：唯讀記憶體)熔斷器8、資料記憶電路9、及電流供給部10。
又，電流供給部10具備：第1恆定電流源11、第2恆定電流源12、作為第1開關部之例之第1MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體13、作為第2開關部之例之第2MOS電晶體14、及比較器15。
記憶格陣列1具備配置成矩陣狀之複數個NAND格單元1a。各NAND格單元1a具備：複數個記憶格MC(MC0~MC31)，其等相互串聯
連接；及選擇電晶體S1、S2，其等連接於該等記憶格MC之兩端。
該等記憶格MC之控制閘極電性連接於分別不同之字元線WL(WL0~WL31)，選擇電晶體S1、S2之閘極電極分別電性連接於與字元線WL並排之選擇閘極線SG1、SG2。共用1條字元線WL之複數個記憶格MC之集合構成1頁面或複數之頁面。又，共用相同字元線WL及選擇閘極線SG1、SG2之複數個NAND格單元1a之集合構成成為資料抹除之單位之區塊BLK。
於各NAND格單元1a中，選擇電晶體S1之源極電性連接於共通之源極線CELSRC，選擇電晶體S2之汲極電性連接於對應之位元線BL(BL0~BLj)。
記憶格陣列1於位元線BL之延伸方向上具備複數個區塊BLK(BLK0~BLKn)。包含該等區塊BLK之記憶格陣列1形成於半導體基板之1個格井(CPWELL)內。各區塊BLK具有複數個NAND格單元1a。
感測放大器2具備：複數個感測放大器2a，其等電性連接於對應之位元線BL；複數個感測閂鎖2b，其等電性連接於對應之感測放大器2a；及開關電晶體2c，其電性連接於各感測放大器2a，且根據來自控制器6之BLPRE信號動作。感測放大器2構成用以感測讀取資料且保持寫入資料之頁面緩衝器。
資料快取記憶區3具備電性連接於對應之感測閂鎖2b之複數個資料快取記憶區3a。該等資料快取記憶區3a經由輸出入緩衝器5而連接於資料輸出入端子。資料快取記憶區3可暫時保持讀取資料或寫入資料。
列解碼器4電性連接於字元線WL及選擇閘極線SG1、SG2。列解碼器4選擇驅動任一區塊BLK之字元線WL及選擇閘極線SG1、SG2。
輸出入緩衝器5除進行資料快取記憶區3與資料輸出入端子之間之資料授受外，還接收指令資料或位址資料。
控制器6構成控制對記憶格陣列1之順序(例如，寫入動作、讀取動
作、抹除動作等)之控制部。控制器6例如接收寫入啟動信號WEn、讀取啟動信號REn、位址閂鎖啟動信號ALE、指令閂鎖啟動信號CLE等之外部控制信號，而進行記憶體動作之整體控制。
具體而言，控制器6具有未圖示之指令介面或位址保持/傳送電路，且判定供給之資料是寫入資料還是位址資料。根據該判定結果，寫入資料係傳送至感測放大器2，位址資料係傳送至列解碼器4或感測放大器2。控制器6基於外部控制信號，而進行讀取、寫入、抹除之順序控制、或讀取電壓、寫入電壓、抹除電壓等之施加電壓之控制。控制器6控制感測放大器2、資料快取記憶區3、列解碼器4、輸出入緩衝器5、電壓控制電路7，而進行順序之控制。
電壓產生電路7具備複數個(此處為8個)升壓電路7a與脈衝產生電路7b。升壓電路7a可由電荷泵電路構成。電壓產生電路7根據來自控制器6之控制信號，切換驅動之升壓電路7a之個數。升壓電路7a控制脈衝產生電路7b，而調整寫入動作或抹除動作用之脈衝電壓之脈衝寬度或脈衝高度。
ROM熔斷器8設置於記憶格陣列1之ROM熔斷器區域。保持於ROM熔斷器區域之資料例如於NAND快閃記憶體之出貨時被寫入，且出貨後未被抹除。作為如此之資料之例，可例舉關於寫入動作或抹除動作用之脈衝電壓之脈衝寬度或脈衝高度(電壓設定資料)、或者帶狀區塊或帶狀行之資訊等。於電源接通後，控制器6根據該電壓設定資料等，控制驅動之升壓電路7a之個數。於本實施形態中，ROM熔斷器8雖設置於記憶格陣列1之ROM熔斷器區域，但並未限定於如此之構成，例如亦可於記憶格陣列1之外部設置暫存器。
資料記憶電路9係用以預先保存記憶體控制用之各種資料之可重寫之非揮發性記憶電路。
第1、第2恆定電流源11、12分別產生第1、第2電流I1
、I2
。又，第
1、第2MOS電晶體13、14分別根據來自控制器6之CACHE信號、NOCACHE信號，而切換使第1、第2電流I1
、I2
通過或切斷第1、第2電流I1
、I2
。CACHE信號、NOCACHE信號分別為第1、第2控制信號之例。又，比較器15比較用以將第1、第2電流I1
、I2
供給至感測放大器2之配線之電壓VHSA與電源電壓VDDSA，且將電壓VHSA與電源電壓VDDSA之比較結果(VHSA檢測信號)輸出至控制器6。
關於第1、第2恆定電流源11、12、第1、第2MOS電晶體13、14、比較器15之細節將予以後述。
(1)第1實施形態之半導體記憶裝置之動作
圖2係用以對第1實施形態之半導體記憶裝置之核心動作與串列動作進行說明之圖。
本實施形態之半導體記憶裝置具備資料快取記憶區3，於針對記憶格陣列1之核心動作之背景，可進行資料快取記憶區3與資料輸出入端子之間之資料傳送。由於該資料傳送利用該等之間之串列匯流排進行，故稱為串列動作。又，本實施形態之半導體記憶裝置可根據來自控制器6之指令等，而選擇是否使用資料快取記憶區3之快取動作。
作為串列動作之例，可例舉在對記憶格陣列1之記憶格MC寫入資料時，將資料自資料輸出入端子傳送至資料快取記憶區3之處理。又，作為核心動作之例，可例舉在對記憶格陣列1之記憶格MC寫入資料時，將非寫入對象之記憶格MC用之位元線BL進行充電之處理。以下，以該等例為題材說明本實施形態之串列動作及核心動作。
圖2(a)顯示使用快取動作之情形之半導體記憶裝置之動作。
於圖2(a)中，將資料自資料輸出入端子傳送至資料快取記憶區3a之串列動作1結束，且若資料自資料快取記憶區3a傳送至感測閂鎖2b，則資料快取記憶區3a與感測閂鎖2b斷開。其結果，資料快取記憶區3a空閒，而可自由使用資料快取記憶區3a。因此，於感測閂鎖2b與記憶
格陣列1之間之核心動作1之背景，可進行下一串列動作2。如此，於使用快取動作之情形時，並行執行串列動作與核心動作。
圖2(b)顯示不使用快取動作之情形之半導體記憶裝置之動作。
於圖2(b)中，若串列動作1結束，則開始核心動作1。再者，若核心動作1結束，則開始下一串列動作2。如此，於不使用快取動作之情形時，交替進行串列動作與核心動作。
另，圖2(b)之各核心動作之執行期間設定為較圖2(a)之各核心動作之執行期間更短。關於該理由將予以後述。
(2)第1實施形態與比較例之比較
接著，參照圖3與圖4，比較第1實施形態之半導體記憶裝置之動作、與比較例之半導體記憶裝置之動作。另，為便於說明，於比較例之說明中，亦與第1實施形態之說明同樣地使用圖1之參照符號。
圖3係用以說明比較例之半導體記憶裝置之動作之波形圖。
圖3(a)顯示使用快取動作之情形之核心動作。
圖3(a)顯示於指示使用快取動作之情形時設定為high之CACHE信號、及於指示不使用快取動作之情形時設定為high之NOCACHE信號。於圖3(a)中，CACHE信號設定為high，NOCACHE信號設定為low。
圖3(a)進而顯示施加於非寫入對象之記憶格MC用之位元線BL之電壓VB
、施加於該記憶格MC用之字元線WL(所選擇之字元線)之電壓VW
、及流入該記憶格MC用之感測放大器2a之電流I。
如圖3(a)所示，於記憶格MC寫入資料之情形，重複對所選擇之字元線WL施加寫入電壓VPGM
之程式動作、與對所選擇之字元線WL施加確認電壓VR
之驗證動作，直至記憶格MC之臨限值電壓變成期望之電壓為止。
又，連接於寫入對象之記憶格MC之位元線BL於驗證動作時例如被施加接地電壓VSS。
另一方面，連接於非寫入對象之記憶格MC之位元線BL係如圖3(a)所示，於程式動作時例如被施加期望之第1電壓VB1
，於驗證動作時例如被施加期望之第2電壓VB2
。如圖3(a)所示，第1電壓VB1
與第2電壓VB2
為不同之電壓。
於程式動作時，對連接於非寫入對象之記憶格MC之位元線BL進行充電，而使該位元線BL之電壓VB
上升至電源電壓VDDSA，其後，將該位元線BL之電壓VB
維持於電源電壓VDDSA。符號T1
表示使用快取動作之情形之程式動作之執行期間。
另，寫入電壓VPGM
之自1次上升至下次上升為止之期間與寫入動作之1週期期間一致。1週期期間相當於程式動作及驗證動作之1循環之期間。
於圖3(a)中，由於使用快取動作，故並行地執行串列動作與核心動作。因此，於核心動作中之感測放大器2a中，流入由快取動作產生之串列動作電流IS
。又，於對位元線BL進行充電時，產生較大之位元線充電電流作為核心動作電流IC
。因此，於核心動作中之感測放大器2a中，於位元線BL之充電中流入較大之電流IS
+IC
。
一般而言，於NAND快閃記憶體等半導體記憶裝置中，規定有動作中之峰值電流之限制值Ipeak
。另一方面，對位元線BL進行充電時之核心動作電流IC
成為產生較大之峰值電流之主要原因之一。因此，若為對位元線BL高速充電等而使核心動作電流IC
增大，則難以將電流I限制於限制值Ipeak
以下。因此，於圖3(a)中，對位元線BL進行充電時之核心動作電流IC
被限制為相對較小之值(具體而言為Ipeak
-IS
)。
圖3(b)顯示不使用快取動作之情形之核心動作。
於圖3(b)中，由於未使用快取動作，故於核心動作中未執行串列動作。因此，於核心動作中之感測放大器2a中，僅流入核心動作電流IC
。因此，電流I與限制值Ipeak
之間存在較大之差，而於對於限制值Ipeak
存在餘裕之狀態下進行核心動作。
符號T2
表示不使用快取動作之情形之程式動作之執行期間。於本比較例中，使用快取動作之情形或不使用之情形，核心動作電流IC
均設定為相同值，但一般而言，位元線BL之充電所需之期間與核心動作電流IC
之大小成比例。
因此，於本比較例中，使用快取動作之情形之程式動作之執行期間T1
、與不使用快取動作之情形之程式動作之執行期間T2
實質上變得相等(即，同程度)(T1
=T2
)。
又，由於驗證動作所需之時間於使用快取動作之情形或不使用之情形均未變化，故於本比較例中，使用快取動作之情形之1週期期間t1
、與不使用快取動作之情形之1週期期間t2
實質上變得相等(即，同程度)(t1
=t2
)。
圖4係用以說明第1實施形態之半導體記憶裝置之動作之波形圖。
圖4(a)顯示使用快取動作之情形之核心動作。
於圖4(a)中，由於使用快取動作，故並行地執行串列動作與核心動作。因此，於核心動作中之感測放大器2a中，流入由快取動作產生之串列動作電流IS
。又，於將位元線BL進行充電時，產生較大之位元線充電電流作為核心動作電流IC
。因此，於核心動作中之感測放大器2a中，於位元線BL之充電中流入較大之電流IS
+IC
。
圖4(b)顯示不使用快取動作之情形之核心動作。
於圖4(b)中，由於未使用快取動作，故於核心動作中不執行串列動作。因此，於核心動作中之感測放大器2a中，僅流入核心動作電流。
惟於本實施形態中，將不使用快取動作之情形之核心動作電流(位元線充電電流)IC
’設定為大於使用快取動作之情形之核心動作電流IC
之值(IC
’>IC
)。具體而言，將IC
’之值設定為IC
+IS
。電流IC
、IC
’分別為第1、第2電流之例。
因此，根據本實施形態，於不使用快取動作之情形時，藉由以較大之核心動作電流IC
’將位元線BL進行充電，可於短期間內將位元線BL進行充電。因此，於本實施形態中，不使用快取動作之情形之程式動作之執行期間T2
與使用快取動作之情形之程式動作之執行期間T1
相比縮短(T2
<T1
)。
又，由於驗證動作所需之時間於使用快取動作之情形或不使用之情形均不變，故於本實施形態中，不使用快取動作之情形之1週期期間t2
與使用快取動作之情形之1週期期間t1
相比縮短(t2
<t1
)。另，使用快取動作之情形之1週期期間t1
為第1時間之例，不使用快取動作之情形之1週期期間t2
為較第1時間更短之第2時間之例。
如此，根據本實施形態，不僅於使用快取動作之情形時可藉由並行化而使核心動作效率化，於不使用快取動作之情形時，亦可藉由核心動作電流之增大而使核心動作效率化。
(3)電流供給部10之構造
接著，再參照圖1，對可執行圖4(a)及圖4(b)之核心動作之半導體記憶裝置之構造進行說明。具體而言，對電流供給部10之構造進行說明。
於使用快取動作之情形時，CACHE信號設定為high，NOCACHE信號設定為low。其結果，來自第1恆定電流源11之第1電流I1
通過第1MOS電晶體13，來自第2恆定電流源12之第2電流I2
由第2MOS電晶體14切斷。其結果，第1電流I1
經由感測放大器2a而被供給至非寫入對象之記憶格MC用之位元線BL。該第1電流I1
相當於核心動作電流IC
。
另一方面，於不使用快取動作之情形時，CACHE信號設定為low，NOCACHE信號設定為high。其結果，來自第1恆定電流源11之第1電流I1
由第1MOS電晶體13所切斷，來自第2恆定電流源12之第2電流I2
通過第2MOS電晶體14。其結果，大於第1電流I1
之第2電流I2
經由感測放大
器2a而被供給至非寫入對象之記憶格MC用之位元線BL。該第2電流I2
相當於核心動作電流IC
’。
另，電流I係如上所述，必須限制於限制值Ipeak
以下。因此，於本實施形態中，藉由使用恆定電流源(第1、第2恆定電流源13、14)作為第1、第2電流I1
、I2
之電流源，而限制電流I之大小。
若對位元線BL開始供給第1或第2電流I1
、I2
，則隨著位元線BL之充電，用以供給該等電流I1
、I2
之配線之電壓VHSA亦上升。比較器15比較該電壓VHSA與電源電壓VDDSA，且將該等比較結果(VHSA檢測信號)輸出至控制器6。即，比較器15檢測電壓VHSA已到達電源電壓VDDSA，且將其檢測信號輸出至控制器6。控制器6若接收該檢測信號，則進行移至下一動作之控制。
本實施形態之半導體記憶裝置藉由如此之電流供給部10，可根據是否使用快取動作而動態地選擇核心動作電流IC
、IC
’，或隨著充電之完成而使寫入處理移至下一順序。
(4)第1實施形態之半導體記憶裝置之動作之細節
圖5係用以詳細說明第1實施形態之半導體記憶裝置之動作之波形圖。
圖5(a)顯示使用快取動作之情形之寫入處理時之串列動作及核心動作。
於使用快取動作之情形之串列動作中，指令資料CMD、位址資料ADD、寫入資料DATA、或表示使用快取動作之指令資料10h自資料輸出入端子被傳送至資料快取記憶區3a。
接著，若BUSY信號自high變更為low，則在資料快取記憶區3a內之資料傳送至感測閂鎖2b後，開始關於該資料之核心動作。
具體而言，交替進行對所選擇之字元線WL施加寫入電壓VPGM
之程式動作、與對所選擇之字元線WL施加確認電壓VR
之驗證動作。
此時，連接於寫入對象之記憶格MC之位元線BL於驗證動作時例如被施加接地電壓VSS，且於驗證動作時被保持為期望之電壓。
又，連接於非寫入對象之記憶格MC之位元線BL係如圖5(a)所示，於程式動作時例如被施加期望之第1電壓VB1
，於驗證動作時例如被施加期望之第2電壓VB2
。
第1電壓VB1
之施加處理於期間T1
之期間執行，此時，於位元線BL之充電用上使用核心動作電流IC
。
圖5(b)顯示不使用快取動作之情形之寫入處理時之串列動作及核心動作。
於不使用快取動作之情形之串列動作中，指令資料CMD、位址資料ADD、寫入資料DATA、或表示不使用快取動作之指令資料15h自資料輸出入端子被傳送至感測閂鎖2b。
接著，若BUSY信號自high變更為low，則開始關於感測閂鎖2b內之資料之核心動作。
具體而言，交替進行對所選擇之字元線WL施加寫入電壓VPGM
之程式動作、與對所選擇之字元線WL施加確認電壓VR
之驗證動作。
此時，連接於寫入對象之記憶格MC之位元線BL於驗證動作時例如被施加接地電壓VSS，且於驗證動作時被保持為期望之電壓。
又，連接於非寫入對象之記憶格MC之位元線BL係如圖5(b)所示，於程式動作時例如被施加期望之第1電壓VB1
，於驗證動作時例如被施加期望之第2電壓VB2
。
第1電壓VB1
之施加處理於期間T2
之期間執行，此時，於位元線BL之充電用上使用核心動作電流IC
’。
根據本實施形態，於不使用快取動作之情形時，藉由使核心動作電流自IC
增大為IC
’，可將程式動作之執行期間自T1
縮短為T2
，再者，將寫入動作之1週期期間(重複週期)自t1
縮短為t2
，而縮短核心動作之執
行期間。
如以上所說明般，根據本實施形態，可使具備資料快取記憶區3a之半導體記憶裝置之核心動作之效率提高。
另，本實施形態之核心動作電流IC
、IC
’之切換亦可應用於寫入處理之位元線充電以外之核心動作，例如，亦可應用於讀取處理或抹除處理之各種核心動作。
又，於本實施形態之串列動作之例中，除將資料自資料輸出入端子傳送至資料快取記憶區3之處理外，亦包含將資料自資料快取記憶區3傳送至資料輸出入端子之處理等。
圖6係顯示第2實施形態之半導體記憶裝置之構造之電路圖。
圖6之電流供給部10具備：第1恆定電流源11、第2恆定電流源12、第1MOS電晶體13、第2MOS電晶體14、比較器15、及第3MOS電晶體21。第1及第3MOS電晶體13、21係第1開關部之例，第2MOS電晶體14係第2開關部之例。
第1恆定電流源11與第1實施形態相同，產生第1電流I1
。另一方面，第2恆定電流源12與第1實施形態不同，產生相當於第1電流I1
與第2電流I2
之差之第3電流I3
(=I2
-I1
)。
第1、第3MOS電晶體13、21並聯連接於第1恆定電流源11。第1MOS電晶體13根據來自控制器6之CACHE信號，切換使第1電流I1
通過或切斷第1電流I1
。又，第3MOS電晶體21根據來自控制器6之NOCACHE信號，切換使第1電流I1
通過或切斷第1電流I1
。
第2MOS電晶體14連接於第2恆定電流源12。第2MOS電晶體14根據來自控制器6之NOCACHE信號，切換使第3電流I3
通過或切斷第3電流I3
。
於使用快取動作之情形時，CACHE信號設定為high，NOCACHE
信號設定為low。其結果，雖然來自第1恆定電流源11之第1電流I1
由第3MOS電晶體21所切斷，但通過第1MOS電晶體13。又，來自第2恆定電流源12之第3電流I3
由第2MOS電晶體14所切斷。其結果，第1電流I1
經由感測放大器2a而供給至非寫入對象之記憶格MC用之位元線BL。該第1電流I1
相當於核心動作電流IC
。
另一方面，於不使用快取動作之情形時，CACHE信號設定為low，NOCACHE信號設定為high。其結果，雖然來自第1恆定電流源11之第1電流I1
由第1MOS電晶體13所切斷，但通過第3MOS電晶體21。又，來自第2恆定電流源12之第3電流I3
通過第2MOS電晶體14。其結果，第1電流I1
與第3電流I3
之和、即第2電流I2
係經由感測放大器2a而供給至非寫入對象之記憶格MC用之位元線BL。該第2電流I2
相當於核心動作電流IC
’。
因此，根據本實施形態，可與第1實施形態同樣地使具備資料快取記憶區3a之半導體記憶裝置之核心動作之效率提高。
關於記憶格陣列之構成，例如記載於稱為“三維積層非揮發性半導體記憶體”之於2009年3月19日申請之美國專利申請案12/407,403號。
又，記載於稱為“三維積層非揮發性半導體記憶體”之於2009年3月18日申請之美國專利申請案12/406,524號、稱為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日申請之美國專利申請案12/679,991號、及稱為“半導體記憶體及其製造方法”之於2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請案其之整體藉由參照而被援用於本申請案說明書中。
於第1及第2實施形態中，雖將頁面之單位作為沿1條字元線WL之複數個記憶格MC之範圍，且將區塊BLK之單位作為排列於字元線WL方向之複數個NAND格單元1a之範圍，但並非限定於該情形，例如以上述4件美國專利申請案所揭示之方式，於1個區塊中存在複數個子區
塊，且各子區塊以所謂之複數之串構成之情形，亦可將共通連接於1條字元線之複數個記憶格中之包含於某個子區塊之複數個記憶格作為頁面，將子區塊作為抹除單位。
以上，雖已說明多種實施形態，但該等實施形態係僅作為例子而提出者，並非意圖限定發明之範圍。本說明書中說明之新穎之裝置及方法係可以其他各種形態予以實施。又，對於本說明書中說明之裝置及方法之形態，在未脫離發明主旨之範圍內可進行各種省略、置換、及變更。附加之申請專利範圍及與其均等之範圍意圖包含發明之範圍或主旨所包含之此種形態或變化例。
1‧‧‧記憶格陣列
1a‧‧‧NAND格單元
2‧‧‧感測放大器
2a‧‧‧感測放大器
2b‧‧‧感測閂鎖
2c‧‧‧開關電晶體
3‧‧‧資料快取記憶區
3a‧‧‧資料快取記憶區
4‧‧‧列解碼器
5‧‧‧輸出入緩衝器
6‧‧‧控制器
7‧‧‧電壓產生電路
7a‧‧‧升壓電路
7b‧‧‧脈衝產生電路
8‧‧‧ROM熔斷器
9‧‧‧資料記憶電路
10‧‧‧電流供給部
11‧‧‧第1恆定電流源
12‧‧‧第2恆定電流源
13‧‧‧第1MOS電晶體
14‧‧‧第2MOS電晶體
15‧‧‧比較器
ALE‧‧‧位址閂鎖啟動信號
BL(BL0~BLj)‧‧‧位元線
BLK(BLK0~BLKn)‧‧‧區塊
BLPRE‧‧‧信號
CACHE‧‧‧信號
CELSRC‧‧‧源極線
CLE‧‧‧指令閂鎖啟動信號
CPWELL‧‧‧格井
I/O‧‧‧輸入/輸出
I1
‧‧‧第1電流
I2
‧‧‧第2電流
MC(MC0~MC31)‧‧‧記憶格
NOCACHE‧‧‧信號
REn‧‧‧讀取啟動信號
S1‧‧‧選擇電晶體
S2‧‧‧選擇電晶體
SG1‧‧‧選擇閘極線
SG2‧‧‧選擇閘極線
VDDSA‧‧‧電源電壓
VHSA‧‧‧電壓
WEn‧‧‧寫入啟動信號
WL(WL0~WL31)‧‧‧字元線
Claims (20)
- 一種半導體記憶裝置，其包含：複數個記憶格；複數條字元線，其等電性連接於上述複數個記憶格之控制閘極；複數條位元線，其等電性連接於上述複數個記憶格；資料快取記憶區，其電性連接於上述位元線；及控制器，其控制對上述記憶格之寫入動作；且於上述寫入動作中使用上述資料快取記憶區之快取動作之情形時，以第1時間之週期重複程式動作與驗證動作；於上述寫入動作中不使用上述資料快取記憶區之快取動作之情形時，以較上述第1時間更短之第2時間之週期重複上述程式動作與上述驗證動作。
- 如請求項1之半導體記憶裝置，其中上述控制器以將電性連接於非寫入對象之記憶格之位元線進行充電之方式控制上述寫入動作。
- 如請求項2之半導體記憶裝置，其中上述控制器以並行執行對上述位元線之充電與上述快取動作之方式控制上述寫入動作。
- 如請求項2之半導體記憶裝置，其包含對上述位元線供給電流而將上述位元線充電之電流供給部；且上述電流供給部於使用上述快取動作之情形時，以第1電流將上述位元線進行充電；於不使用上述快取動作之情形時，以大於上述第1電流之第2電流將上述位元線進行充電。
- 如請求項4之半導體記憶裝置，其中上述電流供給部包含：第1恆定電流源，其產生上述第1電流；及第2恆定電流源，其產生上述第2電流。
- 如請求項5之半導體記憶裝置，其中上述電流供給部包含：第1開關部，其於接收到指示使用上述快取動作之第1控制信號之情形時，以使上述第1電流通過之方式動作；及第2開關部，其於接收到指示不使用上述快取動作之第2控制信號之情形時，以使上述第2電流通過之方式動作。
- 如請求項4之半導體記憶裝置，其中上述電流供給部包含：第1恆定電流源，其產生上述第1電流；及第2恆定電流源，其產生相當於上述第1及第2電流之差之第3電流。
- 如請求項7之半導體記憶裝置，其中上述電流供給部包含：第1開關部，其於接收到指示使用上述快取動作之第1控制信號之情形、與接收到指示不使用上述快取動作之第2控制信號之情形之兩種情形時，以使上述第1電流通過之方式動作；及第2開關部，其於接收到指示不使用上述快取動作之上述第2控制信號之情形時，以使上述第2電流通過之方式動作。
- 如請求項4之半導體記憶裝置，其中上述電流供給部包含比較器，其比較用以對上述位元線供給上述電流之配線之電壓與電源電壓，且將上述配線之電壓與上述電源電壓之比較結果輸出至上述控制器。
- 如請求項4之半導體記憶裝置，其中上述電流供給部將上述第2電流設定為上述第1電流與由上述快取動作產生之電流之合計值。
- 一種半導體記憶裝置之控制方法，該半導體記憶裝置包含：複數個記憶格； 複數條字元線，其等電性連接於上述複數個記憶格之控制閘極；複數條位元線，其等電性連接於上述複數個記憶格；資料快取記憶區，其電性連接於上述位元線；及控制器，其控制對上述記憶格之寫入動作；且上述半導體記憶裝置之控制方法包含：於上述寫入動作中使用上述資料快取記憶區之快取動作之情形時，以第1時間之週期重複程式動作與驗證動作；於上述寫入動作中不使用上述資料快取記憶區之快取動作之情形時，以較上述第1時間更短之第2時間之週期重複上述程式動作與上述驗證動作。
- 如請求項11之半導體記憶裝置之控制方法，其包含：上述控制器以將電性連接於非寫入對象之記憶格之位元線進行充電之方式控制上述寫入動作。
- 如請求項12之半導體記憶裝置之控制方法，其包含：上述控制器以並行執行對上述位元線之充電與上述快取動作之方式控制上述寫入動作。
- 如請求項12之半導體記憶裝置之控制方法，其包含：於使用上述快取動作之情形時，以第1電流將上述位元線進行充電；及於不使用上述快取動作之情形時，以大於上述第1電流之第2電流將上述位元線進行充電。
- 如請求項14之半導體記憶裝置之控制方法，其包含：由第1恆定電流源產生上述第1電流；及由第2恆定電流源產生上述第2電流。
- 如請求項15之半導體記憶裝置之控制方法，其包含： 第1開關部於接收到指示使用上述快取動作之第1控制信號之情形時，使上述第1電流通過；及第2開關部於接收到指示不使用上述快取動作之第2控制信號之情形時，使上述第2電流通過。
- 如請求項14之半導體記憶裝置之控制方法，其包含：由第1恆定電流源產生上述第1電流；及由第2恆定電流源產生相當於上述第1及第2電流之差之第3電流。
- 如請求項17之半導體記憶裝置之控制方法，其包含：第1開關部於接收到指示使用上述快取動作之第1控制信號之情形、與接收到指示不使用上述快取動作之第2控制信號之情形之兩種情形時，使上述第1電流通過；及第2開關部於接收到指示不使用上述快取動作之上述第2控制信號之情形時，使上述第2電流通過。
- 如請求項14之半導體記憶裝置之控制方法，其包含：比較用以對上述位元線供給上述電流之配線之電壓與電源電壓，且將上述配線之電壓與上述電源電壓之比較結果輸出至上述控制器。
- 如請求項14之半導體記憶裝置之控制方法，其中上述第2電流設定為上述第1電流與由上述快取動作產生之電流之合計值。
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- 2013-08-27 TW TW102130674A patent/TWI514394B/zh active
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