JP7132443B2 - メモリデバイス、システム、及び関連するメモリデバイスをプログラミングする方法 - Google Patents
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Description
ステップ510で、ワード線WLnに対して粗プログラミングを実行する。
ステップ520で、ワード線WLn+1に対して粗プログラミングを実行する。
ステップ530で、第1の期間中に、選択されていないビット線BLmをプリチャージする。
ステップ540で、第1の期間の開始時に、選択されていないビット線BLmと選択されていないワード線WLn+1との間のチャネルをオンにし、第1の期間の終了前に、選択されていないビット線BLmと選択されていないワード線WLn+1との間のチャネルをオフにする。
ステップ550で、第1の期間に続く第2の期間中に、選択されたワード線WLnに対して精密プログラミングを実行する。
ステップ710で、ワード線WLnに対して粗プログラミングを実行する。
ステップ720で、ワード線WLn+1に対して粗プログラミングを実行する。
ステップ730で、第1の期間中に、選択されていないビット線BLmをプリチャージする。
ステップ740で、第1の期間中に、選択されたワード線WLnのチャネル電圧を低減する。
ステップ750で、第1の期間に続く第2の期間中に、選択されたワード線WLnに対して精密プログラミングを実行する。
Claims (20)
- 複数の行にわたる複数のメモリセルと、
前記メモリセルの前記複数の行にそれぞれ結合された、複数のワード線と、
前記複数のワード線を介して、前記複数のメモリセルに結合された制御回路であって、前記制御回路が、
前記複数のワード線のうちの第1のワード線に対して第1のプログラム電圧を印加し、前記第1のワード線が、前記メモリセルの前記複数の行のうちの第1の行に結合されており、
前記第1のワード線に対して前記第1のプログラム電圧を印加した後に、前記複数のワード線のうちの第2のワード線に対して第2のプログラム電圧を印加し、前記第2のワード線が、前記メモリセルの前記複数の行のうちの第2の行に結合されており、かつ
前記第2のワード線に対して前記第2のプログラム電圧を印加した後に、前記第1のワード線に対して第1のプリチャージ電圧を印加し、前記第2のワード線に対して第2のプリチャージ電圧を印加し、前記第2のプリチャージ電圧が前記第1のプリチャージ電圧よりも大きくなる、ように構成されている、制御回路と、を備える、
メモリデバイス。 - 前記第1のプリチャージ電圧が接地電圧であり、前記第2のプリチャージ電圧が正バイアス電圧である、請求項1に記載のメモリデバイス。
- 前記第2のワード線に結合された前記複数のメモリセルのうちの1つのメモリセルのチャネルが、前記第2のプリチャージ電圧によってオンになる、請求項2に記載のメモリデバイス。
- 前記第1のプリチャージ電圧が負バイアス電圧であり、前記第2のプリチャージ電圧が接地電圧である、請求項1に記載のメモリデバイス。
- 前記制御回路が、前記第1及び第2のプリチャージ電圧を印加した後に、前記第1のワード線に対して第3のプログラム電圧を印加し、前記第2のワード線に対してパス電圧を印加し、前記第3のプログラム電圧が前記パス電圧よりも大きくなる、ようにさらに構成されている、請求項1に記載のメモリデバイス。
- 前記制御回路が、前記第3のプログラム電圧及び前記パス電圧を印加した後に、前記第2のワード線に対して、前記第2のプログラム電圧よりも大きい第4のプログラム電圧を印加するようにさらに構成されている、請求項5に記載のメモリデバイス。
- 前記第2のワード線が前記第1のワード線に隣接している、請求項1に記載のメモリデバイス。
- 複数の行にわたる複数のメモリセルと、
前記メモリセルの前記複数の行にそれぞれ結合された、複数のワード線と、
前記複数のワード線を介して、前記複数のメモリセルに結合された制御回路であって、前記制御回路が、
前記複数のワード線のうちの第1のワード線に対して第1のプログラム電圧を印加し、前記第1のワード線が、前記メモリセルの前記複数の行のうちの第1の行に結合されており、
前記第1のワード線に対して前記第1のプログラム電圧を印加した後に、前記複数のワード線のうちの第2のワード線に対して第2のプログラム電圧を印加し、前記第2のワード線が、前記メモリセルの前記複数の行のうちの第2の行に結合されており、かつ
前記第2のワード線に対して前記第2のプログラム電圧を印加した後に、前記第1のワード線に対して第1のプリチャージ電圧を印加し、前記第2のワード線に対して第2のプリチャージ電圧を印加し、前記第2のプリチャージ電圧が前記第1のプリチャージ電圧よりも大きくなる、ように構成されている、制御回路と、を備えるメモリデバイスと、
前記メモリデバイスに結合され、前記制御回路に対し、前記ワード線に対してプログラム電圧及びプリチャージ電圧を印加させるコマンドを前記メモリデバイスに送信するように構成されている、コントローラと、を備える、
システム。 - 前記第1のプリチャージ電圧が接地電圧であり、前記第2のプリチャージ電圧が正バイアス電圧である、請求項8に記載のシステム。
- 前記第2のワード線に結合された前記複数のメモリセルのうちの1つのメモリセルのチャネルが、前記第2のプリチャージ電圧によってオンになる、請求項9に記載のシステム。
- 前記第1のプリチャージ電圧が負バイアス電圧であり、前記第2のプリチャージ電圧が接地電圧である、請求項8に記載のシステム。
- 前記制御回路が、前記第1及び第2のプリチャージ電圧を印加した後に、同時に、前記第1のワード線に対して第3のプログラム電圧を印加し、前記第2のワード線に対してパス電圧を印加し、前記第3のプログラム電圧が前記パス電圧よりも大きくなる、ようにさらに構成されている、請求項8に記載のシステム。
- 前記制御回路が、前記第3のプログラム電圧及び前記パス電圧を印加した後に、前記第2のワード線に対して、前記第2のプログラム電圧よりも大きい第4のプログラム電圧を印加するようにさらに構成されている、請求項12に記載のシステム。
- 前記第2のワード線が前記第1のワード線に隣接している、請求項8に記載のシステム。
- メモリデバイスをプログラミングするための方法であって、前記メモリデバイスが、複数の行にわたる複数のメモリセルと、前記メモリセルの前記複数の行にそれぞれ結合された、複数のワード線と、を備え、前記方法が、
前記複数のワード線のうちの第1のワード線に対して第1のプログラム電圧を印加するステップであって、前記第1のワード線が、前記メモリセルの前記複数の行のうちの第1の行に結合されている、ステップと、
前記第1のワード線に対して前記第1のプログラム電圧を印加した後に、前記複数のワード線のうちの第2のワード線に対して第2のプログラム電圧を印加するステップであって、前記第2のワード線が、前記メモリセルの前記複数の行のうちの第2の行に結合されている、ステップと、
前記第2のワード線に対して前記第2のプログラム電圧を印加した後に、前記第1のワード線に対して第1のプリチャージ電圧を印加し、前記第2のワード線に対して第2のプリチャージ電圧を印加するステップであって、前記第2のプリチャージ電圧が、前記第1のプリチャージ電圧よりも大きくなる、ステップと、を含む、
メモリデバイスをプログラミングするための方法。 - 前記第1のプリチャージ電圧が接地電圧であり、前記第2のプリチャージ電圧が正バイアス電圧である、請求項15に記載の方法。
- 前記第2のワード線に結合された前記複数のメモリセルのうちの1つのメモリセルのチャネルが、前記第2のプリチャージ電圧によってオンになる、請求項16に記載の方法。
- 前記第1のプリチャージ電圧が負バイアス電圧であり、前記第2のプリチャージ電圧が接地電圧である、請求項15に記載の方法。
- 前記第1及び第2のプリチャージ電圧を印加した後に、同時に、前記第1のワード線に対して第3のプログラム電圧を印加し、前記第2のワード線に対してパス電圧を印加するステップであって、前記第3のプログラム電圧が前記パス電圧よりも大きくなる、ステップをさらに含む、請求項15に記載の方法。
- 前記第3のプログラム電圧及び前記パス電圧を印加した後に、前記第2のワード線に対して、前記第2のプログラム電圧よりも大きい第4のプログラム電圧を印加するステップをさらに含む、請求項19に記載の方法。
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