CN112652345B - 对存储器件进行编程的方法及相关存储器件 - Google Patents

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Abstract

当对包括耦合到多个字线和多个位线的多个存储单元的存储器件进行编程时，对多个字线中的两个相邻的第一和第二字线执行粗略编程。接下来，在对第一字线和第二字线执行粗略编程之后的第一时段期间，对多个位线中的未选择的位线进行预充电。另外，在第一时段的开始时导通未选择的位线和第二字线之间的沟道，并且在第一时段的结束之前关断该沟道。然后，在第一时段之后的第二时段期间，对第一字线执行精细编程。

Description

对存储器件进行编程的方法及相关存储器件
本申请是申请日为2019年10月12日，名称为“对存储器件进行编程的方法及相关存储器件”，申请号为201980002546.1的发明专利申请的分案申请。
技术领域
本发明涉及一种对存储器件进行编程的方法及相关存储器件，并且更具体地涉及一种对具有3D QLC结构的存储器件进行编程的方法及相关存储器件。
背景技术
半导体存储器已经变得越来越流行用于各种电子器件中。例如，非易失性半导体存储器被应用于蜂窝电话、数码相机、个人数字助理、移动计算器件、非移动计算器件和其他器件中。最近，已提出了使用三维(3D)堆叠存储器结构(有时被称为比特成本可缩放(BitCost Scalable，BiCS)架构)的超高密度的储存器件。例如，可以由交替的导电和电介质层的阵列形成3D NAND堆叠闪存器件。在这些层中钻存储孔，以同时限定许多存储层。然后通过用适当的材料填充存储孔来形成NAND串。存储单元的控制栅极由导电层提供。
单级单元(SLC)非易失性存储器只能每个存储元件存储仅一个比特，而多级单元(MLC)非易失性存储器可以每个单元存储多于一个比特。例如，每个单元具有16个电压电平的NAND存储器可以称为四级单元(QLC)存储器，并且可以表示每个单元4比特的数据。
每个平面NAND存储器由通过多个字线和位线连接的存储单元的阵列组成。逐页地将数据编程到平面NAND存储器中或从平面NAND存储器中读取该数据。为了减轻浮栅到浮栅耦合的影响，可以通过粗略和精细编程来对3D QLC NAND存储器进行编程以提高整体编程速度。在现有技术的编程方法中，通过粗略编程将第一字线编程为第一电压VPGM1，通过粗略编程将第二字线编程为第一电压VPGM1，通过精细粗略编程将第一字线编程为第二电压VPGM2，通过精细粗略编程将第二字线编程为第二电压VPGM2，其中VPGM2>VPGM1。
在第一字线的精细编程期间，当选择的位线被预充电时，第一和第二字线之间的信号路径被切断，并且在对第一字线进行粗略编程时生成的残留电子不能被排出。因此，现有技术的编程方法往往引起编程干扰。
发明内容
本发明提供了一种对存储器件进行编程的方法，所述存储器件包括多个存储单元，所述多个存储单元耦合到多个字线和多个位线。所述方法包括：对所述多个字线中的第一字线执行粗略编程；对所述多个字线中的第二字线执行所述粗略编程；在对所述第一字线和所述第二字线执行所述粗略编程之后的第一时段期间，对所述多个位线中的未选择的位线进行预充电；在所述第一时段的开始时导通所述未选择的位线与所述第二字线之间的沟道，并在所述第一时段的结束之前关断所述未选择的位线与所述第二字线之间的所述沟道；以及在所述第一时段之后的第二时段期间，对所述第一字线执行精细编程。
本发明还提供一种对存储器件进行编程的方法，所述存储器件包括多个存储单元，所述多个存储单元耦合到多个字线和多个位线。所述方法包括：对所述多个字线中的第一字线执行粗略编程；对所述多个字线中的第二字线执行所述粗略编程；在对所述第一字线和所述第二字线执行所述粗略编程之后的第一时段期间，对所述多个位线中的未选择的位线进行预充电；在所述第一时段期间降低所述第一字线的沟道电压；以及在所述第一时段之后的第二时段期间，对所述第一字线执行精细编程。
本发明还提供一种存储器件，其包括：多个字线；多个位线；多个存储单元，耦合到所述多个字线和所述多个位线；以及控制单元。所述控制单元被配置为：对所述多个字线中的第一字线执行粗略编程；对所述多个字线中的第二字线执行所述粗略编程；在对所述第一字线和所述第二字线执行所述粗略编程之后的第一时段期间，对所述多个位线中的未选择的位线进行预充电；在所述第一时段的开始时导通所述未选择的位线与所述第二字线之间的沟道，并在所述第一时段的结束之前关断所述未选择的位线与所述第二字线之间的所述沟道；以及在所述第一时段之后的第二时段期间，对所述第一字线执行精细编程。
本发明还提供一种存储器件，其包括：多个字线；多个位线；多个存储单元，耦合到所述多个字线和所述多个位线；以及控制单元。所述控制单元被配置为：对所述多个字线中的第一字线执行粗略编程；对所述多个字线中的第二字线执行所述粗略编程；在对所述第一字线和所述第二字线执行所述粗略编程之后的第一时段期间，对所述多个位线中的未选择的位线进行预充电；在所述第一时段期间降低所述第一字线的沟道电压；以及在所述第一时段之后的第二时段期间，对所述第一字线执行精细编程。
在阅读了在各个图和图样中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的对于本领域的普通技术人员无疑将变得显而易见。
附图说明
图1是示出根据本发明的实施例的NAND串的顶视图。
图2是示出根据本发明的实施例的NAND串的等效电路的图。
图3是示出根据本发明的实施例的具有用于对存储单元进行读取和编程的读/写电路的存储器件100的图。
图4是示出根据本发明的实施例的存储单元的阵列的示例性结构的图。
图5是示出根据本发明的实施例的对存储器件中的存储单元的阵列进行编程的方法的流程图。
图6是示出执行图5中描绘的方法的实施例的图。
图7是示出根据本发明的另一实施例的对存储器件中的存储单元的阵列进行编程的方法的流程图。
图8是示出执行图7中描绘的方法的实施例的图。
具体实施方式
图1是示出根据本发明的实施例的NAND串的顶视图。图2是示出其等效电路的图。在使用NAND结构的闪存系统中，多个晶体管串联布置并且被夹在两个选择栅极之间，其被称为NAND串。图1和图2中所描绘的NAND串包括串联耦合并夹在顶部选择栅极SG_T(在漏极侧)和底部选择栅极SG_B(在源极侧)之间的四个晶体管101～104。顶部选择栅极SG_T被布置用于经由位线接触部将NAND串连接到位线，并且可以通过向选择栅极线SGTL施加适当的电压来控制该顶部选择栅极SG_T。底部选择栅极SG_B被布置用于将NAND串连接到源极线，并且可以通过向选择栅极线SGBL施加适当的电压来控制该底部选择栅极SG_B。晶体管101～104中的每个包括控制栅极和浮置栅极。例如，晶体管101包括控制栅极CG1和浮置栅极FG1，晶体管102包括控制栅极CG2和浮置栅极FG2，晶体管103包括控制栅极CG3和浮置栅极FG3，并且晶体管104包括控制栅极CG4和浮置栅极FG4。控制栅极CG1连接到字线WL1，控制栅极CG2连接到字线WL2，控制栅极CG3连接到字线WL3，并且控制栅极CG4连接到字线WL4。
为了说明的目的，图1和2示出了NAND串中的四个存储单元。在其他实施例中，NAND串可以包括8个存储单元、16个存储单元、32个存储单元、64个存储单元、128个存储单元等。然而，NAND串中的存储单元的数量不限制本发明的范围。
用于使用NAND结构的闪存系统的典型架构包括若干NAND串。每个NAND串通过由选择线SGBL控制的其底部选择栅极SG_B连接到源极线，并且通过由选择线SGTL控制的其顶部选择栅极SG_T连接到其相关联的位线。每个位线和经由位线接触部连接到该位线的相应的NAND串(单个或多个)包括存储器单元的阵列的列。位线被多个NAND串共享。典型地，位线在垂直于字线的方向上在NAND串的顶部延伸，并连接到一个或多个感测放大器。
图3是示出根据本发明的实施例的具有用于并行地对存储单元的页面(或其他单元)进行读取和编程的读/写电路的存储器件100的图。存储器件100包括存储单元10的阵列(二维或三维)、控制电路20、读/写电路30A和30B、行解码器40A和40B、列解码器50A和50B以及控制器60。在一个实施例中，在阵列的相对侧上以对称的方式实现各种外围电路对存储器阵列10的访问，使得在每侧上的访问线和电路的密度减小一半。读/写电路30A和30B包括多个感测块SB，其允许对存储单元的页面并行地进行读取或编程。存储单元10的阵列可通过字线经由行解码器40A和40B以及通过位线经由列解码器50A和50B寻址。在典型的实施例中，存储单元10、控制电路20、读/写电路30A和30B、行解码器40A和40B以及列解码器50A和50B可以被制造在存储芯片70上。命令和数据通过信号线82在主机和控制器60之间传送，并且通过信号线84在控制器60和存储芯片70之间传送。可以在虚设储存区DMX和DMY中布置多个虚设单元、虚设字线和虚设位线(未示出)，虚设储存区DMX和DMY典型地沿存储阵列10的侧面设置，用于在存储器件100完成后进行读/写测试。
控制电路20被配置为与读/写电路30A和30B协作以对存储单元10的阵列执行存储操作。控制电路20包括状态机22、片上地址解码器24和功率控制模块26。状态机22被配置为提供存储操作的芯片级控制。片上地址解码器24被配置为在主机或存储控制器使用的地址到行解码器40A、40B和列解码器50A、50B使用的硬件地址之间提供地址接口。功率控制模块26被配置为在每次存储操作期间控制提供给字线和位线的功率和电压。
图4是示出根据本发明的实施例的存储单元10的阵列的示例性结构的图。存储单元10的阵列被分成由BLOCK1～BLOCKI表示的存储单元的多个块，其中I是正整数，并且典型地等于较大的数。块包含一组NAND串，该一组NAND串被经由位线BL1-BLM和一组公共字线WL1～WLN访问，其中M和N是大于1的整数。NAND串的一个端子经由顶部选择栅极(连接到选择栅极线SGTL)连接到对应的位线，并且另一端子经由底部选择栅极(连接到选择栅极线SGBL)连接到源极线。每个块典型地被分成多个页面。在一个实施例中，块是常规擦除的单位，而页面是常规编程的单位。然而，也可以使用擦除/编程的其他单位。
在实施例中，存储单元10的阵列包括三重阱，该三重阱包括p型衬底、在p型衬底内的n阱以及在n阱内的p阱。沟道区、源极区和漏极区典型地位于p阱中。p阱和n阱被视为是p型衬底的一部分，其中存储单元10的整个阵列在一个p阱内，p阱中的沟槽在NAND串之间提供电隔离。在另一实施例中，存储单元10的阵列包括三重阱，该三重阱包括n型衬底、在n型衬底内的p阱以及在p阱内的n阱。p阱和n阱被视为是n型衬底的一部分，其中沟道区、源极区和漏极区典型地位于n阱中。然而，NAND串中的存储单元的实施方式不限制本发明的范围。
在本发明中，存储器件100可以是NAND存储器件，其中存储单元10的阵列以3D QLC结构布置。然而，存储器件100的类型不限制本发明的范围。
图5是示出根据本发明的实施例的对存储器件100中的存储单元10的阵列进行编程的方法的流程图。为了说明的目的，由多个位线BL1-BLM中的位线BLm和该组公共字线WL1～WLN中的两个相邻的字线WLn和WLn+1控制的存储单元被寻址，其中m是小于M的正整数，并且n是小于N的正整数。图5中的流程图包括以下步骤：
步骤510：对字线WLn执行粗略编程。
步骤520：对字线WLn+1执行粗略编程。
步骤530：在第一时段期间对未选择的位线BLm进行预充电。
步骤540：在第一时段的开始时导通未选择的位线BLm与未选择的字线WLn+1之间的沟道，并在第一时间段的结束之前关断未选择的位线BLm与未选择的字线WLn+1之间的沟道。
步骤550：在第一时段之后的第二时段期间，对选择的字线WLn执行精细编程。
在一个实施例中，控制电路20、读/写电路30A和30B、行解码器40A和40B、列解码器50A和50B和/或控制器60中的一个或任意组合可以被称为能够执行如图5中所描绘的编程过程的控制单元。
在步骤510中，可以通过将字线WLn斜坡上升到第一电压VPGM1来对字线WLn执行粗略编程。如果要对字线WLn上的一个以上的页面进行编程，则在进行到下一个字线WLn+1之前，对要编程的所有页面进行粗略编程。
在步骤520中，可以通过将字线WLn+1斜坡上升到第一电压VPGM1来对字线WLn+1进行粗略编程。如果要对字线WLn+1上的一个以上的页面进行编程，则在进行到下一个字线之前，对要编程的所有页面进行粗略编程。
图6是示出在图5所描绘的方法中执行步骤530和540的实施例的图。图6描绘了相关信号线的电平，将与图5中的流程图一起解释该电平。
在步骤530中，可以通过在第一时段期间向未选择的位线BLm施加具有第一宽度W1的预脉冲电压VPP1来对未选择的位线BLm进行预充电。在步骤540中，未选择的位线BLm和未选择的字线WLn+1之间的沟道可通过在第一时段的开始时向未选择的字线WLn+1施加具有第二宽度W2的第二预脉冲电压VPP2而导通，其中第二宽度W2小于第一宽度W1。还有，预脉冲电压VPP1和VPP2的上升沿对准，使得未选择的位线BLm和未选择的字线WLn+1之间的沟道可以在第一时段的结束之前关断。因此，可以经由未选择的位线BLm与未选择的字线WLn+1之间的沟道排出在步骤510中生成的被选择的字线WLn上的残留电子。
在本发明中，对存储器件100中的存储单元10的阵列进行编程的方法可以进一步包括通过在第一时段期间施加预脉冲电压VCC、将虚设储存区DMY偏置于预脉冲电压VPP1以及将除字线WLn+1之外的所有字线偏置于地电压来对未选择的选择栅极线SGTL和SGBL进行预充电。
在步骤550中，可以通过在第二时段期间将未选择的位线BLm和未选择的选择栅极线SGTL和SGBL偏置于地电压、将虚设储存区DMY斜坡上升至通过电压VPASS、将选择的字线WLn斜坡上升至通过电压VPASS并且然后至大于第一电压VPGM1和通过电压VPASS的第二电压VPGM2、以及将除字线WLn以外的所有字线斜坡上升至通过电压VPASS来在第二时段期间对选择的字线WLn执行精细编程。如果要对字线WLn上的一个以上的页面进行编程，则在进行到下一个字线WLn+1之前，对要编程的所有页进行精细编程。
图7是示出根据本发明的另一实施例的对存储器件100中的存储单元10的阵列进行编程的方法的流程图。为了说明的目的，由多个位线BL1-BLM中的位线BLm和该组公共字线WL1～WLN中的两个相邻的字线WLn和WLn+1控制的存储单元被寻址，其中m是小于M的正整数，并且n是小于N的正整数。图7中的流程图包括以下步骤：
步骤710：对字线WLn执行粗略编程。
步骤720：对字线WLn+1执行粗略编程。
步骤730：在第一时段期间对未选择的位线BLm进行预充电。
步骤740：在第一时段期间降低选择的字线WLn的沟道电压。
步骤750：在第一时段之后的第二时段期间，对所选择的字线WLn执行精细编程。
步骤710-730和750的实施方式与前述的步骤510-530和550的实施方式相类似。
图8是示出在图7中所描绘的方法中执行步骤730和740的实施例的图。图8描绘了相关信号线的电平，将与图7中的流程图一起解释该电平。
在步骤740中，可以通过在第一时段期间向选择的字线WLn施加负预脉冲电压VPP3来降低选择的字线WLn的沟道电压。因此，在步骤710中生成的选择的字线WLn上的残留电子可以被从选择的字线WLn排出。
在本发明中，可以采用粗略和精细编程以提高整体编程速度。在对选择的字线进行粗略编程之后并且在对选则的字线进行精细编程之前，可以导通对应的未选择的位线和相邻的未选择的字线之间的沟道，以排出选择的字线上的在粗略编程期间生成的残留电子。替代地，可以降低选择的字线的沟道电压，以便排出选择的字线上的在粗略编程期间生成的残留电子。因此，本方法可以减少在对存储器件中的存储单元进行编程时的编程干扰。
本领域技术人员将容易地观察到，在保持本发明的教导的同时，可以对器件和方法进行许多修改和变更。因此，以上公开内容应被解释为仅由所附权利要求的界限来限定。

Claims (25)

1.一种对NAND存储器件进行编程的方法，所述NAND存储器件包括多个存储单元，所述多个存储单元耦合到多个字线和多个位线，所述方法包括：
对所述多个字线中的第一字线执行粗略编程；
对所述多个字线中的第二字线执行所述粗略编程；
在对所述第一字线和所述第二字线执行所述粗略编程之后的第一时段期间，对所述多个位线中的未选择的位线进行预充电；
在所述第一时段的开始时，通过给所述第二字线施加正导通电压来导通所述未选择的位线与所述第二字线之间的沟道，并在所述第一时段的结束之前关断所述未选择的位线与所述第二字线之间的所述沟道，其中，所述第一字线和所述第二字线相邻；以及
在所述第一时段之后的第二时段期间，对所述第一字线执行精细编程。
2.根据权利要求1所述的方法，还包括：
通过在所述第一时段期间向所述未选择的位线施加具有第一宽度的第一预脉冲电压来对所述未选择的位线进行预充电；以及
通过向未选择的字线施加具有第二宽度的第二预脉冲电压来导通和关断所述未选择的位线与所述第二字线之间的所述沟道，其中所述第二宽度小于所述第一宽度。
3.根据权利要求2所述的方法，其中，所述第一预脉冲电压的上升沿与所述第二预脉冲电压的上升沿对准。
4.根据权利要求1所述的方法，还包括：
通过将所述第一字线斜坡上升到第一电压来对所述第一字线执行所述粗略编程；以及
通过将所述第一字线斜坡上升到第二电压来对所述第一字线执行所述精细编程，其中所述第二电压大于所述第一电压。
5.一种对NAND存储器件进行编程的方法，所述NAND存储器件包括多个存储单元，所述多个存储单元耦合到多个字线和多个位线，所述方法包括：
对所述多个字线中的第一字线执行粗略编程；
对所述多个字线中的第二字线执行所述粗略编程；
在对所述第一字线和所述第二字线执行所述粗略编程之后的第一时段期间，对所述多个位线中的未选择的位线进行预充电；
在所述第一时段期间降低所述第一字线的沟道电压；以及
在所述第一时段之后的第二时段期间，对所述第一字线执行精细编程。
6.根据权利要求5所述的方法，还包括：
通过在所述第一时段期间向所述未选择的位线施加正预脉冲电压来对所述未选择的位线进行预充电；以及
通过在所述第一时段期间向所述第一字线施加负预脉冲电压来降低所述第一字线的所述沟道电压。
7.根据权利要求5所述的方法，还包括：
通过将所述第一字线斜坡上升到第一电压来对所述第一字线执行所述粗略编程；以及
通过将所述第一字线斜坡上升到第二电压来对所述第一字线执行所述精细编程，其中所述第二电压大于所述第一电压。
8.一种NAND存储器件，包括：
多个字线；
多个位线；
多个存储单元，耦合到所述多个字线和所述多个位线；以及
控制单元，被配置为：
对所述多个字线中的第一字线执行粗略编程；
对所述多个字线中的第二字线执行所述粗略编程；
在对所述第一字线和所述第二字线执行所述粗略编程之后的第一时段期间，对所述多个位线中的未选择的位线进行预充电；
在所述第一时段的开始时，通过给所述第二字线施加正导通电压，导通所述未选择的位线与所述第二字线之间的沟道，并在所述第一时段的结束之前关断所述未选择的位线与所述第二字线之间的所述沟道，其中，所述第一字线和所述第二字线相邻；以及
在所述第一时段之后的第二时段期间，对所述第一字线执行精细编程。
9.根据权利要求8所述的NAND存储器件，其中，所述控制单元还被配置为：
通过在所述第一时段期间向所述未选择的位线施加具有第一宽度的第一预脉冲电压来对所述未选择的位线进行预充电；以及
通过向未选择的字线施加具有第二宽度的第二预脉冲电压来导通和关断所述未选择的位线与所述第二字线之间的所述沟道，其中所述第二宽度小于所述第一宽度。
10.根据权利要求9所述的NAND存储器件，其中，所述第一预脉冲电压的上升沿与所述第二预脉冲电压的上升沿对准。
11.根据权利要求8所述的NAND存储器件，其中，所述控制单元还被配置为：
通过将所述第一字线斜坡上升到第一电压来对所述第一字线执行所述粗略编程；以及
通过将所述第一字线斜坡上升到第二电压来对所述第一字线执行所述精细编程，其中所述第二电压大于所述第一电压。
12.根据权利要求8所述的NAND存储器件，其中，所述多个存储单元被以三维四级单元(3D QLC)结构布置。
13.一种NAND存储器件，包括：
多个字线；
多个位线；
多个存储单元，耦合到所述多个字线和所述多个位线；以及
控制单元，被配置为：
对所述多个字线中的第一字线执行粗略编程；
对所述多个字线中的第二字线执行所述粗略编程；
在对所述第一字线和所述第二字线执行所述粗略编程之后的第一时段期间，对所述多个位线中的未选择的位线进行预充电；
在所述第一时段期间降低所述第一字线的沟道电压；以及
在所述第一时段之后的第二时段期间，对所述第一字线执行精细编程。
14.根据权利要求13所述的NAND存储器件，其中，所述控制单元还被配置为：
通过在所述第一时段期间向所述未选择的位线施加正预脉冲电压来对所述未选择的位线进行预充电；以及
通过在所述第一时段期间向所述第一字线施加负预脉冲电压来降低所述第一字线的所述沟道电压。
15.根据权利要求13所述的NAND存储器件，其中，所述控制单元还被配置为：
通过将所述第一字线斜坡上升到第一电压来对所述第一字线执行所述粗略编程；以及
通过将所述第一字线斜坡上升到第二电压来对所述第一字线执行所述精细编程，其中所述第二电压大于所述第一电压。
16.根据权利要求13所述的NAND存储器件，其中，所述多个存储单元以三维四级单元(3D QLC)结构布置。
17.一种对存储器件进行编程的方法，所述存储器件包括多个存储单元，所述多个存储单元耦合到多个字线和多个位线，所述方法包括：
对所述多个字线中的第一字线执行粗略编程；
对所述多个字线中的第二字线执行所述粗略编程；
在对所述第一字线和所述第二字线执行所述粗略编程之后的第一时段期间，对所述多个位线中的未选择的位线进行预充电；
在所述第一时段的开始时，通过给所述第二字线施加正导通电压来导通所述未选择的位线与所述第二字线之间的沟道，并在所述第一时段的结束之前关断所述未选择的位线与所述第二字线之间的所述沟道，其中，所述第一字线和所述第二字线相邻；以及
在所述第一时段之后的第二时段期间，对所述第一字线执行精细编程。
18.根据权利要求17所述的方法，还包括：
通过在所述第一时段期间向所述未选择的位线施加具有第一宽度的第一预脉冲电压来对所述未选择的位线进行预充电；以及
通过向未选择的字线施加具有第二宽度的第二预脉冲电压来导通和关断所述未选择的位线与所述第二字线之间的所述沟道，其中所述第二宽度小于所述第一宽度。
19.根据权利要求18所述的方法，其中，所述第一预脉冲电压的上升沿与所述第二预脉冲电压的上升沿对准。
20.根据权利要求17所述的方法，还包括：
通过将所述第一字线斜坡上升到第一电压来对所述第一字线执行所述粗略编程；以及
通过将所述第一字线斜坡上升到第二电压来对所述第一字线执行所述精细编程，其中所述第二电压大于所述第一电压。
21.一种存储器件，包括：
多个字线；
多个位线；
多个存储单元，耦合到所述多个字线和所述多个位线；以及
控制单元，被配置为：
对所述多个字线中的第一字线执行粗略编程；
对所述多个字线中的第二字线执行所述粗略编程；
在对所述第一字线和所述第二字线执行所述粗略编程之后的第一时段期间，对所述多个位线中的未选择的位线进行预充电；
在所述第一时段的开始时，通过给所述第二字线施加正导通电压，导通所述未选择的位线与所述第二字线之间的沟道，并在所述第一时段的结束之前关断所述未选择的位线与所述第二字线之间的所述沟道，其中，所述第一字线和所述第二字线相邻；以及
在所述第一时段之后的第二时段期间，对所述第一字线执行精细编程。
22.根据权利要求21所述的存储器件，其中，所述控制单元还被配置为：
通过在所述第一时段期间向所述未选择的位线施加具有第一宽度的第一预脉冲电压来对所述未选择的位线进行预充电；以及
通过向未选择的字线施加具有第二宽度的第二预脉冲电压来导通和关断所述未选择的位线与所述第二字线之间的所述沟道，其中所述第二宽度小于所述第一宽度。
23.根据权利要求22所述的存储器件，其中，所述第一预脉冲电压的上升沿与所述第二预脉冲电压的上升沿对准。
24.根据权利要求21所述的存储器件，其中，所述控制单元还被配置为：
通过将所述第一字线斜坡上升到第一电压来对所述第一字线执行所述粗略编程；以及
通过将所述第一字线斜坡上升到第二电压来对所述第一字线执行所述精细编程，其中所述第二电压大于所述第一电压。
25.根据权利要求21所述的存储器件，其中，所述多个存储单元被以三维四级单元(3DQLC)结构布置。
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