JP2022522438A - メモリデバイス、システム、及び関連するメモリデバイスをプログラミングする方法 - Google Patents

メモリデバイス、システム、及び関連するメモリデバイスをプログラミングする方法 Download PDF

Info

Publication number
JP2022522438A
JP2022522438A JP2021549872A JP2021549872A JP2022522438A JP 2022522438 A JP2022522438 A JP 2022522438A JP 2021549872 A JP2021549872 A JP 2021549872A JP 2021549872 A JP2021549872 A JP 2021549872A JP 2022522438 A JP2022522438 A JP 2022522438A
Authority
JP
Japan
Prior art keywords
line
word line
voltage
programming
period
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021549872A
Other languages
English (en)
Other versions
JP7132443B2 (ja
Inventor
ツイ・イン
ジア・ジアンクアン
ヨウ・カイカイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of JP2022522438A publication Critical patent/JP2022522438A/ja
Application granted granted Critical
Publication of JP7132443B2 publication Critical patent/JP7132443B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

複数のワード線及び複数のビット線に結合された複数のメモリセルを備えるメモリデバイスをプログラミングするとき、複数のワード線のうちで隣接する２つの第１及び第２のワード線に対して粗プログラミングが実行される。次に、第１のワード線及び第２のワード線に対して粗プログラミングを実行した後の第１の期間中に、複数のビット線のうちの選択されていないビット線がプリチャージされる。また、第１の期間の開始時に、選択されていないビット線と第２のワード線との間のチャネルがオンにされ、第１の期間の終了前に、このチャネルがオフにされる。次いで、第１の期間に続く第２の期間中に、第１のワード線に対して精密プログラミングが実行される。

Description

本発明は、メモリデバイス及び関連するメモリデバイスをプログラミングする方法に関し、より詳細には、３Ｄ ＱＬＣ構造を有するメモリデバイス及び関連するメモリデバイスをプログラミングする方法に関する。
半導体メモリは、様々な電子デバイスに用いられることが多くなってきている。例えば、携帯電話、デジタルカメラ、携帯情報端末、モバイル・コンピューティング・デバイス、非モバイル・コンピューティング・デバイス、及び他のデバイスに不揮発性半導体メモリが適用されている。近年、三次元（３Ｄ）積層メモリ構造を使用した、超高密度記憶デバイスが提案されており、この構造はビット・コスト・スケーラブル（Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ：ＢｉＣＳ）アーキテクチャと呼ばれることもある。例えば、３Ｄ積層ＮＡＮＤフラッシュメモリデバイスは、導電層と誘電体層とを交互に積層したアレイから形成され得る。これらの層にメモリホールが穿孔されて、多くのメモリ層を同時に画定する。次いで、このメモリホールに適切な材料を充填することにより、ＮＡＮＤストリングが形成される。メモリセルのコントロールゲートは、導電層によって設けられている。
シングルレベルセル（ｓｉｎｇｌｅ－ｌｅｖｅｌ ｃｅｌｌ：ＳＬＣ）の不揮発性メモリは、メモリ素子当たり１ビットしか記憶することができない一方、マルチレベルセル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ：ＭＬＣ）の不揮発性メモリは、セル当たり２ビット以上を記憶することができる。例えば、セル当たり１６の電圧レベルを有するＮＡＮＤメモリは、クアッドレベルセル（ｑｕａｄ－ｌｅｖｅｌ ｃｅｌｌ：ＱＬＣ）メモリと呼ばれることがあり、セル当たり４ビットのデータを表すことができる。
プレーナ型ＮＡＮＤメモリはそれぞれ、複数のワード線とビット線とによって結合された、メモリセルのアレイから構成されている。データは、ページ単位でこのプレーナ型ＮＡＮＤメモリに書き込まれ、又はこれから読み出される。フローティングゲート間結合の影響を低減するために、３Ｄ ＱＬＣ ＮＡＮＤメモリは、全体のプログラミング速度を向上させるように、粗密プログラミングによってプログラミングされてもよい。従来技術のプログラミング方法では、第１のワード線は、粗プログラミングで第１の電圧ＶＰＧＭ１にプログラミングされ、第２のワード線は、粗プログラミングで第１の電圧ＶＰＧＭ１にプログラミングされ、第１のワード線は、粗密プログラミングで第２の電圧ＶＰＧＭ２にプログラミングされ、第２のワード線は、粗密プログラミングで第２の電圧ＶＰＧＭ２にプログラミングされ、ここで、ＶＰＧＭ２＞ＶＰＧＭ１となる。
選択されたビット線がプリチャージされている場合の第１のワード線の精密プログラミングの間、第１のワード線と第２のワード線との間の信号経路が遮断され、第１のワード線を粗プログラミングするときに発生する残留電子を排出することができない。したがって、従来技術のプログラミング方法は、プログラムディスターブを誘発する傾向がある。
本発明は、複数のワード線及び複数のビット線に結合された複数のメモリセルを備えるメモリデバイスをプログラミングする方法を提供する。本方法は、複数のワード線のうちの第１のワード線に対して粗プログラミングを実行するステップと、複数のワード線のうちの第２のワード線に対して粗プログラミングを実行するステップと、第１のワード線及び第２のワード線に対して粗プログラミングを実行した後の第１の期間中に、複数のビット線のうちの選択されていないビット線をプリチャージするステップと、第１の期間の開始時に、選択されていないビット線と第２のワード線との間のチャネルをオンにし、第１の期間の終了前に、選択されていないビット線と第２のワード線との間のチャネルをオフにするステップと、第１の期間に続く第２の期間中に、第１のワード線に対して精密プログラミングを実行するステップと、を含む。
本発明は、複数のワード線及び複数のビット線に結合された複数のメモリセルを備えるメモリデバイスをプログラミングする方法をさらに提供する。本方法は、複数のワード線のうちの第１のワード線に対して粗プログラミングを実行するステップと、複数のワード線のうちの第２のワード線に対して粗プログラミングを実行するステップと、第１のワード線及び第２のワード線に対して粗プログラミングを実行した後の第１の期間中に、複数のビット線のうちの選択されていないビット線をプリチャージするステップと、第１の期間中に、第１のワード線のチャネル電圧を低減するステップと、第１の期間に続く第２の期間中に、第１のワード線に対して精密プログラミングを実行するステップと、を含む。
本発明は、複数のワード線と、複数のビット線と、これら複数のワード線及び複数のビット線に結合された複数のメモリセルと、制御部と、を備えるメモリデバイスをさらに提供する。この制御部は、複数のワード線のうちの第１のワード線に対して粗プログラミングを実行し、複数のワード線のうちの第２のワード線に対して粗プログラミングを実行し、第１のワード線及び第２のワード線に対して粗プログラミングを実行した後の第１の期間中に、複数のビット線のうちの選択されていないビット線をプリチャージし、第１の期間の開始時に、選択されていないビット線と第２のワード線との間のチャネルをオンにし、第１の期間の終了前に、選択されていないビット線と第２のワード線との間のチャネルをオフにし、かつ第１の期間に続く第２の期間中に、第１のワード線に対して精密プログラミングを実行するように構成されている。
本発明は、複数のワード線と、複数のビット線と、これら複数のワード線及び複数のビット線に結合された複数のメモリセルと、制御部と、を備えるメモリデバイスをさらに提供する。この制御部は、複数のワード線のうちの第１のワード線に対して粗プログラミングを実行し、複数のワード線のうちの第２のワード線に対して粗プログラミングを実行し、第１のワード線及び第２のワード線に対して粗プログラミングを実行した後の第１の期間中に、複数のビット線のうちの選択されていないビット線をプリチャージし、第１の期間中に、第１のワード線のチャネル電圧を低減し、かつ第１の期間に続く第２の期間中に、第１のワード線に対して精密プログラミングを実行するように構成されている。
本発明のこれら及び他の目的は、様々な図及び図面において例示している好ましい実施形態に関する以下の詳細な説明を読解した後、当業者には間違いなく明らかになるであろう。
本発明の一実施形態による、ＮＡＮＤストリングを示す上面図である。 本発明の一実施形態による、ＮＡＮＤストリングの等価回路を示す図である。 本発明の一実施形態による、メモリセルを読み出したり、プログラミングしたりするための読出し／書込み回路を有する、メモリデバイス１００を示す図である。 本発明の一実施形態による、メモリセルのアレイの典型的な構造を示す図である。 本発明の一実施形態による、メモリデバイス内のメモリセルのアレイをプログラミングする方法を示すフローチャートである。 図５に記述している方法を実行する、一実施形態を示す図である。 本発明の別の実施形態による、メモリデバイス内のメモリセルのアレイをプログラミングする方法を示すフローチャートである。 図７に記述している方法を実行する、一実施形態を示す図である。
図１は、本発明の一実施形態による、ＮＡＮＤストリングを示す上面図である。図２は、その等価回路を示す図である。ＮＡＮＤ構造を用いたフラッシュメモリシステムでは、複数のトランジスタが直列に配置され、ＮＡＮＤストリングと呼ばれる２つの選択ゲートに挟まれている。図１及び図２に示すＮＡＮＤストリングは、直列に結合され、かつ上部選択ゲートＳＧ＿Ｔ（ドレイン側）と下部選択ゲートＳＧ＿ＢＳ（ソース側）との間に挟まれた、４つのトランジスタ１０１～１０４を含む。この上部選択ゲートＳＧ＿Ｔは、ビット線コンタクトを介してＮＡＮＤストリングをビット線に結合するように構成され、選択ゲート線ＳＧＴＬに適切な電圧を印加することによって制御されてもよい。この下部選択ゲートＳＧ＿Ｂは、ＮＡＮＤストリングをソース線に結合するために配置され、選択ゲート線ＳＧＢＬに適切な電圧を印加することによって制御されてもよい。トランジスタ１０１～１０４はそれぞれ、コントロールゲート及びフローティングゲートを含む。例えば、トランジスタ１０１は、コントロールゲートＣＧ１及びフローティングゲートＦＧ１を含み、トランジスタ１０２は、コントロールゲートＣＧ２及びフローティングゲートＦＧ２を含み、トランジスタ１０３は、コントロールゲートＣＧ３及びフローティングゲートＦＧ３を含み、トランジスタ１０４は、コントロールゲートＣＧ４及びフローティングゲートＦＧ４を含む。コントロールゲートＣＧ１はワード線ＷＬ１に結合され、コントロールゲートＣＧ２はワード線ＷＬ２に結合され、コントロールゲートＣＧ３はワード線ＷＬ３に結合され、コントロールゲートＣＧ４はワード線ＷＬ４に結合される。
例示を目的として、図１及び図２は、ＮＡＮＤストリング内の４個のメモリセルを示す。他の実施形態では、ＮＡＮＤストリングは、８個のメモリセル、１６個のメモリセル、３２個のメモリセル、６４個のメモリセル、１２８個のメモリセルなどを含んでいてもよい。ただし、ＮＡＮＤストリング内のメモリセルの数は、本発明の範囲を限定するものではない。
ＮＡＮＤ構造を用いたフラッシュメモリシステムの典型的なアーキテクチャは、いくつかのＮＡＮＤストリングを含む。ＮＡＮＤストリングはそれぞれ、選択線ＳＧＢＬによって制御されるその下部選択ゲートＳＧ＿Ｂにより、ソース線に結合され、選択線ＳＧＴＬによって制御されるその上部選択ゲートＳＧ＿Ｔにより、その関連するビット線に結合される。ビット線と、そのビット線にビット線コンタクトを介して結合された各ビット線及び１つ又は複数のそれぞれのＮＡＮＤストリングは、メモリセルのアレイの列を含む。ビット線は、複数のＮＡＮＤストリングと共有される。通常このビット線は、ワード線に垂直な方向にＮＡＮＤストリングの上を通り、１つ又は複数のセンス増幅器に結合されている。
図３は、本発明の一実施形態による、メモリセルのページ（又は他の単位）を読み出したり、プログラミングしたりするための読出し／書込み回路を有する、メモリデバイス１００を示す図である。メモリデバイス１００は、メモリセル１０のアレイ（二次元又は三次元）と、制御回路２０と、読出し／書込み回路３０Ａ及び３０Ｂと、行デコーダ４０Ａ及び４０Ｂと、列デコーダ５０Ａ及び５０Ｂと、コントローラ６０と、を備える。一実施形態では、様々な周辺回路によるメモリアレイ１０へのアクセスが、このアレイの両側で対称的に実装され、その結果、それぞれの側のアクセス線や回路の密度が半分に低減される。読出し／書込み回路３０Ａ及び３０Ｂは複数のセンスブロックＳＢを含み、これらのセンスブロックＳＢにより、メモリセルのページを並列に読み出したり、プログラミングしたりすることができる。メモリセル１０のアレイは、行デコーダ４０Ａ及び４０Ｂを介してワード線によりアドレス指定可能であり、また列デコーダ５０Ａ及び５０Ｂを介してビット線によりアドレス指定可能である。典型的な一実施形態では、メモリセル１０と、制御回路２０と、読出し／書込み回路３０Ａ及び３０Ｂと、行デコーダ４０Ａ及び４０Ｂと、列デコーダ５０Ａ及び５０Ｂとは、メモリチップ７０上に作製されてもよい。ホストとコントローラ６０との間では、信号線８２を介してコマンドやデータが転送され、コントローラ６０とメモリチップ７０との間では、信号線８４を介してコマンドやデータが転送される。メモリデバイス１００の完成後に読出し／書込み試験を実行するために、通常はメモリアレイ１０の両側に沿って配置されるダミー記憶域ＤＭＸ及びＤＭＹ内に、複数のダミーセル、ダミーワード線及びダミービット線（図示せず）が配置されてもよい。
制御回路２０は、メモリセル１０のアレイに対してメモリ動作を実行するために、読出し／書込み回路３０Ａ及び３０Ｂと協働するように構成されている。制御回路２０は、ステートマシン２２と、オンチップ・アドレス・デコーダ２４と、電力制御モジュール２６と、を含む。ステートマシン２２は、メモリ動作のチップレベルの制御をもたらすように構成されている。オンチップ・アドレス・デコーダ２４は、ホスト又はメモリコントローラによって使用されるアドレスと、行デコーダ４０Ａ、４０Ｂ及び列デコーダ５０Ａ、５０Ｂによって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供するように構成されている。電力制御モジュール２６は、それぞれのメモリ動作中に、ワード線及びビット線に供給される電力や電圧を制御するように構成されている。
図４は、本発明の一実施形態による、メモリセル１０のアレイの典型的な構造を示す図である。メモリセル１０のアレイは、ブロック１～ブロックＩによって示しているメモリセルの複数のブロックに分割され、ここでＩは正の整数であり、典型的には大きな数に等しい。１つのブロックは、ビット線ＢＬ１～ＢＬＭ及び共有のワード線ＷＬ１～ＷＬＮのセットを介してアクセスされる、ＮＡＮＤストリングのセットを含み、ここで、Ｍ及びＮは１より大きい整数である。ＮＡＮＤストリングの一方の端子は、上部選択ゲートを介して対応するビット線に結合され（選択ゲート線ＳＧＴＬに結合され）、もう一方の端子は、下部選択ゲートを介してソース線に結合される（選択ゲート線ＳＧＢＬに結合される）。各ブロックは通常、いくつかのページに分割される。一実施形態では、ブロックは従来の消去の単位であり、ページは従来の書込みの単位である。ただし、他の消去／書込みの単位を使用することもできる。
一実施形態では、メモリセル１０のアレイは、ｐ型基板と、このｐ型基板内のｎウェルと、このｎウェル内のｐウェルと、を含むトリプルウェルを備える。チャネル領域、ソース領域及びドレイン領域は通常、ｐウェル内に配置される。これらｐウェル及びｎウェルはｐ型基板の一部と考えられ、ここではメモリセル１０のアレイ全体が１つのｐウェル内にあり、ｐウェル内のトレンチがＮＡＮＤストリング間の電気的分離をもたらしている。別の実施形態では、メモリセル０１のアレイは、ｎ型基板と、このｎ型基板内のｐウェルと、このｐウェル内のｎウェルと、を含むトリプルウェルを備える。これらｐウェル及びｎウェルはｎ型基板の一部と考えられ、ここではチャネル領域、ソース領域及びドレイン領域は通常、ｎウェル内に配置される。ただし、ＮＡＮＤストリング内のメモリセルの実装によって、本発明の範囲が限定されることはない。
本発明では、メモリデバイス１００は、メモリセル１０のアレイが３Ｄ ＱＬＣ構造に配置される、ＮＡＮＤメモリデバイスであってもよい。ただし、このメモリデバイス１００のタイプが、本発明の範囲を限定することはない。
図５は、本発明の一実施形態による、メモリデバイス１００内のメモリセル１０のアレイをプログラミングする方法を示すフローチャートである。例示を目的として、複数のビット線ＢＬ１～ＢＬＭのうちのビット線ＢＬｍと、共有のワード線ＷＬ１～ＷＬＮのセットのうちで隣接する２つのワード線ＷＬｎ及びＷＬｎ＋１とによって制御されるメモリセルがアドレス指定され、ここで、ｍはＭより小さい正の整数であり、ｎはＮより小さい正の整数である。図５のフローチャートは、以下のステップを含む。
ステップ５１０で、ワード線ＷＬｎに対して粗プログラミングを実行する。
ステップ５２０で、ワード線ＷＬｎ＋１に対して粗プログラミングを実行する。
ステップ５３０で、第１の期間中に、選択されていないビット線ＢＬｍをプリチャージする。
ステップ５４０で、第１の期間の開始時に、選択されていないビット線ＢＬｍと選択されていないワード線ＷＬｎ＋１との間のチャネルをオンにし、第１の期間の終了前に、選択されていないビット線ＢＬｍと選択されていないワード線ＷＬｎ＋１との間のチャネルをオフにする。
ステップ５５０で、第１の期間に続く第２の期間中に、選択されたワード線ＷＬｎに対して精密プログラミングを実行する。
一実施形態では、制御回路２０、読出し／書込み回路３０Ａ及び３０Ｂ、行デコーダ４０Ａ及び４０Ｂ、列デコーダ５０Ａ及び５０Ｂ、並びに／又はコントローラ６０のうちの１つ又は任意の組み合わせを、図５に示しているようなプログラミングのプロセスを実行することができる制御部と呼んでもよい。
ステップ５１０で、ワード線ＷＬｎを第１の電圧ＶＰＧＭ１まで上昇させることにより、ワード線ＷＬｎに対して粗プログラミングを実行してもよい。ワード線ＷＬｎ上の複数のページがプログラミング対象である場合、プログラミング対象であるすべてのページは、次のワード線ＷＬｎ＋１に進む前に粗プログラミングされる。
ステップ５２０で、ワード線ＷＬｎ＋１を第１の電圧ＶＰＧＭ１まで上昇させることにより、ワード線ＷＬｎ＋１に対して粗プログラミングを実行してもよい。ワード線ＷＬｎ＋１上の複数のページがプログラミング対象である場合、プログラミング対象であるすべてのページは、次のワード線に進む前に粗プログラミングされる。
図６は、図５に記述している方法のステップ５３０及び５４０を実行する、一実施形態を示す図である。図６は、図５のフローチャートに沿って説明される、関連する信号線のレベルを示す。
ステップ５３０で、第１の期間中に、第１の幅Ｗ１を有するプリパルス電圧ＶＰＰ１を選択されていないビット線ＢＬｍに印加することにより、選択されていないビット線ＢＬｍをプリチャージしてもよい。ステップ５４０で、第１の期間の開始時に、第２の幅Ｗ２を有する第２のプリパルス電圧ＶＰＰ２を選択されていないワード線ＷＬｎ＋１に印加することにより、選択されていないビット線ＢＬｍと選択されていないワード線ＷＬｎ＋１との間のチャネルをオンにしてもよく、ここで、第２の幅Ｗ２は第１の幅Ｗ１よりも狭くなっている。また、第１の期間の終了前に、選択されていないビット線ＢＬｍと選択されていないワード線ＷＬｎ＋１との間のチャネルをオフにすることができるように、プリパルス電圧ＶＰＰ１の立ち上がりエッジとＶＰＰ２の立ち上がりエッジとが整合される。その結果、ステップ５１０で発生する選択されたワード線ＷＬｎ上の残留電子は、選択されていないビット線ＢＬｍと選択されていないワード線ＷＬｎ＋１との間のチャネルを介して排出されてもよい。
本発明では、メモリデバイス１００内のメモリセル１０のアレイをプログラミングする方法は、第１の期間中に、プリパルス電圧ＶＣＣを印加し、ダミー記憶域ＤＭＹをプリパルス電圧ＶＰＰ１でバイアスし、かつワード線ＷＬｎ＋１を除くすべてのワード線を接地電圧でバイアスすることにより、選択されていない選択ゲート線ＳＧＴＬ及びＳＧＢＬをプリチャージするステップをさらに含んでいてもよい。
ステップ５５０で、第２の期間中に、選択されていないビット線ＢＬｍ並びに選択されていない選択ゲート線ＳＧＴＬ及びＳＧＢＬを接地電圧でバイアスし、ダミー記憶域ＤＭＹをパス電圧ＶＰＡＳＳまで上昇させ、選択されたワード線ＷＬｎをパス電圧ＶＰＡＳＳまで上昇させ、次いで第１の電圧ＶＰＧＭ１及びパス電圧ＶＰＡＳＳよりも大きい第２の電圧ＶＰＧＭ２まで選択されたワード線ＷＬｎを上昇させ、かつワード線ＷＬｎを除くすべてのワード線をパス電圧ＶＰＡＳＳまで上昇させることにより、第２の期間中に、選択されたワード線ＷＬｎに対して精密プログラミングを実行してもよい。ワード線ＷＬｎ上の複数のページがプログラミング対象である場合、プログラミング対象であるすべてのページは、次のワード線ＷＬｎ＋１に進む前に精密プログラミングされる。
図７は、本発明の別の実施形態による、メモリデバイス１００内のメモリセル１０のアレイをプログラミングする方法を示すフローチャートである。例示を目的として、複数のビット線ＢＬ１～ＢＬＭのうちのビット線ＢＬｍと、共有のワード線ＷＬ１～ＷＬＮのセットのうちで隣接する２つのワード線ＷＬｎ及びＷＬｎ＋１とによって制御されるメモリセルがアドレス指定され、ここで、ｍはＭより小さい正の整数であり、ｎはＮより小さい正の整数である。図７のフローチャートは、以下のステップを含む。
ステップ７１０で、ワード線ＷＬｎに対して粗プログラミングを実行する。
ステップ７２０で、ワード線ＷＬｎ＋１に対して粗プログラミングを実行する。
ステップ７３０で、第１の期間中に、選択されていないビット線ＢＬｍをプリチャージする。
ステップ７４０で、第１の期間中に、選択されたワード線ＷＬｎのチャネル電圧を低減する。
ステップ７５０で、第１の期間に続く第２の期間中に、選択されたワード線ＷＬｎに対して精密プログラミングを実行する。
ステップ７１０～７３０及び７５０の実施態様は、前述のステップ５１０～５３０及び５５０の実施態様と同様である。
図８は、図７に記述している方法のステップ７３０及び７４０を実行する、一実施形態を示す図である。図８は、図７のフローチャートに沿って説明される、関連する信号線のレベルを示す。
ステップ７４０で、第１の期間中に、選択されたワード線ＷＬｎに負のプリパルス電圧ＶＰＰ３を印加することにより、選択されたワード線ＷＬｎのチャネル電圧を低減してもよい。その結果、ステップ７１０で発生する選択されたワード線ＷＬｎ上の残留電子は、選択されたワード線ＷＬｎから排出されてもよい。
本発明では、全体のプログラミング速度を向上させるために、粗密プログラミングが採用されてもよい。選択されたワード線を粗プログラミングした後、かつ選択されたワード線を精密プログラミングする前に、粗プログラミング中に発生する選択されたワード線上の残留電子を排出するために、対応する選択されていないビット線と隣接する選択されていないワード線との間のチャネルがオンにされてもよい。あるいは、粗プログラミング中に発生する選択されたワード線上の残留電子を排出するために、選択されたワード線のチャネル電圧が低減されてもよい。したがって、本方法は、メモリデバイス内のメモリセルをプログラミングするときのプログラムディスターブを低減することができる。
当業者であれば、本発明の開示内容を保持しながら、本装置並びに本方法に関する多くの修正及び変更をなすことが可能であることに容易に気付くであろう。よって、上記の開示が、添付の特許請求の範囲の境界及び範囲によってのみ限定されると解釈すべきである。

Claims (16)

  1. 複数のワード線及び複数のビット線に結合された複数のメモリセルを備えるメモリデバイスをプログラミングする方法であって、前記方法が、
    前記複数のワード線のうちの第１のワード線に対して粗プログラミングを実行するステップと、
    前記複数のワード線のうちの第２のワード線に対して前記粗プログラミングを実行するステップと、
    前記第１のワード線及び前記第２のワード線に対して前記粗プログラミングを実行した後の第１の期間中に、前記複数のビット線のうちの選択されていないビット線をプリチャージするステップと、
    前記第１の期間の開始時に、前記選択されていないビット線と前記第２のワード線との間のチャネルをオンにし、前記第１の期間の終了前に、前記選択されていないビット線と前記第２のワード線との間の前記チャネルをオフにするステップと、
    前記第１の期間に続く第２の期間中に、前記第１のワード線に対して精密プログラミングを実行するステップと、を含む、
    方法。
  2. 前記第１の期間中に、第１の幅を有する第１のプリパルス電圧を前記選択されていないビット線に印加することにより、前記選択されていないビット線をプリチャージするステップと、
    第２の幅を有する第２のプリパルス電圧を前記選択されていないワード線に印加することにより、前記選択されていないビット線と前記第２のワード線との間の前記チャネルをオンにしたり、オフにしたりするステップであって前記第２の幅が前記第１の幅よりも小さくなるステップと、をさらに含む、
    請求項１に記載の方法。
  3. 前記第１のプリパルス電圧の立ち上がりエッジが、前記第２のプリパルス電圧の立ち上がりエッジと整合される、請求項２に記載の方法。
  4. 前記第１のワード線を第１の電圧まで上昇させることにより、前記第１のワード線に対して前記粗プログラミングを実行するステップと、
    前記第１のワード線を第２の電圧まで上昇させることにより、前記第１のワード線に対して前記精密プログラミングを実行するステップであって、前記第２の電圧が前記第１の電圧よりも大きくなる、ステップと、をさらに含む、
    請求項１に記載の方法。
  5. 複数のワード線及び複数のビット線に結合された複数のメモリセルを備えるメモリデバイスをプログラミングする方法であって、前記方法が、
    前記複数のワード線のうちの第１のワード線に対して粗プログラミングを実行するステップと、
    前記複数のワード線のうちの第２のワード線に対して前記粗プログラミングを実行するステップと、
    前記第１のワード線及び前記第２のワード線に対して前記粗プログラミングを実行した後の第１の期間中に、前記複数のビット線のうちの選択されていないビット線をプリチャージするステップと、
    前記第１の期間中に、前記第１のワード線のチャネル電圧を低減するステップと、
    前記第１の期間に続く第２の期間中に、前記第１のワード線に対して精密プログラミングを実行するステップと、を含む、
    方法。
  6. 前記第１の期間中に、前記選択されていないビット線に正のプリパルス電圧を印加することにより、前記選択されていないビット線をプリチャージするステップと、
    前記第１の期間中に、前記第１のワード線に負のプリパルス電圧を印加することにより、前記第１のワード線の前記チャネル電圧を低減するステップと、をさらに含む、
    請求項５に記載の方法。
  7. 前記第１のワード線を第１の電圧まで上昇させることにより、前記第１のワード線に対して前記粗プログラミングを実行するステップと、
    前記第１のワード線を第２の電圧まで上昇させることにより、前記第１のワード線に対して前記精密プログラミングを実行するステップであって、前記第２の電圧が前記第１の電圧よりも大きくなる、ステップと、をさらに含む、
    請求項５に記載の方法。
  8. 複数のワード線と、
    複数のビット線と、
    前記複数のワード線及び前記複数のビット線に結合された複数のメモリセルと、
    制御部であって、
    前記複数のワード線のうちの第１のワード線に対して粗プログラミングを実行し、
    前記複数のワード線のうちの第２のワード線に対して前記粗プログラミングを実行し、
    前記第１のワード線及び前記第２のワード線に対して前記粗プログラミングを実行した後の第１の期間中に、前記複数のビット線のうちの選択されていないビット線をプリチャージし、
    前記第１の期間の開始時に、前記選択されていないビット線と前記第２のワード線との間のチャネルをオンにし、前記第１の期間の終了前に、前記選択されていないビット線と前記第２のワード線との間の前記チャネルをオフにし、かつ
    前記第１の期間に続く第２の期間中に、前記第１のワード線に対して精密プログラミングを実行するように構成されている、制御部と、を備える、
    メモリデバイス。
  9. 前記制御部が、
    前記第１の期間中に、第１の幅を有する第１のプリパルス電圧を前記選択されていないビット線に印加することにより、前記選択されていないビット線をプリチャージし、かつ
    第２の幅を有する第２のプリパルス電圧を前記選択されていないワード線に印加することにより、前記選択されていないビット線と前記第２のワード線との間の前記チャネルをオンにしたり、オフにしたりし、前記第２の幅が前記第１の幅よりも小さくなるようにさらに構成されている、請求項８に記載のメモリデバイス。
  10. 前記第１のプリパルス電圧の立ち上がりエッジが、前記第２のプリパルス電圧の立ち上がりエッジと整合される、請求項８に記載のメモリデバイス。
  11. 前記制御部が、
    前記第１のワード線を第１の電圧まで上昇させることにより、前記第１のワード線に対して前記粗プログラミングを実行し、かつ
    前記第１のワード線を第２の電圧まで上昇させることにより、前記第１のワード線に対して前記精密プログラミングを実行し、前記第２の電圧が前記第１の電圧よりも大きくなる、ようにさらに構成されている、
    請求項８に記載のメモリデバイス。
  12. 前記複数のメモリセルが、三次元クアッドレベルセル（３Ｄ ＱＬＣ）構造に配置されている、請求項８に記載のメモリデバイス。
  13. 複数のワード線と、
    複数のビット線と、
    前記複数のワード線及び前記複数のビット線に結合された複数のメモリセルと、
    制御部であって、
    前記複数のワード線のうちの第１のワード線に対して粗プログラミングを実行し、
    前記複数のワード線のうちの第２のワード線に対して前記粗プログラミングを実行し、
    前記第１のワード線及び前記第２のワード線に対して前記粗プログラミングを実行した後の第１の期間中に、前記複数のビット線のうちの選択されていないビット線をプリチャージし、
    前記第１の期間中に、前記第１のワード線のチャネル電圧を低減し、かつ
    前記第１の期間に続く第２の期間中に、前記第１のワード線に対して精密プログラミングを実行するように構成されている、制御部と、を備える、
    メモリデバイス。
  14. 前記制御部が、
    前記第１の期間中に、前記選択されていないビット線に正のプリパルス電圧を印加することにより、前記選択されていないビット線をプリチャージし、かつ
    前記第１の期間中に、前記第１のワード線に負のプリパルス電圧を印加することにより、前記第１のワード線の前記チャネル電圧を低減するようにさらに構成されている、
    請求項１３に記載のメモリデバイス。
  15. 前記制御部が、
    前記第１のワード線を第１の電圧まで上昇させることにより、前記第１のワード線に対して前記粗プログラミングを実行し、かつ
    前記第１のワード線を第２の電圧まで上昇させることにより、前記第１のワード線に対して前記精密プログラミングを実行し、前記第２の電圧が前記第１の電圧よりも大きくなる、ようにさらに構成されている、
    請求項１３に記載のメモリデバイス。
  16. 前記複数のメモリセルが、３Ｄ ＱＬＣ構造に配置されている、請求項１３に記載のメモリデバイス。
JP2021549872A 2019-10-12 2019-10-12 メモリデバイス、システム、及び関連するメモリデバイスをプログラミングする方法 Active JP7132443B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/110767 WO2021068231A1 (en) 2019-10-12 2019-10-12 Method of programming memory device and related memory device

Publications (2)

Publication Number Publication Date
JP2022522438A true JP2022522438A (ja) 2022-04-19
JP7132443B2 JP7132443B2 (ja) 2022-09-06

Family

ID=69753527

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021549872A Active JP7132443B2 (ja) 2019-10-12 2019-10-12 メモリデバイス、システム、及び関連するメモリデバイスをプログラミングする方法

Country Status (7)

Country Link
US (3) US11024371B2 (ja)
EP (1) EP3891745B1 (ja)
JP (1) JP7132443B2 (ja)
KR (1) KR102627168B1 (ja)
CN (2) CN110892482B (ja)
TW (1) TWI720705B (ja)
WO (1) WO2021068231A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022539717A (ja) * 2019-10-22 2022-09-13 長江存儲科技有限責任公司 不揮発性メモリデバイスおよび制御方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
CN112509626B (zh) * 2020-12-02 2022-07-19 长江存储科技有限责任公司 非易失性存储器及其控制方法
WO2022205268A1 (en) 2021-04-01 2022-10-06 Yangtze Memory Technologies Co., Ltd. Programming for three-dimensional nand memory

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228394A (ja) * 2004-11-12 2006-08-31 Toshiba Corp 半導体記憶装置のデータ書き込み方法
JP2010530112A (ja) * 2007-06-15 2010-09-02 マイクロン テクノロジー， インク． ソリッドステートメモリ内での粗密プログラミング
US20150036426A1 (en) * 2013-07-30 2015-02-05 Donghun Kwak Nonvolatile memory device and method of program verifying the same
JP2015026406A (ja) * 2013-07-24 2015-02-05 株式会社東芝 不揮発性半導体記憶装置
JP2018536959A (ja) * 2015-10-19 2018-12-13 サンディスク テクノロジーズ エルエルシー メモリのワード線依存チャネルのプリチャージ

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6992929B2 (en) * 2004-03-17 2006-01-31 Actrans System Incorporation, Usa Self-aligned split-gate NAND flash memory and fabrication process
JP4763687B2 (ja) * 2004-05-05 2011-08-31 サンディスク コーポレイション 非揮発性メモリのプログラミングを制御するためのブースティング
KR101317625B1 (ko) * 2005-12-29 2013-10-10 샌디스크 테크놀로지스, 인코포레이티드 비휘발성 메모리에서 향상된 프로그램-검증 작동을 위한방법 및 장치
US7616490B2 (en) * 2006-10-17 2009-11-10 Sandisk Corporation Programming non-volatile memory with dual voltage select gate structure
US7599224B2 (en) * 2007-07-03 2009-10-06 Sandisk Corporation Systems for coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
EP2165338B1 (en) * 2007-07-03 2012-06-20 SanDisk Technologies Inc. Coarse/fine program verification in non-volatile memory using different reference levels for improved sensing
US8259497B2 (en) * 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US7800956B2 (en) * 2008-06-27 2010-09-21 Sandisk Corporation Programming algorithm to reduce disturb with minimal extra time penalty
ITRM20080543A1 (it) * 2008-10-09 2010-04-10 Micron Technology Inc Architettura e metodo per la programmazione di memorie.
US8064252B2 (en) * 2008-11-21 2011-11-22 Micron Technology, Inc. Multi-pass programming in a memory device
US8081514B2 (en) * 2009-08-25 2011-12-20 Sandisk Technologies Inc. Partial speed and full speed programming for non-volatile memory using floating bit lines
KR101620025B1 (ko) * 2010-02-19 2016-05-24 삼성전자주식회사 데이터 저장 시스템 및 그것의 오픈 블록 관리 방법
US8355280B2 (en) * 2010-03-09 2013-01-15 Samsung Electronics Co., Ltd. Data storage system having multi-bit memory device and operating method thereof
KR101119343B1 (ko) * 2010-04-29 2012-03-06 주식회사 하이닉스반도체 반도체 메모리 장치의 프로그램 방법
US8570808B2 (en) * 2010-08-09 2013-10-29 Samsung Electronics Co., Ltd. Nonvolatile memory device with 3D memory cell array
KR101792867B1 (ko) * 2011-06-16 2017-11-02 삼성전자주식회사 멀티-레벨 메모리 장치를 포함한 데이터 저장 시스템 및 그것의 동작 방법
DE102012109612A1 (de) * 2011-10-13 2013-04-18 Samsung Electronics Co., Ltd. Nichtflüchtige Speichervorrichtung, Programmierungsverfahren für nichtflüchtige Speichervorrichtungen und Speichersystem, das eine nichtflüchtiger Speichervorrichtung umfasst
US8811091B2 (en) * 2011-12-16 2014-08-19 SanDisk Technologies, Inc. Non-volatile memory and method with improved first pass programming
US8638608B2 (en) * 2012-03-26 2014-01-28 Sandisk Technologies Inc. Selected word line dependent select gate voltage during program
US8995211B2 (en) * 2012-04-23 2015-03-31 Sandisk Technologies Inc. Program condition dependent bit line charge rate
US9087601B2 (en) * 2012-12-06 2015-07-21 Sandisk Technologies Inc. Select gate bias during program of non-volatile storage
US8885416B2 (en) * 2013-01-30 2014-11-11 Sandisk Technologies Inc. Bit line current trip point modulation for reading nonvolatile storage elements
KR102125376B1 (ko) * 2013-07-01 2020-06-23 삼성전자주식회사 저장 장치 및 그것의 쓰기 방법
KR102096285B1 (ko) * 2013-07-30 2020-04-02 삼성전자주식회사 메모리 시스템 및 그것의 프로그램 방법
JP2016062624A (ja) * 2014-09-17 2016-04-25 株式会社東芝 半導体記憶装置
US9620233B1 (en) * 2016-06-30 2017-04-11 Sandisk Technologies Llc Word line ramping down scheme to purge residual electrons
US10102903B1 (en) * 2017-03-31 2018-10-16 Intel Corporation Write process for a non volatile memory device
US10217515B2 (en) * 2017-04-01 2019-02-26 Intel Corporation Programming memory devices
US10269435B1 (en) * 2017-11-16 2019-04-23 Sandisk Technologies Llc Reducing program disturb by modifying word line voltages at interface in two-tier stack after program-verify
US10636498B1 (en) * 2019-02-22 2020-04-28 Sandisk Technologies Llc Managing bit-line settling time in non-volatile memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228394A (ja) * 2004-11-12 2006-08-31 Toshiba Corp 半導体記憶装置のデータ書き込み方法
JP2010530112A (ja) * 2007-06-15 2010-09-02 マイクロン テクノロジー， インク． ソリッドステートメモリ内での粗密プログラミング
JP2015026406A (ja) * 2013-07-24 2015-02-05 株式会社東芝 不揮発性半導体記憶装置
US20150036426A1 (en) * 2013-07-30 2015-02-05 Donghun Kwak Nonvolatile memory device and method of program verifying the same
JP2018536959A (ja) * 2015-10-19 2018-12-13 サンディスク テクノロジーズ エルエルシー メモリのワード線依存チャネルのプリチャージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022539717A (ja) * 2019-10-22 2022-09-13 長江存儲科技有限責任公司 不揮発性メモリデバイスおよび制御方法

Also Published As

Publication number Publication date
TWI720705B (zh) 2021-03-01
EP3891745A1 (en) 2021-10-13
EP3891745B1 (en) 2023-09-06
CN112652345B (zh) 2022-10-28
CN112652345A (zh) 2021-04-13
KR20210117306A (ko) 2021-09-28
US20210249072A1 (en) 2021-08-12
US20230307040A1 (en) 2023-09-28
US11705190B2 (en) 2023-07-18
US11024371B2 (en) 2021-06-01
TW202115733A (zh) 2021-04-16
KR102627168B1 (ko) 2024-01-18
US20210110869A1 (en) 2021-04-15
JP7132443B2 (ja) 2022-09-06
EP3891745A4 (en) 2022-07-13
WO2021068231A1 (en) 2021-04-15
CN110892482A (zh) 2020-03-17
CN110892482B (zh) 2021-01-29

Similar Documents

Publication Publication Date Title
JP7278426B2 (ja) メモリデバイスをプログラムする方法および関連するメモリデバイス
JP7132443B2 (ja) メモリデバイス、システム、及び関連するメモリデバイスをプログラミングする方法
JP7394933B2 (ja) メモリデバイスをプログラミングする方法および関連のメモリデバイス
JP7247376B2 (ja) ３ｄメモリデバイスをプログラムする方法および関係する３ｄメモリデバイス

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210825

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210825

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220726

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220825

R150 Certificate of patent or registration of utility model

Ref document number: 7132443

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150