CN109074847A - 清除残留电子的字线斜降方案 - Google Patents

Abstract

本发明公开了用于精确地感测存储器单元而无需等待在感测操作之后在字线上爬升的电压消逝的技术。在一个方面，在感测操作之后以从存储器串沟道清除残留电子的方式释放读取通过电压。控制电路可在不同的战略时间开始从存储器单元控制栅极释放所述读取通过电压，以便提供残留电子离开所述沟道的路径。因为残留电子已从所述沟道中清除，因此在所述字线电压在感测之后确实爬升的情况下没有电子或非常少的电子将被捕捉在所述存储器单元的浅界面陷阱中。因此，所述字线电压在所述感测操作之后仍然可爬升而不会改变所述存储器单元的阈值电压。

Description

清除残留电子的字线斜降方案

背景技术

本技术涉及存储器设备和用于操作存储器设备的技术。

最近，已经提出使用三维(3D)堆叠存储器结构的超高密度存储设备。3D存储器结构的一个示例是位成本可扩展(BiCS)架构，其包括交替的导电层和介电层的堆叠。堆叠中形成存储器孔，然后通过用包括电荷捕捉层的材料填充存储器孔形成NAND串。直的NAND串在一个存储器孔中延伸，而管状或U形的NAND串(P-BiCS)包括一对垂直列的存储器单元，其在两个存储器孔中延伸并且由底部背栅极连接。存储器单元和选择栅极晶体管的控制栅极由导电层提供。

然而，在操作此类存储器设备时面临着各种挑战。

附图说明

相同编号的元件是指不同图中的共同组件。

图1A示出了具有由于爬升电压而被捕捉的电荷的存储器单元。

图1B示出了在感测操作期间施加到控制栅极(CG)的电压以及沟道电压的时序图。

图2A为3D堆叠非易失性存储设备中一组块的透视图。

图2B为存储设备诸如图2A的3D堆叠非易失性存储设备100的功能框图。

图3为描绘图2B的感测块SB1的一个实施方案的框图。

图4A描绘了直NAND串实施方案中，图2A的块BLK0的示例性字线层400的俯视图。

图4B描绘了与图4A一致的示例性SGD层420的俯视图。

图4C描绘了堆叠440的实施方案，示出了沿图4A的线412和沿图4B的线412a截取的剖视图。

图4D描绘了图4C的堆叠440的选择栅极层和字线层的另选视图。

图5描绘了图4C的区域442的视图。

图6描绘了一组存储器单元的阈值电压(Vth)分布和示例性读取和验证电压。

图7A描绘了编程操作中的一组编程电压。

图7B描绘了与图7A一致的编程操作中的一组位线电压。

图7C描绘了与图7A一致的编程操作中的一组验证电压。

图8A描绘了每个存储器单元存储三位时的阈值电压分布。

图8B描绘了移位至图8A的阈值电压分布以示出字线电压爬升问题。

图9为一串存储器单元的一部分的图，其将用于讨论被捕捉在沟道中的残留电子的问题。

图10A至图10G为一串存储器单元的图，以说明在感测操作的一个实施方案之后如何防止残留电子被捕捉在沟道中。

图11示出了在10A至图10G的存储器单元的控制栅极上释放Vread的一个实施方案的时序图。

图12描绘了将字线分成三个群集的一个示例。

图13为感测存储器单元的方法的一个实施方案的流程图，其中残留电子从沟道被清除。

图14描绘了一串存储器单元的一部分以说明温度效应。

图15为基于当前温度选择组或群集大小的方法的一个实施方案。

图16为首先斜降下一要被感测的字线的方法的一个实施方案的流程图。

图17为感测非易失性存储设备的方法的一个实施方案的流程图，其中使用了弱擦除。

图18A为其中弱擦除操作是独立操作的方法的一个实施方案的流程图，所述独立操作与感测第二所选存储器单元的操作分开。

图18B描绘了经历弱擦除的存储器单元。

图19为将弱擦除操作整合到感测第二所选存储器单元的操作中的方法的一个实施方案的流程图。

图20A为在方法的一个实施方案期间施加到串的信号的时序图。

图20B描绘了其中升压电压不等于读取通过电压的实施方案的时序图。

图21A至图21D提供了一些示例以说明弱擦除的幅度或持续时间可能取决于当前温度。

具体实施方式

本发明提供了用于在存储设备中执行感测操作的技术。实施方案减少或消除由字线(或控制栅极)爬升产生的问题，其中字线电压在感测操作之后爬升。爬升电压可将电子从存储器单元沟道吸引到存储器单元中的浅界面陷阱中，从而改变存储器单元的阈值电压。如果在感测存储器单元之前经过足够的时间量，则爬升的字线电压将最终消失。因此，被吸引到浅界面陷阱中的电子可离开浅界面陷阱。因此，存储器单元的阈值电压可最终返回到正确的水平。本文公开了用于精确感测存储器单元而无需等待爬升的字线电压消失的技术。

一些实施方案在3D存储设备中实践。在一些实施方案中，存储器单元的电荷存储区域包括电荷捕捉材料诸如氮化硅或其他氮化物，或在多层构型诸如氧化物-氮化物-氧化物(O-N-O)构型中。电荷捕捉材料通过隧道层与沟道层分离。例如，电荷捕捉存储设备可以是3D存储设备，其中形成交替的导电层和介电层的叠堆。存储器孔被蚀刻在堆叠中并且膜被沉积在孔中，使得形成其中导电层与存储器孔相交的存储器单元或选择栅极晶体管。膜可包括电荷捕捉层，其沿着单个单元或整个NAND串、隧道层和沟道层竖直延伸。一些导电层用作存储器单元的控制栅极(或字线)，而其他导电层用作选择栅极晶体管的控制栅极，诸如NAND串中的漏极或源极侧晶体管。在一些实施方案中，电荷捕捉材料在2D NAND中的存储器单元中使用。

感测操作可用于确定单个单元的阈值电压。图1A示出了具有控制栅极150、介电阻挡层152、电荷存储区域154、隧道介电层156和沟道158的存储器单元106。存储器单元可以是串(例如，NAND串)上的许多存储器单元之一。存储器单元的串可共享沟道158。存储器单元的串可位于3D存储器阵列或2D存储器阵列中。

图1B示出了在感测操作期间施加到存储器单元控制栅极(CG)的电压以及沟道电压的时序图。感测操作可以是例如读取或程序验证。感测操作通常包括施加读取通过电压(例如，Vread)以控制串上的未选存储器单元的控制栅极，同时将参考电压(例如，Vcgr)施加到已被选择用于感测的存储器单元(例如，“所选存储器单元”)的控制栅极。参考电压可为用于读取操作的读取参考电压，用于编程验证操作的验证电压等。在一些实施方案中，在感测所选存储器单元之后，其控制栅极电压被升高至读取通过电压。因此，串上所有存储器单元的所有控制栅极可处于读取通过电压。读取通过电压是足以将存储器单元置于导电状态的电压，假设其阈值电压在分配给不同数据状态的阈值电压的范围内。不需要串上的所有存储器单元的读取通过电压具有相同的量值，但这是一种可能性。

在感测操作期间，串上的各种存储器单元可处于导电状态。因此，沟道中可能存在电子。如图1B所示，在感测所选存储器单元之后，控制栅极电压可从读取通过电压释放至稳态电压(例如，Vss)。在该释放期间，一些电子可能保留在沟道的一些部分中。如图1B所示，在控制栅极已经释放至稳态电压之后，字线(或控制栅极)可浮动。沟道与控制栅极之间的电容耦合可能导致感测操作之后控制栅极上的电压爬升。控制栅极150与沟道158之间的电压差导致电场(E场)，如图1A所描绘的那样。如图1A所示，E场可将来自沟道158的残留电子吸引到存储器单元106中的浅界面陷阱中。浅界面陷阱可能在电荷捕捉层154中。这些被捕捉的电子可升高存储器单元106的阈值电压。

如果要再次用仍然捕捉在浅界面陷阱中的电子来感测存储器单元106，则可从其预期(例如，正确)值改变阈值电压。在足够量的时间之后，控制栅极电压可下降回到稳态电压(例如，Vss)。然后被捕捉在浅界面陷阱中的残留电子可能解脱。因此，存储器单元106的阈值电压可返回到正确的水平。然而，可能需要相当长的时间(例如，20分钟)才能使电压稳定下来并使电子解脱。

需注意，具有被感测到的存储器单元的串上的任何存储器单元可能潜在地具有受字线电压爬升问题影响的阈值电压。因此，字线电压爬升可再次影响感测相同的存储器单元，或感测串上的不同存储器单元。

本文公开的实施方案在存储器单元串(诸如NAND串)上的存储器单元的感测操作之后移除残留电子。因此，可感测串上的存储器单元而不必等待字线电压爬升的影响消退。

在一个实施方案中，残留电子在感测操作之后从串沟道被清除。残留电子可从整个串沟道或其一部分被清除。因此，在串上的存储器单元的浅界面陷阱中捕捉电子被减少或防止。因此，与控制栅极电压爬升相关的问题被减少或防止。因此，在串上的一些存储器单元的感测操作之后不用等待过长时间便可感测串上的存储器单元，同时仍提供准确的结果。

在一个实施方案中，读取通过电压以在感测操作之后从整个存储器串沟道清除残留电子的方式被释放。因为残留的电子已从整个存储器串沟道清除，所以在字线电压确实爬升的情况下没有或非常少的电子将被捕捉在串上的任何存储器单元的浅界面陷阱中。因此，字线电压在感测操作之后仍然可爬升而不会影响串上的存储器单元的阈值电压。

在一个实施方案中，读取通过电压以在感测操作之后从存储器串沟道的一部分清除残留电子的方式被释放。因为残留的电子已从存储器串沟道的一部分清除，所以在字线电压确实爬升的情况下，没有或非常少的电子将被捕捉在与残留电子已被从其中清除的沟道一部分相邻的存储器单元的浅界面陷阱中。因此，字线电压在感测操作之后仍可爬升，而不会影响与已从其中清除残留电子的存储器串沟道的一部分相邻的存储器单元的阈值电压。

在一个实施方案中，通过以提供残留电子离开沟道的路径的方式释放读取通过电压将残留电子从存储器串沟道清除。电子可离开例如位线或源线。在一个实施方案中，控制电路在不同的战略时间开始从存储器单元控制栅极释放读取通过电压，以便为残留电子提供离开存储器单元沟道的路径。

在一个实施方案中，通过以提供残留电子离开沟道的一部分的路径的方式释放读取通过电压将残留电子从存储器串沟道的一部分清除。在一个实施方案中，控制电路在不同的战略时间开始从存储器单元控制栅极释放读取通过电压，以便为残留电子提供离开存储器单元串沟道的一部分的路径。

在一个实施方案中，使用弱擦除操作从串上的存储器单元中的至少一个存储器单元的浅界面陷阱移除(例如，解脱)被捕捉的电子。这里提到的被捕捉的电子可能是由于感测串上的存储器单元中的一个存储器单元的字线电压爬升问题的结果。因此，与字线电压爬升相关的问题被减少或防止。因此，可在不等待的情况下感测被弱擦除的存储器单元，同时仍提供准确的结果。弱擦除可能是感测操作的一部分，虽然这不是必需的。例如，弱擦除可被结合到感测操作的开始部分，其提供了非常有效的解决方案。

以下讨论提供了示例性存储设备的构造以及解决上述和其他问题的相关技术的详细信息。

图2A为3D堆叠非易失性存储设备中一组块的透视图。存储设备100包括基板101。在基板上为存储器单元(存储元件)的示例性块BLK0、BLK1、BLK2和BLK3以及具有供所述块使用的电路的外围区域104。例如，电路可包括可被连接到块的控制栅极层的电压驱动器105。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板101也可连同在导电路径中被图案化以承载电路的信号的一个或多个下金属层来承载块下方的电路。块被形成在存储设备的中间区域102中。在存储设备的上部区域103中，一个或多个上金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示控制栅极层。在一种可能的方法中，在共同高度处的每个块的控制栅极层被彼此连接并且被连接到电压驱动器。虽然四个块作为示例被描述，但两个或更多个块可被使用，在x和/或y方向上延伸。

在一种可能的方法中，块中的每个控制栅极层可被划分成诸如图4A、4B和4D中所示的区域。

在x方向上的平面的长度可表示到字线的信号路径在一个或多个上金属层中延伸的方向(字线或SGD线方向)，并且在y方向上的平面的宽度表示到位线的信号路径在一个或多个上金属层中延伸的方向(位线方向)。z方向表示存储设备的高度。

图2B为存储设备诸如图2A的3D堆叠非易失性存储设备100的功能框图。存储设备100可包括一个或多个存储器管芯108。图2A的一组块可在一个管芯上。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元阵列、控制电路110和读/写电路128。在3D构型中，存储器结构可包括图2A的块。存储器结构126可经由行解码器124通过字线寻址，并且经由列解码器132通过位线寻址。读/写电路128包括多个感测块SB1、SB2至SBp(感测电路)并允许并行读取或编程存储器单元页。通常，控制器122被包括在与一个或多个存储器管芯108相同的存储设备100(例如，可移除存储卡)中。命令和数据经由数据总线120在主机140与控制器122之间被传送，并且经由线118在控制器与一个或多个存储器管芯108之间被传送。

存储器结构可以是2D或3D的。存储器结构可包括一个或多个存储器单元阵列，所述存储器单元阵列包括3D阵列。存储器结构可包括单片三维存储器结构，其中多个存储器层级形成在(和不在)单个基板诸如晶片上方，没有中间基板。存储器结构可包括在存储器单元阵列的一个或多个物理层中被单片地形成的任何类型的非易失性存储器，所述存储器单元具有设置在硅基板上方的有源区域。存储器结构可处于具有与存储器单元的操作相关联的电路的非易失性存储设备中，无论相关联的电路是在基板之上还是在基板内。

控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、芯片上地址解码器114和功率控制模块116。状态机112提供存储器操作的芯片级控制。存储区域113可为用于操作存储设备的参数提供，所述参数如用于不同行或其他存储器单元组的编程参数。这些编程参数可包括位线电压和验证电压。

芯片上地址解码器114提供地址接口，其位于由主机或存储器控制器使用的地址到由解码器124和132使用的硬件地址之间。功率控制模块116在存储器操作期间控制提供给字线和位线的功率和电压。其可包括用于3D构型的字线层(WLL)的驱动器、SGS和SGD选择栅极以及源线。在一种方法中，感测块可包括位线驱动器。SGS选择是位于NAND串的源极端的栅极晶体管，并且SGD选择栅极是位于NAND串的漏极端的晶体管。

在一些具体实施中，一些组件可被组合。在各种设计中，除存储器结构126之外，一个或多个组件(单独或组合)可被认为是被配置为执行本文所述操作的至少一个控制电路。例如，控制电路可包括以下项中的一者或是以下项的组合：控制电路110、状态机112、解码器114/132、功率控制模块116、感测块SB1、SB2至SBp、读/写电路128，控制器122等等。

片外控制器122可包括处理器122c和诸如ROM 122a和RAM 122b的存储设备(存储器)。存储设备包括诸如一组指令之类的代码，并且处理器可操作来执行该组指令以提供本文描述的功能。另选地或另外地，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。

控制器使用代码来访问存储器结构，诸如，以用于编程、读取和擦除操作。代码可包括启动代码和控制代码(例如，一组指令)。启动代码是在启动或开启过程期间初始化控制器并使得控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。上电之后，处理器122c从ROM 122a或存储设备126a获取启动代码以用于执行，并且启动代码初始化系统组件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，则由处理器执行控制代码。控制代码包括执行基本任务(诸如，控制和分配存储器、对指令的处理确定优先级以及控制输入和输出端口)的驱动程序。

除NAND闪存存储器之外，也可使用其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备(诸如，动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备)、非易失性存储器设备(诸如，电阻式随机存取存储器(“ReRAM”)、电可擦可编程只读存储器(“EEPROM”)、闪存存储器(其也可被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”))以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可被配置为NAND或NOR配置。

存储器设备可由无源和/或有源元件以任何组合方式形成。作为非限制性示例，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，其包括电阻率切换存储元件(诸如，反熔丝或相变材料)和任选地操控元件(诸如，二极管或晶体管)。仍作为非限制性示例，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，其包括含有电荷存储区域(诸如，浮栅、导电纳米粒子或电荷存储电介质材料)的元件。

多个存储器元件可被配置为使得其串联连接在一起或者使得每个元件均可被单独访问。作为非限制性示例，NAND配置(NAND存储器)中的闪存存储器设备通常包含串联连接的存储器元件。NAND串是包括存储器单元和选择栅极晶体管的一组串联连接的晶体管的示例。

NAND存储器阵列可被配置为使得该阵列由多个存储器串构成，在该多个存储器串中，串由共享单个位线并且被作为一组访问的多个存储器元件构成。另选地，存储器元件可被配置为使得每个元件均可被单独地访问，例如，NOR存储器阵列。NAND和NOR存储器配置是示例性的，并且存储器元件可以其他方式配置。

定位在基板内和/或定位在基板上方的半导体存储器元件可被布置在两个或三个维度上，诸如，二维存储器结构或三维存储器结构。

在二维存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在二维存储器结构中，存储器元件被布置在基本上平行于支撑存储器元件的基板的主表面而延伸的平面中(例如，在x-y方向平面中)。基板可为其上方或其中形成存储器元件的层的晶片，或者基板可为在其形成后附接到存储器元件的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。

存储器元件可以有序阵列的方式被布置在单个存储器设备级中，诸如，被布置在多个行和/或多个列中。然而，存储器元件可被排列成非规则或非正交的配置。存储器元件可各自具有两个或更多个电极或接触线，诸如，位线和字线。

三维存储器阵列被布置成使得存储器元件占据多个平面或多个存储器设备级，从而在三个维度上形成结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。

作为非限制性示例，三维存储器结构可被竖直地布置为多个二维存储器设备级的堆叠。作为另一非限制性示例，三维存储器阵列可被布置为多个竖直列(例如，基本上垂直于基板的主表面延伸的列，即，在y方向上)，其中每列具有多个存储器元件。这些列可被布置在二维配置中，例如，在x-y平面中，从而形成具有多个竖直堆叠存储器平面上的元件的存储器元件的三维布置。三维中的存储器元件的其他配置也可构成三维存储器阵列。

作为非限制性示例，在三维NAND存储器阵列中，存储器元件可耦接在一起，以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起，以形成横跨多个水平存储器设备级的竖直NAND串。可设想其他三维配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。三维存储器阵列也可被设计成处于NOR配置和ReRAM配置中。

通常，在单片三维存储器阵列中，一个或多个存储器设备级形成在单个基板上方。任选地，单片三维存储器阵列还可具有至少部分地在单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单片三维阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单片三维存储器阵列的相邻存储器设备级的层可在存储器设备级之间共享或者具有居间层。

同样，可单独形成二维阵列，然后将其封装在一起，以形成具有多个存储器层的非单片存储器设备。例如，非单片堆叠存储器可通过在单独的基板上形成存储器级并且然后将该存储器级彼此堆叠来构造。可在堆叠前使基板变薄或者从存储器设备级移除基板，但由于存储器设备级初始形成在单独的基板上方，所得的存储器阵列不是单片三维存储器阵列。此外，多个二维存储器阵列或三维存储器阵列(单片或非单片)可形成在单独的芯片上并且然后封装在一起，以形成堆叠芯片存储器设备。

通常需要相关联的电路来操作存储器元件以及与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制和驱动存储器元件以实现功能诸如编程和阅读的电路。该相关联的电路可与存储器元件在相同的基板上，和/或该相关联的电路可在单独的基板上。例如，用于存储器读写操作的控制器可定位在单独的控制器芯片上和/或与存储器元件相同的基板上。

本领域技术人员将认识到，这种技术不限于本文所述的二维和三维示例性结构，而是涵盖本文所述的且如本领域技术人员所理解的技术的实质和范围内的所有相关存储器结构。

图3为描绘图2B的感测块SB1的一个实施方案的框图。感测块被划分为一个或多个芯部分，被称为感测模块(例如，SM0)或感测放大器，以及被称为管理电路(例如，MC0)的共同部分。在一个实施方案中，存在用于每条位线的单独的感测模块以及用于一组感测模块诸如SM0、SM1、SM2和SM3的一个通用管理电路。组中的每个感测模块经由数据总线172与相关联的管理电路通信。因此，存在与一组存储器单元的感测模块通信的一个或多个管理电路。

每个感测模块SM0、SM1、SM2和SM3分别包括感测电路SC0、SC1、SC2和SC3，这些感测电路分别通过确定连接的位线BL0、BL1、BL2和BL3中的导电电流是高于还是低于预定阈值电压(验证电压)来执行感测。每个感测模块SM0、SM1、SM2和SM3还分别包括用于设置连接的位线上的电压条件的位线锁存器BLL0、BLL1、BLL2和BLL3。例如，在编程电压期间，位线锁存器中锁存的预定状态将导致连接的位线进入锁定状态(例如，1.5V至3V)、缓慢编程状态(例如，0.5V至1V)或正常编程状态(例如，0V)。

管理电路MC0包括处理器192、四组示例数据锁存器194、195、196和197以及耦接在所述多组数据锁存器与数据总线120之间的I/O接口198。可为每个感测模块设置一组数据锁存器，并且这组数据锁存器可包括由LDL和UDL识别的数据锁存器。在每个存储器单元中存储两个数据位的存储器中，LDL存储用于写入数据的下页(LP)的位，并且UDL存储用于写入数据的上页(UP)的位。

还可使用另外的数据锁存器。例如，在每存储器单元三位的具体实施中，可使用一个额外的数据锁存器来存储数据的中间页(MP)。每存储器单元四位的具体实施可使用下中和上中数据锁存器。本文提供的技术意在涵盖此类变型。在另一选项中，使用另一锁存器来识别：当存储器单元的Vth在其目标数据状态的验证电压的指定容限内时，存储器单元是否处于缓慢编程模式中。

处理器192在读取和编程期间执行计算。对于读取，处理器确定存储在所感测到的存储器单元中的数据状态并将数据存储在这组数据锁存器中。对于完全编程和刷新编程，处理器读取锁存器，以确定待写入存储器单元的数据状态。

在读取期间，系统的操作由状态机112控制，该状态机控制向寻址存储器单元供应不同的控制栅极电压。由于其逐步通过与存储器所支持的各种存储器状态(例如，状态A、B和C；或者状态A、B、C、D、E、F和G)对应的各种预定义的控制栅极电压(例如，图6中的VrEr/A、VrA/B和VrB/C；或图8中的VrA、VrB、Vrc、VrD、VrE、VrF和VrD)，感测模块可在这些电压之一下跳变，并且对应的输出将经由数据总线172从感测模块提供到处理器192。在该时刻，处理器192通过考虑感测模块的跳变事件以及关于从状态机经由输入线193施加的控制栅极电压的信息来确定存储器状态。然后，其计算存储器状态的二进制编码并将所得的数据位存储到数据锁存器组194至197中。在管理电路MC0的另一实施方案中，位线锁存器用作用于锁存感测模块的输出的锁存器和如上文所述的位线锁存器。

一些具体实施可包括多个处理器。在一个实施方案中，每个处理器将包括输出线(未描绘)，使得每个输出线被线或在一起。在一些实施方案中，在输出线连接到线或线之前，反转输出线。该配置使得能够在编程验证过程期间快速确定编程过程何时完成，因为接收线或的状态机可确定被编程的所有位何时达到期望水平。例如，当每个位达到其期望水平时，用于该位的逻辑0将被发送到线或线(或反转的数据)。当所有位输出数据0(或反转的数据)时，则状态机知道应终止编程过程。由于每个处理器与四个感测模块通信，状态机需要读取线或线四次，或者将逻辑添加到处理器192以累积相关联的位线的结果，使得状态机仅需读取线或线一次。类似地，通过正确地选择逻辑电平，全局状态机可检测第一位何时改变其状态并相应地改变算法。

在编程或验证操作期间，待编程的数据(写入数据)从LP和UP数据锁存器中的数据总线120存储在一组数据锁存器194至197中。在状态机的控制下，编程操作包括施加到寻址存储器单元的控制栅极的一系列编程电压脉冲。然后读回每个编程电压(验证测试)，以确定是否已将存储器单元编程到期望存储器状态。在一些情况下，处理器相对于期望存储器状态监测读回的存储器状态。当两个状态一致时，处理器将位线锁存器设置为使得位线进入指定编程禁止的状态(例如，2V至3V)。即使编程电压出现在其控制栅极上，这也可禁止耦接到位线的存储器单元进一步编程。在其他实施方案中，在验证过程期间，处理器初始加载位线锁存器，并且感测电路将其设置为禁止值。

每组数据锁存器194至197可实现为用于每个感测模块的数据锁存器的堆叠。在一个实施方案中，每个感测模块具有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为用于数据总线120的串行数据，反之亦然。与存储器单元的读/写块对应的所有数据锁存器可连接在一起以形成块移位寄存器，使得可通过串行传输输入或输出数据块。具体地讲，调整读/写模块组，使得其每组数据锁存器将数据顺序地移到数据总线中或者移出数据总线，如同其为用于整个读/写块的移位寄存器的一部分。

图4A描绘了直NAND串实施方案中，图2A的块BLK0的示例性字线层400的俯视图。如上文所述，图2A中每个块中的字线层可被分成区域。每个区域可在堆叠中周期性地形成的狭缝之间延伸，以在存储器设备的制造过程期间处理字线层。这种处理可包括用金属替换字线层的牺牲材料。一般来讲，狭缝之间的距离应相对较小，以满足对该距离的以下限制：蚀刻剂可横向地行进以移除牺牲材料，并且金属可行进以填充因移除牺牲材料而形成的空隙。例如，狭缝之间的距离可允许在相邻的狭缝之间存在几行存储器孔。存储器孔和狭缝的布局还应当考虑对位线的数量的限制，该位线在每个位线连接到不同的存储器单元时可延伸跨越区域。在处理字线层之后，可任选地用金属填充狭缝，以提供穿过堆叠的互连器。

该图和其他图不一定是按比例绘制的。实际上，相对于y方向，区域在x方向上相比所描绘的要长得多，以容纳另外的存储器孔。

在该示例中，相邻狭缝之间存在四行存储器孔。此处的一行是在x方向上对准的一组存储器孔。此外，存储器孔的行成交错图案，以增加存储器孔的密度。字线层被分成区域406、407、408和409，这些区域各自由连接器413连接。在一种方法中，块中字线层的最后一个区域可连接到下一个块中字线层的第一区域。连接器继而连接到用于字线层的电压驱动器。区域406具有沿线412的示例性存储器孔410和411。还可参见图4C。区域407具有示例存储器孔414和415。区域408具有示例存储器孔416和417。区域409具有示例存储器孔418和419。

每个圈表示字线层或选择栅极层处的存储器孔的横截面。每个圈可另选地表示由存储器孔中的材料和相邻字线层提供的存储器单元。

金属填充狭缝401、402、403和404(例如，金属互连器)可定位在区域406至409的边缘之间并且定位成邻近这些区域的边缘。金属填充狭缝提供从堆叠的底部到堆叠的顶部的导电路径。例如，在堆叠的底部处的源极线可连接到堆叠上方的导电线，其中导电线连接到存储器设备的外围区域中的电压驱动器。

图4B描绘了与图4A一致的示例性SGD层420的俯视图。SGD层被分成区域426、427、428和429。每个区域可连接到相应的电压驱动器。这允许字线层的一个区域中的一组存储器单元被同时编程，其中每个存储器单元位于连接到相应的位线的相应的NAND串中。可在每条位线上设置电压，以在每个编程电压期间允许或禁止编程。

区域426具有沿线412a的示例性存储器孔410和411，其与位线BL0重合。还可参见图4C。区域427也具有示例性存储器孔414，其与位线BL1重合。多个位线在存储器孔上方延伸，并且连接到如“X”符号所指示的存储器孔。BL0连接到一组存储器孔，这组存储器孔包括存储器孔411、415、417和419。另一示例性位线BL1连接到一组存储器孔，这组存储器孔包括存储器孔410、414、416和418。还描绘了垂直延伸穿过堆叠时的图4A的金属填充狭缝401、402、403和404。位线可被编号成在-x方向上横跨SGD层420的序列BL0至BL23。

不同的位线子集连接到不同行中的单元。例如，BL0、BL4、BL8、BL12、BL16和BL20连接到每个区域的右手边缘处的单元的第一行中的单元。BL2、BL6、BL10、BL14、BL18和BL22连接到与右手边缘处的第一行相邻的单元的相邻行中的单元。BL3、BL7、BL11、BL15、BL19和BL23连接到每个区域的左手边缘处的单元的第一行中的单元。BL1、BL5、BL9、BL13、BL17和BL21连接到与左手边缘处的第一行相邻的单元的相邻行中的单元。

图4C描绘了堆叠440的实施方案，示出了沿图4A的线412和沿图4B的线412a截取的剖视图。堆叠440具有交替的导电层和绝缘层。绝缘层被标记为DL0-DL55，并且可为电介质材料诸如氧化硅。除数据字线层WLL0-WLL47之外，导电层还包括：两个SGD层、两个SGS层、四个虚拟字线层DWLD0、DWLD1、DWLS0和DWLS1。导电层可由例如钨形成。在多层堆叠中描绘了与NAND串NS1和NS2对应的存储器单元的列。堆叠包括基板101、基板上的绝缘膜250以及源极线SL的一部分。NS1具有在堆叠的底部444处的源极端439和在堆叠的顶部443处的漏极端438。还描绘了图4A和图4B中的金属填充狭缝401和402。还描绘了位线BL0的一部分。导电通孔441将漏极端438连接到BL0。在图5中更详细地示出了堆叠的区域442。

图4D描绘了图4C的堆叠440的选择栅极层和字线层的另选视图。SGD层SGD0和SGD0各自包括与一组NAND串的漏极侧相关联的选择栅极线的平行行。例如，SGD0包括漏极侧选择栅极区域426、427、428和429，与图4B一致。

SGD层下方是漏极侧虚拟字线层。在一种方法中，每个虚拟字线层表示字线，并且连接到堆叠中给定高度处的一组虚拟存储器单元。例如，DWLD0包括字线层区域450、451、452和453。虚拟存储器单元(也称为非数据存储器单元)不存储数据并且不具备存储数据的资格，而数据存储器单元具备存储数据的资格。此外，虚拟存储器单元的Vth通常在制造时固定或者可周期性地调整，而数据存储器单元的Vth则变化得更加频繁，例如，在数据存储器单元的擦除和编程操作期间。

虚拟字线层下方是数据字线层。例如，WLL10包括字线层区域406、407、408和409，与图4A一致。

数据字线层下方是源极侧虚拟字线层。

源极侧虚拟字线层下方是SGS层。SGS层SGS0和SGS1各自包括与一组NAND串的源极侧相关联的选择栅极线的平行行。例如，SGS0包括源极侧选择栅极线454、455、456和457。在一种方法中，可独立地控制每个选择栅极线。或者，可连接并共同控制选择栅极线。

图5描绘了图4C的区域442的视图。SGD选择栅极480和481设置在虚拟存储器单元482和483以及数据存储器单元MC上方。多个层可例如使用原子层沉积沿存储器孔410的侧壁(SW)沉积和/或沉积在每个字线层内。例如，每个列(例如，由存储器孔内的材料形成的支柱)可包括电荷捕捉层或膜463(诸如SiN或其他氮化物)、隧道层464、多晶硅主体或沟道465和电介质芯部466。字线层可包括阻挡氧化物470、阻挡高介电常数材料460、金属阻隔物461和导电金属462(诸如钨)作为控制栅极。例如，设置了控制栅极490、491、492、493和494。在该示例中，除金属之外，所有层均设置在存储器孔中。在其他方法中，一些层可在控制栅极层中。另外的支柱类似地形成在不同的存储器孔中。支柱可形成NAND串的柱状有源区(AA)。

图5中的存储器单元是图1A的存储器单元106的一个实施方案。因此，控制栅极490、491、492、493和494是控制栅极150的一个实施方案；阻挡氧化物470和阻挡高介电常数材料460一起是电介质阻挡层152的一个实施方案；电荷捕捉层或膜463是电荷存储区域154的一个实施方案；隧道层464是隧道电介质层156的一个实施方案；并且多晶硅主体或沟道465是沟道158的一个实施方案。

在编程图5的存储器单元时，电子被存储在与存储器单元相关联的电荷捕捉层的一部分中。这些电子从沟道被吸入到电荷捕捉层中并穿过隧道层。存储器单元的Vth与所存储的电荷的量成比例地增加。在擦除操作期间，电子返回到沟道。

每个存储器孔可填充有多个环状层，该多个环状层包括阻挡氧化物层、电荷捕捉层、隧道层和沟道层。每个存储器孔的芯部区域填充有主体材料，并且多个环状层位于每个存储器孔中的芯部区域与WLL之间。

在一些情况下，隧道层464可包括多个层，诸如处于氧化物-氮化物-氧化物配置中。

NAND串可被认为具有浮动主体沟道，因为沟道的长度未形成在基板上。此外，NAND串由堆叠中彼此上方的多个字线层提供，并且通过电介质层(例如，DL0-DL55)彼此分开。

图6描绘了一组存储器单元的阈值电压(Vth)分布和示例性读取和验证电压。水平轴表示Vth，并且竖直轴表示对数刻度的多个存储器单元。为了清楚起见，Vth分布以简化形式示出。

在一种方法中，一个编程通过操作(也称为全序列编程)涉及(仅涉及)多个编程验证操作的一个序列(或编程循环)，该序列从初始Vpgm水平开始执行并且继续到最终Vpgm水平，直到一组所选存储器单元的阈值电压达到相应目标数据状态的一个或多个相应验证电压。在编程通过开始时，所有存储器单元最初均可处于已擦除状态。

针对其中每个存储器单元均存储在四个可能的Vth范围之一中的两个数据位的情况，提供了用于存储器单元阵列的示例性Vth分布。一位表示LP数据，并且另一位表示UP数据。位组合可被表示为UP位、随后是LP位，例如，11表示UP＝1且LP＝1、01表示UP＝0且LP＝1、00表示UP＝0且LP＝0以及10表示UP＝1且LP＝0。位组合存储在一组锁存器中，诸如先前所讨论的。例如，LP位可存储在LDL中，并且UP位可存储在UDL中。在另一示例中，每个存储器单元存储在八个可能的Vth范围之一中的三个数据位。

Vth分布601、602和603分别表示当Vth分别超过验证电压VvA、VvB或VvC时存储器单元所达到的目标数据状态A、B和C。执行验证操作或测试，以确定存储器单元的Vth是否超过验证电压。VvEr为擦除验证电压。

在完成编程通过之后，可使用在Vth分布之间的读取基准电压VrEr/A、VrA/B和VrB/C从存储器单元读取数据。通过测试给定存储器单元的Vth是高于还是低于读取基准电压中的一个或多个，系统可确定由存储器单元表示的数据状态。

图7A描绘了编程操作中的一组编程电压。竖直轴描绘Veg、控制栅极或字线电压，并且水平轴描绘时间或编程循环编号(例如，编程验证迭代编号)。图7A至图7C中描绘了具有四个数据状态的单程编程操作。其他选项也是可能的。编程操作包括一系列波形700，该系列波形包括编程电压701至709。执行增量阶跃脉冲编程，使得Vpgm以初始水平开始(Vpgm_init)，并且在每个编程循环中步进地增加。该示例还执行基于编程循环的验证测试(参见图7C)。例如，在循环1和2中验证A状态单元，在循环3至5中验证A和B状态单元，在循环6至8中验证B和C状态单元，并且在循环9中验证C状态单元。图7A至图7C的水平轴是时间对准的。

图7B描绘了编程操作中的一组位线电压，与图7A一致。可将Vbl_禁止施加到具有锁定或禁止状态的存储器单元(例如，已擦除状态单元或已完成编程以实现目标数据状态的存储器单元)的位线。Vbl＝0V可施加到具有编程状态的存储器单元。

图7C描绘了编程操作中的一组验证电压，与图7A一致。编程循环1和2中的波形711和712分别具有VvA的量值。编程循环3、4和5中的波形713、714和715分别具有VvA和VvB的量值。编程循环6、7和8中的波形716、717和718分别具有VvB和VvC的量值。编程循环9中的波形719具有VvC的量值。具体地讲，在编程循环1和2中，在VvA处，发生对A状态单元的感测。在编程循环3、4和5中，在VvA处，发生对A状态单元的感测，并且在VvB处，发生对B状态单元的感测。在编程循环6、7和8中，在VvB处，发生对B状态单元的感测，并且在VvC处，发生对C状态单元的感测。在编程循环9中，在VvC处，发生对C状态单元的感测。该方法通过考虑具有较低目标数据状态的存储器单元在编程操作中将比具有较高目标数据状态的存储器单元更早地通过验证测试来最小化验证操作的数量。

存储器单元可被编程为多于或少于四个状态。在图6的示例中，每个存储器单元可存储两个位。存储器单元各自可存储多于或少于两个位。图8A描绘了每个存储器单元存储三个位时的阈值电压分布。在这种情况下，存在八个阈值电压分布800至807，其表示擦除状态(Er)以及状态A至G。描绘了验证电压Vva、VvB、VvC、VvD、VvE、VvF和VvG。描绘了读取基准电压Vra、VrB、VrC、VrD、VrE、VrF和VrG。编程和读取可类似于每存储器单元存储和感测两个位的示例中所述的编程和读取。

图8B描绘了图8A中的阈值电压分布800至807，其中添加阈值电压分布810至817，以示出阈值电压分布800至807中由字线电压爬升问题造成的可能移位。在感测存储器单元之前(例如，在读取或编程验证之前)，存储器单元具有实线所示的阈值电压分布800至807。在感测存储器单元之后，阈值电压分布可移位到虚线阈值电压分布810至817。在此示例中，向上移位到至少一些单个阈值电压分布。一些分布可能受到比其他分布更大的影响。例如，较低(较低电压)状态可比较高状态遭受更大的移位，这是一种可能性。如果经过足够的时间，则爬升的字线电压应返回到例如稳定状态电压。因此，被捕捉在浅界面陷阱中的电子可被解脱。因此，阈值电压分布可返回到阈值电压分布800至807。

本文所公开的实施方案提供用于在可能使得阈值电压分布移位的感测操作之后立即(或至少很快地)再次准确地感测的技术。在一个实施方案中，提供了用于防止发生移位的技术。因此，在感测之后不出现移位的阈值电压分布810至817。在一个实施方案中，通过字线上的读取通过电压的战略释放来防止阈值电压分布发生移位。在一个实施方案中，读取通过电压释放的顺序清除来自NAND沟道中的残留电子。在一个实施方案中，读取通过电压释放的顺序清除来自NAND沟道的至少一部分中的残留电子。如果从NAND沟道中邻近下一个待被感测的存储器单元的部分清除残留电子，则可减轻或消除字线电压爬升问题。

本文所公开的实施方案提供用于在使得阈值电压分布移位的感测操作之后立即(或至少很快地)再次准确地感测的技术。在一个实施方案中，提供了用于“去移位”阈值电压分布的技术。因此，移位的阈值电压分布810至817可被移回阈值电压分布800至807，而无需等待爬升字线电压下降(因此等待移位的阈值电压分布810至817返回到先前的阈值电压分布800至807)。在一个实施方案中，去移位阈值电压分布包括执行弱擦除操作。在一个实施方案中，弱擦除操作是读取操作的一部分。在一个实施方案中，弱擦除是为了使得至少下一个存储器单元被感知。然而，可弱擦除NAND串上的所有存储器单元，以移除被捕捉的电子。

图9为存储器单元的串902的一部分的图，其将用于讨论被捕捉在沟道158中的残留电子的问题。存储器单元各自具有控制栅极150和电荷存储区域154。存储器单元可为NAND串的一部分。图9中未描绘整个NAND串。在连接到公共源极线的一端处可存在源极侧选择栅极，并且在连接到位线的另一端处可存在漏极侧选择栅极。电荷存储区域154上的字母指示存储器单元已被编程的状态，参考图8A的数据状态。几个存储器单元已被编程为G状态。

为了感测串上的存储器单元中的一者，可将图8A的读取基准电压之一施加到已被选择用于读取的存储器单元(“所选的存储器单元”)的控制栅极。可将读取通过电压(例如，Vread)施加到其他存储器单元(“未选存储器单元”)的控制栅极。该读取通过电压具有足够的量值，以打开存储器单元，不管其已被编程到何种状态。当存储器单元被“打开”时，与存储器单元相邻的沟道是导电的。就在感测操作之后，可将施加到所选存储器单元的控制栅极的读取基准电压增大到读取通过电压。因此，对于短周期，所有控制栅极可具有施加到其上的读取通过电压。因此，所有存储器单元将处于导电状态(或“打开”状态)。

为了举例说明，以下示例将假设所有控制栅极上的读取通过电压被同时降低。在某些时刻，被编程到G状态的存储器单元上的控制栅极电压将下降到足够低，以关闭那些存储器单元(或者使其变成非导电的)。在该时刻，其他存储器单元上的控制栅极电压仍足够高，使得那些存储器单元是导电的。图9是被编程到G状态的存储器单元刚刚变成非导电时的快照。这可与控制栅极电压已下降到约VvG时的时刻对应。在该时刻，A状态中的存储器单元仍然是强导电的，如与A状态存储器单元相邻的沟道158中的大量电子所指示的。B状态存储器单元也是导电的，如与B状态存储器单元相邻的沟道158中的电子所指示的。D状态存储器单元可以是更弱导电的，如与D状态存储器单元相邻的沟道158中的单个电子所指示的。当然，电子的数量仅用于比较的目的，电子的实际数量将不同于所描绘的。沟道158中的这些电子可被称为“残留电子”。

当被编程到G状态的存储器单元不再导电时，残留电子(来自其他导电存储器单元)可被捕捉在沟道158中。例如，由于B状态存储器单元的每一侧上的存储器单元关闭的事实，可捕捉与B状态存储器单元相邻的沟道158中的残留电子。类似地，与D状态和A状态存储器单元相邻的残留电子可被捕捉在沟道中。需注意，A状态和D状态存储器单元的控制栅极上的电压可最终变得足够低，以关闭那些存储器单元。然而，残留电子将仍被捕捉在沟道158中。

如相对于图1A所指出的，在感测操作之后，字线电压(以及因此控制栅极电压)爬升是可能的。如相对于图1B所指出的，电场可导致沟道158中的残留电子被吸入例如电荷捕捉层154中的浅界面陷阱。此类残留电子可被捕捉在浅界面陷阱中，从而影响存储器单元的阈值电压。在一些实施方案中，从沟道158清除残留电子，使得其不会被捕捉在串上的存储器单元的浅界面陷阱中。在一些实施方案中，从沟道158的至少一部分清除残留电子，使得其不会被捕捉在串上的存储器单元中的至少一个存储器单元的浅界面陷阱中。

图10A至图10G为存储器单元的串1002的图，其将用于说明在感测操作的一个实施方案之后如何防止残留电子被捕捉在沟道158中。为了举例说明，NAND串的每一端处存在八个存储器单元和一个选择栅极。源极端具有源极侧选择栅极(SGS)。漏极端具有漏极侧选择栅极(SGD)。需注意，这可能是连接到相同字线和选择线的许多NAND串中的一者。因此，SGS可指连接到许多NAND串的源极侧选择线。同样，SGD可指连接到许多NAND串的漏极侧选择线。各种控制栅极150(图10A中引用了其中一个)可作为连接到前述的许多NAND串的字线来实现。可存在多于或少于八个的存储器单元。选择栅极附近也可存在一个或多个虚拟存储器单元。

在一些实施方案中，每个存储器单元与堆叠的一层相关联。例如，在图4C中，存储器单元与层WLL0至WLL47相关联。同样，虚拟存储器单元可与堆叠的层相关联。还需注意，选择栅极可分布在堆叠的一个或多个层上方。例如，在图4C中，漏极侧选择栅极分布在两个层(SGD0、SGD1)上方。同样，源极侧选择栅极分布在两个层(SGS0、SGS1)上方。

图10A至图10G中的存储器单元被分成组。中间的两个存储器单元在组0中组1包括在漏极侧和源极侧两者上的存储器单元。组2包括在漏极侧和源极侧两者上的下一存储器单元。组3包括在漏极侧和源极侧两者上的下一存储器单元。可存在多于或少于四个的组。另外，每组可存在多于两个的存储器单元。

图11示出了在10A至图10G的存储器单元的控制栅极上释放Vread的一个实施方案的时序图。图11示出，在时间t0处，开始将Vread释放到组0中的存储器单元的控制栅极上，同时将Vread保持在其他控制栅极上。SGS和SGD两者上的电压处于保持每个选择栅极导电的水平下。图10A示出根据一个实施方案的用于时间t0的条件。在时间t0处，将Vread施加到所有存储器单元的控制栅极。因此，所有存储器单元均处于导电状态。与每个存储器单元相邻的沟道158是导电的。

图11示出，在时间t1处，开始将Vread释放到组1中的存储器单元的控制栅极上，同时将Vread保持在组2和组3存储器单元的控制栅极上。SGS和SGD两者上的电压均处于保持每个选择栅极导电的水平下。

图10B示出根据一个实施方案的用于时间tl的条件。组0存储器单元的控制栅极上的电压已下降到约VrG。参考图8A，VrG为G状态的读取基准电压。因此，组0中的G状态存储器单元不再导电。组0中可能已在沟道158中的与G状态存储器单元相邻的任何残留电子可迁移到串1002的源极端或漏极端。组0中的D状态存储器单元仍然导电。另外，组1至组3中的存储器单元均仍然导电。

图11示出，在时间t2处，开始将Vread释放到组2中的存储器单元的控制栅极上，同时将Vread保持在组3存储器单元的控制栅极上。SGS和SGD两者上的电压均处于保持每个选择栅极导电的水平下。

图10C示出根据一个实施方案的用于时间t2的条件。组0存储器单元的控制栅极上的电压已下降至约0V。组1存储器单元的控制栅极上的电压已下降至约VrG。组0中可能已在沟道158中的任何残留电子可迁移到串1002的源极端或漏极端。

图11示出，在时间t3处，开始将Vread释放到组3中的存储器单元的控制栅极上。SGS和SGD两者上的电压均处于保持每个选择栅极导电的水平下。

图10D示出根据一个实施方案的用于时间t3的条件。组0和组1存储器单元的控制栅极上的电压已下降至约0V。组2存储器单元的控制栅极上的电压已下降至约VrG。组1中的A状态和B状态存储器单元可在组2中的存储器单元之前关闭。因此，组1中可能已在沟道158中的与A状态存储器单元相邻的任何残留电子可迁移到串1002的漏极端。组1中可能已在沟道158中的与B状态存储器单元相邻的任何残留电子可迁移到串1002的源极端。当组2中的G状态存储器单元关闭时，G状态存储器单元中的一者中的任何残留电子均具有通向NAND串1002的源极端的路径，并且另一个G状态存储器单元中的残留电子具有通向NAND串1002的漏极端的路径。

图11示出，在时间t4处，源极侧选择栅极和漏极侧选择栅极上的电压开始释放。图10E示出根据一个实施方案的用于时间t4的条件。组0、组1和组2存储器单元的控制栅极上的电压已下降至约0V。组3存储器单元的控制栅极上的电压已下降至约VrG。在这种情况下，组3中的E状态存储器单元和C状态存储器单元各自仍然导电。源极侧选择栅极(SGS)和漏极侧选择栅极(SGD)仍然导电。因此，来自组3的电子仍然具有来自沟道158的退出路径。

图10F示出根据一个实施方案的用于时间t5的条件。组0至组3存储器单元的控制栅极上的电压已下降至约0V。因此，这些存储器单元不再导电。然而，从NAND沟道158清除来自组3的任何残留电子，因为源极侧选择栅极(SGS)和漏极侧选择栅极(SGD)两者均仍然导电。

图10G示出根据一个实施方案的用于时间t6的条件。此时，源极侧选择栅极(SGS)和漏极侧选择栅极(SGD)不再导电。然而，已从沟道158清除残留电子。由于已从沟道158清除残留电子，被捕捉在存储器单元中的残留电子的量被减小或消除。因此，可准确地感测任何存储器单元，而无需等待残留电子从存储器单元解脱。例如，可准确地感测任何存储器单元，而无需等待爬升的字线电压消退。需注意，不需要从沟道158清除所有的残留电子。减小沟道158中残留电子的数量可减少与字线电压爬升相关联的问题。另外，从沟道158的一部分战略性地减少或消除残留电子可为至少沟道158的该部分上的存储器单元减少或消除与字线电压爬升相关联的问题。

需注意，从控制栅极释放Vread的速率可快于或慢于图11中所描绘的速率。还需注意，对于给定组，不要求同时开始对组0的漏极侧上的存储器单元和组0的源极侧上的存储器单元释放Vread。例如，图11描绘了，在时间t1处开始在对组0的漏极侧和源极侧两者上的组1释放Vread。不需要在时间tl处，释放两者。然而，漏极侧上的组1应在组0之后并且在漏极侧上的组2之前开始被释放。同样，源极侧上的组1应在组0之后并且在源极侧上的组2之前开始被释放。

在图10A至图10G的示例中，存在四个组。可存在多于或少于四个组。在图10A至图10G的示例中，每组存在两个存储器单元(在串上)。在一些实施方案中，每组存在多于两个存储器单元(在串上)。在一个实施方案中，每组存在单个存储器单元(在串上)。表I的示例描述了图2C的示例中的各种导电层可分组的一种方式。

表I

在表I的示例中，每组存在四个导电层。每组可存在多于或少于四个导电层。不需要所有组具有相同的大小。即，一些组中导电层的数量可不同于其他组。在如何对导电层进行分组方面存在许多变化。在一个实施方案中，虚拟字线和选择栅极被放置在同一组中。

在表I的示例中，组1至组13各自在组0的漏极侧和源极侧两者上包含导电层。这不是绝对要求。例如，组1可被分成具有WLL20至WLL21的组1A和具有WLL26至WLL27的组1B。不需要组1A和组1B同时释放。然而，组1A应当在WLL00至WLL17中的任一者(以及DWLSO、DWLS1和SGSO、SGS1)的释放之前开始它们的释放。同样，组1B应当在WLL28至WLL47中的任一者(以及DWLD1、DWLD0和SGD1、SGD0)的释放之前开始它们的释放。

在本文中，术语“群集”用于指代连续组的字线(或连续组的控制栅极)。例如，WLL20至WLL21是群集的示例。群集中可能存在一个或多个字线。图12描绘了将串1202上的存储器单元分成三个群集的一个示例。另一种表达方式为这是指与串上的存储器单元相关联的字线被分成群集。串1202与图10A至图10F的串1002一致。在图12中，中间的两个存储器单元在群集0中。群集1包含群集0与SGD之间的所有存储器单元。群集2包含群集0与SGS之间的所有存储器单元。在一个实施方案中，在开始释放群集1或群集2中的任何存储器单元上的读取通过电压之前，开始释放群集0上的读取通过电压。另外，SGS和SGD具有施加到其栅极的足够电压以将它们保持在导电状态。因此，可将与群集0中的存储器单元相邻的沟道158中的任何残留电子从该沟道中清除。可再次感测群集0中的存储器单元中的每一者，而无需等待爬升电压消逝。

图13为感测存储器单元的方法1300的一个实施方案的流程图，其中残留电子从沟道中清除。方法1300可用于感测NAND串上的一个或多个存储器单元。NAND串可处于3D架构或2D架构。在一个实施方案中，存储器单元具有电荷捕捉层。在一个实施方案中，感测操作是程序验证。在一个实施方案中，感测操作是读取。方法1300描述了感测第一所选存储器单元和第二所选存储器单元。第二所选存储器单元和第一所选存储器单元可以是同一串(例如，NAND串)上的同一存储器单元或两个不同的存储器单元。NAND串可以是共享字线和选择线的许多NAND串中的一者。可相对于许多NAND串并行地执行该方法。在一个实施方案中，由控制电路执行方法1300(例如，控制电路可包括以下项中的任一者或以下项的组合：控制电路110、状态机112、解码器114/132、功率控制模块116、感测块SB1、SB2至SBp、读/写电路128、控制器122等等)。

NAND串可具有NAND串的一端处的源极选择栅极和另一端处的漏极选择栅极。控制栅极可包括第一控制栅极群集、在第一群集与第一选择栅极之间的一个或多个控制栅极群集，以及在第一群集与第二选择栅极之间的一个或多个控制栅极群集。例如，第一控制栅极群集可以是图12中的群集0中的那些。在第一群集与第一选择栅极之间的所述一个或多个控制栅极群集可以是群集1中的那些。在第一群集与第二选择栅极之间的所述一个或多个控制栅极群集可以是群集2中的那些。

又如，第一控制栅极群集可以是图10A至图10G中的组0中的那些。在第一群集与第一选择栅极之间的所述一个或多个控制栅极群集可以是组1、组2和组3中的那些以及在组0的漏极侧上的那些。在第一群集与第二选择栅极之间的所述一个或多个控制栅极群集可以是组1、组2和组3中的那些以及在组0的源极侧上的那些。

在步骤1302中，感测所选NAND串上的第一所选非易失性存储元件。需注意，第一所选非易失性存储元件可在任何群集中。在一个实施方案中，感测是读取操作。在一个实施方案中，感测是程序验证操作。步骤1302可包括在向第一所选非易失性存储元件施加基准电压时向所选NAND串的未选非易失性存储元件的控制栅极施加读取通过电压。基准电压可以为读取基准电压、编程验证电压等。读取通过电压足够高以将未选存储器单元置于导电状态，因此它们不会干扰所选存储器单元的感测。施加到未选存储器单元的读取通过电压可各自为相同的量值。然而，需注意，施加到不同的存储器单元的读取通过电压的量值可以是不同的。步骤1302还可包括向所选NAND串的SGD和SGS选择栅极施加接通电压。这允许电流在所选NAND串中流动到感测电路。

在步骤1304中，在感测第一所选非易失性存储元件之后向第一所选非易失性存储元件的控制栅极施加读取通过电压。步骤1304可包括将基准电压升高至读取通过电压。

在步骤1306中，在开始从其他群集中的任一者中的控制栅极释放读取通过电压之前并且在第一选择栅极和第二选择栅极处于导电状态时，开始从第一群集的控制栅极释放读取通过电压。例如，参考图11，在时间t0处，开始从组0释放读取通过电压。另外，组1至组3的读取通过电压尚未开始释放。另外，需注意，在图11中，SGD和SGS仍然具有将它们置于导电状态的施加电压。需注意，第一群集可能包括或可能不包括第一所选存储器单元。

在一个实施方案中，步骤1306包括将NAND串的第一控制栅极群集与第一选择栅极之间的所有非易失性存储元件保持接通并且将NAND串的第一控制栅极群集与第二选择栅极之间的所有非易失性存储元件保持接通直到第一群集中的控制栅极电压已释放至稳态电压。例如，群集1中的所有非易失性存储元件和群集2中的所有非易失性存储元件被保持在导电状态(或保持接通)直到群集0中的所有非易失性存储元件上的控制栅极电压已被释放至稳态电压(例如，Vss)，参考图12。通过使用图10A至图10G的示例，组1至组3中的在组0的漏极侧上的所有非易失性存储元件和组1至组3中的在组0的源极侧上的所有非易失性存储元件被保持在导电状态(或保持接通)直到组0中的所有非易失性存储元件上的控制栅极电压已被释放至稳态电压(例如，Vss)。

在一个实施方案中，步骤1306包括开始按群集的顺序从最邻近第一群集的群集到最邻近第一选择栅极的群集来从在第一群集与第一选择栅极之间的所述一个或多个控制栅极群集的控制栅极释放读取通过电压。例如，参考图10A至图10G(以及图11)的示例，开始在组0的漏极侧上相对于组来释放读取通过电压的顺序为：组1、组2、组3。同样，开始在组0的源极侧上相对于组来释放读取通过电压的顺序为：组1、组2、组3。

在一个实施方案中，步骤1306包括在第一群集中的控制栅极上的电压达到稳态电压之前开始从与第一控制栅极群集相邻的控制栅极群集释放读取通过电压。参考图11，需注意，以组0为例，在开始释放相邻的组1(相邻的群集可以是在组0的源极侧或漏极侧上的组1)上的电压之前等待该组上的电压一路到稳态电压(例如，Vss)不是必须的。这有助于加速总体感测操作。因此，在时间t1处，Vread可在组0的控制栅极上的电压达到Vss之前开始从组1释放。

在一个实施方案中，步骤1306包括在第一群集中的所有非易失性存储元件从导电状态变到非导电状态之前开始从与第一群集相邻的群集释放读取通过电压。这也可有助于加速总体感测操作，因为在开始释放组1之前不需要等待直到组0中的所有非易失性存储元件关闭，使用图10A至图10G作为示例。图10B示出了组1上的电压刚开始释放时的状态的一个示例。此时，组0的控制栅极上的电压可为约VrG。此时，组0中的存储器单元中的一些可以关闭(例如，G状态单元可以关闭)。然而，假设存在处于其他状态的存储器单元(诸如所描绘的D状态单元)，则该存储器单元可仍然接通。因此，作为一个示例，等待组0中的D状态存储器单元成为非导电的以开始释放组1不是必须的。

在步骤1308中，在所有群集中的存储器单元的控制栅极上的读取通过电压已达到稳态电压之后感测所选NAND串上的第二所选非易失性存储元件。第二所选非易失性存储元件可在任何群集中。在一个实施方案中，第二所选非易失性存储元件在群集0中。因此，第二所选非易失性存储元件可在待释放的第一群集中。在一个实施方案中，步骤1308是读取操作。然而，步骤1308不限于读取操作。需注意，在步骤1306和步骤1308之间，开始释放除第一群集之外的群集中的存储器单元上的读取通过电压。例如，在图11中的时间t1处，组1的读取通过电压开始释放。在步骤1308中感测第二所选存储器单元之前，所有组中的存储器单元的控制栅极上的读取通过电压已达到稳态电压。例如，对于NAND串上的所有存储器单元，读取通过电压可达到Vss。

尽管本文提供的一些示例具有对称分组，但这不是必需的。参照图12的示例，不需要群集1和群集2的大小为相同的大小。换句话讲，不需要群集0处于串1202的中间。参照图10A至图10G的示例，不需要组0处于串的中间。换句话讲，不需要组1至组3中的存储器单元的总数量在组0的每一侧上为相同大小。同样，不需要在组0的每一侧上具有相同数量的组。

如上所述，群集中(或组中)可能存在一个或多个字线。群集中(或组中)的字线较少可提高准确性。然而，群集中(或组中)的字线较少意味着将存在更多的群集(或组)。因此，感测操作可能花费更长时间来以本文讨论的顺序方式释放字线。另一方面，群集中(或组中)的字线较多可提高效率。例如，群集中(或组中)中的字线较多可允许更少的群集(或组)，这可允许更快的顺序释放。

在一个实施方案中，群集(或组)中的字线的数量(或存储器单元的数量)取决于当前温度。在一个实施方案中，温度越低，放置在群集(或组)中的字线越少。这种依赖于温度的群集大小(或组大小)的基本原理如下。图14描绘了存储器单元的串1402的一部分。每个存储器单元具有控制栅极150和电荷存储区域154。在一个实施方案中，电荷存储区域154是电荷捕捉区域。在一个实施方案中，与存储器单元相邻的沟道158由多晶硅形成。电荷存储区域154上的字母是指存储器单元的状态，参考图8A。所有四个存储器单元在同一群集中。因此，读取通过电压开始针对图14中的所有存储器单元同时释放。G状态存储器单元将在B状态和D状态存储器单元之前关闭。因此，在与B状态和D状态存储器单元相邻的沟道158中至少暂时存在一些残留电荷。

然而，即使在所描绘的群集中的所有存储器单元的控制栅极电压达到稳态电压之后，相邻群集中的存储器单元可仍然接通。此时，具有残留电子的凹坑1404中的沟道电位可以是例如-5V。其他地方的沟道电位可以是例如0V。明显地，凹坑1404与沟道158的相邻部分之间的电位差可引起电子空穴生成。这可导致空穴与凹坑1404中的电子重组。因此，可从沟道158中移除残留电荷中的至少一些。电子空穴的速率可以是温度的函数。随着温度不断升高，会产生更多的电子空穴对(至少对于多晶硅是如此)。

图15为基于当前温度选择组或群集大小的方法1500的一个实施方案。方法1500可在方法1300之前或期间执行。步骤1502包括访问当前温度。步骤1504包括基于当前温度选择组或群集大小。步骤1504可以各种方式实现。一种方法是存储各自向组分配字线的许多表。可基于当前温度选择表中的一者。另一种方法是处理器122c执行基于温度来确定每个群集的字线的合适数量的算法。该算法可另选地确定应当使用多少个群集(或组)。在一个实施方案中，方法1500由控制电路执行。

在一个实施方案中，决定哪个字线首先斜降基于接下来要选择哪个字线以进行感测操作。基本原理是：如果下一要被感测的字线首先被斜降，则可从该字线的相邻沟道区域中清除残留电荷承载。即使在沟道的其他部分中存在残留电子，这可能不影响下一感测操作的准确性。

图16为首先斜降下一要被感测的字线的方法1600的一个实施方案的流程图。方法1600是图13的方法1300的变型。在一个实施方案中，方法1600由控制电路执行。步骤1302至步骤1304作为方法1600的一部分来执行。在步骤1602中，访问下一要被感测的字线。例如，控制器122可具有用于指示接下来要感测哪个字线的信息。步骤1602可在步骤1302至步骤1304之前执行。

步骤1604包括开始释放一个或多个字线的第一群集(或组)中的下一要被感测的字线。参考图12，下一要被感测的字线被置于群集0中。然而，群集0不需要处于串1202的中间。群集0包括下一要被感测的字线，并且可任选地包括一个或多个相邻字线。步骤1604是步骤1306的一个实施方案。

步骤1606包括感测与首先被斜降的字线相关联的存储器单元。步骤1606是步骤1308的一个实施方案。

在一个实施方案中，使用弱擦除操作从串上的存储器单元中的至少一个存储器单元的浅界面陷阱移除(例如，解脱)被捕捉的电子。图17为感测非易失性存储设备的方法1700的一个实施方案的流程图，其中使用了弱擦除。方法1700包括感测第一所选存储器单元和在同一串(例如，NAND串)上的第二所选存储器单元。第一所选存储器单元和第二所选存储器单元可以是同一串上的同一存储器单元或不同的存储器单元。在一个实施方案中，串上的每个存储器单元具有控制栅极。在一个实施方案中，串上的每个存储器单元与不同的字线相关联。字线(或与存储器单元相邻的字线的至少一部分)可用作控制栅极。需注意，字线可用作(不同串上的)许多不同的存储器单元的控制栅极。方法1700讨论一个串上的操作。通常，可并行地感测许多串。在一个实施方案中，方法1700由控制电路执行。

步骤1702包括感测串上的第一存储器单元。在一个实施方案中，感测操作是读取操作。在一个实施方案中，感测操作是程序验证操作。感测操作可包括向串上的未选存储器单元的控制栅极施加读取通过电压。换句话讲，感测操作可包括向与串相关联的未选字线施加读取通过电压。在一个实施方案中，在向未选字线施加读取通过电压时，向所选字线施加基准电压。基准电压可以为读取基准电压、编程验证电压等。第一存储器单元在向其控制栅极施加基准电压时被感测。之后，可将基准电压增大到读取通过电压。然后，可释放所选字线和未选字线上的读取通过电压。需注意，不存在需要释放读取通过电压的特殊顺序。例如，一个选项是同时释放所有字线上的读取通过电压。因此，可将字线电压从读取通过电压很快地引至稳态电压(例如，Vss)。

步骤1702可导致第二存储器单元的阈值电压从第一阈值电压改变为第二阈值电压。这种改变可能是由于字线电压爬升的影响，字线电压爬升可能在字线上的电压被降至稳态电压之后发生。串沟道中的残留电子变成被捕捉在存储器单元中的浅界面陷阱中是可能的。这可能影响(例如，增大)存储器单元的阈值电压。结合图1A和图1B讨论这种影响的一个示例。图8B示出了一组存储器单元的阈值电压分布可能发生的一种可能改变。第二存储器单元可以是此类组中的任何存储器单元。第二存储器单元的阈值电压的移位量可取决于其被编程到的状态。

步骤1704包括执行串上的第二所选存储器单元的弱擦除。弱擦除可解脱被捕捉在第二存储器单元的浅界面陷阱中的电子。因此，弱擦除可使第二存储器单元的阈值电压返回到第一阈值电压，或至少非常接近该水平。换句话讲，弱擦除可使第二存储器单元的阈值电压返回到其在感测第一存储器单元(以及电子在浅陷阱界面中的相关联捕捉)之后的释放读取通过电压之前的大小。应当理解，弱擦除可能不会解脱每个被捕捉的电子。另外，弱擦除可从电荷捕捉区域154移除除由于感测第一存储器单元而被捕捉在浅界面陷阱中的那些电子之外的一些电子是可能的。因此，弱擦除将不一定使阈值电压返回到恰好在感测第一存储器单元之前的大小。在一个实施方案中，第二所选存储器单元的弱擦除被配置为从由字线爬升产生的浅陷阱界面中移除电子，而不移除由于编程第二所选存储器单元而在电荷捕捉层154中的电子。

步骤1706包括在执行弱擦除之后感测串上的第二所选存储器单元。在一个实施方案中，步骤1706包括读取第二所选存储器单元。然而，步骤1706不限于读取操作。在一个实施方案中，在第二所选存储器单元仍然处于第一阈值电压时执行步骤1706。在此，第一阈值电压是指由于弱擦除而到达的阈值电压。

在一个实施方案中，步骤1704中的弱擦除是“独立”操作，其与步骤1706中的感测第二所选存储器单元的操作分开。在一个实施方案中，步骤1704中的弱擦除是步骤1706中的感测第二所选存储器单元的操作的一部分。例如，弱擦除操作可被整合到读取操作中。

图18A为其中弱擦除操作是独立操作的方法1800的一个实施方案的流程图，该独立操作与感测第二所选存储器单元的操作分开。方法1800是方法1700的步骤1704的一个实施方案。在一个实施方案中，方法1800由控制电路执行。

在步骤1802中，向串(例如，NAND串)的沟道施加弱擦除电压。在一个实施方案中，沟道弱擦除电压为约6伏特。然而，沟道弱擦除电压的量值可为更高或更低。在一个实施方案中，沟道弱擦除电压具有约20微秒至30微秒的持续时间。然而，沟道弱擦除电压可被施加持续少于20微秒或长于30微秒。

在一个实施方案中，向3D NAND结构下方的基板101施加弱擦除电压。在一个实施方案中，向2D NAND串下方的基板施加弱擦除电压。

在一个实施方案中，通过位线和/或源极线将弱擦除电压提供给沟道。在3D堆叠非易失性存储器设备中进行弱擦除的一种方法是生成栅极诱导漏极泄漏(GIDL)电流以对NAND串沟道充电并且将沟道电位升高至弱擦除电压。在一个方法中，存储器设备包括NAND串，该NAND串具有在一端上的漏极侧选择栅极(SGD)晶体管和在另一端上的源极侧选择栅极(SGS)晶体管。弱擦除可以是“一侧弱擦除”或“两侧弱擦除”。当将电压施加到一侧v中的位线或者两侧弱擦除中的位线和源极线时，选择栅极晶体管生成足够量的栅极诱导漏极泄漏(GIDL)电流以对NAND串的浮动主体(沟道)充电。GIDL与选择栅极晶体管的栅漏电压(Vdg)成比例地增加。

步骤1804包括向第二所选存储器单元的控制栅极施加弱擦除电压(“控制栅极弱擦除电压”)。在一个实施方案中，控制栅极弱擦除电压的量值低于沟道弱擦除电压。作为一个示例，控制栅极弱擦除电压可以为0V。参见图18B，沟道弱擦除电压(V_Weak_Erase)和控制栅极弱擦除电压(V_CG_Weak_Erase)产生电场(E场)，该电场从沟道158指向存储器单元106的控制栅极150。该电场具有足够的强度以使得电荷捕捉层154的浅陷阱界面中的残留电子解脱并移动到沟道158，如图18B中的箭头所指示的。因此，第二所选存储器单元的阈值电压可在残留电子变成被捕捉在电荷捕捉层154的浅陷阱界面中之前被恢复至其阈值电压。

任选的步骤1806用于向串上的未选存储器单元的控制栅极施加控制栅极弱擦除电压。这可能具有从未选存储器单元的浅陷阱界面解脱电子(这可能也受到字线电压爬升问题的影响)的类似效果。然而，不需要串上的所有存储器单元都具有施加到其控制栅极的控制栅极弱擦除电压。另一选项是使除第二所选存储器单元之外的存储器单元的控制栅极浮动。(现在称为“未选存储器单元”)。另一选项是向未选存储器单元的控制栅极施加量值与施加到第二所选存储器单元的电压不同的电压。例如，施加到未选存储器单元的控制栅极的电压可生成比第二所选存储器单元中的E场弱的E场，在这种情况下，对于未选存储器单元而言擦除将甚至更弱。

确定用于沟道弱擦除电压和控制栅极弱擦除电压的合适量值的一种方式是基于对一组阈值电压分布的分析，诸如图8B中的那些。回想到图8B描绘了在残留电子被捕捉在浅陷阱界面中的影响之前的阈值电压分布800至807，以及在残留电子被捕捉在浅陷阱界面中之后的阈值电压分布810至817。在一个实施方案中，沟道弱擦除电压和控制栅极弱擦除电压被选择为使得阈值电压分布被返回到阈值电压分布800至807或者非常接近该阈值电压分布。由于因素诸如每个存储器单元反应稍微不同于电场，因此弱擦除将不一定使阈值电压分布恰好返回到初始的阈值电压分布800至807。

图19为其中将弱擦除操作整合到感测串上的第二所选存储器单元的操作中的方法1900的一个实施方案的流程图。在一个实施方案中，方法1900是读取操作的一部分。然而，方法1900不限于读取操作。在一个实施方案中，方法1900由控制电路执行。图20A为在方法1900的一个实施方案期间施加到串上的信号的时序图。简单地参考图20A，描绘了施加到漏极侧选择线(SGD)、源极侧选择线(SGS)、未选字线(WL)和所选字线的信号。在时间t0之前，这四个信号全部处于稳态电压(例如，Vss)。在执行步骤1902之前，感测串上的第一所选存储器单元。例如，可执行来自方法1700的步骤1702。感测串上的第一所选存储器单元可能影响第二存储器单元的阈值电压，如参照步骤1702所述。例如，第二存储器单元的阈值电压可从第一阈值电压改变为第二阈值电压。

步骤1902包括在向NAND串的所选非易失性存储元件的所选控制栅极施加弱擦除电压时并且在从位线和从源极线切断NAND串的沟道时向NAND串上的未选存储器单元的控制栅极施加升压电压。在一个实施方案中，弱擦除电压的量值低于升压电压。弱擦除电压的量值被选择为使得电子从所选存储器单元的浅界面陷阱解脱。

参考图20A，在时间t0处，向未选字线(WL)施加电压VREAD。这是向NAND串上的未选存储器单元的控制栅极施加升压电压的一个示例。另外，在时间t0和t2之间，SGS和SGD两者均处于稳态电压(例如，Vss)，这使源极侧选择栅极和漏极侧选择栅极保持断开。在源极侧选择栅极断开的情况下，NAND串与源极线断开连接。在源极漏极选择栅极断开的情况下，NAND串与位线断开连接。因此，这是从位线和从源极线切断NAND串的沟道的一个示例。在时间t0和t1之间，所选WL处于Vss。这是向NAND串的所选非易失性存储元件的所选控制栅极施加弱擦除电压的一个示例。

图20A示出了在时间t0和t2之间，NAND串的沟道的电位被升压。沟道电位升压是由于在从位线和从源极线切断NAND沟道的情况下向未选字线施加升压电压造成的。需注意，当NAND沟道从位线和从源极线被切断时，它可能浮动。因此，NAND沟道可朝升压电压向上耦合。

图20A示出了在时间t0和t1之间，执行弱擦除。弱擦除的长度可为约20微秒至30微秒。然而，弱擦除的持续时间可以更长或更短。弱擦除可具有与针对图18B的存储器单元所讨论的类似效果。因此，被捕捉在浅界面陷阱中的电子可被解脱。由于弱擦除的电场，此类电子可迁移至沟道158。弱擦除可将第二存储器单元的阈值电压从第二阈值电压改变回到第一阈值电压，或至少接近该第一阈值电压。

步骤1904包括向所选控制栅极施加感测电压。需注意，在弱擦除之后，可将所选字线上的电压升高到读取基准水平。图20A描绘了所选字线上的电压在时间t1处升高至V_CGRV。V_CGRV具有合适的量值以感测所选存储器单元。例如，V_CGRV可能是图8A中的读取基准水平中的一者。

步骤1906包括将NAND串沟道连接到位线和源极线。图20A示出了在时间t2处，漏极选择线(SGD)上的电压被升高至V_SGD_RD，该V_SGD_RD具有足够的量值以接通所选NAND串的漏极侧选择栅极。这将NAND串沟道连接到位线。同样在时间t2处，源极选择线(SGS)上的电压被升高至V_SGS_RD，该V_SGS_RD具有足够的量值以接通所选NAND串的源极侧选择栅极。这将NAND串沟道连接到源极线。在一个实施方案中，由于施加到位线和源极线的电压，NAND沟道不再浮动。因此，沟道电压可从升压电位返回到更低的电位。在一个实施方案中，沟道电压降至约0V。

步骤1908包括在向所选控制栅极施加感测电压(或读取基准电压)的情况下感测位线。例如，感测块可感测位线的电压或电流。可存储该感测结果。需注意，也可向所选字线施加其他的读取基准电压。例如，在时间t2之后，所选字线上的电压可被进一步增加至不同的读取基准电压。在再次感测位线之后，可存储感测结果。在一个实施方案中，在读取基准水平VvA、VvB、VvC、VvD、VvE、VvF和VvF下感测存储器单元。然后，确定存储器单元处于状态(Er至G)中的哪一种。该示例出于例示目的，可使用其他读取基准水平。

在图20A的示例中，升压电压等于读取通过电压。这不是必需的。另外，不需要向所有未选字线施加升压电压。即使在少于所有未选字线接收升压电压的情况下，沟道仍然可被充分地升压，至少在所选字线附近是如此。另外，对于每个未选字线而言，升压电压的量值不需要是相同的。

图20B描绘了其中升压电压不等于读取通过电压的实施方案的时序图。该时序图可与图19的方法1900的一个实施方案结合使用。在时间t0处，未选字线被升高到升压电压(V_BOOST)，保持升压电压直到时间t1。在时间t1处，未选字线上的电压被升高至V_READ。在该示例中，V_BOOST的量值比V_READ低。V_BOOST的量值比V_READ大也是可能的。

在一些实施方案中，弱擦除的量值或持续时间取决于当前温度。在较高温度下，弱擦除的强度可以较低并且仍然充分地移除被捕捉在浅界面陷阱中的电子。在一个实施方案中，当温度较高时，弱擦除电压的量值较低(并且当温度较低时，弱擦除电压的量值较高)。在此，弱擦除电压的量值是指沟道与控制栅极之间的电压差的量值。表达该概念的另一种方式是由于施加弱擦除电压造成的电场的量值取决于温度。在一个实施方案中，弱擦除的持续时间在温度较高时较短(并且在温度较低时较长)。图21A至图21D提供了几个示例来说明。图21A至图21D的方法可由控制电路执行。

图21A和图21B用于当弱擦除为独立操作时。在图21A的方法2100的步骤2102中，访问当前温度。在图21A的步骤2104中，基于温度来选择沟道弱擦除电压(例如，V_Weak_Erase)的量值。控制栅极电压(例如，V_CG_Weak_Erase)的量值可相对于温度是恒定的。另选地，V_Weak_Erase和V_CG_Weak_Erase两者的量值可取决于温度。又一种可能性是V_CG_Weak_Erase的量值取决于温度并且V_Weak_Erase的量值相对于温度是恒定的。需注意，弱擦除电压的量值可表达为V_Weak_Erase-V_CG_Weak_Erase。

在图21B的方法2110的步骤2102中，访问当前温度。在图21B的步骤2114中，基于温度来选择沟道弱擦除电压(例如，V_Weak_Erase)的持续时间。控制栅极电压(例如，V_CG_Weak_Erase)的持续时间不需要取决于温度。例如，V_CG_Weak_Erase可能为0V，具有不取决于温度的持续时间。然而，一个选项是使V_CG_Weak_Erase的持续时间取决于温度并且使V_Weak_Erase的持续时间不取决于温度。另选地，V_Weak_Erase和V_CG_Weak_Erase两者的持续时间可取决于温度。

图21C和图21D用于当弱擦除被整合到感测操作中时。在图21C的方法2120的步骤2102中，访问当前温度。在图21C的步骤2124中，基于温度来选择升压电压(例如，图20B中的V_BOOST)的量值。所选控制栅极电压(例如，所选WL上的电压)的量值可相对于温度是恒定的。例如，所选字线上的电压从时间t0至t1可能独立于温度为0V。另选地，图20B中的V_BOOST和所选字线上的电压两者的量值从时间t0至t1可取决于温度。又一种可能性是所选字线上的电压的量值从时间t0至t1取决于温度并且V_BOOST的量值相对于温度是恒定的。

在图21D的方法2130的步骤2102中，访问当前温度。在图21D的步骤2134中，基于温度来选择(当沟道被升压时)向所选字线施加Vss的持续时间。需注意，在图20A(以及图20B)中，从时间t0至t1向所选字线施加Vss。因此，t0和t1之间的时间长度可取决于当前温度。需注意，弱擦除可取决于正向未选字线施加的升压电压。因此，可在t0和t1之间向未选字线施加Vread或V_BOOST。阐明该方法的一种方式是：正施加到未选字线的升压电压和正施加到所选字线的低电压(例如，Vss)两者的持续时间可取决于温度。

依赖于温度的弱擦除的许多其他变型是可能的。在一个实施方案中，弱擦除的量值和持续时间两者都取决于温度。

在一个实施方案中，非易失性存储设备包括：非易失性存储元件的NAND串和与NAND串通信的控制电路。该NAND串具有第一端处的第一选择栅极和第二端处的第二选择栅极。非易失性存储元件各自具有控制栅极。控制栅极包括第一控制栅极群集、在第一群集与第一选择栅极之间的一个或多个控制栅极群集，以及在第一群集与第二选择栅极之间的一个或多个控制栅极群集。控制电路被配置为感测NAND串上的第一非易失性存储元件，包括将控制电路配置为向NAND串的未选非易失性存储元件的控制栅极施加读取通过电压。控制电路被配置为在感测第一非易失性存储元件之后向第一非易失性存储元件的控制栅极施加读取通过电压。控制电路被配置为在开始从其他群集中的任一者中的控制栅极释放读取通过电压之前并且在第一选择栅极和第二选择栅极处于导电状态时，开始从第一群集的控制栅极释放读取通过电压。控制电路被配置为在NAND串的非易失性存储元件的控制栅极上的读取通过电压被释放至稳态电压之后感测NAND串上的第二非易失性存储元件。

在一个实施方案中，操作非易失性存储设备的方法包括：感测所选NAND串上的第一非易失性存储元件，包括向所选NAND串的未选非易失性存储元件的控制栅极施加读取通过电压。该NAND串具有第一端处的第一选择栅极和第二端处的第二选择栅极。控制栅极包括第一控制栅极群集、在第一群集与第一选择栅极之间的一个或多个控制栅极群集，以及在第一群集与第二选择栅极之间的一个或多个控制栅极群集。该方法还包括在感测第一非易失性存储元件之后向第一非易失性存储元件的控制栅极施加读取通过电压；在开始从其他群集中的任一者中的控制栅极释放读取通过电压之前并且在第一选择栅极和第二选择栅极处于导电状态时，开始从第一群集的控制栅极释放读取通过电压；以及在将控制栅极上的读取通过电压释放至稳态电压之后感测所选NAND串上的第二非易失性存储元件。

在一个实施方案中，三维(3D)非易失性存储设备包括：在堆叠中与多个绝缘层交替的多个传导层；延伸穿过交替的传导层和绝缘层的堆叠的非易失性存储元件的多个NAND串以及与字线和所述多个NAND串通信的控制电路。所述多个NAND串各自具有第一端处的第一选择栅极和第二端处的第二选择栅极。传导层中的每一者的一部分用作所述多个NAND串的群集的字线。与所述多个NAND串相关联的字线包括第一连续字线群集、在第一群集与第一选择栅极之间的一个或多个连续字线群集，以及在第一群集与第二选择栅极之间的一个或多个连续字线群集。在控制电路向与所选NAND串的未选非易失性存储元件相关联的未选字线施加读取通过电压时，控制电路感测所述多个NAND串中的所选NAND串上的第一非易失性存储元件。控制电路在感测第一非易失性存储元件之后向与第一非易失性存储元件相关联的所选字线施加读取通过电压。控制电路在开始从群集中的任何其他群集中的字线释放读取通过电压之前并且在第一选择栅极和第二选择栅极处于导电状态时，开始从第一群集的字线释放读取通过电压。控制电路在字线上的读取通过电压被释放至稳态电压之后感测所选NAND串上的第二非易失性存储元件。

在一个实施方案中，三维(3D)非易失性存储设备包括多个字线层，以及延伸穿过字线层的非易失性存储元件的多个NAND串。字线层用作非易失性存储元件的控制栅极。所述多个NAND串各自具有相应NAND串的第一端处的第一选择栅极和相应NAND串的第二端处的第二选择栅极。控制栅极包括第一控制栅极群集、在第一群集与第一选择栅极之间的一个或多个控制栅极群集，以及在第一群集与第二选择栅极之间的一个或多个控制栅极群集。3D非易失性存储设备还包括用于感测所述多个NAND串中的所选NAND串上的第一非易失性存储元件的感测装置。3D非易失性存储设备还包括用于在感测装置感测非易失性存储元件时向所选NAND串的未选非易失性存储元件的控制栅极施加读取通过电压的电压施加装置。电压施加装置还用于在感测第一非易失性存储元件之后向第一非易失性存储元件的控制栅极施加读取通过电压。3D非易失性存储设备还包括用于在开始从群集中的任何其他群集中的控制栅极释放读取通过电压之前并且在第一选择栅极和第二选择栅极处于导电状态时，开始从第一群集的控制栅极释放读取通过电压的电压释放装置。感测装置还用于在控制栅极上的读取通过电压被释放至稳态电压之后感测所选NAND串上的第二非易失性存储元件。

在一个实施方案中，用于感测所述多个NAND串中的所选NAND串上的第一非易失性存储元件的感测装置包括读写电路128、感测块、状态机112、功率控制116、控制器122中的一者或多者。用于感测所述多个NAND串中的所选NAND串上的第一非易失性存储元件的感测装置可以使用其他硬件和/或软件来实现。

在一个实施方案中，用于在感测装置感测非易失性存储元件时向所选NAND串的未选非易失性存储元件的控制栅极施加读取通过电压的电压施加装置包括读写电路128、状态机112、功率控制116、控制器122中的一者或多者。用于在感测装置感测非易失性存储元件时向所选NAND串的未选非易失性存储元件的控制栅极施加读取通过电压的电压施加装置可以使用其他硬件和/或软件来实现。

在一个实施方案中，用于在开始从群集中的任何其他群集中的控制栅极释放读取通过电压之前并且在第一选择栅极和第二选择栅极处于导电状态时开始从第一群集的控制栅极释放读取通过电压的电压释放装置包括读写电路128、状态机112、功率控制116、控制器122中的一者或多者。用于在开始从群集中的任何其他群集中的控制栅极释放读取通过电压之前并且在第一选择栅极和第二选择栅极处于导电状态时开始从第一群集的控制栅极释放读取通过电压的电压释放装置可以使用其他硬件和/或软件来实现。

在一个实施方案中，用于将所选NAND串的第一控制栅极群集与第一选择栅极之间的所有非易失性存储元件保持接通直到第一群集中的控制栅极电压已释放至稳态电压的装置包括读写电路128、状态机112、功率控制116、控制器122中的一者或多者。用于将所选NAND串的第一控制栅极群集与第一选择栅极之间的所有非易失性存储元件保持接通直到第一群集中的控制栅极电压已释放至稳态电压的装置可以使用其他硬件和/或软件来实现。

在一个实施方案中，用于将所选NAND串的第一控制栅极群集与第二选择栅极之间的所有非易失性存储元件保持接通直到第一群集中的控制栅极电压已释放至稳态电压的装置包括读写电路128、状态机112、功率控制116、控制器122中的一者或多者。用于将所选NAND串的第一控制栅极群集与第二选择栅极之间的所有非易失性存储元件保持接通直到第一群集中的控制栅极电压已释放至稳态电压的装置可以使用其他硬件和/或软件来实现。

在一个实施方案中，非易失性存储设备包括非易失性存储元件的串和与该串通信的控制电路。控制电路被配置为感测非易失性存储元件的串上的第一非易失性存储元件。感测第一非易失性存储元件导致串上的第二非易失性存储元件的阈值电压从第一阈值电压改变为第二阈值电压。控制电路被配置为执行串上的第二非易失性存储元件的弱擦除以将第二非易失性存储元件的阈值电压改变回到基本上第一阈值电压。控制电路被配置为在执行第二非易失性存储元件的弱擦除之后在第二非易失性存储元件仍然具有基本上第一阈值电压时感测第二非易失性存储元件。

在一个实施方案中，操作非易失性存储设备的方法包括在向NAND串的所选非易失性存储元件的所选控制栅极施加弱擦除电压时并且在从位线和从源极线切断NAND串的沟道时向NAND串上的未选非易失性存储元件的控制栅极施加升压电压。该方法还包括在向所选控制栅极施加弱擦除电压之后向所选控制栅极施加感测电压、在施加升压电压和弱擦除电压之后将NAND串沟道连接到位线和源极线，以及在向所选控制栅极施加感测电压时并且在NAND串沟道连接到位线和源极线时感测位线。

在一个实施方案中，三维(3D)非易失性存储设备包括传导材料和绝缘材料的交替层、延伸穿过传导材料和绝缘材料的交替层的非易失性存储元件的多个NAND串、多个位线、通用源极线，以及与所述多个位线、通用源极线和非易失性存储元件的控制栅极通信的控制电路。传导材料用作非易失性存储元件的控制栅极。所述多个NAND串各自具有第一端和第二端。所述多个NAND串的第一端中的每一者与所述多个位线中的位线相关联。所述通用源极线与所述多个NAND串的第二端相关联。控制电路在控制电路向所选NAND串的所选非易失性存储元件的控制栅极施加弱擦除电压时并且在控制电路将所选NAND串的沟道从其相关联的位线和从通用源极线切断时向所述多个NAND串中的所选NAND串上的未选非易失性存储元件的控制栅极施加升压电压。控制电路从所选非易失性存储元件的控制栅极移除弱擦除电压，并且向所选非易失性存储设备的控制栅极施加感测电压。控制电路在施加升压电压和弱擦除电压之后将所选NAND串沟道连接到位线和通用源极线。控制电路在感测电压被施加到所选非易失性存储元件的控制栅极并且所选NAND串的沟道被连接到位线和通用源极线时感测位线。

在一个实施方案中，三维(3D)非易失性存储设备包括基板、在基板上方的传导材料和绝缘材料的交替层、延伸穿过传导材料和绝缘材料的交替层的非易失性存储元件的多个NAND串、多个位线、以及通用源极线。传导材料用作非易失性存储元件的控制栅极。所述多个NAND串各自具有第一端和第二端。所述多个NAND串的第一端中的每一者与所述多个位线中的位线相关联。所述通用源极线与所述多个NAND串的第二端相关联。3D非易失性存储设备还包括用于感测非易失性存储元件的NAND串上的第一非易失性存储元件的感测装置。该感测在NAND串上的第二非易失性存储元件中产生被捕捉的电子。3D非易失性存储设备还包括用于执行NAND串上的第二非易失性存储元件的弱擦除以移除被捕捉的电子的弱擦除装置。感测装置还用于在弱擦除装置执行弱擦除之后感测第二非易失性存储元件。

在一个实施方案中，用于感测非易失性存储元件的NAND串上的第一非易失性存储元件的感测装置包括读写电路128、状态机112、功率控制116、控制器122中的一者或多者。用于感测非易失性存储元件的NAND串上的第一非易失性存储元件的感测装置可以使用其他硬件和/或软件来实现。

在一个实施方案中，用于执行NAND串上的第二非易失性存储元件的弱擦除以移除被捕捉的电子的弱擦除装置包括读写电路128、状态机112、功率控制116、控制器122中的一者或多者。用于执行NAND串上的第二非易失性存储元件的弱擦除以移除被捕捉的电子的弱擦除装置可以使用其他硬件和/或软件来实现。

已出于例示和描述目的呈现了本发明的前述具体实施方式。其并非旨在是穷尽的或将本发明限制为所公开的精确形式。根据以上教导内容，很多修改形式和变型形式都是可能的。选择所述实施方案以便最好地解释本发明的原理及其实际应用，从而使本领域的技术人员能够在各种实施方案中和在进行适合于所设想的特定用途的各种修改的情况下最好地利用本发明。本发明的范围旨在由所附权利要求书限定。

Claims (15)

1.一种非易失性存储设备，包括：

非易失性存储元件的NAND串(NS1,NS2,1002,1202)，所述非易失性存储元件各自具有控制栅极(150)，所述NAND串具有第一端处的第一选择栅极(SGD或SGS)和第二端处的第二选择栅极(SGS或SGD)，所述控制栅极包括第一控制栅极群集(群集0)、在所述第一群集与所述第一选择栅极之间的一个或多个控制栅极群集(群集1或群集2)，以及在所述第一群集与所述第二选择栅极之间的一个或多个控制栅极群集(群集2或群集1)；以及

与所述NAND串通信的控制电路(110,122,132,124,128,112,114,116)，所述控制电路被配置为：

感测所述NAND串上的第一非易失性存储元件，包括将所述控制电路配置为向所述NAND串的未选非易失性存储元件的所述控制栅极施加读取通过电压；

在感测所述第一非易失性存储元件之后向所述第一非易失性存储元件的所述控制栅极施加读取通过电压；

在开始从其他群集中的任一者中的所述控制栅极释放所述读取通过电压之前并且在所述第一选择栅极和所述第二选择栅极处于导电状态时，开始从所述第一群集的所述控制栅极释放所述读取通过电压；以及

在所述NAND串的所述非易失性存储元件的所述控制栅极上的所述读取通过电压被释放至稳态电压之后感测所述NAND串上的第二非易失性存储元件。

2.根据权利要求1所述的非易失性存储设备，其中所述控制电路被配置为将所述NAND串的所述第一控制栅极群集与所述第一选择栅极之间的所有非易失性存储元件保持接通并且将所述NAND串的所述第一控制栅极群集与所述第二选择栅极之间的所有非易失性存储元件保持接通，直到所述第一群集中的所述控制栅极电压已释放至所述稳态电压。

3.根据权利要求1所述的非易失性存储设备，其中所述控制电路被配置为：

开始按所述群集的从最邻近所述第一群集的所述群集到最邻近所述第一选择栅极的所述群集的顺序来从在所述第一群集与所述第一选择栅极之间的所述一个或多个控制栅极群集的所述控制栅极释放所述读取通过电压。

4.根据权利要求3所述的非易失性存储设备，其中所述控制电路被配置为：

开始按从最邻近所述第一群集的所述群集到最邻近所述第二选择栅极的所述群集的顺序来从在所述第一群集与所述第二选择栅极之间的所述一个或多个控制栅极群集的所述控制栅极释放所述读取通过电压。

5.根据权利要求1所述的非易失性存储设备，其中所述控制电路被配置为，在所述第一群集中的所有所述非易失性存储元件从导电状态变到非导电状态之前开始从与所述第一群集相邻的群集释放所述读取通过电压。

6.根据权利要求1所述的非易失性存储设备，其中所述控制电路被配置为在所述第一群集中的所述控制栅极上的所述电压达到所述稳态电压之前开始从与所述第一控制栅极群集相邻的控制栅极群集释放所述读取通过电压。

7.根据权利要求1至6中任一项所述的非易失性存储设备，其中所述控制电路被配置为基于温度来选择所述第一群集的大小。

8.根据权利要求7所述的非易失性存储设备，其中所述控制电路被配置为，当所述温度较高时在所述第一群集中包括比当所述温度较低时更多的控制栅极。

9.根据权利要求1至8中任一项所述的非易失性存储设备，其中所述第一非易失性存储元件和所述第二非易失性存储元件是相同的。

10.根据权利要求1至9中任一项所述的非易失性存储设备，其中所述控制电路被配置为：

将所述第一群集选择为包括所述第二非易失性存储元件。

11.根据权利要求1至10中任一项所述的非易失性存储设备，还包括：

多个字线层，所述多个字线层用作所述串的所述控制栅极，所述串驻留在三维(3D)存储器阵列中。

12.一种操作非易失性储存体的方法，所述方法包括：

感测所选NAND串上的第一非易失性存储元件(1302)，包括向所选NAND串的未选非易失性存储元件的控制栅极施加读取通过电压，所选NAND串具有第一端处的第一选择栅极和第二端处的第二选择栅极，所述控制栅极包括第一控制栅极群集、在所述第一群集与所述第一选择栅极之间的一个或多个控制栅极群集，以及在所述第一群集与所述第二选择栅极之间的一个或多个控制栅极群集；

在感测所述第一非易失性存储元件之后向所述第一非易失性存储元件的所述控制栅极施加读取通过电压(1304)；

在开始从其他群集中的任一者中的所述控制栅极释放所述读取通过电压之前并且在所述第一选择栅极和所述第二选择栅极处于导电状态时，开始从所述第一群集的所述控制栅极释放所述读取通过电压(1306)；以及

在将所述控制栅极上的所述读取通过电压释放至稳态电压之后感测所选NAND串上的第二非易失性存储元件(1308)。

13.根据权利要求12所述的方法，还包括：

将所选NAND串的所述第一控制栅极群集与所述第一选择栅极之间的所有非易失性存储元件保持接通，直到所述第一群集中的所述控制栅极电压已释放至所述稳态电压；以及

将所选NAND串的所述第一控制栅极群集与所述第二选择栅极之间的所有非易失性存储元件保持接，通直到所述第一群集中的所述控制栅极电压已释放至所述稳态电压。

14.根据权利要求12所述的方法，还包括：

开始按所述群集的从最邻近所述第一群集的所述群集到最邻近所述第一选择栅极的所述群集的顺序来从在所述第一群集与所述第一选择栅极之间的所述一个或多个控制栅极群集的所述控制栅极释放所述读取通过电压；以及

开始按所述群集的从最邻近所述第一群集的所述群集到最邻近所述第二选择栅极的所述群集的顺序来从在所述第一群集与所述第二选择栅极之间的所述一个或多个控制栅极群集的所述控制栅极释放所述读取通过电压。

15.根据权利要求12所述的方法，还包括：

在所述第一群集中的所述控制栅极上的所述电压达到所述稳态电压之前开始从与所述第一群集相邻的群集释放所述读取通过电压。