KR102651816B1 - 3차원 플래시 메모리를 판독하는 방법 - Google Patents
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Abstract
3차원(3D) 메모리 장치에서 타겟 메모리 셀에 대한 판독 검증 동작을 수행하는 방법은 판독 준비 단계에서 타겟 메모리 셀의 고속 전하를 제거하는 단계와 감지 단계에서 타겟 메모리 셀의 임계 전압을 측정하는 단계를 포함한다. 타겟 메모리 셀의 고속 전하를 제거하는 단계는 선택되지 않은 메모리 스트링의 선택되지 않은 상단 선택 게이트(Unsel_TSG)에 준비 전압(Vprepare)을 인가하는 단계와, 타겟 메모리 셀과 연관된 선택된 워드 라인(Sel_WL)에 제1 오프 전압(Voff)을 인가하는 단계와, 선택되지 않은 워드 라인(Unsel_WL)에 패스 전압(Vpass)을 인가하는 단계를 포함한다.
Description
본 발명은 일반적으로 반도체 기술 분야에 관한 것으로, 특히 3차원(3D) 메모리를 판독하는 방법에 관한 것이다.
메모리 장치가 제조 비용을 줄이고 저장 밀도를 증가시키기 위해 더 작은 다이 크기로 축소됨에 따라, 평면 메모리 셀의 스케일링은 프로세스 기술의 한계 및 신뢰성 문제로 인해 도전에 직면하고 있다. 3차원(3D) 메모리 아키텍처는 평면 메모리 셀의 밀도 및 성능 제한을 해결할 수 있다.
3D NAND 플래시 메모리에서, 메모리 셀은 전하 트래핑 기술에 기초한 데이터 저장용으로 프로그래밍될 수 있다. 메모리 셀의 저장 정보는 저장 층에 갇힌 전하량에 의존한다. 그러나, 고속 전하(fast charges), 즉 얕은 트랩에 갇힌 전하는 쉽게 손실될 수 있다. 따라서, 저장된 정보를 결정하는 임계 전압은 기록 동작과 판독 동작에서 다를 수 있다. 따라서, 고속 전하를 제거하고 메모리 셀의 임계 전압을 검증하기 위해 프로그래밍 이후 판독 검증 동작에 판독 준비 단계가 포함된다. 저장 층에서 고유 디트래핑 프로세스에 따른 고속 전하 손실은 길어질 수 있고, 그에 따라 판독 검증 작업이 비효율적일 수 있다. 따라서, 메모리 셀의 임계 전압 또는 저장 정보를 보다 정확하고 효율적으로 검증하거나 판독할 수 있도록 고속 전하 손실을 가속화하는 방법이 필요하다.
3차원(3D) 메모리 장치에서 메모리 셀의 판독 검증 동작을 수행하기 위한 방법의 실시예가 본 개시에서 설명된다.
본 개시의 일 측면은 3차원(3D) 메모리 장치에서 타겟 메모리 셀에 대한 판독 검증 동작을 수행하는 방법을 제공한다. 이 방법은 판독 준비 단계에서 타겟 메모리 셀의 고속 전하를 제거하는 단계를 포함하는데, 이 제거하는 단계는 선택되지 않은 메모리 스트링의 선택되지 않은 상단 선택 게이트(unselected top select gate)(Unsel_TSG)에 준비 전압(Vprepare)을 인가하는 단계와, 타겟 메모리 셀과 연관된 선택된 워드 라인(Sel_WL)에 제1 오프 전압(Voff)을 인가하는 단계와, 선택되지 않은 워드 라인(Unsel_WL)에 패스 전압(Vpass)을 인가하는 단계를 포함한다. 방법은 또한 감지 단계에서 타겟 메모리 셀의 임계 전압을 측정하는 단계를 포함한다.
일부 실시예에서, 방법은 타겟 메모리 셀을 포함하는 선택된 메모리 스트링의 선택된 상단 선택 게이트(Sel_TSG)에 상단 선택 게이트 전압(Vtsg)을 인가하는 단계와, 타겟 메모리 셀을 포함하는 선택된 메모리 스트링의 하부 선택 게이트(LSG) 상에 하부 선택 게이트 전압(Vlsg)을 인가하는 단계를 더 포함한다.
일부 실시예에서, 상단 선택 게이트 전압(Vtsg)을 인가하는 단계는 선택된 메모리 스트링을 비트 라인에 전기적으로 연결하는 단계를 포함한다. 일부 실시예에서, 하부 선택 게이트 전압(Vlsg)을 인가하는 단계는 선택된 메모리 스트링을 어레이 공통 소스에 전기적으로 연결하는 단계를 포함한다.
일부 실시예에서, 상단 선택 게이트 전압(Vtsg)을 인가하는 단계는 4V 내지 7V 사이의 전압을 인가하는 단계를 포함한다. 일부 실시예들에서, 하부 선택 게이트 전압(Vlsg)을 인가하는 단계는 4V 내지 7V 사이의 전압을 인가하는 단계를 포함한다.
일부 실시예에서, 패스 전압(Vpass)을 인가하는 단계는 선택된 상단 선택 게이트(Sel_TSG) 및 하부 선택 게이트(LSG)가 각각 상단 선택 게이트 전압(Vtsg) 및 하부 선택 게이트 전압(Vlsg)에 있는 이후 지연 기간을 두고 패스 전압을 인가하는 단계를 포함한다.
일부 실시예에서, 임계 전압을 측정하는 단계는 선택된 워드 라인(Sel_WL)에 판독 전압(Vread)을 인가하는 단계를 포함한다. 일부 실시예에서, 판독 전압(Vread)을 인가하는 단계는 0 내지 2V 사이의 전압을 인가하는 단계를 포함한다. 일부 실시예에서, 판독 전압(Vread)을 인가하는 단계는 선택되지 않은 워드 라인(Unsel_WL)에 제2 오프 전압을 인가하는 단계를 포함한다. 일부 실시예에서, 선택되지 않은 워드 라인(Unsel_WL)에 제2 오프 전압을 인가하는 단계는 0V를 인가하는 단계를 포함한다.
일부 실시예에서, 판독 전압(Vread)을 인가하는 단계는 선택되지 않은 상단 선택 게이트(Unsel_TSG)의 전압이 선택되지 않은 메모리 셀의 임계 전압보다 높을 때 판독 전압(Vread)을 인가하는 단계를 포함한다. 일부 실시예에서, 판독 전압(Vread)을 인가하는 단계는 선택되지 않은 상단 선택 게이트(Unsel_TSG)의 전압이 선택되지 않은 메모리 셀의 임계 전압과 같을 때 판독 전압(Vread)을 인가하는 단계를 포함한다. 일부 실시예에서, 판독 전압(Vread)을 인가하는 단계는 선택되지 않은 상단 선택 게이트(Unsel_TSG)의 전압이 선택되지 않은 메모리 셀의 임계 전압보다 낮은 경우 판독 전압(Vread)을 인가하는 단계를 포함한다.
일부 실시예에서, 준비 전압(Vprepare)을 인가하는 단계는 4V 내지 7V 사이의 전압을 인가하는 단계를 포함한다. 일부 실시예에서, 제1 오프 전압(Voff)을 인가하는 단계는 0V를 인가하는 단계를 포함한다. 일부 실시예에서, 패스 전압(Vpass)을 인가하는 단계는 5V 내지 9V 사이의 전압을 인가하는 단계를 포함한다.
일부 실시예에서, 고속 전하를 제거하는 단계는 선택된 메모리 스트링의 타겟 메모리 셀의 저장 층으로부터 고속 전하를 제거하는 단계를 포함하고, 선택된 메모리 스트링은 교번하는 도전체 층 및 유전체 층의 필름 스택을 수직으로 관통하는 채널 홀과, 이 채널 홀의 중앙의 코어 충진 필름과, 채널 홀의 측벽을 덮고 있는 메모리 필름을 포함한다. 선택된 메모리 스트링은 또한 메모리 필름과 코어 충진 필름 사이에 끼워진 채널 층을 포함한다. 일부 실시예에서, 메모리 필름은 장벽 층, 저장 층 및 터널링 층을 포함한다.
일부 실시예에서, 고속 전하를 제거하는 단계는 타겟 메모리 셀의 저장 층에 있는 얕은 트랩으로부터 전하를 제거하는 단계를 포함한다.
일부 실시예에서, 고속 전하를 제거하는 단계는 타겟 메모리 셀로부터 이웃하는 선택되지 않은 메모리 셀로의 고속 전하를 제거하는 단계를 포함한다.
일부 실시예에서, 판독 검증 동작을 수행하는 단계는 판독 준비 단계를 수행하는 단계 및 이와 동시에 실패한 비트 카운트를 수행하는 단계를 포함한다.
본 개시의 다른 측면들은 본 개시의 설명, 청구범위 및 도면에 비추어 당업자에 의해 이해될 수 있다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 설명과 함께 본 개시의 원리를 설명하고 또한 당업자가 본 개시를 구성하고 사용할 수 있게 하는 역할을 더 한다.
도 1은 본 개시의 일부 실시예에 따른 예시적인 3차원(3D) 메모리 다이의 개략적인 평면도를 예시한다.
도 2는 본 개시의 일부 실시예에 따른 3D 메모리 다이의 영역의 개략적인 하향식 뷰를 예시한다.
도 3은 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 어레이 구조의 일부의 사시도를 도시한다.
도 4a는 본 개시의 일부 실시예에 따른 3D 메모리 셀의 단면도를 예시한다.
도 4b는 본 개시의 일부 실시예에 따른 3D 메모리 어레이의 개략도를 예시한다.
도 5는 본 개시의 일부 실시예에 따른, 선택된 워드 라인에 인가된 준비 전압(프리펄스)에 의한 판독 검증 동작의 타이밍도를 예시한다.
도 6 내지 도 8은 본 개시의 일부 실시예에 따른 가속화된 고속 전하 손실을 갖는 판독 검증 동작의 타이밍도를 예시한다.
본 발명의 특징 및 이점은 유사한 참조 부호가 전체에 걸쳐 대응하는 요소를 식별하는 도면과 함께 취해질 때 아래에 설명된 상세한 설명으로부터 더욱 명백해질 것이다. 도면에서, 동일한 참조 번호는 일반적으로 동일한, 기능적으로 유사한 및/또는 구조적으로 유사한 요소를 나타낸다. 요소가 처음 나타나는 도면은 해당 참조 번호의 가장 왼쪽 숫자로 표시된다.
첨부된 도면을 참조하여 본 발명의 실시예가 설명될 것이다.
도 1은 본 개시의 일부 실시예에 따른 예시적인 3차원(3D) 메모리 다이의 개략적인 평면도를 예시한다.
도 2는 본 개시의 일부 실시예에 따른 3D 메모리 다이의 영역의 개략적인 하향식 뷰를 예시한다.
도 3은 본 개시의 일부 실시예에 따른 예시적인 3D 메모리 어레이 구조의 일부의 사시도를 도시한다.
도 4a는 본 개시의 일부 실시예에 따른 3D 메모리 셀의 단면도를 예시한다.
도 4b는 본 개시의 일부 실시예에 따른 3D 메모리 어레이의 개략도를 예시한다.
도 5는 본 개시의 일부 실시예에 따른, 선택된 워드 라인에 인가된 준비 전압(프리펄스)에 의한 판독 검증 동작의 타이밍도를 예시한다.
도 6 내지 도 8은 본 개시의 일부 실시예에 따른 가속화된 고속 전하 손실을 갖는 판독 검증 동작의 타이밍도를 예시한다.
본 발명의 특징 및 이점은 유사한 참조 부호가 전체에 걸쳐 대응하는 요소를 식별하는 도면과 함께 취해질 때 아래에 설명된 상세한 설명으로부터 더욱 명백해질 것이다. 도면에서, 동일한 참조 번호는 일반적으로 동일한, 기능적으로 유사한 및/또는 구조적으로 유사한 요소를 나타낸다. 요소가 처음 나타나는 도면은 해당 참조 번호의 가장 왼쪽 숫자로 표시된다.
첨부된 도면을 참조하여 본 발명의 실시예가 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이는 단지 예시적 목적으로 행해진다는 것을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않으면서 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시는 또한 다양한 다른 애플리케이션에서도 사용될 수 있다는 것이 당업자에게 명백할 것이다.
본 명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등에 대한 언급은 설명된 그 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있음을 나타내지만 모든 실시예가 반드시 그러한 특정 특징, 구조 또는 특성을 포함하는 것은 아님을 알아야 한다. 더욱이, 그러한 표현은 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 소정의 실시예와 관련하여 설명되는 경우, 명시적으로 설명되는지 여부에 관계없이 그러한 특징, 구조 또는 특성을 다른 실시예와 연계하여 실시하는 것은 관련 기술 분야의 숙련가의 지식 내에 있을 수 있다.
일반적으로, 용어는 문맥에서의 쓰임에 따라 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용된 용어 "하나 이상"은, 문맥에 적어도 부분적으로 의존하여, 임의의 특징, 구조 또는 특성을 단수의 의미로 설명하는 데 사용될 수 있고 또는 특징, 구조 또는 조합의 조합을 복수의 의미로 설명하는 데 사용될 수도 있다. 유사하게, "하나의", "그"와 같은 용어는, 문맥에 적어도 부분적으로 의존하여, 단수 용법을 전달하거나 또는 복수 용법을 전달하는 것으로 이해될 수 있다. 추가적으로, 용어 "~에 기초한"은 반드시 배타적인 요소 세트를 전달하도록 의도된 것은 아니며, 대신에, 마찬가지로 문맥에 적어도 부분적으로 의존하여, 비필수적이며 명시적으로 설명되지 않은 추가적인 요소의 존재를 허용하는 의미로 해석될 수 있다.
본 개시에서 "상에", "위에" 및 "위쪽에"의 의미는 가장 넓은 방식으로 해석되어야 하며, 그에 따라 "상에"는 무엇인가의 "바로 상에"를 의미할 뿐만 아니라 그 사이에 중간 특징 또는 층을 갖는 무엇인가의 "상에"의 의미를 포함한다. 또한, "위에" 또는 "위쪽에"는 무엇인가의 "위에" 또는 "위쪽에"를 의미할 뿐만 아니라 그 사이에 중간 특징 또는 층을 갖지 않는 무엇인가의 "위에" 또는 "위쪽에" 있다는 것(즉, 무엇인가의 바로 위에 있다는 것)을 포함할 수도 있다는 것을 이해할 수 있다.
또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간 관련 용어는, 본 명세서에서 하나의 요소 또는 특징의 다른 요소(들) 또는 특징(들)에 대한 관계를 도면에 도시한 바와 같이 설명할 때 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 장치의 상이한 방향을 포함하도록 의도된다. 장치는 이와는 다르게 배향(90도 회전되거나 다른 방향으로 배향)될 수 있고, 본 명세서에서 사용되는 공간 관련 서술자는 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에 사용될 때, "기판"이라는 용어는 후속 재료 층이 추가되는 재료를 지칭한다. 기판은 "상단" 표면 및 "하단" 표면을 포함한다. 기판의 상단 표면은 일반적으로 반도체 장치가 형성되는 곳이고, 따라서 달리 언급되지 않는 한 반도체 장치는 기판의 상단 측에 형성된다. 하단 표면은 상단 표면의 반대편에 있고, 따라서, 기판의 하단 측은 기판의 상단 측의 반대편에 있다. 기판 그 자체가 패터닝될 수 있다. 기판의 상단에 추가된 재료는 패터닝되거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비화물, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안으로, 기판은 유리, 플라스틱 또는 사파이어 웨이퍼와 같은 전기적 비전도성 재료로 제조될 수 있다.
본 명세서에 사용될 때, "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 상단 측 및 하단 측을 구비하되 층의 하단 측은 기판에 비교적 가깝고 상단 측은 기판으로부터 비교적 멀리 있다. 층은 하부 또는 상부 구조 전체에 걸쳐 연장될 수 있거나, 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 갖는 동종(homogeneous) 또는 이종(inhomogeneous) 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면에 또는 그 사이에 있는 임의의 수평 평면 세트(any set of horizontal planes) 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼형 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 내부에 하나 이상의 층을 포함할 수 있고/있거나, 그 기판 상에, 그 기판 위에, 및/또는 그 기판 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호연결 층은 (내부에 접촉부, 상호연결 라인 및/또는 수직 상호연결 액세스(VIA)가 형성되는) 하나 이상의 전도성 층 및 접촉 층과, 하나 이상의 유전체 층을 포함할 수 있다.
본 개시에서, 설명의 편의를 위해, "계층"은 수직 방향을 따라 실질적으로 동일한 높이의 요소를 지칭하기 위해 사용된다. 예를 들어, 워드 라인과 밑에 있는 게이트 유전체 층은 "계층"으로 지칭될 수 있고, 워드 라인과 아래에 있는 절연 층은 함께 "계층"으로 지칭될 수 있으며, 실질적으로 동일한 높이의 워드 라인들은 "단어 라인들의 계층" 또는 이와 유사한 것으로 지칭될 수 있다.
본 명세서에 사용될 때, "공칭/명목상"이라는 용어는 제품 또는 프로세스의 설계 단계 동안 설정되는 컴포넌트 또는 프로세스 단계에 대한 특성 또는 파라미터의 원하는 또는 목표 값과 더불어, 원하는 값의 위 및/또는 아래의 값의 범위를 지칭한다. 값의 범위는 제조 프로세스에서의 약간의 변동 또는 공차로 인한 것일 수 있다. 본 명세서에 사용될 때, "약"이라는 용어는 본 반도체 장치와 연관된 특정 기술 노드에 기초하여 변동될 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 기초하여, "약"이라는 용어는, 예를 들어, 값의 10%∼30% 내에서 변동하는 주어진 수량의 값을 나타낸다(예컨대, 값의 ±10%, ±20%, 또는 ±30%).
본 명세서에서, "수평의/수평으로/측면의/측면으로"이라는 용어는 기판의 측면 표면에 명목상 평행한 것을 의미하고, 용어 "수직의" 또는 "수직으로"는 기판의 측면 표면에 대해 명목상 수직인 것을 의미한다.
본 명세서에 사용될 때, "3D 메모리"라는 용어는, 메모리 스트링이 기판에 대해 수직 방향으로 연장되도록, 측방향으로 배향된 기판 상에 수직 배향된 메모리 셀 트랜지스터의 스트링(본 명세서에서 NAND 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 3차원(3D) 반도체 장치를 지칭한다.
도 1은 본 개시의 일부 실시예에 따른 예시적인 3차원(3D) 메모리 장치(100)의 하향식 뷰를 도시한다. 3D 메모리 장치(100)는 메모리 칩(패키지), 메모리 다이 또는 메모리 다이의 임의의 부분일 수 있고, 각각이 복수의 메모리 블록(103)을 포함할 수 있는 하나 이상의 메모리 평면(101)을 포함할 수 있다. 각각의 메모리 평면(101)에서 동일한 및 동시의 동작이 수행될 수 있다. 메가바이트(MB) 크기일 수 있는 메모리 블록(103)은 소거 동작을 수행하기 위한 가장 작은 크기이다. 도 1에 도시된 바와 같이, 예시적인 3D 메모리 장치(100)는 4개의 메모리 평면(101)을 포함하고 각 메모리 평면(101)은 6개의 메모리 블록(103)을 포함한다. 각각의 메모리 블록(103)은 복수의 메모리 셀을 포함할 수 있고, 각각의 메모리 셀은 비트 라인 및 워드 라인과 같은 상호연결부를 통해 어드레싱될 수 있다. 비트 라인과 워드 라인은 수직으로(예를 들어, 각각 행과 열로) 배치되어 금속 라인의 어레이를 형성할 수 있다. 비트 라인 및 워드 라인의 방향은 도 1에서 "BL" 및 "WL"로 표시되어 있다. 본 개시에서, 메모리 블록(103)은 "메모리 어레이" 또는 "어레이"로도 지칭된다. 메모리 어레이는 저장 기능을 수행하는 메모리 장치의 핵심 영역이다.
3D 메모리 장치(100)는 또한 주변 영역(105), 즉 메모리 평면(101)을 둘러싸는 영역을 포함한다. 주변 영역(105)은 메모리 어레이의 기능을 지원하기 위해 많은 디지털, 아날로그 및/또는 혼합 신호 회로, 예를 들어, 페이지 버퍼, 행 및 열 디코더 및 감지 증폭기를 포함한다. 주변 회로는 당업자에게 명백한 바와 같이 트랜지스터, 다이오드, 커패시터, 저항기 등과 같은 능동 및/또는 수동 반도체 장치를 사용한다.
도 1에 도시된 3D 메모리 장치(100)의 메모리 평면(101)의 배열 및 각 메모리 평면(101)의 메모리 블록(103)의 배열은 예시로서 사용되며, 본 개시의 범위를 제한하지 않는다.
도 2를 참조하면, 본 개시의 일부 실시예에 따른, 도 1의 영역(108)의 확대된 하향식 뷰가 예시된다. 3D 메모리 장치(100)의 영역(108)은 계단 영역(210) 및 채널 구조 영역(211)을 포함할 수 있다. 채널 구조 영역(211)은 각각이 복수의 적층형 메모리 셀을 포함하는 메모리 스트링(212)의 어레이를 포함할 수 있다. 계단 영역(210)은 계단 구조 및 계단 구조 상에 형성된 접촉 구조물(214)의 어레이를 포함할 수 있다. 일부 실시예에서, 채널 구조 영역(211) 및 계단 영역(210)을 가로질러 WL 방향으로 연장하는 복수의 슬릿 구조물(216)이 메모리 블록을 다중 메모리 핑거(218)로 분할할 수 있다. 적어도 일부 슬릿 구조물(216)은 채널 구조 영역(211)에서 메모리 스트링(212)의 어레이에 대한 공통 소스 접촉부(예를 들어, 어레이 공통 소스)로서 기능을 할 수 있다. 상단 선택 게이트 컷(220)이 예를 들어, 각각의 메모리 핑거(218)의 중앙에 배치되어 메모리 핑거(218)의 상단 선택 게이트(TSG)를 2개의 부분으로 나누어 메모리 핑거를 2개의 메모리 슬라이스(224)로 나눌 수 있으며, 여기서 동일한 워드 라인을 공유하는 메모리 슬라이스(224)의 메모리 셀은 프로그램 가능한(판독/기록) 메모리 페이지를 형성한다. 3D NAND 메모리의 소거 동작은 메모리 블록 레벨에서 수행될 수 있지만, 판독 및 기록 동작은 메모리 페이지 레벨에서 수행될 수 있다. 메모리 페이지의 크기는 킬로바이트(KB)일 수 있다. 일부 실시예에서, 영역(108)은 또한 제조 동안의 프로세스 변동 제어를 위해 및/또는 추가적인 기계적 지지를 위해 더미 메모리 스트링(222)을 포함한다.
도 3은 본 개시의 일부 실시예에 따른 예시적인 3차원(3D) 메모리 어레이 구조물(300)의 일부의 사시도를 도시한다. 메모리 어레이 구조물(300)은 기판(330), 기판(330) 위의 절연막(331), 절연막(331) 위의 하부 선택 게이트(LSG)(332)의 계층, 및 교번하는 도전체 층 및 유전체 층의 필름 스택(335)을 형성하기 위해 LSG(332)의 상단에 적층되는, "워드 라인(WL)"이라고도 하는 제어 게이트(333)의 복수의 계층을 포함한다. 제어 게이트의 계층에 인접한 유전체 층은 명확성을 위해 도 3에는 도시되지 않았다.
각 계층의 제어 게이트는 필름 스택(335)을 통해 슬릿 구조물(216-1 및 216-2)에 의해 분리된다. 메모리 어레이 구조물(300)은 또한 제어 게이트(333)의 스택 위의 상단 선택 게이트(TSG)(334)의 계층을 포함한다. TSG(334), 제어 게이트(333) 및 LSG(332)의 스택은 "게이트 전극"이라고도 한다. 메모리 어레이 구조물(300)은 인접한 LSG(332) 사이의 기판(330) 부분에 메모리 스트링(212) 및 도핑된 소스 라인 영역(344)을 더 포함한다. 각각의 메모리 스트링(212)은 절연막(331) 및 교번하는 도전체 층과 유전체 층의 필름 스택(335)을 통해 연장되는 채널 홀(336)을 포함한다. 메모리 스트링(212)은 또한 채널 홀(336)의 측벽 상의 메모리 필름(337), 메모리 필름(337) 위의 채널 층(338), 및 채널 층(338)에 의해 둘러싸인 코어 충진 필름(339)을 포함한다. 제어 게이트(333)와 메모리 스트링(212)이 교차하는 부분에 메모리 셀(340)이 형성될 수 있다. 메모리 어레이 구조물(300)은 TSG(334) 위에서 메모리 스트링(212)과 연결된 복수의 비트 라인(BL)(341)을 더 포함한다. 메모리 어레이 구조물(300)은 또한 복수의 접촉 구조물(214)을 통해 게이트 전극과 연결된 복수의 금속 상호연결 라인(343)을 포함한다. 필름 스택(335)의 에지는 게이트 전극의 각 계층에 대한 전기적 연결을 허용하도록 계단 형태로 구성된다.
도 3에서, 예시적인 목적을 위해, 제어 게이트(333-1, 333-2, 333-3)의 3개 계층이 TSG(334)의 1개 계층 및 LSG(332)의 1개 계층과 함께 도시된다. 이 예에서, 각각의 메모리 스트링(212)은 제어 게이트(333-1, 333-2, 333-3)에 각각 대응하는 3개의 메모리 셀(340-1, 340-2, 340-3)을 포함할 수 있다. 일부 실시예에서, 제어 게이트의 수 및 메모리 셀의 수는 저장 용량을 증가시키기 위해 3개보다 많을 수 있다. 메모리 어레이 구조물(300)은 또한 다른 구조, 예를 들어 TSG 컷, 공통 소스 접촉(즉, 어레이 공통 소스) 및 더미 메모리 스트링을 포함할 수 있다. 이러한 구조는 단순화를 위해 도 3에 도시되지 않았다.
플로팅 게이트 메모리 셀이 플래시 메모리에 전통적으로 사용되어 왔지만, 전하 트래핑에 기반한 기술은 더 많은 스케일링 능력과 더 높은 고유 신뢰성을 입증했다. 전하 트래핑 기술을 사용하는 3차원 NAND가 고밀도 저장을 위해 개발되었으며, 여기서 저장 정보(예컨대, 메모리 셀의 임계 전압(Vth))는 저장 층에 트래핑된 전하의 양에 의존한다.
도 4a는 도 3의 메모리 셀(340)과 유사한 메모리 셀을 포함하는 3D NAND 메모리(400a)의 개략적인 단면을 도시한다. 메모리 셀(340-3)은 제어 게이트(예를 들어, 제어 게이트(333), 메모리 필름(예를 들어, 메모리 필름(337)) 및 채널 층(예를 들어, 채널이라고도 불리는 채널 층(338))을 포함한다.
3D NAND 메모리에서, 메모리 필름(337)은 각 채널 홀(336)(도 3에 도시됨)의 측벽에 배치될 수 있다. 일부 실시예에서, 메모리 필름(337)은 장벽 층(422), 저장 층(424), 및 터널링 층(426)을 포함할 수 있다. 장벽 층(422)은 제어 게이트(333)와 저장 층(424) 사이의 전자 전하(428)의 이동을 차단하는 데 사용될 수 있다. 장벽 층(422)은 실리콘 산화물 및 고유전율(high-k) 유전체, 예를 들어 알루미늄 산화물을 포함할 수 있다. 저장 층(424)은 전자 전하(428)를 저장하는데 사용될 수 있고 실리콘 질화물을 포함할 수 있다. 저장 층(424)에서 전하의 저장 및/또는 제거는 채널 층(338)의 온/오프 상태 및/또는 전도도에 영향을 미칠 수 있다. 터널링 층(426)은 채널 층(338)과 저장 층(424) 사이에서의 전자 전하(428)(전자 또는 정공)의 터널링을 제어하는데 사용될 수 있다. 터널링 층(426)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합일 수 있다. 3D NAND 메모리에서, 채널 층(338)은 (도 3의) 채널 홀(336)에서 메모리 필름(337)의 측벽 상에 배치될 수 있다. 채널 층(338)은 비정질 실리콘, 다결정 실리콘, 및/또는 단결정 실리콘을 포함할 수 있다.
도 4b는 3D 메모리 어레이(400b)의 개략적인 회로도를 도시한다. 이전에 설명된 바와 같이, 3D 메모리 어레이(400b)는 복수의 메모리 스트링(212)을 포함하고, 각각의 메모리 스트링(212)은 복수의 적층된 메모리 셀(340)을 갖는다. 메모리 스트링(212)은 또한 각 단부에 적어도 하나의 전계 효과 트랜지스터(예를 들어, MOSFET)를 포함하는데, 이는 하부 선택 게이트(LSG)(332) 및 상단 선택 게이트(TSG)(334)에 의해 각각 제어된다. 그리고, 2개의 각각의 트랜지스터는 하부 및 상단 선택 트랜지스터(332-T 및 334-T)로 지칭된다. 적층된 메모리 셀(340)은 제어 게이트(333)에 의해 제어될 수 있으며, 여기서 제어 게이트(333)는 3D 메모리 어레이(400b)의 워드 라인(미도시)에 연결된다. 상단 선택 트랜지스터(334-T)의 드레인 단자는 비트 라인(예를 들어, 비트 라인(341-1, 341-2, 341-3 등))에 연결될 수 있고, 하부 선택 트랜지스터(332-T)의 소스 단자는 어레이 공통 소스(ACS)(446)가 형성될 수 있는 도핑된 소스 라인 영역(344)(도 3 참조)에 연결될 수 있다. 어레이 공통 소스(446)는 전체 메모리 블록에서 메모리 스트링(212)에 의해 공유될 수 있으며, 공통 소스 라인으로도 지칭된다.
도 4a 및 도 4b를 참조하면, NAND 메모리에서, 판독 및 기록 동작은 메모리 페이지, 예를 들어 동일한 워드 라인을 공유하는 메모리 셀을 포함하는 메모리 페이지(448)에서 수행될 수 있다. NAND 메모리에서 각 메모리 셀은 소거 상태 또는 프로그램된 상태일 수 있다. 초기에, 블록의 모든 메모리 셀은 예를 들어 제어 게이트(333)와 메모리 셀의 소스 단자(예를 들어, 어레이 공통 소스(446)) 사이에 음의 전압을 인가함으로써 로직 "1"로서 소거된 상태로 리셋될 수 있어, 메모리 셀의 저장 층(424)에 있는 모든 전자 전하(428)가 제거될 수 있다. 소거된 상태에서, 메모리 셀(340)의 임계 전압(Vth)은 가장 낮은 값으로 리셋될 수 있고, 소스 단자(예를 들어, 어레이 공통 소스(446))와 드레인 단자(예를 들어, 비트 라인(341)) 사이의 메모리 셀(340)을 통해 흐르는 대응 전류는 워드 라인 상의 주어진 바이어스에 대해 최고 레벨에 있을 수 있다.
프로그래밍(즉, 기록) 동안, 높은 양의 전압 펄스(예를 들어, 12V 내지 18V)가 제어 게이트(333)에 인가되어 전자 전하(428)(예를 들어, 전자)가 메모리 셀(340)의 저장 층(424)에 주입될 수 있으며, 여기서, 전자 전하(428-1 및 428-2)가 각각 깊고 얕은 트랩에 의해 무작위로 캡처될 수 있다. 프로그래밍 후, 메모리 셀(340)의 임계 전압(Vth)은 소거된 상태보다 높은 값으로 상승될 수 있다. 더 높은 임계 전압(Vth)에서, 메모리 셀의 소스 및 드레인 단자를 통해 흐르는 전류는 워드 라인 상의 주어진 바이어스에 대해 감소된 레벨에 있을 수 있다. 메모리 셀 전류를 측정(즉, 판독)함으로써, 임계 전압(Vth) 및 그에 따른 메모리 셀(340)의 상태가 그에 따라 결정될 수 있다.
멀티 레벨 셀 또는 트리플 레벨 셀 기술에서는, 각각의 메모리 셀(340)은 다중 프로그램 상태, 즉 임계 전압(Vth)의 다중 값을 가질 수 있다. 모든 프로그래밍 펄스 후에, 메모리 셀의 상태를 확인하기 위해 판독 검증 동작이 수행될 수 있다. 이와 같이, 각각의 메모리 셀(340)은 다수의 비트를 저장할 수 있고, 이는 저장 용량의 엄청난 증가로 이어진다.
프로그램된 상태의 메모리 셀(340)의 경우, 제어 게이트(333)의 부근에 위치한 전자 전하(428-1, 428-2)는 메모리 셀(340)의 임계 전압(Vth)에 영향을 미칠 수 있다. 제어 게이트(333)로부터의 전기장 너머에 위치한 전자 전하(428-3)는 따라서 메모리 셀의 임계 전압(Vth)에 거의 영향을 미치지 않는다. 또한, 저장 층(424)의 얕은 트랩에 의해 캡처된 전자 전하(428-2)는 쉽게 디트랩핑될 수 있고, 이에 의해 저장 기간 동안 초기 임계 전압(Vth) 시프트(IVS)를 유발할 수 있다. 이 프로세스는 고속 전하 손실이라고도 한다. 더 높은 임계 전압(Vth)에서 프로그램된 상태의 경우, IVS는 저장 층에 주입된 더 많은 양의 전자 전하로 인해 더 커질 수 있으며, 이는 얕은 트랩에 의해 캡처된 더 많은 수의 전자 전하(428-2)(고속 전하라고도 함)를 초래한다.
IVS로 인해, 기록 직후의 프로그램된 상태는 실제 애플리케이션에서 메모리 셀(340)의 타겟 임계 전압(Vth)을 반영할 수 없다. 거짓의 높은 임계 전압(Vth)을 적용하면 메모리에서 높은 비트 오류율이 발생할 수 있다. 따라서, 각 프로그래밍된 상태의 Vth 분포 프로파일을 보다 정확하게 결정할 수 있도록 판독 동작에 앞서 고속 전하를 디트랩핑하고 제거하는 것이 필요하다.
도 5는 본 개시의 일부 실시예에 따른, 선택된 워드 라인에 인가된 준비 전압(프리펄스)을 갖는 판독 검증 동작(500)의 타이밍도를 예시한다. 판독 검증 동작(500)은 3D NAND 메모리에서 선택되지 않은 메모리 스트링에 대한 판독 방해를 감소시킬 수 있다. 판독 방해는 선택된 메모리 셀의 판독 또는 판독 검증 동안 선택되지 않은 메모리 셀의 임계 전압(Vth)(즉, 프로그램된 상태)이 변경되거나 방해받을 때 발생할 수 있다. 일부 실시예에서, 판독 검증 동작(500)은 각각 tprepare 및 tsensing의 지속기간을 갖는 2개의 단계, 즉 판독 준비 단계 및 감지 단계를 포함한다. 선택된 상단 선택 게이트(Sel_TSG), 선택되지 않은 상단 선택 게이트(Unsel_TSG), 선택된 워드 라인(Sel_WL), 선택되지 않은 워드 라인(Unsel_WL) 및 하부 선택 게이트(LSG)의 타이밍도가 도 5에 도시되어 있다.
판독 검증 동작(500)은 판독 준비 단계로 시작한다. 선택된 메모리 스트링의 TSG(334) 및 LSG(332), 예를 들어 도 4b의 선택된 메모리 스트링(212-3)의 TSG(334-3) 및 LSG(332-3)는 상단 선택 게이트 전압(Vtsg) 및 하부 선택 게이트 전압(Vlsg)을 인가받을 수 있다. 선택된 메모리 스트링(212-3)의 대응하는 상단 선택 트랜지스터(334-T) 및 하부 선택 트랜지스터(332-T)는 스위치 온될 수 있다. 상단 및 하부 선택 게이트 전압(Vtsg 및 Vlsg)은 4V에서 7V 사이의 범위에 있을 수 있다. 따라서, 적층된 메모리 셀(340)을 통과하는 전류 경로는 선택된 메모리 스트링(212-3)에 대해 설정될 수 있다. 예를 들어, 선택된 메모리 스트링(212-3)에 흐르는 전류는 선택된 메모리 스트링(212-3)과 전기적으로 연결된 비트 라인(341-3) 및 어레이 공통 소스(446)로부터 검출될 수 있다.
판독 검증 동작(500)의 경우, 선택되지 않은 메모리 스트링의 TSG(Unsel-TSG), 예를 들어 도 4b의 메모리 스트링(212-1)의 TSG(334-1)는, 대응하는 상단 선택 트랜지스터(334-T)를 스위치 오프하기 위해, 제1 오프 전압(Voff), 예를 들어 0V를 인가받는다. 선택되지 않은 메모리 스트링(212-1)과 비트 라인(341-1) 사이의 전류 경로는 단절될 수 있다. 따라서, 선택된 메모리 스트링(212-3) 및 선택되지 않은 메모리 스트링(212-1)의 채널은 전기적으로 절연될 수 있다.
판독 준비 단계 동안 전압이 상승하는 데 지연이 있음에 유의한다. 이러한 지연은 기생 커패시터 및 저항기에 의해 야기될 수 있으며, 이는 당업자에게 잘 알려져 있다. 본 명세서에서는 판독 검증 동작을 설명하기 위한 예로 메모리 스트링이 선택되어 사용되지만, 복수의 메모리 스트링, 예를 들어 메모리 핑거가 유사한 방식으로 선택되고 동작될 수 있음에 유의한다.
다시 도 4a, 도 4b 및 도 5를 참조하면, 선택된 메모리 스트링(212-3)에서 타겟 메모리 셀(340-3)을 검증하기 위해, 선택된 워드 라인(예를 들어, 도 4b의 Sel_WL)은 준비 전압(Vprepare)(프리펄스라고도 함)을 인가받을 수 있는 반면, 선택되지 않은 다른 워드 라인(예컨대, 도 4b의 Unsel_WL)은 패스 전압(Vpass)을 인가받을 수 있다. 선택된 워드 라인은 타겟 메모리 셀(340-3)의 제어 게이트(333)와 전기적으로 연결된다. 준비 전압(Vprepare)은 4V 내지 7V의 범위에 있을 수 있고, 패스 전압(Vpass)은 5V 내지 9V의 범위에 있을 수 있다. 패스 전압(Vpass)은, 선택된 메모리 스트링(212-3) 상의 메모리 셀이 완전히 스위치 온될 수 있도록, 프로그래밍된 상태의 최고 임계 전압보다 높을 수 있다. 선택된 워드 라인(Sel_WL)에 준비 전압(Vprepare)이 인가되면, 타겟 메모리 셀(340-3)도 온될 수 있다. 따라서, 시간(t1)에서, 선택된 메모리 스트링(212-3)의 상단 및 하부 선택 트랜지스터(334-T 및 332-T), 및 모든 메모리 셀(340)이 스위치 온된다. 선택된 메모리 스트링(212-3)의 채널 층을 통해 비트 라인(341-3)과 어레이 공통 소스(446) 사이에 전류가 흐른다. 전도성 경로를 형성하는 채널 층(338)을 통해 전류가 흐름에 따라, 저장 층(424)으로부터 디트랩핑된 고속 전하(428-2)는 전도성 경로를 통해 제거될 수 있다. 그러나, 고속 전하 손실은 느린 과정일 수 있으며, 이는 도 5에서 선택된 워드 라인(Sel_WL)의 타이밍도에 나와 있다.
일부 실시예에서, 고속 전하(428-2)는 또한 열 어닐링에 의해 또는 제어 게이트 상에서 낮은 음의 전압으로 소프트 소거를 구현함으로써 제거될 수 있다. 그러나, 판독 준비 단계는 일반적으로 시간이 오래 걸리고 따라서 판독 검증 작업의 효율성에 영향을 줄 수 있다. 따라서, 가속화된 고속 전하 손실을 제공하고 판독 준비 단계를 단축하기 위한 판독 검증 작업이 필요하다.
일부 실시예에서, 판독 준비 단계는 선택되지 않은 메모리 스트링, 예를 들어 도 4b의 메모리 스트링(212-1 및 212-2)에 대한 판독 방해를 감소시킬 수 있다. 위에서 설명된 바와 같이, 선택되지 않은 메모리 스트링에 대한 선택되지 않은 상단 선택 게이트(Unsel_TSG)(예를 들어, 메모리 스트링(212-1)의 TSG(334-1))는 제1 오프 전압(Voff), 예를 들어 0V를 인가받아, 대응하는 상단 선택 트랜지스터(334-T)를 스위치 오프하고 도 4b에 도시된 바와 같이 비트 라인(예를 들어, 비트 라인(341-1))으로부터 연결해제한다. 일부 실시예에서, 선택되지 않은 메모리 스트링의 하위 선택 게이트(LSG)(예를 들어, LSG 332-1)는, 하부 선택 트랜지스터(332-T)가 스위치 온되도록, 하부 선택 게이트 전압(Vlsg)을 인가받는다. 선택된 워드 라인(Sel_WL)에 준비 전압(Vprepare)을 인가함으로써, 준비 전압(Vprepare)이 메모리 셀의 프로그램된 상태의 임계 전압보다 높도록 선택된 경우 대응하는 메모리 셀(예를 들어, 메모리 셀(340-1, 340-2, 340-3 등))이 스위치 온될 수 있다. 이 예에서, 선택되지 않은 메모리 스트링의 메모리 셀(예를 들어, 메모리 셀(340-1))의 채널은 사전 결정된 전위, 예를 들어 접지에서 유지하기 위해 어레이 공통 소스(446)에 전기적으로 연결될 수 있다.
선택된 워드 라인(Sel_WL)에 준비 전압(Vprepare)이 인가되지 않는 예에서, 선택된 워드 라인에 대응하는 메모리 셀(예를 들어, 메모리 스트링(212-1)의 메모리 셀(340-1))은 완전히 스위치 온되지 않을 수 있다(예를 들어, 선택된 워드 라인에 인가된 전압은 메모리 셀(340-1)의 임계 전압(Vth)보다 낮음). 상부 메모리 셀, 즉, 비트 라인(예를 들어, 비트 라인(341-1))과 선택되지 않은 메모리 스트링(예를 들어, 메모리 스트링(212-1))의 선택된 워드 라인(Sel_WL) 사이에 위치한 메모리 셀은 플로팅 채널을 가질 수 있는데, 여기서 채널 층은 비트 라인(341) 또는 공통 어레이 소스(446)에 전기적으로 연결되지 않는다. 선택되지 않은 메모리 스트링(예를 들어, 메모리 스트링(212-1))의 상부 메모리 셀의 채널 전위는 무작위로 변할 수 있다. 플로팅 채널을 갖는 메모리 셀은 제어 게이트(333)와 채널 층(338) 사이의 알려지지 않은 전기장으로 인해 전하 손실을 겪을 수 있다(도 4a 참조). 트랩핑된 전하(428) 및 그에 따른 메모리 셀의 임계 전압(Vth)(즉, 프로그램된 상태)은 변경되거나 방해받을 수 있으며, 여기서 변경은 판독 동작의 증가된 수에 따라 클 수 있다. 앞서 설명한 대로 감지 단계 이전에 판독 준비(read_prepare) 단계를 도입함으로써, 선택되지 않은 메모리 스트링에 대한 판독 방해를 줄일 수 있다.
read_prepare 단계 후에, 선택된 워드 라인(Sel_WL) 상의 전압 바이어스는 준비 전압(Vprepare)에서 판독 전압(Vread)으로 감소되어 타겟 메모리 셀의 임계 전압(Vth)을 감지(즉, 판독 또는 측정)할 수 있다. 판독 전압(Vread)은 0V에서 2V 사이의 범위에 있을 수 있다. 판독 전압(Vread)보다 낮은 임계 전압(Vth)으로 프로그램된 타겟 메모리 셀의 경우, 타겟 메모리 셀은 스위치 온되고 채널 층(338)에 전도성 경로를 형성할 수 있다. 임계 전압(Vth)이 판독 전압(Vread)보다 높으면, 타겟 메모리 셀의 채널은 스위치 오프된다. 이에 따라 타겟 메모리 셀의 프로그램된 상태가 결정될 수 있다. 준비 전압(Vprepare)에서 판독 전압(Vread)으로의 천이 기간은 기생 커패시턴스 및 저항으로 인해, 그리고 고속 트랩 손실의 저속 디트랩핑 프로세스로 인해 천천히 이루어지는 프로세스라는 점에 유의한다. 감지 단계는 Sel_WL이 판독 전압(Vread)에 도달한 후에 시작할 수 있으며, 이는 판독 준비 단계의 전체 기간(tprepare)을 증가시킨다.
도 6은 본 개시의 일부 실시예에 따른, 3차원 플래시 메모리에서 고속 전하 손실을 가속화하도록 설계된 판독 검증 동작(600)을 예시한다. 판독 검증 동작(600)은 또한 판독 준비 단계 및 감지 단계를 포함한다. 판독 검증 동작(600)의 판독 준비 단계 동안, 도 5의 판독 검증 동작(500)에서 사용된 것과 유사하게, 상단 및 하부 선택 트랜지스터(334-T 및 332-T)(도 4b)를 스위치 온하기 위해, Sel_TSG 및 LSG에 상단 및 하부 선택 게이트 전압(Vtsg 및 Vlsg)이 각각 인가될 수 있다. 그러나, 판독 검증 동작(500)과 달리, 판독 검증 동작(600)의 Unsel_TSG는 판독 준비 단계 동안 준비 전압(Vprepare)을 인가받는다. 따라서, 선택된 및 선택되지 않은 메모리 스트링은 모두 비트 라인(341) 및 어레이 공통 소스(446)로부터 전기적으로 액세스될 수 있다.
일부 실시예에서, 판독 검증 동작(600)의 판독 준비 단계 동안, 선택된 메모리 셀은 선택된 WL(즉, Sel_WL)에 제2 오프 전압, 예를 들어 0V를 인가함으로써 스위치 오프될 수 있다. 선택되지 않은 메모리 셀(즉, Unsel_WL)은 지연 기간(tdelay1) 후에 패스 전압(Vpass)으로 스위치 온될 수 있다. 지연 기간(tdelay1) 동안, Sel_TSG, Unsel_TSG 및 LSG에 의해 제어되는 모든 선택 트랜지스터가 인가된 전압(Vtsg, Vprepare 및 Vlsg)으로 턴온되고 따라서 메모리 스트링(212)의 채널은 비트 라인(341) 및 어레이 공통 소스(446)(도 4b에 도시됨)에 전기적으로 연결될 수 있고, 비트 라인(341)의 전압에 의해 조정 가능한 전위로 유지될 수 있다. Unsel_WL에 패스 전압(Vpass)이 인가되면, 선택된 메모리 스트링의 선택되지 않은 모든 메모리 셀이 스위치 온된다. 따라서, 선택된 메모리 셀의 채널은 상부 메모리 셀을 통해 비트 라인(341)에 전기적으로 연결되고 하부 메모리 셀을 통해 어레이 공통 소스(446)에 전기적으로 연결될 수 있다. 선택된 메모리 셀의 채널은 그에 따라 비트 라인(341) 및 어레이 공통 소스(446)의 전압에 의해 조정 가능한 전위로 유지될 수 있다.
일부 실시예에서, 지연 기간(tdelay1)은 Unsel_WL이 0V에서 패스 전압(Vpass)으로 상승될 수 있기 전에 메모리 스트링(212)의 채널이 비트 라인(341) 또는 어레이 공통 소스(446)로부터 전기적으로 절연되지 않도록 구현된다. 도 4b 및 도 6을 참조하면, Sel_TSG가 상단 선택 게이트 전압(Vtsg)에 도달하거나 Unsel_TSG가 준비 전압(Vprepare)에 도달하기 전에 Unsel_WL에 패스 전압(Vpass)이 인가되면, 상단 선택 트랜지스터가 오프되고 비트 라인(341)에 가깝게 위치하는 채널 층(338)의 상부 부분은 플로팅 노드가 된다. 더 구체적으로, 비트 라인과 선택된 메모리 셀 사이에 위치한 상부 메모리 셀은 플로팅 채널 전위를 가질 수 있다. 유사하게, LSG가 하부 선택 트랜지스터를 스위치 온하기 위해 하부 선택 게이트 전압(Vlsg)까지 상승하기 전에 Unsel_WL에 패스 전압(Vpass)이 인가되면, 어레이 공통 소스(446)에 가깝게 위치한 채널 층(338)의 하위 부분은 플로팅 노드가 된다. 보다 구체적으로, 비트 라인과 선택된 메모리 셀 사이에 위치된 하부 메모리 셀은 플로팅 채널 전위를 가질 수 있다. 플로팅일 때, 메모리 셀의 채널 전위는 결합된 커패시턴스를 통해 Unsel_WL의 패스 전압(Vpass)에 의해 부스트될 수 있다. 선택되지 않은 메모리 셀의 부스트된 채널 전위는 인접한 선택된 메모리 셀의 채널 전위에 영향을 미치고 고속 전하 제거 프로세스에 영향을 미칠 수 있다. 지연 기간(tdelay1)을 도입함으로써, 선택되거나 선택되지 않은 메모리 셀에 대한 전술한 자체 부스팅 효과 또는 판독 방해를 피할 수 있다.
일부 실시예에서, 판독 준비 단계는 또한 지연 기간(tdelay2), Unsel_WL의 패스 전압(Vpass)을 상승시키는 것과 Sel_WL의 판독 전압(Vread)을 상승시키는 것 사이의 지속기간을 포함한다. 지연 기간(tdelay2) 동안, Sel_WL의 전압은 0V로 유지되는 반면, Unsel_WL의 전압은 0V에서 패스 전압(Vpass)으로 상승된다. 이전에 논의된 바와 같이, 패스 전압(Vpass)은, Sel_TSG, Unsel-TSG 및 LSG에 각각 인가된 전압(Vtsg, Vprepare 및 Vlsg)로 상단 및 하부 선택 트랜지스터가 스위치 온된 후 Unsel_WL에 인가된다. 이와 같이, 선택된 메모리 셀은 스위치 오프되는 반면 선택되지 않은 메모리 셀은 스위치 온된다. 다시 도 4a를 참조하면, 선택된 메모리 셀(340-3)이 스위치 오프되는 동안, 인접한 선택되지 않은 메모리 셀(340)이 스위치 온된다. 0V 게이트 바이어스를 갖는 선택된 메모리 셀(340-3)과 패스 전압(Vpass)의 게이트 바이어스를 갖는 인접한 선택되지 않은 메모리 셀(340) 사이에, 채널에 평행한 전기장이 그에 따라 설정될 수 있다. 인접한 선택된 워드 라인과 선택되지 않은 워드 라인 사이의 전기장은 전하 저장 층(424), 터널링 층(426) 및 채널 층(338)으로 확장될 수 있다. 전기장은 저장 층(424)에서 캡처된 고속 전하(428-2) 상에 전기력을 생성할 수 있다. 이러한 전기력은 얕은 트랩으로부터 고속 전하(428-2)를 디트랩핑하고, 이들을 인접한 선택되지 않은 메모리 셀 쪽으로 당길 수 있다. 그러면 고속 전하는 반대 부호의 전하와 재결합되거나, 선택되지 않은 메모리 셀의 채널에 설정된 전도성 경로를 통해 제거될 수 있다. 그 결과, 선택된 메모리 셀(340-3)의 저장 층(424)에 있는 고속 전하(428-2)는 인접한 선택되지 않은 메모리 셀로부터 전기장을 통해 제거될 수 있다.
다시 도 6을 참조하면, 판독 검증 동작(600)의 판독 준비 단계의 지속 시간은 지연 기간(tdelay1 및 tdelay2)의 합을 포함한다. tdelay1과 tdelay2는 모두 미리 결정된 값일 수 있다.
일부 실시예에서, 판독 준비 단계 후에, 판독 전압(Vread)이 Sel_WL에 인가되어 감지 단계 및 BL 사전 충전을 시작한다. 감지 단계는 감지 기간을 가지며, 이는 미리 결정된 값일 수도 있다. 감지 단계 동안, Unsel_TSG에 0V의 전압이 인가되어, 선택되지 않은 상단 선택 게이트를 스위치 오프하고 선택된 메모리 스트링의 채널을 선택되지 않은 메모리 스트링의 채널로부터 전기적으로 격리한다. 판독 검증 동작(500)(도 5)과 유사하게, 준비 전압(Vprepare)에서 0V로의 하강 프로세스는 3D 메모리 구조의 기생 저항 및 커패시턴스로 인한 지연 시간을 갖는다. 메모리 셀을 스위치 온하기 위해, 준비 전압(Vprepare)은 메모리 셀의 임계 전압(Vth)보다 높게 설정될 수 있다. Unsel_TSG의 전압이 준비 전압(Vprepare)에서 Vth 미만으로 하강할 때, 선택되지 않은 메모리 스트링의 상단 선택 트랜지스터는 그에 따라 스위치 오프된다. 판독 검증 동작(600)은 판독 준비 단계의 시작부터 Unsel_TSG가 Vth 미만으로 떨어지는 순간까지의 기간(tprepare2)를 갖는다. 다시 말해, 지속 시간(tprepare2)는 판독 검증 동작(600)에서 Unsel_TSG를 턴오프하기 위한 최소 시간 요구사항이다. 판독 검증 동작(600)은 판독 준비 단계의 시작에서부터 Unsel_TSG가 0V에 도달하는 순간까지의 지속 시간(tprepare1)을 갖는다. 판독 검증 동작(600)의 경우, 판독 준비 단계의 지속시간, 즉 tdelay1+tdelay2는 tprepare2보다 작다. Unsel_TSG가 Vth보다 높고 선택되지 않은 상단 선택 트랜지스터가 여전히 켜져 있을 때 감지 단계와 BL 사전 충전이 시작된다. 이 작업은 더 많은 전력이 소비되지만 판독 준비 단계에 사용되는 최소 시간을 제공할 수 있다. 절약된 시간(tPROG-save)은 tprepare1과 tdelay1+tdelay2의 차이이다.
도 7은 본 개시의 일부 실시예에 따른, 3차원 플래시 메모리에서 고속 전하 손실을 가속화하도록 설계된 판독 검증 동작(700)을 예시한다. 판독 검증 동작(700)은, 판독 준비 단계의 지속 시간(즉, tdelay1+tdelay2)이 Unsel_TSG를 턴오프하기 위한 최소 시간 요구사항인 tprepare2와 같다는 점을 제외하면, 판독 검증 동작(600)과 유사하다. 판독 검증 동작(700)에서, 선택되지 않은 상단 선택 트랜지스터가 턴오프되면 감지 단계 및 BL 사전 충전이 시작된다. 여전히, 절약된 시간(tPROG-save)은 도 7에 도시된 바와 같이 tprepare1과 tdelay1+tdelay2 간의 차이로 표현될 수 있다. 이 동작은 더 많은 전력을 소비하지 않고도 보다 빠르게 수행될 수 있어 개선될 수 있다.
도 8은 본 개시의 일부 실시예에 따른, 3차원 플래시 메모리에서 고속 전하 손실을 가속화하도록 설계된 판독 검증 동작(800)을 예시한다. 판독 검증 작업(800)은 판독 준비 단계의 지속 시간(즉, tdelay1+tdelay2)이 Unsel_TSG를 턴오프하기 위한 최소 시간 요구사항인 tprepare2보다 크다는 점을 제외하면, 판독 검증 동작(600)과 유사하다. 판독 검증 동작(800)에서, 선택되지 않은 상단 선택 트랜지스터가 턴오프되면 감지 단계 및 BL 사전 충전이 시작된다. 절약된 시간(tPROG-save)은 도 8에 도시된 바와 같이 tprepare1과 tdelay1+tdelay2 간의 차이로 표현될 수 있다. 이 동작은 고속 전하를 제거하는 데 더 많은 시간을 허용할 수 있다.
전술한 바와 같이, 판독 준비 단계에서 Unsel_TSG에 준비 전압(Vprepare)을 인가하고, Unsel_WL에 패스 전압(Vpass)을 인가하며, Sel-WL에 0V를 인가함으로써 3D 낸드 플래시 메모리에서 고속 전하 손실을 가속화할 수 있다. Sel_WL과 연관된 타겟 메모리 셀의 임계 전압(Vth)은 검증된 저장 데이터가 더 신뢰가능할 수 있도록 감지 단계 전에 안정화될 수 있다.
또한, 전술한 판독 검증 동작은 판독 준비 단계에서 요구되는 시간을 크게 감소시킬 수 있다. 고속 전하는 Sel_WL과 인접한 Unsel_TSG 사이에 생성된 전기장에 의해 제거될 수 있다. 고속 전하 제거 후, 감지 단계는 Unsel-TSG가 준비 전압(Vprepare)에서 0V로 내려갈 때까지 기다릴 필요 없이 Sel_WL 상의 전압이 0V에서 판독 전압(Vread)으로 전환되면 시작된다. 따라서, 판독 준비 단계의 지속 기간은 단축될 수 있는데, 즉, tdelay1+tdelay2 < tprepare1이고, 여기서 tPROG-save = tprepare1-tdelay1-tdelay2는 절약된 시간이다.
다중 레벨 셀을 갖는 3D NAND 플래시 메모리는 일반적으로 메모리 셀을 프로그래밍하기 위해 증분 단계 펄스를 갖는 알고리즘을 사용한다. 모든 프로그램 펄스 후에, 메모리 셀의 상태를 확인하기 위해 판독 검증 동작이 수행된다. 메모리 셀이 타겟 상태(즉, 타겟 임계 전압)에 도달하면, 프로그램은 중지될 것이다. 한편, 타겟 상태로 프로그래밍되지 않은 메모리 셀은 FBC(실패 비트 카운트)에 대해 계산되며, 여기서 FBC는 전체 프로그래밍 사이클의 시간을 절약하기 위해 판독 검증 작업과 병렬로 실행될 수 있다. 도 6-8에 도시된 바와 같이, FBC 동작은 판독 준비 단계와 병렬로 수행될 수 있다. 일부 실시예에서, FBC 동작의 지속 기간은 판독 준비 단계의 지속 기간보다 짧을 수 있고, FBC 동작은 임의의 적절한 시간에 시작하는 판독 준비 단계 내에 통합될 수 있다. 실패한 메모리 셀은 그에 따라 타겟 메모리 상태로 다시 프로그래밍될 수 있다.
요약하면, 본 개시는 3차원(3D) 메모리 장치에서 타겟 메모리 셀에 대한 판독 검증 동작을 수행하기 위한 방법을 제공하며, 이 방법은 판독 준비 단계에서 타겟 메모리 셀의 고속 전하를 제거하는 단계와, 감지 단계에서 타겟 메모리 셀의 임계 전압을 측정하는 단계를 포함한다. 타겟 메모리 셀의 고속 전하를 제거하는 단계는 선택되지 않은 메모리 스트링의 선택되지 않은 상단 선택 게이트(Unsel_TSG)에 준비 전압(Vprepare)을 인가하는 단계와, 타겟 메모리 셀과 연관된 선택된 워드 라인(Sel_WL)에 제1 오프 전압(Voff)을 인가하는 단계와, 선택되지 않은 워드 라인(Unsel_WL)에 패스 전압(Vpass)을 인가하는 단계를 포함한다.
특정 실시예에 대한 전술한 설명은 당업자가 과도한 실험 없이 본 개시의 일반적인 개념을 벗어나지 않으면서, 당업계의 지식을 적용하여 다양한 응용을 위해 이러한 특정 실시예를 용이하게 수정 및/또는 조정할 수 있도록 본 개시의 일반적인 특징을 충실히 설명할 것이다. 따라서, 이러한 조정 및 수정은 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예의 균등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서의 문구 또는 용어는 설명의 목적을 위한 것이지 제한하려는 것이 아니며, 본 명세서의 용어 또는 문구는 교시 및 지침을 고려하여 당업자에 의해 해석되어야 한다.
본 개시의 실시예는 특정 기능 및 그 관계의 구현을 예시하는 기능적 구성 블록의 도움으로 앞서 설명되었다. 이들 기능적 구성 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 특정 기능 및 그 관계가 적절히 수행되는 한 다른 경계가 정의될 수 있다.
발명의 내용 및 요약서는 본 발명자(들)에 의해 고려되는 본 개시의 예시적인 실시예들의 전부가 아닌 이들 중 하나 이상을 제시할 수 있고, 따라서 본 발명 및 첨부된 청구범위를 어떠한 방식으로도 제한하려는 것이 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예들 중 어느 것에 의해서도 제한되지 않아야 하고, 다음의 청구범위 및 그 균등물에 따라서만 정의되어야 한다.
Claims (20)
- 3차원(3D) 메모리 장치에서 타겟 메모리 셀에 대한 검증 동작을 수행하는 방법으로서,
선택되지 않은 메모리 스트링의 선택되지 않은 상단 선택 게이트(unselected top select gate: Unsel_TSG) 상에, 준비 단계의 제1 기간에 준비 전압(Vprepare)을 인가하고 감지 단계의 제2 기간에 제1 오프 전압(Voff)을 인가하는 단계와,
상기 타겟 메모리 셀과 연관된 선택된 워드 라인(Sel_WL) 상에, 상기 준비 단계의 상기 제1 기간에 제2 오프 전압을 인가하고 상기 감지 단계의 상기 제2 기간 동안 판독 전압(Vread)을 인가하는 단계와,
선택되지 않은 워드 라인(Unsel_WL) 상에, 상기 준비 단계의 상기 제1 기간 동안과 상기 감지 단계의 상기 제2 기간 동안 패스 전압(Vpass)을 인가하는 단계를 포함하되,
상기 준비 단계는 상기 감지 단계 이전에 있는 것인
검증 동작을 수행하는 방법. - 제1항에 있어서,
상기 준비 전압은 상기 선택되지 않은 상단 선택 게이트(Unsel_TSG)의 임계 전압보다 큰 것인
검증 동작을 수행하는 방법. - 제1항에 있어서,
상기 판독 전압(Vread)을 인가하는 것은, 상기 감지 단계의 상기 제2 기간 동안 상기 타겟 메모리 셀과 연관된 상기 선택된 워드 라인(Sel_WL) 상에 다중 (multiple) 판독 전압(Vread)을 인가하는 것을 포함하는
검증 동작을 수행하는 방법. - 제3항에 있어서,
상기 제2 오프 전압은 상기 타겟 메모리 셀과 연관된 상기 선택된 워드 라인(Sel_WL) 상의 상기 판독 전압(Vread) 중 적어도 하나보다 낮은 것인
검증 동작을 수행하는 방법. - 제1항에 있어서,
상기 제2 오프 전압은 상기 타겟 메모리 셀과 연관된 상기 선택된 워드 라인(Sel_WL) 상의 상기 판독 전압(Vread)보다 낮은 것인
검증 동작을 수행하는 방법. - 제1항에 있어서,
상기 방법은
상기 준비 단계의 제3 기간 동안, 상기 선택된 워드 라인(Sel_WL) 상에 상기 제2 오프 전압을 유지하면서 상기 선택되지 않은 상부 선택 게이트(Unsel_TSG) 상의 전압을 임계 전압(Vth)으로부터 상기 제1 오프 전압(Voff)으로 하강시키는 단계를 더 포함하며,
상기 준비 단계의 상기 제3 기간은 상기 준비 단계의 상기 제1 기간 이후인 것인
검증 동작을 수행하는 방법. - 제1항에 있어서,
상기 준비 단계의 상기 제1 기간 동안 상기 패스 전압(Vpass)을 인가하는 것은 지연 기간 후에 상기 패스 전압을 인가하는 것을 포함하며,
상기 방법은,
상기 준비 단계의 한 시점(time point)에서, 선택된 메모리 스트링의 선택된 상부 선택 게이트(Sel_TSG) 및 하부 선택 게이트(LSG) 상에 상부 선택 게이트 전압(Vtsg) 및 하부 선택 게이트 전압(Vlsg)을 각각 인가하는 단계를 더 포함하고,
상기 한 시점은 상기 지연 기간 이전인 것인
검증 동작을 수행하는 방법. - 제7항에 있어서,
선택된 메모리 스트링의 선택된 상부 선택 게이트(Sel_TSG) 상에 상부 선택 게이트 전압(Vtsg)을 인가하는 것은, 상기 선택된 메모리 스트링을 비트 라인에 전기적으로 연결하기 위해 상부 선택 게이트 전압(Vtsg)을 인가하는 것을 포함하고,
하부 선택 게이트 전압(Vlsg)을 인가하는 것은, 상기 선택된 메모리 스트링을 어레이 공통 소스에 전기적으로 연결하기 위해 상기 하부 선택 게이트 전압(Vlsg)을 인가하는 것을 포함하는,
검증 동작을 수행하는 방법. - 제1항에 있어서,
상기 방법은
상기 준비 단계의 제4 기간 동안, 상기 선택된 워드 라인(Sel_WL) 상에 프리펄스 전압(Vpre-pulse)을 인가하는 단계를 더 포함하고,
상기 준비 단계의 상기 제4 기간은 상기 준비 단계의 상기 제1 기간보다 이전인 것인
검증 동작을 수행하는 방법. - 제7항에 있어서,
선택된 상부 선택 게이트(Sel_TSG) 상에 상부 선택 게이트 전압(Vtsg)을 인가하는 것은, 상기 선택된 메모리 스트링을 비트 라인에 전기적으로 연결하기 위해 상부 선택 게이트 전압(Vtsg)을 인가하는 것을 포함하고,
하부 선택 게이트(LSG) 상에 하부 선택 게이트 전압(Vlsg)을 인가하는 것은, 선택된 메모리 스트링을 어레이 공통 소스에 전기적으로 연결하기 위해 하부 선택 게이트 전압(Vlsg)을 인가하는 것을 포함하는,
검증 동작을 수행하는 방법. - 제7항에 있어서,
상기 상부 선택 게이트 전압(Vtsg)을 인가하는 것은, 4V 내지 7V의 전압을 인가하는 것을 포함하고,
상기 하부 선택 게이트 전압(Vlsg)을 인가하는 것은, 4V 내지 7V의 전압을 인가하는 것을 포함하는
검증 동작을 수행하는 방법. - 제1항에 있어서,
상기 판독 전압(Vread)을 인가하는 것은 0 내지 2V의 전압을 인가하는 것을 포함하는
검증 동작을 수행하는 방법. - 3차원(3D) 메모리 장치로서,
교번하는 도전체층 및 유전체층의 스택을 통해 수직으로 연장되는 복수의 메모리 스트링을 포함하는 메모리 어레이 - 각각의 메모리 스트링은 복수의 메모리 셀을 포함함 -; 및
상기 메모리 어레이에 결합되고, 상기 메모리 어레이의 타겟 메모리 셀 상에 감지 단계 및 상기 감지 단계 이전의 판독-준비 단계를 포함하는 검증 동작을 수행하도록 구성된 주변 회로를 포함하되,
상기 주변 회로는,
선택되지 않은 메모리 스트링의 선택되지 않은 상단 선택 게이트(Unsel_TSG) 상에 준비 단계의 제1 기간 동안 준비 전압(Vprepare)을 인가하고 감지 단계의 제2 기간 동안 제1 오프 전압(Voff)을 인가하고;
상기 타겟 메모리 셀과 연관된 선택된 워드 라인(Sel_WL) 상에 상기 준비 단계의 상기 제1 기간 동안 제2 오프 전압을 인가하고 상기 감지 단계의 상기 제2 기간 동안 판독 전압(Vread)을 인가하고; 및
선택되지 않은 워드 라인(Unsel_WL) 상에 상기 준비 단계의 상기 제1 기간 및 상기 감지 단계의 상기 제2 기간 동안 패스 전압(Vpass)을 인가하도록 더 구성되고,
상기 준비 단계는 상기 감지 단계 이전에 있는 것인
3차원(3D) 메모리 장치. - 제13항에 있어서,
상기 준비 전압은 상기 선택되지 않은 상단 선택 게이트(Unsel_TSG)의 임계 전압보다 큰 것인
3차원(3D) 메모리 장치. - 제13항에 있어서,
상기 판독 전압(Vread)을 인가하는 것은, 상기 감지 단계의 상기 제2 기간 동안 상기 타겟 메모리 셀과 연관된 상기 선택된 워드 라인(Sel_WL) 상에 다중 판독 전압(Vread)을 인가하는 것을 포함하는
3차원(3D) 메모리 장치. - 제15항에 있어서,
상기 제2 오프 전압은 상기 타겟 메모리 셀과 연관된 선택된 워드 라인(Sel_WL) 상의 상기 판독 전압(Vread) 중 적어도 하나보다 낮은 것인
3차원(3D) 메모리 장치. - 제13항에 있어서,
상기 제2 오프 전압은 상기 타겟 메모리 셀과 연관된 상기 선택된 워드 라인(Sel_WL) 상의 상기 판독 전압(Vread)보다 낮은 것인
3차원(3D) 메모리 장치. - 제13항에 있어서,
상기 주변 회로는
상기 준비 단계의 제3 기간 동안, 상기 선택된 워드 라인(Sel_WL) 상의 상기 제2 오프 전압을 유지하면서 상기 선택되지 않은 상부 선택 게이트(Unsel_TSG) 상의 전압을 임계 전압(Vth)으로부터 상기 제1 오프 전압(Voff)으로 하강시키도록 더 구성되며,
상기 준비 단계의 상기 제3 기간은 상기 준비 단계의 상기 제1 기간 이후인 것인
3차원(3D) 메모리 장치. - 제13항에 있어서,
상기 준비 단계의 상기 제1 기간 동안 패스 전압(Vpass)을 인가하는 것은 지연 기간 후에 상기 패스 전압을 인가하는 것을 포함하며,
상기 주변 회로는
상기 준비 단계의 한 시점에서, 선택된 메모리 스트링의 선택된 상부 선택 게이트(Sel_TSG) 및 하부 선택 게이트(LSG) 상에 상부 선택 게이트 전압(Vtsg) 및 하부 선택 게이트 전압(Vlsg)을 각각 인가하도록 더 구성되고,
상기 한 시점은 상기 지연 기간 이전인 것인
3차원(3D) 메모리 장치. - 제19항에 있어서,
선택된 메모리 스트링의 선택된 상부 선택 게이트(Sel_TSG)에 상부 선택 게이트 전압(Vtsg)을 인가하는 것은, 상기 선택된 메모리 스트링을 비트 라인에 전기적으로 연결하기 위한 상부 선택 게이트 전압(Vtsg)을 인가하는 것을 포함하고,
하부 선택 게이트 전압(Vlsg)을 인가하는 것은, 상기 선택된 메모리 스트링을 어레이 공통 소스에 전기적으로 연결하기 위해 상기 하부 선택 게이트 전압(Vlsg)을 인가하는 것을 포함하는,
3차원(3D) 메모리 장치.
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