KR20210106753A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

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KR20210106753A
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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 프로그램 동작을 제어한다. 상기 복수의 메모리 블록들 각각은 대응하는 드레인 선택 라인, 복수의 워드 라인, 제1 및 제2 소스 선택 라인과 연결된다. 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택된 제1 메모리 블록의 프로그램 동작 중, 상기 제어 로직은 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택되지 않은 제2 메모리 블록의 제1 소스 선택 라인을 플로팅하도록 상기 주변 회로를 제어한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR OPERATING THE SAME}
본 발명은 전자 장치에 관한 것으로서, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 프로그램 속도를 향상시킬 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 블록들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 프로그램 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 프로그램 동작을 제어한다. 상기 복수의 메모리 블록들 각각은 대응하는 드레인 선택 라인, 복수의 워드 라인, 제1 및 제2 소스 선택 라인과 연결된다. 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택된 제1 메모리 블록의 프로그램 동작 중, 상기 제어 로직은 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택되지 않은 제2 메모리 블록의 제1 소스 선택 라인을 플로팅하도록 상기 주변 회로를 제어한다.
일 실시 예에서, 상기 프로그램 동작은 복수의 프로그램 루프를 포함하고, 상기 복수의 프로그램 루프 각각은 프리차지 단계, 프로그램 단계 및 검증 단계를 포함할 수 있다. 상기 제1 메모리 블록 및 상기 제2 메모리 블록은 공통 소스 라인에 연결될 수 있다. 상기 제1 소스 선택 라인은 상기 제2 소스 선택 라인보다 상대적으로 상기 공통 소스 라인에 가깝게 위치할 수 있다. 상기 프리차지 단계에서, 상기 제어 로직은 상기 제2 메모리 블록과 연결된 제1 소스 선택 라인을 플로팅하고, 상기 제2 메모리 블록과 연결된 제2 소스 선택 라인에 접지 전압을 인가하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 프리차지 단계에서, 상기 제어 로직은 상기 제2 메모리 블록과 연결된 드레인 선택 라인에 접지 전압을 인가하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 프리차지 단계에서, 상기 제어 로직은 상기 제2 메모리 블록과 연결된 상기 제1 소스 선택 라인이 플로팅된 상태에서 사익 공통 소스 라인에 프리차지 전압을 인가하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 주변 회로는 제1 선택 라인 제어 스위치 및 제2 선택 라인 제어 스위치를 포함할 수 있다. 상기 제1 선택 라인 제어 스위치는 상기 제1 메모리 블록의 제1 소스 선택 라인을 제1 선택 접지 라인에 선택적으로 연결하고, 상기 제1 메모리 블록의 제2 소스 선택 라인 및 드레인 선택 라인을 제2 선택 접지 라인에 선택적으로 연결할 수 있다. 상기 제2 선택 라인 제어 스위치는 상기 제2 메모리 블록의 제1 소스 선택 라인을 상기 제1 선택 접지 라인에 선택적으로 연결하고, 상기 제2 메모리 블록의 제2 소스 선택 라인 및 드레인 선택 라인을 상기 제2 선택 접지 라인에 선택적으로 연결할 수 있다.
일 실시 예에서, 상기 제1 메모리 블록의 프로그램 동작 동안 상기 제1 선택 라인 제어 스위치는 비활성화될 수 있다. 상기 제1 메모리 블록의 프로그램 동작 동안 상기 제2 선택 라인 제어 스위치는 활성화되어 상기 제2 메모리 블록의 제1 소스 선택 라인을 상기 제1 선택 접지 라인에 전기적으로 연결하고, 상기 제2 메모리 블록의 제2 소스 선택 라인 및 드레인 선택 라인을 상기 제2 선택 접지 라인에 전기적으로 연결할 수 있다.
일 실시 예에서, 상기 제1 메모리 블록의 프로그램 동작 중 상기 프리차지 단계에서, 상기 제1 선택 접지 라인은 플로팅될 수 있다.
일 실시 예에서, 상기 제1 메모리 블록의 프로그램 동작 중 상기 프리차지 단계에서, 상기 제2 선택 접지 라인에는 접지 전압이 인가될 수 있다.
일 실시 예에서, 상기 복수의 메모리 블록들 각각은 제3 소스 선택 라인에 더욱 연결될 수 있다. 상기 제3 소스 선택 라인은 상기 제1 소스 선택 라인 및 상기 제2 소스 선택 라인 사이에 위치할 수 있다.
일 실시 예에서, 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택된 제1 메모리 블록의 프로그램 동작 중, 상기 제어 로직은 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택되지 않은 제2 메모리 블록의 제3 소스 선택 라인을 플로팅하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택된 제1 메모리 블록의 프로그램 동작 중, 상기 제어 로직은 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택되지 않은 제2 메모리 블록의 제3 소스 선택 라인에 접지 전압을 인가하도록 상기 주변 회로를 제어할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 동작을 수행한다. 상기 프로그램 동작은 복수의 프로그램 루프들을 포함한다. 상기 프로그램 루프는 공통 소스 라인 프리차지 단계, 선택된 메모리 블록의 프로그램 단계 및 선택된 메모리 블록의 검증 단계를 포함한다. 상기 공통 소스 라인 프리차지 단계에서는, 상기 복수의 메모리 블록들 중 비선택된 메모리 블록과 연결된 복수의 소스 선택 라인들 중 제1 소스 선택 라인을 플로팅한다.
일 실시 예에서, 상기 공통 소스 라인 프리차지 단계는 상기 비선택된 메모리 블록의 상기 제1 소스 선택 라인을 플로팅하는 단계, 상기 비선택된 메모리 블록과 연결된 복수의 소스 선택 라인들 중 제2 소스 선택 라인에 접지 전압을 인가하는 단계 및 상기 공통 소스 라인에 프리차지 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제1 소스 선택 라인은 상기 제2 소스 선택 라인보다 상기 공통 소스 라인에 가깝게 위치할 수 있다.
일 실시 예에서, 상기 비선택된 메모리 블록과 연결된 복수의 소스 선택 라인들 중 제2 소스 선택 라인에 접지 전압을 인가하는 단계에서는, 상기 비선택된 메모리 블록과 연결된 드레인 선택 라인에 접지 전압을 인가할 수 있다.
일 실시 예에서, 상기 선택된 메모리 블록의 프로그램 단계는 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들에 프로그램 패스 전압을 인가하는 단계 및 상기 복수의 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 선택된 메모리 블록의 프로그램 단계에서, 상기 비선택된 메모리 블록과 연결된 제1 소스 선택 라인의 플로팅 상태가 유지될 수 있다.
일 실시 예에서, 상기 선택된 메모리 블록의 검증 단계는 상기 공통 소스 라인에 접지 전압을 인가하는 단계, 상기 비선택된 메모리 블록과 연결된 제1 소스 선택 라인 및 에 접지 전압을 인가하는 단계 및 상기 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중 선택된 워드 라인에 검증 전압을 인가하고, 비선택된 워드 라인들에 검증 패스 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 비선택된 메모리 블록과 연결된 제1 소스 선택 라인에 접지 전압을 인가하는 단계에서는, 상기 비선택된 메모리 블록과 연결된 복수의 소스 선택 라인들 중 제2 소스 선택 라인에 접지 전압을 인가할 수 있다.
일 실시 예에서, 공통 소스 라인 프리차지 단계에서, 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들에 이퀄라이즈 전압을 인가할 수 있다.
본 기술은 프로그램 속도를 향상시킬 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6은 반도체 메모리 장치(100)의 프로그램 동작을 설명하기 위한 도면이다.
도 7은 도 6에 도시된 프로그램 동작의 일부를 상세히 나타낸 타이밍도이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 블록 및 어드레스 디코더의 연결의 구조를 나타내는 회로도이다.
도 9는 도 8에 도시된 선택 접지 라인(SELGND)을 제어하는 회로의 일 실시 예를 나타내는 회로도이다.
도 10은 소스 선택 라인과 공통 소스 라인 사이의 정션 커패시턴스를 설명하기 위한 메모리 스트링의 단면도이다.
도 11은 본 발명의 다른 실시 예에 따른 메모리 블록 및 어드레스 디코더의 연결의 구조를 나타내는 회로도이다.
도 12는 도 11의 실시 예에 따른 소스 선택 라인과 공통 소스 라인 사이의 정션 커패시턴스를 설명하기 위한 메모리 스트링의 단면도이다.
도 13a 및 도 13b는 도 11에 도시된 제1 및 제2 선택 접지 라인(SELGND1, SELGND2)을 제어하는 회로의 일 실시 예를 나타내는 회로도이다.
도 14는 본 발명의 일 실시 예에 따른 프로그램 동작의 일부를 상세히 나타낸 타이밍도이다.
도 15는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16은 도 15의 단계(S110)를 보다 상세히 나타내는 순서도이다.
도 17은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 이 때 주변 회로는 제어 로직(140)의 제어에 의해 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어 신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다. 제어 로직은 메모리 셀 어레이(110)의 프로그램 동작 시 사용되는 다양한 전압들을 생성하도록 전압 생성부(150)를 제어한다. 또한, 제어 로직(140)은 전압 생성부(150)로부터 생성된 전압들을 글로벌 라인들을 통해 동작 대상인 메모리 블록의 로컬 라인들로 전달하도록 어드레스 디코더(120)를 제어한다. 한편, 제어 로직(140)은 리드 동작 시 비트 라인들(BL1~BLm)을 통해 메모리 블록의 선택된 페이지의 데이터를 리드하여 페이지 버퍼(PB1~PBm)에 저장하도록 읽기 및 쓰기 회로(130)를 제어한다. 또한, 제어 로직(140)은 프로그램 동작 시 페이지 버퍼(PB1~PBm)에 저장된 데이터를 선택된 페이지에 프로그램하도록 읽기 및 쓰기 회로(130)를 제어한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 5에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLKb)은 도 3의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 2 내지 도 4에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 5에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 6은 반도체 메모리 장치(100)의 프로그램 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 반도체 메모리 장치(100)의 프로그램 동작은 복수의 프로그램 루프를 포함할 수 있다. 즉, 반도체 메모리 장치(100)의 프로그램 동작은, 제1 프로그램 루프, 제2 프로그램 루프, 제3 프로그램 루프 등을 포함할 수 있다. 반도체 메모리 장치(100)의 프로그램 동작은 제M 프로그램 루프까지 반복될 수 있다.
각각의 프로그램 루프는 프리차지 단계, 프로그램 단계 및 검증 단계를 포함할 수 있다. 프리차지 단계는 프로그램 동작을 수행하기 위한 전압 조건을 미리 설정하는 단계일 수 있다. 예를 들어, 프리차지 단계에서 프로그램 대상 메모리 블록과 연결된 워드 라인들에 이퀄라이즈 전압이 인가될 수 있다. 프로그램 대상 메모리 블록과 연결된 워드 라인들에 이퀄라이즈 전압이 인가됨으로써, 네거티브 부스팅 되었던 셀 스트링들의 채널 전압이 조정될 수 있다.
한편, 프리차지 단계에서 공통 소스 라인에 프리차지 전압이 인가될 수 있다. 프로그램 단계에서 프로그램 대상 메모리 셀의 채널 영역 전압은 프로그램 허용 전압, 예를 들어 0V로 설정될 수 있다. 한편, 프로그램 단계에서, 프로그램 금지 메모리 셀의 채널 영역은 부스팅될 수 있다. 공통 소스 라인이 낮은 전압을 유지하는 경우, 프로그램 단계에서 프로그램 금지 셀의 부스팅된 채널 영역으로부터 공통 소스 라인으로 누설 전류가 발생하여 부스팅 레벨이 감소하는 현상이 발생할 수 있다. 이는 프로그램 금지 메모리 셀의 문턱 전압을 상승시키는 문제의 원인이 된다. 프리차지 단계에서 공통 소스 라인에 프리차지 전압이 인가됨에 따라, 프로그램 단계에서 프로그램 금지 셀의 부스팅된 채널 영역으로부터 공통 소스 라인으로 누설 전류가 발생하여 부스팅 레벨이 감소하는 현상을 방지할 수 있다.
프로그램 단계에서, 프로그램 대상 메모리 블록과 연결된 복수의 워드 라인들 중 프로그램 대상 메모리 셀들과 연결된 워드 라인, 즉 선택된 워드 라인에 프로그램 전압이 인가된다. 프로그램 전압은 선택된 워드 라인과 연결된 메모리 셀들 중 프로그램 대상 메모리 셀들의 문턱 전압을 상승시키는 전압일 수 있다. 한편, 상기 복수의 워드 라인들 중 선택된 워드 라인을 제외한 비선택된 워드 라인들에는 프로그램 패스 전압이 인가된다. 프로그램 패스 전압은 비선택된 워드 라인과 연결된 메모리 셀들의 문턱 전압을 상승시키지 않고 유지시키는 전압일 수 있다.
프로그램 검증 단계에서, 프로그램 대상 메모리 블록과 연결된 복수의 워드 라인들 중 프로그램 대상 메모리 셀들과 연결된 워드 라인, 즉 선택된 워드 라인에 검증 전압이 인가된다. 검증 전압이 선택된 워드 라인에 인가된 상태에서, 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통한 센싱 동작을 수행하여, 프로그램 대상 메모리 셀들의 문턱 전압이 선택된 워드 라인으로 인가되는 검증 전압보다 큰지 여부를 결정한다. 검증 전압보다 큰 문턱 전압을 갖는 메모리 셀들은 프로그램 금지 메모리 셀로 상태가 변경된다. 검증 전압보다 작은 문턱 전압을 갖는 메모리 셀들을 프로그램 대상 메모리 셀로 상태가 유지된다.
이와 같이, 프로그램 루프가 반복되는 도중에 프로그램 대상 메모리 셀들 중 프로그램 완료된 메모리 셀의 비율이 일정 임계값을 넘는 경우, 프로그램 동작이 성공적으로 종료된다. 프로그램 루프가 반복되어 최대 프로그램 루프, 즉 제M 프로그램 루프가 수행되어도 프로그램 완료된 메모리 셀의 비율이 일정 임계값을 넘지 못하는 경우, 프로그램 동작이 실패한 것으로 결정되며, 이후 프로그램 동작이 종료된다.
도 7은 도 6에 도시된 프로그램 동작의 일부를 상세히 나타낸 타이밍도이다. 도 7을 참조하면, 복수의 프로그램 루프 중 일부 프로그램 루프의 검증 단계, 프리차지 단계 및 프로그램 단계가 도시되어 있다. 전술한 바와 같이, 하나의 프로그램 루프는 각각의 프로그램 루프는 프리차지 단계, 프로그램 단계 및 검증 단계를 포함할 수 있다. 따라서, 도 7에는 특정 프로그램 루프의 검증 단계와, 다음 프로그램 루프의 프리차지 단계 및 프로그램 단계가 도시되어 있음을 알 수 있다. 도 7에서, 프로그램 동작 중 선택된 메모리 블록과 연결된 워드 라인(WL)의 전압과 공통 소스 라인(CSL)의 전압이 도시되었다.
시간(t1)에서 검증 단계가 시작된다. 도 7에는 도시되지 않았으나, 시간(t1) 이전에 프로그램 단계가 진행되었음을 알 수 있을 것이다. 시간(t1)에서 검증 단계가 시작됨에 따라, 선택된 메모리 블록과 연결된 워드 라인들 중 프로그램 대상 메모리 셀들과 연결된 워드 라인, 즉 선택된 워드 라인에는 검증 전압(Vvrf)이 인가된다. 한편, 선택된 메모리 블록과 연결된 워드 라인들 중 선택된 워드 라인을 제외한 비선택된 워드 라인에는 검증 패스 전압(Vpass1)이 인가된다. 선택된 워드 라인에 검증 전압(Vvrf)이 인가된 상태에서, 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통한 센싱 동작을 수행하여, 프로그램 대상 메모리 셀들의 문턱 전압이 선택된 워드 라인으로 인가되는 검증 전압보다 큰지 여부를 결정할 것이다.
시간(t2)에서 검증 단계가 종료되고, 다음 프로그램 루프의 프리차지 단계가 시작된다. 프리차지 단계에서, 프로그램 대상 메모리 블록과 연결된 워드 라인들에 이퀄라이즈 전압(Veql)이 인가될 수 있다. 프로그램 대상 메모리 블록과 연결된 워드 라인들에 이퀄라이즈 전압(Veql)이 인가됨으로써, 네거티브 부스팅 되었던 셀 스트링들의 채널 전압이 조정될 수 있다.
한편, 프리차지 단계에서 공통 소스 라인(CSL)에 프리차지 전압(Vprc)이 인가될 수 있다. 프로그램 단계에서 프로그램 대상 메모리 셀의 채널 영역 전압은 프로그램 허용 전압, 예를 들어 0V로 설정될 수 있다. 한편, 프로그램 단계에서, 프로그램 금지 메모리 셀의 채널 영역은 부스팅될 수 있다. 공통 소스 라인(CSL)이 낮은 전압을 유지하는 경우, 프로그램 단계에서 프로그램 금지 셀의 부스팅된 채널 영역으로부터 공통 소스 라인(CSL)으로 누설 전류가 발생하여 부스팅 레벨이 감소하는 현상이 발생할 수 있다. 이는 프로그램 금지 메모리 셀의 문턱 전압을 상승시키는 문제의 원인이 된다. 도 7에 도시된 바와 같이 프리차지 단계에서 공통 소스 라인(CSL)에 프리차지 전압(Vprc)이 인가됨에 따라, 프로그램 단계에서 프로그램 금지 셀의 부스팅된 채널 영역으로부터 공통 소스 라인(CSL)으로 누설 전류가 발생하여 부스팅 레벨이 감소하는 현상을 방지할 수 있다.
시간(t3)에서 프리차지 단계가 종료되고, 프로그램 단계가 시작된다. 프로그램 단계에서, 프로그램 대상 메모리 블록과 연결된 복수의 워드 라인들 중 프로그램 대상 메모리 셀들과 연결된 워드 라인, 즉 선택된 워드 라인(Selected WL)에 프로그램 전압(Vpgm)이 인가된다. 프로그램 전압(Vpgm)은 선택된 워드 라인과 연결된 메모리 셀들 중 프로그램 대상 메모리 셀들의 문턱 전압을 상승시키는 전압일 수 있다. 한편, 상기 복수의 워드 라인들 중 선택된 워드 라인을 제외한 비선택된 워드 라인들(Unselected WLs)에는 프로그램 패스 전압(Vpass2)이 인가된다. 프로그램 패스 전압(Vpass2)은 비선택된 워드 라인(Unselected WLs)과 연결된 메모리 셀들의 문턱 전압을 상승시키지 않고 유지시키는 전압일 수 있다. 일 실시 예로서, 도 7에 도시된 바와 같이 시간(t3)에서 선택된 워드 라인과 비선택된 워드 라인에 모두 프로그램 패스 전압(Vpass2)이 인가되고, 시간(t4)에서 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가될 수 있다.
시간(t5)에서 프로그램 단계가 종료된다. 이에 따라 워드 라인들의 전압이 하강하고, 공통 소스 라인의 전압 또한 하강할 수 있다. 도 7에는 도시되지 않았으나, 시간(t5) 이후에 검증 단계가 수행됨을 알 수 있을 것이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 블록 및 어드레스 디코더의 연결의 구조를 나타내는 회로도이다.
도 8을 참조하면, 제1 메모리 블록(BLK1), 제2 메모리 블록(BLK2), 그리고 어드레스 디코더(120a)가 도시되어 있다. 도 8에서는 설명의 편의를 위해 두 개의 메모리 블록만을 도시하였다. 도 8의 어드레스 디코더(120a)는 도 1에 도시된 어드레스 디코더(120)의 일 실시 예일 수 있다. 어드레스 디코더(120a)는 글로벌 드레인 선택 라인(GDSL), 글로벌 워드 라인(GWL1~GWLn), 글로벌 소스 선택 라인(GSSL)을 각각 제1 메모리 블록(BLK1)의 드레인 선택 라인(DSL_1), 워드 라인(WL1_1~WLn_1), 소스 선택 라인(SSL_1)에 연결하는 제1 블록 스위치를 포함한다. 상기 제1 블록 스위치는 제1 블록 워드 라인(BLKWL1)에 의해 제어된다. 한편, 어드레스 디코더(120a)는 글로벌 드레인 선택 라인(GDSL), 글로벌 워드 라인(GWL1~GWLn), 글로벌 소스 선택 라인(GSSL)을 각각 제2 메모리 블록(BLK2)의 드레인 선택 라인(DSL_2), 워드 라인(WL1_2~WLn_2), 소스 선택 라인(SSL_2)에 연결하는 제2 블록 스위치를 더욱 포함한다. 상기 제2 블록 스위치는 제2 블록 워드 라인(BLKWL2)에 의해 제어된다.
또한, 어드레스 디코더(120a)는 제1 메모리 블록(BLK1)의 드레인 선택 라인(DSL_1) 및 소스 선택 라인(SSL_1)을 선택 접지 라인(SELGND)에 각각 연결하는 제1 드레인 라인 선택 트랜지스터(DLST_1) 및 제1 소스 라인 선택 트랜지스터(SLST_1)를 포함한다. 제1 드레인 라인 선택 트랜지스터(DLST_1) 및 제1 소스 라인 선택 트랜지스터(SLST_1)는 제1 선택 트랜지스터 접지 라인(STGL1)에 의해 제어된다. 한편, 어드레스 디코더(120a)는 제2 메모리 블록(BLK2)의 드레인 선택 라인(DSL_2) 및 소스 선택 라인(SSL_2)을 선택 접지 라인(SELGND)에 각각 연결하는 제2 드레인 라인 선택 트랜지스터(DLST_2) 및 제2 소스 라인 선택 트랜지스터(SLST_2)를 포함한다. 제2 드레인 라인 선택 트랜지스터(DLST_2) 및 제2 소스 라인 선택 트랜지스터(SLST_2)는 제2 선택 트랜지스터 접지 라인(STGL2)에 의해 제어된다.
제1 블록 워드 라인(BLKWL1), 제2 블록 워드 라인 (BLKWL2), 는 제1 선택 트랜지스터 접지 라인(STGL1) 및 제2 선택 트랜지스터 접지 라인(STGL2)으로 전달되는 신호는 제어 로직(140)에 의해 생성될 수 있다.
제1 및 제2 메모리 블록(BLK1, BLK2)은 도 1 내지 도 5를 참조하여 설명한 메모리 블록일 수 있다. 각각의 메모리 블록은 제1 내지 제m 비트 라인(BL1~BLm)에 각각 연결되는 메모리 스트링들을 포함한다. 제1 메모리 블록(BLK1)의 메모리 스트링들 및 제2 메모리 블록(BLK2)의 메모리 스트링들은 공통 소스 라인(CSL)에 공통으로 연결된다.
이하에서는, 제1 메모리 블록(BLK1)이 프로그램 대상인 선택된 메모리 블록이고, 제2 메모리 블록(BLK2)이 비선택된 메모리 블록인 경우에 대하여 설명하기로 한다. 도 8에 도시된 제1 및 제2 메모리 블록 이외에도 다수의 비선택된 메모리 블록이 존재할 수 있다.
선택된 메모리 블록인 제1 메모리 블록(BLK1)의 프로그램 동작 동안에, 프로그램에 필요한 다양한 제어 전압들을 공급하기 위해 제1 블록 워드 라인(BLK1)에 턴온 전압이 인가될 수 있다. 이에 따라, 제1 블록 스위치가 턴온되어, 글로벌 드레인 선택 라인(GDSL), 글로벌 워드 라인(GWL1~GWLn), 글로벌 소스 선택 라인(GSSL)이 각각 제1 메모리 블록(BLK1)의 드레인 선택 라인(DSL_1), 워드 라인(WL1_1~WLn_1), 소스 선택 라인(SSL_1)에 연결될 수 있다. 한편, 비선택된 메모리 블록인 제2 메모리 블록(BLK2)은 비활성화될 수 있다. 이를 위해, 제2 블록 워드 라인(BLK2)에 턴오프 전압이 인가될 수 있다. 이에 따라, 제2 블록 스위치가 턴오프되어, 제2 메모리 블록(BLK2)의 드레인 선택 라인(DSL_2), 워드 라인(WL1_2~WLn_2), 소스 선택 라인(SSL_2)은 글로벌 드레인 선택 라인(GDSL), 글로벌 워드 라인(GWL1~GWLn), 글로벌 소스 선택 라인(GSSL)과 연결되지 않을 수 있다.
한편, 선택된 메모리 블록인 제1 메모리 블록(BLK1)의 프로그램 동작 동안에, 제1 선택 트랜지스터 접지 라인(STGL1)에는 턴오프 전압이 인가될 수 있다. 이에 따라, 제1 드레인 라인 선택 트랜지스터(DLST_1) 및 제1 소스 라인 선택 트랜지스터(SLST_1)가 턴오프된다. 따라서, 제1 메모리 블록(BLK1)의 드레인 선택 라인(DSL_1) 및 소스 선택 라인(SSL_1)은 선택 접지 라인과 연결되지 않는다. 앞서 설명한 바와 같이, 드레인 선택 라인(DSL_1) 및 소스 선택 라인(SSL_1)은 글로벌 드레인 선택 라인(GDSL) 및 글로벌 소스 선택 라인(GSSL)과 각각 연결된다.
또한, 선택된 메모리 블록인 제1 메모리 블록(BLK1)의 프로그램 동작 동안에, 제2 선택 트랜지스터 접지 라인(STGL2)에는 턴온 전압이 인가될 수 있다. 이에 따라, 제2 드레인 라인 선택 트랜지스터(DLST_2) 및 제2 소스 라인 선택 트랜지스터(SLST_2)가 턴온된다. 따라서, 비선택된 메모리 블록인 제2 메모리 블록(BLK2)의 드레인 선택 라인(DSL_2) 및 소스 선택 라인(SSL_2)은 선택 접지 라인(SELGND)과 연결되지 않는다.
프로그램 동작 또는 리드 동작 시, 선택 접지 라인(SELGND)에는 접지 전압이 인가될 수 있다. 한편, 소거 동작 시, 선택 접지 라인(SELGND)은 플로팅될 수 있다. 선택 접지 라인(SELGND)을 제어하는 회로에 대해서는 도 9를 참조하여 후술하기로 한다.
상술한 바와 같이, 선택된 메모리 블록인 제1 메모리 블록(BLK1) 프로그램 동작 동안 비선택된 메모리 블록인 제2 메모리 블록(BLK2)의 소스 선택 라인(SSL_2)은 선택 접지 라인(SELGND)을 통해 접지 전압이 인가된다. 이 경우, 제2 메모리 블록(BLK2)의 소스 선택 라인(SSL_2)과 공통 소스 라인(CSL) 사이의 커패시턴스에 의해, 공통 소스 라인(CSL)의 프리차지 동작이 용이하지 않을 수 있다. 도 7을 참조하여 전술한 바와 같이, 프로그램 단계에서 프로그램 금지 셀의 부스팅된 채널 영역으로부터 공통 소스 라인(CSL)으로 누설 전류가 발생하여 부스팅 레벨이 감소하는 현상을 방지하기 위해 프로그램 동작 중 공통 소스 라인(CSL)을 프리차지하여야 할 필요가 있다. 그러나, 비선택된 메모리 블록의 소스 선택 라인(SSL_2)에 접지 전압을 인가함에 따라, 비선택된 메모리 블록의 소스 선택 라인(SSL_2)과 공통 소스 라인(CSL) 사이의 커패시턴스 성분이 이와 같은 공통 소스 라인 프리차지 동작에 방해가 될 수 있다. 이는 공통 소스 라인 프리차지에 걸리는 시간을 증가시키는 원인이 된다.
이와 같이 비선택된 메모리 블록의 소스 선택 라인(SSL_2)과 공통 소스 라인(CSL) 사이에 생성되는 커패시턴스 성분에 대해서는 도 10을 참조하여 후술하기로 한다.
도 9는 도 8에 도시된 선택 접지 라인(SELGND)을 제어하는 회로의 일 실시 예를 나타내는 회로도이다.
도 9를 참조하면, 선택 접지 라인(SELGND)은 제1 제어 트랜지스터(CTRS1)에 의해 제어된다. 제1 제어 트랜지스터(CTRS1)가 턴온 되는 경우, 선택 접지 라인(SELGND)에는 접지 전압이 인가된다. 제1 제어 트랜지스터(CTRS1)가 턴오프 되는 경우, 선택 접지 라인(SELGND)는 플로팅된다.
제1 제어 트랜지스터(CTRS1)는 제1 게이트(GATE1)의 출력에 의해 제어된다. 제1 게이트(GATE1)는 NAND 게이트일 수 있다. 제1 게이트(GATE1)의 입력단에는 제1 제어 신호(CTR1) 및 제2 제어 신호(CTR2)가 입력된다. 제1 제어 신호(CTR1) 및 제2 제어 신호(CTR2)가 모두 “1”의 논리값을 갖는 신호인 경우, 제1 제어 트랜지스터(CTRS1)는 턴오프된다. 그 이외의 경우, 즉 제1 제어 신호(CTR1) 및 제2 제어 신호(CTR2) 중 적어도 하나가 “0”의 논리값을 갖는 신호인 경우, 제1 제어 트랜지스터(CTRS1)는 턴온된다.
제1 제어 신호(CTR1)는 소거 펄스 인가 시 “1”의 논리값을 출력하는 신호일 수 있다. 한편, 제2 제어 신호(CTR2)는 해당 메모리 블록이 포함된 플레인이 선택된 경우 “1”의 논리값을 출력하는 신호일 수 있다. 즉, 해당 메모리 블록이 포함된 플레인에 대한 소거 동작 시에만 선택 접지 라인(SELGND)은 플로팅된다. 그 이외의 경우, 즉 해당 메모리 블록이 포함된 플레인에 대한 프로그램 동작 또는 리드 동작 시 선택 접지 라인(SELGND)에는 “0V”의 전압이 인가된다. 또한, 다른 플레인이 선택된 경우에도 해당 플레인과 관련된 선택 접지 라인(SELGND)에는 “0V”의 전압이 인가된다.
도 9에서 제1 게이트(GATE1)의 입력으로 인가되는 제1 및 제2 제어 신호(CTR1, CTR2)는 제어 로직(140)에 의해 생성될 수 있다.
도 10은 소스 선택 라인과 공통 소스 라인 사이의 정션 커패시턴스를 설명하기 위한 메모리 스트링의 단면도이다. 도 10을 참조하면, 설명의 편의를 위해 선택된 메모리 블록에 포함된 제1 스트링(Str1) 및 비선택된 메모리 블록에 포함된 제2 스트링(Str2)의 단면도만을 도시하였다. 도 10에 도시된 스트링들(Str1, Str2)은 도 4에 도시된 3차원 형태의 메모리 블록(BLKb)에 포함된 스트링들(CS11'~CS1m', CS21'~CS2m') 중 어느 하나일 수 있다.
도 10을 참조하면, 공통 소스 라인(CSL) 상에 제1 스트링(Str1) 및 제2 스트링(Str2)의 채널을 구성하기 위한 필라(pillar)가 형성되고, 필라 주위로 소스 선택 라인(SSL_1, SSL_2), 워드 라인(WL1_1~WL8_1, WL1_2~WL8_2) 및 드레인 선택 라인(DSL_1, DSL_2)이 형성되어 있다. 도 10에서, 전하 트랩층, 채널층 및 그 사이에 형성되는 절연층 등의 도시는 생략하였다. 한편, 도 10에서, 각 스트링들이 8개의 워드 라인에 연결되는 실시 예가 도시되었다. 즉, 도 10에 도시된 스트링 각각은 8개의 메모리 셀들을 포함할 것이다. 그러나, 본 발명의 실시 예는 이에 한정되지 않으며, 다양한 개수의 메모리 셀들을 포함하는 스트링이 구현 가능함을 알 수 있을 것이다.
도 10을 참조하면, 제1 스트링(Str1) 및 제2 스트링(Str2)과 공통 소스 라인(CSL) 사이의 접합 부위에, 소스 라인 정션(SLJ1, SLJ2)이 형성되어 있음을 알 수 있다. 소스 라인 정션(SLJ1, SLJ2)은 공통 소스 라인(CSL)과 각 스트링의 필라를 형성하기 위한 공정 상에서 의도하지 않게 형성될 수 있다.
전술한 바와 같이, 선택된 메모리 블록의 프로그램 동작 시, 비선택된 메모리 블록의 드레인 선택 라인(DSL_2) 및 소스 선택 라인(SSL_2)에는 접지 선택 라인(SELGND)을 통해 접지 전압, 즉 0V의 전압이 인가될 수 있다. 비선택된 메모리 블록의 소스 선택 라인(SSL_2)에 접지 전압이 인가되는 상태에서, 공통 소스 라인(CSL)을 프리차지하는 경우, 공통 소스 라인(CSL)의 전압이 느리게 상승하거나, 프리차지를 위해 불필요한 전류가 소모될 수 있다. 소스 라인(CSL)에 프리차지 전압(Vprc)을 인가하는 경우, 비선택된 메모리 블록의 소스 선택 라인(SSL_2)과 소스 라인 정션(SLJ2) 사이에 형성되는 기생 커패시턴스(PCAP)에 의해, 공통 소스 라인(CSL)의 전압을 상승시키기 위해 불필요한 전류가 소모될 수 있다.
도 11은 본 발명의 다른 실시 예에 따른 메모리 블록 및 어드레스 디코더의 연결의 구조를 나타내는 회로도이다.
도 11을 참조하면, 제1 메모리 블록(BLK1), 제2 메모리 블록(BLK2), 그리고 어드레스 디코더(120b)가 도시되어 있다. 도 11에서는 설명의 편의를 위해 두 개의 메모리 블록만을 도시하였다. 도 11의 어드레스 디코더(120b)는 도 1에 도시된 어드레스 디코더(120)의 일 실시 예일 수 있다. 어드레스 디코더(120b)는 글로벌 드레인 선택 라인(GDSL), 글로벌 워드 라인(GWL1~GWLn), 제1 및 제2 글로벌 소스 선택 라인(GSSL1, GSSL2)을 각각 제1 메모리 블록(BLK1)의 드레인 선택 라인(DSL_1), 워드 라인(WL1_1~WLn_1), 제1 및 제2 소스 선택 라인(SSL1_1, SSL2_1)에 연결하는 제1 블록 스위치를 포함한다. 상기 제1 블록 스위치는 제1 블록 워드 라인(BLKWL1)에 의해 제어된다. 한편, 어드레스 디코더(120b)는 글로벌 드레인 선택 라인(GDSL), 글로벌 워드 라인(GWL1~GWLn), 제1 및 제2 글로벌 소스 선택 라인(GSSL1, GSSL2)을 각각 제2 메모리 블록(BLK2)의 드레인 선택 라인(DSL_2), 워드 라인(WL1_2~WLn_2), 제1 및 제2 소스 선택 라인(SSL1_2, SSL2_2)에 연결하는 제2 블록 스위치를 더욱 포함한다. 상기 제2 블록 스위치는 제2 블록 워드 라인(BLKWL2)에 의해 제어된다.
또한, 어드레스 디코더(120b)는 제1 메모리 블록(BLK1)의 드레인 선택 라인(DSL_1), 제1 소스 선택 라인(SSL1_1) 및 제2 소스 선택 라인(SSL2_1)을 제1 선택 접지 라인(SELGND1) 및 제2 선택 접지 라인(SELGND2)에 연결하는 제1 선택 라인 제어 스위치(SLCSW1)를 포함한다. 제1 선택 라인 제어 스위치(SCLSW1)는 제1 소스 라인 선택 트랜지스터(SLST1_1), 제2 소스 라인 선택 트랜지스터(SLST2_1) 및 드레인 라인 선택 트랜지스터(DLST_1)를 포함한다. 제1 소스 라인 선택 트랜지스터(SLST1_1)는 제1 선택 트랜지스터 접지 라인(STGL1)의 제어에 의해 제1 선택 접지 라인(SELGND1)을 제1 메모리 블록(BLK1)의 제1 소스 선택 라인(SSL1_1)과 연결한다. 제2 소스 라인 선택 트랜지스터(SLST2_1)는 제1 선택 트랜지스터 접지 라인(STGL1)의 제어에 의해 제2 선택 접지 라인(SELGND2)을 제1 메모리 블록(BLK1)의 제2 소스 선택 라인(SSL2_1)과 연결한다. 드레인 라인 선택 트랜지스터(DLST_1)는 제1 선택 트랜지스터 접지 라인(STGL1)의 제어에 의해 제2 선택 접지 라인(SELGND2)을 제1 메모리 블록(BLK1)의 드레인 선택 라인(DSL_1)과 연결한다.
한편, 어드레스 디코더(120b)는 제2 메모리 블록(BLK2)의 드레인 선택 라인(DSL_2), 제1 소스 선택 라인(SSL1_2) 및 제2 소스 선택 라인(SSL2_2)을 제1 선택 접지 라인(SELGND1) 및 제2 선택 접지 라인(SELGND2)에 연결하는 제2 선택 라인 제어 스위치(SLCSW2)를 포함한다. 제2 선택 라인 제어 스위치(SCLSW2)는 제1 소스 라인 선택 트랜지스터(SLST1_2), 제2 소스 라인 선택 트랜지스터(SLST2_2) 및 드레인 라인 선택 트랜지스터(DLST_2)를 포함한다. 제1 소스 라인 선택 트랜지스터(SLST1_2)는 제2 선택 트랜지스터 접지 라인(STGL2)의 제어에 의해 제1 선택 접지 라인(SELGND1)을 제2 메모리 블록(BLK2)의 제1 소스 선택 라인(SSL1_2)과 연결한다. 제2 소스 라인 선택 트랜지스터(SLST2_2)는 제2 선택 트랜지스터 접지 라인(STGL2)의 제어에 의해 제2 선택 접지 라인(SELGND2)을 제2 메모리 블록(BLK2)의 제2 소스 선택 라인(SSL2_2)과 연결한다. 드레인 라인 선택 트랜지스터(DLST_2)는 제2 선택 트랜지스터 접지 라인(STGL2)의 제어에 의해 제2 선택 접지 라인(SELGND2)을 제2 메모리 블록(BLK2)의 드레인 선택 라인(DSL_2)과 연결한다.
선택된 메모리 블록인 제1 메모리 블록(BLK1)의 프로그램 동작 동안에, 프로그램에 필요한 다양한 제어 전압들을 공급하기 위해 제1 블록 워드 라인(BLK1)에 턴온 전압이 인가될 수 있다. 이에 따라, 제1 블록 스위치가 턴온되어, 글로벌 드레인 선택 라인(GDSL), 글로벌 워드 라인(GWL1~GWLn), 제1 및 제2 글로벌 소스 선택 라인(GSSL1, GSSL2)이 각각 제1 메모리 블록(BLK1)의 드레인 선택 라인(DSL_1), 워드 라인(WL1_1~WLn_1), 제1 및 제2 소스 선택 라인(SSL1_1, SSL2_1)에 연결될 수 있다. 한편, 비선택된 메모리 블록인 제2 메모리 블록(BLK2)은 비활성화될 수 있다. 이를 위해, 제2 블록 워드 라인(BLK2)에 턴오프 전압이 인가될 수 있다. 이에 따라, 제2 블록 스위치가 턴오프되어, 제2 메모리 블록(BLK2)의 드레인 선택 라인(DSL_2), 워드 라인(WL1_2~WLn_2), 제1 및 제2 소스 선택 라인(SSL1_2, SSL2_2)은 글로벌 드레인 선택 라인(GDSL), 글로벌 워드 라인(GWL1~GWLn), 제1 및 제2 글로벌 소스 선택 라인(GSSL1, GSSL2)과 연결되지 않을 수 있다.
한편, 선택된 메모리 블록인 제1 메모리 블록(BLK1)의 프로그램 동작 동안에, 제1 선택 트랜지스터 접지 라인(STGL1)에는 턴오프 전압이 인가될 수 있다. 이에 따라, 제1 선택 라인 제어 스위치(SLCSW1)에 포함된 제1 소스 라인 선택 트랜지스터(SLST1_1), 제2 소스 라인 선택 트랜지스터(SLST2_1) 및 드레인 라인 선택 트랜지스터(DLST_1)가 턴오프된다. 따라서, 제1 메모리 블록(BLK1)의 제1 소스 선택 라인(SSL1_1)은 제1 선택 접지 라인(SELGND1)과 연결되지 않는다. 또한, 제1 메모리 블록(BLK1)의 제2 소스 선택 라인(SSL2_1) 및 드레인 선택 라인(DSL_1)은 제2 선택 접지 라인(SELGND2)과 연결되지 않는다.
또한, 선택된 메모리 블록인 제1 메모리 블록(BLK1)의 프로그램 동작 동안에, 제2 선택 트랜지스터 접지 라인(STGL2)에는 턴온 전압이 인가될 수 있다. 이에 따라, 제2 선택 라인 제어 스위치(SLCSW2)에 포함된 제1 소스 라인 선택 트랜지스터(SLST1_2), 제2 소스 라인 선택 트랜지스터(SLST2_2) 및 드레인 라인 선택 트랜지스터(DLST_2)가 턴온된다. 따라서, 비선택된 메모리 블록인 제2 메모리 블록(BLK2)의 제1 소스 선택 라인(SSL1_1)은 제1 선택 접지 라인(SELGND1)과 연결된다. 또한, 제2 메모리 블록(BLK2)의 제2 소스 선택 라인(SSL2_2) 및 드레인 선택 라인(DSL_2)은 제2 선택 접지 라인(SELGND2)과 연결된다.
프로그램 동작 중에, 제1 선택 접지 라인(SELGND1)은 플로팅되고, 제2 선택 접지 라인(SELGND2)에는 0V의 접지 전압이 인가된다. 제1 선택 접지 라인(SELGGND1)이 플로팅됨에 따라, 비선택된 메모리 블록인 제2 메모리 블록(BLK2)의 제1 소스 선택 라인(SSL1_2) 또한 플로팅된다. 제2 선택 접지 라인(SELGND2)에 0V의 접지 전압이 인가됨에 따라, 제2 메모리 블록(BLK2)의 제2 소스 선택 라인(SSL2_2) 및 드레인 선택 라인(DSL_2)에 0V의 접지 전압이 인가된다.
선택된 메모리 장치의 프로그램 동작에서 비선택된 메모리 블록의 제1 소스 선택 라인(SSL1_2)이 플로팅되므로, 공통 소스 라인의 프리차지가 용이하게 수행될 수 있다. 보다 구체적으로, 복수의 프로그램 루프에 포함된 프리차지 단계, 프로그램 단계 및 검증 단계 중 프리차지 단계에서 프로그램 동작에서 비선택된 메모리 블록의 제1 소스 선택 라인(SSL1_2)이 플로팅되므로, 비선택된 메모리 블록의 제1 소스 선택 라인(SSL1_2)과 공통 소스 라인의 소스 라인 정션 간 기생 커패시턴스에 의한 영향을 최소화할 수 있다.
도 12는 도 11의 실시 예에 따른 소스 선택 라인과 공통 소스 라인 사이의 정션 커패시턴스를 설명하기 위한 메모리 스트링의 단면도이다.
도 12을 참조하면, 설명의 편의를 위해 선택된 메모리 블록에 포함된 제3 스트링(Str3) 및 비선택된 메모리 블록에 포함된 제4 스트링(Str4)의 단면도만을 도시하였다. 도 12에 도시된 스트링들(Str3, Str4)은 도 10에 도시된 스트링들(Str1, Str2)과 유사한 구조를 가진다. 다만, 도 12에 도시된 스트링들(Str3, Str4)은 두 개의 소스 선택 라인들과 연결된다.
도 12를 참조하면, 공통 소스 라인(CSL) 상에 제3 스트링(Str3) 및 제4 스트링(Str4)의 채널을 구성하기 위한 필라(pillar)가 형성되고, 필라 주위로 제1 소스 선택 라인(SSL1_1, SSL1_2), 제2 소스 선택 라인(SSL2_1, SSL2_2), 워드 라인(WL1_1~WL8_1, WL1_2~WL8_2) 및 드레인 선택 라인(DSL_1, DSL_2)이 형성되어 있다. 도 12에서, 전하 트랩층, 채널층 및 그 사이에 형성되는 절연층 등의 도시는 생략하였다. 한편, 도 12에서, 각 스트링들이 8개의 워드 라인에 연결되는 실시 예가 도시되었다.
도 12를 참조하면, 제3 스트링(Str3) 및 제4 스트링(Str4)과 공통 소스 라인(CSL) 사이의 접합 부위에, 소스 라인 정션(SLJ3, SLJ4)이 형성되어 있음을 알 수 있다. 소스 라인 정션(SLJ3, SLJ4)은 공통 소스 라인(CSL)과 각 스트링의 필라를 형성하기 위한 공정 상에서 의도하지 않게 형성될 수 있다.
전술한 바와 같이, 선택된 메모리 블록의 프로그램 동작 시, 비선택된 메모리 블록의 드레인 선택 라인(DSL_2) 및 제2 소스 선택 라인(SSL2_2)에는 제2 접지 선택 라인(SELGND2)을 통해 접지 전압, 즉 0V의 전압이 인가될 수 있다. 또한, 비선택된 메모리 블록의 제1 소스 선택 라인(SSL1_2)은 제1 접지 선택 라인(SELGND1)과 함께 플로팅된다.
이에 따라, 공통 소스 라인(CSL)을 프리차지하더라도 기생 커패시턴스(PCAP)에 의해 비선택된 메모리 블록의 제1 소스 선택 라인(SSL1_2)의 전위가 함께 상승한다. 따라서 제1 소스 선택 라인(SSL1_2)에 의한 영향 때문에 프리차지 속도가 늦어지거나 불필요한 전류를 소모하는 현상이 완화된다. 제2 소스 선택 라인(SSL2_2)과 소스 라인 정션(SLJ4) 사이에도 기생 커패시턴스가 형성될 수는 있으나, 제1 소스 선택 라인(SSL1_2)과 비교하여 볼 때 제2 소스 선택 라인(SSL2_2)은 소스 라인 정션(SLJ4)으로부터 상대적으로 먼 거리에 위치하므로 기생 커패시턴스에 의한 영향도 적다.
따라서, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치에 의하면, 선택된 메모리 블록의 프로그램 동작을 위한 공통 소스 라인 프리차지 단계에서, 비선택된 메모리 블록과 연결된 복수의 소스 라인들 중 공통 소스 라인에 인접하여 위치하는 소스 선택 라인을 플로팅한다. 이에 따라 비선택된 메모리 블록의 소스 선택 라인들 중 공통 소스 라인에 인접하여 위치하는 소스 선택 라인과 소스 라인 정션 사이의 기생 커패시턴스에 의한 영향을 최소화할 수 있으며, 따라서 공통 소스 라인 프리차지 동작을 원활하게 수행할 수 있다.
도 11 및 도 12에 도시된 실시 예에서는, 메모리 블록이 두 개의 소스 선택 라인과 연결되는 것으로 도시되어 있다. 즉, 제1 메모리 블록(BLK1) 및 제2 메모리 블록(BLK2)은 제1 소스 선택 라인(SSL1_1, SSL1_2) 및 제2 소스 선택 라인(SSL2_1, SSL2_2)과 연결되는 것으로 도시되었다. 그러나, 본 발명의 실시 예에 따른 반도체 메모리 장치는 이에 한정되지 않으며, 3개 이상의 소스 선택 라인들이 각 메모리 블록과 연결될 수 있다. 이 경우, 공통 소스 라인(CSL)을 프리차지할 때, 비선택된 메모리 블록과 연결된 소스 선택 라인들 중 적어도 2개 이상의 소스 선택 라인들이 플로팅될 수 있다. 플로팅되는 복수의 소스 선택 라인들은 공통 소스 라인(CSL)에 인접하여 위치하는 소스 선택 라인들일 수 있다. 한편, 공통 소스 라인(CSL)을 프리차지할 때, 비선택된 메모리 블록과 연결된 소스 선택 라인들 중 적어도 2개 이상의 소스 선택 라인들에 0V의 전압이 인가될 수 있다. 0V의 전압이 인가되는 소스 선택 라인들은 메모리 셀들과 인접하여 위치하는 소스 선택 라인들일 수 있다.
도 13a 및 도 13b는 도 11에 도시된 제1 및 제2 선택 접지 라인(SELGND1, SELGND2)을 제어하는 회로의 일 실시 예를 나타내는 회로도이다.
도 13a를 참조하면, 제1 선택 접지 라인(SELGND1)은 제2 제어 트랜지스터(CTRS2)에 의해 제어된다. 제2 제어 트랜지스터(CTRS2)가 턴온 되는 경우, 제1 선택 접지 라인(SELGND1)에는 접지 전압이 인가된다. 제2 제어 트랜지스터(CTRS2)가 턴오프 되는 경우, 제1 선택 접지 라인(SELGND1)는 플로팅된다.
제2 제어 트랜지스터(CTRS2)는 제2 게이트(GATE2)의 출력에 의해 제어된다. 제2 게이트(GATE2)는 NAND 게이트일 수 있다. 제2 게이트(GATE2)의 입력단에는 제3 게이트(GATE3)의 출력 신호 및 제2 제어 신호(CTR2)가 입력된다. 한편, 제3 게이트(GATE3)는 OR 게이트일 수 있다. 제3 게이트(GATE3)의 입력단에는 제1 제어 신호(CTR1) 및 플로팅 제어 신호(CTRF)가 인가될 수 있다.
제3 게이트(GATE3)의 출력 신호 및 제2 제어 신호(CTR2)가 모두 “1”의 논리값을 갖는 신호인 경우, 제2 제어 트랜지스터(CTRS2)는 턴오프된다. 그 이외의 경우, 즉 제3 게이트(GATE3)의 출력 신호 및 제2 제어 신호(CTR2) 중 적어도 하나가 “0”의 논리값을 갖는 신호인 경우, 제2 제어 트랜지스터(CTRS2)는 턴온된다.
제1 제어 신호(CTR1)는 소거 펄스 인가 시 “1”의 논리값을 출력하는 신호일 수 있다. 한편, 플로팅 제어 신호(CTRF)는 소거 동작 이외의 상황에서 제1 선택 접지 라인(SELGND1)을 플로팅하기 위해 “1”의 논리값을 출력하는 신호일 수 있다. 한편, 제2 제어 신호(CTR2)는 해당 메모리 블록이 포함된 플레인이 선택된 경우 “1”의 논리값을 출력하는 신호일 수 있다.
즉, 해당 메모리 블록이 포함된 플레인에 대한 소거 동작 시 제1 선택 접지 라인(SELGND1)은 플로팅된다. 또한, 소거 동작 이외에 플로팅 제어 신호(CTRF)를 “1”로 활성화한 경우에도 제1 선택 접지 라인(SELGND1)은 플로팅된다.
도 13b를 참조하면, 제2 선택 접지 라인(SELGND2)은 제3 제어 트랜지스터(CTRS3)에 의해 제어된다. 제3 제어 트랜지스터(CTRS3)가 턴온 되는 경우, 제2 선택 접지 라인(SELGND2)에는 접지 전압이 인가된다. 제3 제어 트랜지스터(CTRS3)가 턴오프 되는 경우, 제2 선택 접지 라인(SELGND2)는 플로팅된다. 도 13b의 회로는 도 9의 회로와 실질적으로 동일하게 구성되므로, 중복된 설명은 생략하기로 한다.
도 11에 도시된 제1 메모리 블록(BLK1)의 프로그램 동작 시, 제1 제어 신호(CTR1)는 “0”의 논리값을 나타내고, 제2 제어 신호(CTR2)는 “1”의 논리값을 나타내며, 플로팅 제어 신호(CTRF)는 “1”의 논리값을 나타낼 수 있다. 이 경우, 제1 선택 접지 라인(SELGND1)은 플로팅되고, 제2 선택 접지 라인(SELGND2)에는 0V의 전압이 전달된다. 이에 따라 도 12에 도시된 바와 같이, 비선택된 메모리 블록의 스트링들과 연결된 제1 소스 선택 라인(SSL1_2)은 플로팅된다.
따라서, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치에 의하면, 선택된 메모리 블록의 프로그램 동작을 위한 공통 소스 라인 프리차지 단계에서, 비선택된 메모리 블록과 연결된 복수의 소스 라인들 중 공통 소스 라인에 인접하여 위치하는 소스 선택 라인을 플로팅한다. 이에 따라 비선택된 메모리 블록의 소스 선택 라인들 중 공통 소스 라인에 인접하여 위치하는 소스 선택 라인과 소스 라인 정션 사이의 기생 커패시턴스에 의한 영향을 최소화할 수 있으며, 따라서 공통 소스 라인 프리차지 동작을 원활하게 수행할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 프로그램 동작의 일부를 상세히 나타낸 타이밍도이다.
도 14를 참조하면, 복수의 프로그램 루프 중 일부 프로그램 루프의 검증 단계, 프리차지 단계 및 프로그램 단계가 도시되어 있다. 도 6을 참조하여 전술한 바와 같이, 하나의 프로그램 루프는 각각의 프로그램 루프는 프리차지 단계, 프로그램 단계 및 검증 단계를 포함할 수 있다. 따라서, 도 14에는 특정 프로그램 루프의 검증 단계와, 다음 프로그램 루프의 프리차지 단계 및 프로그램 단계가 도시되어 있음을 알 수 있다. 도 14에서, 프로그램 동작 중 선택된 메모리 블록과 연결된 워드 라인(WL)의 전압, 공통 소스 라인(CSL)의 전압, 플로팅 제어 신호(CTRF) 및 비선택된 메모리 블록의 제1 소스 선택 라인(SSL1_2)의 전압이 도시되었다.
시간(t6)에서 검증 단계가 시작된다. 도 14에는 도시되지 않았으나, 시간(t6) 이전에 프로그램 단계가 진행되었음을 알 수 있을 것이다. 시간(t6)에서 검증 단계가 시작됨에 따라, 선택된 메모리 블록과 연결된 워드 라인들 중 프로그램 대상 메모리 셀들과 연결된 워드 라인, 즉 선택된 워드 라인에는 검증 전압(Vvrf)이 인가된다. 한편, 선택된 메모리 블록과 연결된 워드 라인들 중 선택된 워드 라인을 제외한 비선택된 워드 라인에는 검증 패스 전압(Vpass1)이 인가된다. 선택된 워드 라인에 검증 전압(Vvrf)이 인가된 상태에서, 읽기 및 쓰기 회로(130)의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통한 센싱 동작을 수행하여, 프로그램 대상 메모리 셀들의 문턱 전압이 선택된 워드 라인으로 인가되는 검증 전압보다 큰지 여부를 결정할 것이다. 한편, 검증 단계에서 플로팅 제어 신호(CTRF)는 “0”의 값을 나타낼 수 있다. 또한, 검증 단계에서 비선택된 메모리 블록과 연결된 제1 소스 선택 라인(SSL1_2) 및 제2 소스 선택 라인(SSL2_2)은 접지될 수 있다. 또한, 검증 단계에서 공통 소스 라인에는 0V의 접지 전압이 인가될 수 있다. 또한, 검증 단계에서, 비선택된 메모리 블록의 제1 소스 선택 라인(SSL1_2)에는 0V의 접지 전압이 인가될 수 있다.
시간(t7)에서 검증 단계가 종료되고, 다음 프로그램 루프의 프리차지 단계가 시작된다. 프리차지 단계에서, 프로그램 대상 메모리 블록과 연결된 워드 라인들에 이퀄라이즈 전압(Veql)이 인가될 수 있다. 프로그램 대상 메모리 블록과 연결된 워드 라인들에 이퀄라이즈 전압(Veql)이 인가됨으로써, 네거티브 부스팅 되었던 셀 스트링들의 채널 전압이 조정될 수 있다.
본 발명의 일 실시 예에 의하면, 프리차지 단계에서 시간(t7)에 플로팅 제어 신호(CTRF)는 “1”의 값으로 변경될 수 있다. 이에 따라, 도 13a에 도시된 회로에 의하여 제1 선택 접지 라인(SELGND1)가 플로팅된다. 한편, 프리차지 단계에서 공통 소스 라인(CSL)에 프리차지 전압(Vprc)이 인가될 수 있다. 제1 선택 접지 라인(SELGND1)가 플로팅되고, 비선택된 메모리 블록의 제1 소스 선택 라인(SSL1_2) 또한 플로팅되므로, 공통 소스 라인(CSL)의 프리차지 동작이 원활하게 진행될 수 있다.
시간(t8)에서 프리차지 단계가 종료되고, 프로그램 단계가 시작된다. 프로그램 단계에서, 프로그램 대상 메모리 블록과 연결된 복수의 워드 라인들 중 프로그램 대상 메모리 셀들과 연결된 워드 라인, 즉 선택된 워드 라인(Selected WL)에 프로그램 전압(Vpgm)이 인가된다. 프로그램 전압(Vpgm)은 선택된 워드 라인과 연결된 메모리 셀들 중 프로그램 대상 메모리 셀들의 문턱 전압을 상승시키는 전압일 수 있다. 한편, 상기 복수의 워드 라인들 중 선택된 워드 라인을 제외한 비선택된 워드 라인들(Unselected WLs)에는 프로그램 패스 전압(Vpass2)이 인가된다. 프로그램 패스 전압(Vpass2)은 비선택된 워드 라인(Unselected WLs)과 연결된 메모리 셀들의 문턱 전압을 상승시키지 않고 유지시키는 전압일 수 있다. 일 실시 예로서, 도 14에 도시된 바와 같이 시간(t8)에서 선택된 워드 라인과 비선택된 워드 라인에 모두 프로그램 패스 전압(Vpass2)이 인가되고, 시간(t9)에서 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가될 수 있다. 한편, 프로그램 단계에서, 비선택된 메모리 블록과 연결된 제1 소스 선택 라인(SSL1_2)의 플로팅 상태가 유지될 수 있다.
시간(t10)에서 프로그램 단계가 종료된다. 이에 따라 워드 라인들의 전압이 하강하고, 공통 소스 라인의 전압 또한 하강할 수 있다. 도 14에는 도시되지 않았으나, 시간(t10) 이후에 검증 단계가 수행됨을 알 수 있을 것이다.
도 15는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 15를 참조하면, 반도체 메모리 장치의 동작 방법은 공통 소스 라인을 프리차지하는 단계(S110), 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압을 인가하는 단계(S130) 및 선택된 메모리 블록의 선택된 워드 라인에 검증 전압을 인가하는 단계(S150)를 포함한다.
도 14를 함께 참조하면, 단계(S110)는 도 14의 프리차지 단계에 대응하고, 단계(S130)는 도 14의 프로그램 단계에 대응하며, 단계(S150)는 도 14의 검증 단계에 대응한다.
따라서, 단계(S110)에서는 비선택된 메모리 블록과 연결된 제1 소스 선택 라인(SSL1_2)이 플로팅된 상태에서 공통 소스 라인(CSL)에 프리차지 전압(Vprc)이 인가됨을 알 수 있다. 단계(S110)의 보다 상세한 실시 예에 대해서는 도 16을 참조하여 후술하기로 한다.
한편, 단계(S130)에서 선택된 메모리 블록의 선택된 워드 라인에 프로그램 전압(Vpgm)이 인가되는 동시에, 비선택된 워드 라인에 프로그램 패스 전압(Vpass2)이 인가된다.
단계(S150)에서, 선택된 메모리 블록의 선택된 워드 라인에 검증 전압(Vvrf)이 인가되는 동시에, 비선택된 워드 라인에 검증 패스 전압(Vpass1)이 인가된다.
도 16은 도 15의 단계(S110)를 보다 상세히 나타내는 순서도이다.
도 16을 참조하면, 도 15에 도시된 공통 소스 라인(CSL)을 프리차지하는 단계(S110)는, 비선택된 메모리 블록의 제1 소스 선택 라인(SSL1_2)을 플로팅하는 단계(S210), 비선택된 메모리 블록의 제2 소스 선택 라인(SSL2_2)에 접지 전압을 인가하는 단계(S230) 및 선택된 메모리 블록 및 비선택된 메모리 블록과 연결된 공통 소스 라인(CLS)에 프리차지 전압(Vprc)을 인가하는 단계를 포함한다.
도 16에서, 단계(S210)의 수행 이후에 단계(S230)가 수행되는 것으로 도시되어 있다. 그러나, 이는 예시적인 것으로서, 단계(S230)의 수행 이후에 단계(S210)가 수행될 수 있으며, 단계들(S210, S230)은 동시에 수행될 수도 있다.
도 17은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 17을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
메모리 컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 메모리 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 제반 동작을 제어한다. 또한 메모리 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 예시적인 실시 예로서, 에러 정정 블록은 메모리 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 18에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 메모리 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2200)와 통신하도록 구성된다. 메모리 컨트롤러(2200)는 도 17을 참조하여 설명된 메모리 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 19에서, 반도체 메모리 장치(2100)는 메모리 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 메모리 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 19에서, 도 18을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 17을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 17 및 도 18을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (20)

  1. 복수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 프로그램 동작을 수행하도록 구성되는 주변 회로; 및
    상기 주변 회로의 프로그램 동작을 제어하는 제어 로직을 포함하는 반도체 메모리 장치로서,
    상기 복수의 메모리 블록들 각각은 대응하는 드레인 선택 라인, 복수의 워드 라인, 제1 및 제2 소스 선택 라인과 연결되고,
    상기 복수의 메모리 블록들 중 프로그램 대상으로 선택된 제1 메모리 블록의 프로그램 동작 중, 상기 제어 로직은 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택되지 않은 제2 메모리 블록의 제1 소스 선택 라인을 플로팅하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 프로그램 동작은 복수의 프로그램 루프를 포함하고, 상기 복수의 프로그램 루프 각각은 프리차지 단계, 프로그램 단계 및 검증 단계를 포함하며,
    상기 제1 메모리 블록 및 상기 제2 메모리 블록은 공통 소스 라인에 연결되고,
    상기 제1 소스 선택 라인은 상기 제2 소스 선택 라인보다 상대적으로 상기 공통 소스 라인에 가깝게 위치하며,
    상기 프리차지 단계에서, 상기 제어 로직은 상기 제2 메모리 블록과 연결된 제1 소스 선택 라인을 플로팅하고, 상기 제2 메모리 블록과 연결된 제2 소스 선택 라인에 접지 전압을 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 프리차지 단계에서, 상기 제어 로직은 상기 제2 메모리 블록과 연결된 드레인 선택 라인에 접지 전압을 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 프리차지 단계에서, 상기 제어 로직은 상기 제2 메모리 블록과 연결된 상기 제1 소스 선택 라인이 플로팅된 상태에서 사익 공통 소스 라인에 프리차지 전압을 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제2 항에 있어서, 상기 주변 회로는:
    상기 제1 메모리 블록의 제1 소스 선택 라인을 제1 선택 접지 라인에 선택적으로 연결하고, 상기 제1 메모리 블록의 제2 소스 선택 라인 및 드레인 선택 라인을 제2 선택 접지 라인에 선택적으로 연결하는 제1 선택 라인 제어 스위치; 및
    상기 제2 메모리 블록의 제1 소스 선택 라인을 상기 제1 선택 접지 라인에 선택적으로 연결하고, 상기 제2 메모리 블록의 제2 소스 선택 라인 및 드레인 선택 라인을 상기 제2 선택 접지 라인에 선택적으로 연결하는 제2 선택 라인 제어 스위치를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 제1 메모리 블록의 프로그램 동작 동안 상기 제1 선택 라인 제어 스위치는 비활성화되고,
    상기 제1 메모리 블록의 프로그램 동작 동안 상기 제2 선택 라인 제어 스위치는 활성화되어 상기 제2 메모리 블록의 제1 소스 선택 라인을 상기 제1 선택 접지 라인에 전기적으로 연결하고, 상기 제2 메모리 블록의 제2 소스 선택 라인 및 드레인 선택 라인을 상기 제2 선택 접지 라인에 전기적으로 연결하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 제1 메모리 블록의 프로그램 동작 중 상기 프리차지 단계에서, 상기 제1 선택 접지 라인은 플로팅되는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제6 항에 있어서, 상기 제1 메모리 블록의 프로그램 동작 중 상기 프리차지 단계에서, 상기 제2 선택 접지 라인에는 접지 전압이 인가되는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 복수의 메모리 블록들 각각은 제3 소스 선택 라인에 더욱 연결되고, 상기 제3 소스 선택 라인은 상기 제1 소스 선택 라인 및 상기 제2 소스 선택 라인 사이에 위치하는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택된 제1 메모리 블록의 프로그램 동작 중, 상기 제어 로직은 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택되지 않은 제2 메모리 블록의 제3 소스 선택 라인을 플로팅하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 제9 항에 있어서, 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택된 제1 메모리 블록의 프로그램 동작 중, 상기 제어 로직은 상기 복수의 메모리 블록들 중 프로그램 대상으로 선택되지 않은 제2 메모리 블록의 제3 소스 선택 라인에 접지 전압을 인가하도록 상기 주변 회로를 제어하는 것을 특징으로 하는, 반도체 메모리 장치.
  12. 복수의 메모리 블록들 중 선택된 메모리 블록에 대한 프로그램 동작을 수행하기 위한 반도체 메모리 장치의 동작 방법으로서, 상기 프로그램 동작은 복수의 프로그램 루프들을 포함하며, 상기 프로그램 루프는:
    공통 소스 라인 프리차지 단계;
    선택된 메모리 블록의 프로그램 단계; 및
    선택된 메모리 블록의 검증 단계를 포함하고,
    상기 공통 소스 라인 프리차지 단계에서는, 상기 복수의 메모리 블록들 중 비선택된 메모리 블록과 연결된 복수의 소스 선택 라인들 중 제1 소스 선택 라인을 플로팅하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 공통 소스 라인 프리차지 단계는:
    상기 비선택된 메모리 블록의 상기 제1 소스 선택 라인을 플로팅하는 단계;
    상기 비선택된 메모리 블록과 연결된 복수의 소스 선택 라인들 중 제2 소스 선택 라인에 접지 전압을 인가하는 단계; 및
    상기 공통 소스 라인에 프리차지 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 제1 소스 선택 라인은 상기 제2 소스 선택 라인보다 상기 공통 소스 라인에 가깝게 위치하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 제13 항에 있어서, 상기 비선택된 메모리 블록과 연결된 복수의 소스 선택 라인들 중 제2 소스 선택 라인에 접지 전압을 인가하는 단계에서는,
    상기 비선택된 메모리 블록과 연결된 드레인 선택 라인에 접지 전압을 인가하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 제12 항에 있어서, 상기 선택된 메모리 블록의 프로그램 단계는:
    상기 선택된 메모리 블록과 연결된 복수의 워드 라인들에 프로그램 패스 전압을 인가하는 단계; 및
    상기 복수의 워드 라인들 중 선택된 워드 라인에 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제16 항에 있어서, 상기 선택된 메모리 블록의 프로그램 단계에서, 상기 비선택된 메모리 블록과 연결된 제1 소스 선택 라인의 플로팅 상태가 유지되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제12 항에 있어서, 상기 선택된 메모리 블록의 검증 단계는:
    상기 공통 소스 라인에 접지 전압을 인가하는 단계;
    상기 비선택된 메모리 블록과 연결된 제1 소스 선택 라인 및 에 접지 전압을 인가하는 단계; 및
    상기 상기 선택된 메모리 블록과 연결된 복수의 워드 라인들 중 선택된 워드 라인에 검증 전압을 인가하고, 비선택된 워드 라인들에 검증 패스 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 제18 항에 있어서, 상기 비선택된 메모리 블록과 연결된 제1 소스 선택 라인에 접지 전압을 인가하는 단계에서는, 상기 비선택된 메모리 블록과 연결된 복수의 소스 선택 라인들 중 제2 소스 선택 라인에 접지 전압을 인가하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  20. 제12 항에 있어서, 공통 소스 라인 프리차지 단계에서,
    상기 선택된 메모리 블록과 연결된 복수의 워드 라인들에 이퀄라이즈 전압을 인가하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
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