KR20220031464A - 반도체 장치 및 그 동작 방법 - Google Patents

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Abstract

반도체 메모리 장치는 메모리 스트링 및 제어 로직을 포함한다. 상기 메모리 스트링은 공통 소스 라인과 비트 라인의 사이에 연결되고, 적어도 하나의 제1 선택 트랜지스터, 복수의 메모리 셀들 및 복수의 제2 선택 트랜지스터들을 포함한다. 상기 제어 로직은 소거 동작 시, 상기 제2 선택 트랜지스터들과 각각 연결된 제2 선택 라인들 중 제1 그룹에 제1 전압을 인가하고, 상기 제2 선택 라인들 중 제2 그룹을 플로팅한 후에 상기 공통 소스 라인에 소거 전압을 인가시킨다.

Description

반도체 장치 및 그 동작 방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 출원은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 향상된 소거 동작 속도 및 소거 신뢰성을 갖는 반도체 메모리 장치 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 스트링 및 제어 로직을 포함한다. 상기 메모리 스트링은 공통 소스 라인과 비트 라인의 사이에 연결되고, 적어도 하나의 제1 선택 트랜지스터, 복수의 메모리 셀들 및 복수의 제2 선택 트랜지스터들을 포함한다. 상기 제어 로직은 소거 동작 시, 상기 제2 선택 트랜지스터들과 각각 연결된 제2 선택 라인들 중 제1 그룹에 제1 전압을 인가하고, 상기 제2 선택 라인들 중 제2 그룹을 플로팅한 후에 상기 공통 소스 라인에 소거 전압을 인가시킨다.
일 실시 예에서, 상기 제1 전압은 상기 제1 그룹에 포함된 제2 선택 라인들과 연결된 제2 선택 트랜지스터들에서 게이트 유도 드레인 누설(gate induced drain leakage; GIDL) 전류를 발생시키는 전압일 수 있다.
일 실시 예에서, 상기 공통 소스 라인에 소거 전압이 인가됨에 따라, 커플링에 의해 상기 제2 선택 라인들 중 상기 제2 그룹의 전압이 상승할 수 있다.
일 실시 예에서, 상기 제2 그룹의 제2 선택 라인들의 전압은, 상기 제2 그룹의 제2 선택 라인들과 연결된 제2 선택 트랜지스터들을 턴온시키는 전압으로 상승할 수 있다.
일 실시 예에서, 상기 제2 그룹의 제2 선택 라인들은 상기 공통 소스 라인과 인접하여 위치할 수 있다.
일 실시 예에서, 소거 동작 시 상기 제어 로직은, 상기 제2 선택 라인들 중 상기 제2 그룹을 상기 제1 전압보다 높은 제2 전압으로 프리차지한 뒤에, 상기 제2 그룹을 플로팅할 수 있다.
일 실시 예에서, 소거 동작 시 상기 제어 로직은, 상기 제2 선택 라인들 중 상기 제2 그룹 및 제3 그룹을 상기 제1 전압보다 높은 제2 전압으로 프리차지한 뒤에, 상기 제2 그룹을 플로팅할 수 있다.
일 실시 예에서, 상기 제3 그룹은 상기 제2 선택 라인들 중 상기 제1 그룹 및 상기 제2 그룹 사이에 위치할 수 있다.
일 실시 예에서, 소거 동작 시 상기 제어 로직은, 상기 제2 선택 라인들 중 상기 제1 그룹 및 제3 그룹에 제1 전압을 인가하고, 상기 제2 그룹 및 상기 제3 그룹을 플로팅한 후에 상기 공통 소스 라인에 소거 전압을 인가할 수 있다.
일 실시 예에서, 상기 제3 그룹은 상기 제2 선택 라인들 중 상기 제1 그룹 및 상기 제2 그룹 사이에 위치할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법으로서, 비트 라인과 공통 소스 라인 사이에 순차적으로 연결되는 제1 및 제2 드레인 선택 트랜지스터들, 복수의 메모리 셀들, 제1 소스 선택 트랜지스터 및 제2 소스 선택 트랜지스터를 갖는 셀 스트링을 포함하는 반도체 메모리 장치의 동작 방법은, 상기 제1 소스 선택 트랜지스터와 연결되는 제1 소스 선택 라인에 제1 전압을 인가하는 단계, 상기 제2 소스 선택 트랜지스터와 연결되는 제2 소스 선택 라인을 플로팅하는 단계 및 상기 공통 소스 라인에 소거 전압을 인가하여, 상기 제2 소스 선택 라인의 전압을 상승시키는 단계를 포함한다.
일 실시 예에서, 상기 제1 소스 선택 트랜지스터와 연결되는 제1 소스 선택 라인에 제1 전압을 인가하는 단계는, 상기 제2 소스 선택 라인에 상기 제1 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제1 소스 선택 트랜지스터와 연결되는 제1 소스 선택 라인에 제1 전압을 인가하는 단계는, 상기 제2 소스 선택 라인에 상기 제1 전압보다 큰 제2 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 제1 전압은 접지 전압일 수 있다.
일 실시 예에서, 상기 제2 소스 선택 라인을 플로팅하는 단계 및 상기 공통 소스 라인에 소거 전압을 인가하는 단계에서, 상기 제1 소스 선택 라인에는 상기 제1 전압이 인가될 수 있다.
일 실시 예에서, 상기 공통 소스 라인에 소거 전압을 인가하여, 상기 제2 소스 선택 라인의 전압을 상승시키는 단계에서, 상기 제2 소스 선택 라인의 전압은 상기 제2 소스 선택 트랜지스터를 턴온 시키는 전압으로 상승할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 동작 방법은, 상기 제1 소스 선택 트랜지스터와 연결되는 제1 소스 선택 라인에 제1 전압을 인가하는 단계 이후에, 상기 제1 소스 선택 라인을 플로팅하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 제1 소스 선택 트랜지스터와 연결되는 제1 소스 선택 라인에 제1 전압을 인가하는 단계는 상기 제1 드레인 선택 트랜지스터와 연결되는 제1 드레인 선택 라인에 상기 제1 전압을 인가하는 단계를 포함하고, 상기 제2 소스 선택 트랜지스터와 연결되는 제2 소스 선택 라인을 플로팅하는 단계는 상기 제2 드레인 선택 트랜지스터와 연결되는 제2 드레인 선택 라인을 플로팅하는 단계를 포함하며, 상기 공통 소스 라인에 소거 전압을 인가하여, 상기 제2 소스 선택 라인의 전압을 상승시키는 단계는 상기 비트 라인에 상기 소거 전압을 인가하여, 상기 제2 드레인 선택 라인의 전압을 상승시키는 단계를 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 동작 방법에 의해, 비트 라인과 공통 소스 라인 사이에 순차적으로 연결되는 드레인 선택 트랜지스터, 복수의 메모리 셀들, 복수의 소스 선택 트랜지스터들을 갖는 셀 스트링을 포함하는 반도체 메모리 장치가 동작한다. 상기 복수의 소스 선택 트랜지스터들은 상부 소스 선택 트랜지스터 그룹, 중간 소스 선택 트랜지스터 그룹 및 하부 소스 선택 트랜지스터 그룹으로 구분된다. 상기 반도체 메모리 장치의 상기 동작 방법은 상기 상부 소스 선택 트랜지스터 그룹과 연결되는 상부 소스 선택 라인 그룹에 제1 전압을 인가하는 단계, 상기 하부 소스 선택 트랜지스터 그룹과 연결되는 하부 소스 선택 라인 그룹을 플로팅하는 단계 및 상기 공통 소스 라인에 소거 전압을 인가하여, 상기 하부 소스 선택 라인 그룹의 전압을 상승시키는 단계를 포함한다.
일 실시 예에서, 상기 하부 소스 선택 라인 그룹은 상기 공통 소스 라인에 인접하여 위치하고, 상기 상부 소스 선택 트랜지스터 그룹과 연결되는 상부 소스 선택 라인 그룹에 제1 전압을 인가하는 단계는, 상기 하부 소스 선택 라인 그룹에 상기 제1 전압보다 큰 제2 전압을 인가하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 중간 소스 선택 트랜지스터 그룹에 연결되는 중간 소스 선택 라인 그룹은 상기 상부 소스 선택 라인 그룹과 상기 하부 소스 선택 라인 그룹 사이에 위치할 수 있다. 상기 상부 소스 선택 트랜지스터 그룹과 연결되는 상부 소스 선택 라인 그룹에 제1 전압을 인가하는 단계는, 상기 중간 소스 선택 라인 그룹에 상기 제2 전압을 인가하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 하부 소스 선택 트랜지스터 그룹과 연결되는 하부 소스 선택 라인 그룹을 플로팅하는 단계 및 상기 공통 소스 라인에 소거 전압을 인가하는 단계에서, 상기 중간 소스 선택 라인 그룹에 인가되는 전압은 상기 제2 전압을 유지할 수 있다.
일 실시 예에서, 상기 중간 소스 선택 트랜지스터 그룹에 연결되는 중간 소스 선택 라인 그룹은 상기 상부 소스 선택 라인 그룹과 상기 하부 소스 선택 라인 그룹 사이에 위치할 수 있다. 상기 상부 소스 선택 트랜지스터 그룹과 연결되는 상부 소스 선택 라인 그룹에 제1 전압을 인가하는 단계는, 상기 중간 소스 선택 라인 그룹에 상기 제1 전압을 인가하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 하부 소스 선택 트랜지스터 그룹과 연결되는 하부 소스 선택 라인 그룹을 플로팅하는 단계는, 상기 중간 소스 선택 라인 그룹을 플로팅하는 단계를 포함할 수 있다.
본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법으로서, 비트 라인과 공통 소스 라인 사이에 순차적으로 연결되는 제1 및 제2 드레인 선택 트랜지스터들, 복수의 메모리 셀들 및 소스 선택 트랜지스터를 갖는 셀 스트링을 포함하는 반도체 메모리 장치의 동작 방법은, 상기 제1 및 제2 드레인 선택 트랜지스터와 연결되는 제1 및 제2 드레인 선택 라인에 제1 전압을 인가하는 단계, 상기 비트 라인에 인접한 상기 제1 드레인 선택 라인을 플로팅하는 단계 및 상기 비트 라인에 소거 전압을 인가하여, 상기 제1 드레인 선택 라인의 전압을 상승시키는 단계를 포함한다.
본 기술은 향상된 소거 동작 속도 및 소거 신뢰성을 갖는 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6은 셀 스트링의 구조를 예시적으로 나타낸 회로도이다.
도 7은 소스 선택 라인과 공통 소스 라인 사이의 정션들의 편차를 설명하기 위한 셀 스트링들의 단면도이다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 포함된 셀 스트링의 구조를 나타낸 회로도이다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 따른 효과를 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 13은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치에 포함된 셀 스트링의 구조를 나타낸 회로도이다.
도 15는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 16은 본 발명의 또다른 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 17은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 18은 본 발명의 또다른 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 19는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치에 포함된 셀 스트링의 구조를 나타낸 회로도이다.
도 20은 도 19에 포함된 소스 선택 트랜지스터들의 연결 구조의 일 예를 나타내는 회로도이다.
도 21은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 22는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 23은 도 19에 포함된 소스 선택 트랜지스터들의 연결 구조의 다른 예를 나타내는 회로도이다.
도 24는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 25는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 26은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 27은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다.
도 28은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 29는 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 30은은 도 29의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 31은 도 30을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 이 때 주변 회로는 제어 로직(140)의 제어에 의해 동작한다. 어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어 신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다. 제어 로직은 메모리 셀 어레이(110)의 프로그램 동작 시 사용되는 다양한 전압들을 생성하도록 전압 생성부(150)를 제어한다. 또한, 제어 로직(140)은 전압 생성부(150)로부터 생성된 전압들을 글로벌 라인들을 통해 동작 대상인 메모리 블록의 로컬 라인들로 전달하도록 어드레스 디코더(120)를 제어한다. 한편, 제어 로직(140)은 리드 동작 시 비트 라인들(BL1~BLm)을 통해 메모리 블록의 선택된 페이지의 데이터를 리드하여 페이지 버퍼(PB1~PBm)에 저장하도록 읽기 및 쓰기 회로(130)를 제어한다. 또한, 제어 로직(140)은 프로그램 동작 시 페이지 버퍼(PB1~PBm)에 저장된 데이터를 선택된 페이지에 프로그램하도록 읽기 및 쓰기 회로(130)를 제어한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 5에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 4는 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 4의 메모리 블록(BLKb)은 도 3의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 1의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 2 내지 도 4에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 또한, 도 5에 도시된 바와 같이, 반도체 메모리 장치(100)의 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수도 있다.
도 6은 셀 스트링의 구조를 예시적으로 나타낸 회로도이다. 도 6을 참조하면, 셀 스트링(CSa)이 비트 라인(BL)과 공통 소스 라인(CSL)의 사이에 연결된다. 또한, 셀 스트링(CSa)은 직렬로 연결된 드레인 선택 트랜지스터(DST), 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 일 실시 예에서, 도 6에 도시된 셀 스트링은 도 3의 셀 스트링들(CS11~CS1m, CS21~CS2m) 중 어느 하나일 수 있다. 이 경우, 본 도면에는 도시되지 않았으나, 셀 스트링(CSa)은 복수의 메모리 셀들(MC1~MCn)의 사이에 위치된 파이프 트랜지스터(PT)를 더 포함할 수 있다. 다른 실시 예에서, 도 6에 도시된 셀 스트링은 도 4의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 중 어느 하나일 수 있다.
워드 라인들(WL1~WLn)은 메모리 셀들(MC1~MCn)의 게이트 전극들에 각각 연결된다. 드레인 선택 라인(DSL)은 드레인 선택 트랜지스터(DST)의 게이트 전극에 연결되고, 셀 스트링(CSa)과 비트 라인(BL)의 연결을 제어한다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터(SST)의 게이트 전극에 연결되고, 셀 스트링(CSa)과 공통 소스 라인(CSL)의 연결을 제어한다.
도 6에서, 셀 스트링(CSa)에 포함된 드레인 선택 트랜지스터(DST) 및 소스 선택 트랜지스터(SST)의 개수는 각각 1개인 실시 예가 도시되었다. 그러나, 셀 스트링은 복수 개의 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들을 포함할 수 있다. 이 경우, 하나의 셀 스트링에 포함된 소스 선택 트랜지스터들(SST)의 개수와 드레인 선택 트랜지스터들(DST)의 개수는 동일하거나 상이할 수 있다. 소스 선택 트랜지스터들(SST)의 개수가 드레인 선택 트랜지스터들(DST)의 개수에 비해 많거나, 드레인 선택 트랜지스터들(DST)의 개수가 소스 선택 트랜지스터들(SST)의 개수에 비해 많을 수 있다. 예를 들어, 하나의 셀 스트링은 7개의 소스 선택 트랜지스터들(SST)을 포함하고, 3개의 드레인 선택 트랜지스터들(DST)을 포함할 수 있다.
도 7은 소스 선택 라인과 공통 소스 라인 사이의 정션들의 편차를 설명하기 위한 셀 스트링들의 단면도이다. 도 7을 참조하면, 설명의 편의를 위해 선택된 메모리 블록에 포함된 제1 셀 스트링(Str1) 및 제2 셀 스트링(Str2)의 단면도만을 도시하였다. 도 7에 도시된 셀 스트링들(Str1, Str2)은 도 4에 도시된 3차원 형태의 메모리 블록(BLKb)에 포함된 셀 스트링들(CS11’~CS1m’, CS21’~CS2m’) 중 어느 하나일 수 있다.
도 7을 참조하면, 공통 소스 라인(CSL) 상에 제1 셀 스트링(Str1) 및 제2 셀 스트링(Str2)의 채널을 구성하기 위한 필라(pillar)가 형성되고, 필라 주위로 소스 선택 라인(SSL), 워드 라인(WL1~WL8) 및 드레인 선택 라인(DSL)이 형성되어 있다. 도 7에서, 전하 트랩층, 채널층 및 그 사이에 형성되는 절연층 등의 도시는 생략하였다. 한편, 도 7에서, 각 셀 스트링들이 8개의 워드 라인에 연결되는 실시 예가 도시되었다. 즉, 도 7에 도시된 셀 스트링 각각은 8개의 메모리 셀들을 포함할 것이다. 그러나, 본 발명의 실시 예는 이에 한정되지 않으며, 다양한 개수의 메모리 셀들을 포함하는 셀 스트링이 구현 가능함을 알 수 있을 것이다.
도 7을 참조하면, 제1 셀 스트링(Str1) 및 제2 셀 스트링(Str2)과 공통 소스 라인(CSL) 사이의 접합 부위에, 소스 라인 정션(SLJ1, SLJ2)이 각각 형성되어 있음을 알 수 있다. 소스 라인 정션(SLJ1, SLJ2)은 공통 소스 라인(CSL)과 각 셀 스트링(Str1, Str2)의 필라를 형성하기 위한 공정 상에서 의도하지 않게 형성될 수 있다. 한편, 이러한 소스 라인 정션(SLJ1, SLJ2)은 셀 스트링(Str1, Str2)마다 상이하게 형성될 수 있다. 도 7의 예시에서, 제1 셀 스트링(Str1)의 소스 라인 정션(SLJ1)은 약하게 형성되었다. 즉, 제1 셀 스트링(Str1)은 약한 정션 오버랩(weak junction overlap)을 갖는다. 한편, 제2 셀 스트링(Str2)의 소스 라인 정션(SLJ2)은 강하게 형성되었다. 즉, 제2 셀 스트링(Str2)은 강한 정션 오버랩(strong junction overlap)을 갖는다.
제1 셀 스트링(Str1) 및 제2 셀 스트링(Str2)을 포함하는 메모리 블록의 소거 동작 시, 도 7에 도시된 것과 같은 정션 오버랩의 편차에 따라 각 셀 스트링 별로 소거 속도가 차이가 나는 문제가 발생할 수 있다. 약한 정션 오버랩을 갖는 제1 셀 스트링(Str1)의 경우, 강한 정션 오버랩을 갖는 제2 셀 스트링(Str2)에 비해 소스 선택 라인(SSL)과 공통 소스 라인(CSL) 간의 산화막 두께가 상대적으로 두껍다. 이에 따라, 제1 셀 스트링(Str1)에서 소스 선택 라인(SSL)과 공통 소스 라인(CSL) 간의 전기장이 제2 셀 스트링(Str2)에 비해 상대적으로 약하게 형성된다. 이 경우 소거 동작 동안 제1 셀 스트링(Str1)의 소스 선택 트랜지스터(SST)에서 발생하는 게이트 유도 드레인 누설 (gate induced drain leakage; GIDL) 전류가 제2 셀 스트링(Str2)에 비하여 상대적으로 적게 생성된다. 결과적으로, 제1 셀 스트링(Str1)의 소거 속도가 제2 셀 스트링(Str2)의 소거 속도보다 느리게 되며, 이러한 소거 속도의 편차는 반도체 메모리 장치의 소거 동작 속도를 떨어뜨리는 요인이 된다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)의 경우, 메모리 셀 어레이(110)의 각 메모리 블록들에 포함된 셀 스트링들이 복수의 소스 선택 트랜지스터들을 포함한다. 메모리 블록의 소거 동작 시, 소거 대상 메모리 블록에 포함된 셀 스트링에 연결된 복수의 소스 선택 라인들 중, 공통 소스 라인에 인접한 소스 선택 라인을 플로팅한 후 공통 소스 라인에 소거 전압을 인가한다. 공통 소스 라인에 소거 전압이 인가됨에 따라, 공통 소스 라인에 인접한 소스 선택 라인의 전압이 상승한다. 이에 따라 소거 대상 메모리 블록의 셀 스트링에 속한 복수의 소스 선택 트랜지스터들 중 공통 소스 라인에 인접한 소스 선택 트랜지스터가 턴온된다. 따라서, 공통 소스 라인에 인접한 소스 선택 트랜지스터 부근까지 높은 전기장이 형성된다. 이는 공통 소스 라인에 인접한 소스 선택 트랜지스터 부근에 가상의 소스가 형성되는 효과를 낳는다.
한편, 공통 소스 라인에 인접하지 않은 소스 선택 트랜지스터에는 접지 전압이 인가될 수 있다. 따라서, GIDL 전류는 공통 소스 라인에 인접하지 않은 소스 선택 트랜지스터에서 발생한다. 이와 같은 방식으로, 약한 정션 오버랩을 갖는 제1 셀 스트링(Str1)과 강한 정션 오버랩을 갖는 제2 셀 스트링(Str2) 사이의 소거 속도 편차를 줄일 수 있다. 결과적으로, 반도체 메모리 장치의 소거 동작의 신뢰성이 향상될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 포함된 셀 스트링의 구조를 나타낸 회로도이다.
도 8을 참조하면, 셀 스트링(CSb)이 비트 라인(BL)과 공통 소스 라인(CSL)의 사이에 연결된다. 또한, 셀 스트링(CSb)은 직렬로 연결된 상부 및 하부 드레인 선택 트랜지스터(DSTu, DSTd), 복수의 메모리 셀들(MC1~MCn) 및 상부 및 하부 소스 선택 트랜지스터(SSTu, SSTd)를 포함한다. 일 실시 예에서, 도 8에 도시된 셀 스트링은 도 3의 셀 스트링들(CS11~CS1m, CS21~CS2m) 중 어느 하나일 수 있다. 이 경우, 본 도면에는 도시되지 않았으나, 셀 스트링(CSb)은 복수의 메모리 셀들(MC1~MCn)의 사이에 위치된 파이프 트랜지스터(PT)를 더 포함할 수 있다. 다른 실시 예에서, 도 8에 도시된 셀 스트링은 도 4의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 중 어느 하나일 수 있다.
도 8에 도시된 셀 스트링(CSb)은 두 개의 드레인 선택 트랜지스터(DSTu, DSTd) 및 두 개의 소스 선택 트랜지스터(SSTu, SSTd)를 포함한다는 점을 제외하고는 도 6에 도시된 셀 스트링(CSa)과 실질적으로 동일한 구조를 가질 수 있다. 워드 라인들(WL1~WLn)은 메모리 셀들(MC1~MCn)의 게이트 전극들에 각각 연결된다. 상부 드레인 선택 라인(DSLu)은 상부 드레인 선택 트랜지스터(DSTu)의 게이트 전극에 연결되고, 하부 드레인 선택 라인(DSLd)은 하부 드레인 선택 트랜지스터(DSTd)의 게이트 전극에 연결된다. 한편, 상부 소스 선택 라인(SSLu)은 상부 소스 선택 트랜지스터(SSTu)의 게이트 전극에 연결되고, 하부 소스 선택 라인(SSLd)은 하부 소스 선택 트랜지스터(SSTd)의 게이트 전극에 연결된다.
도 8에서, 셀 스트링(CSb)에 포함된 드레인 선택 트랜지스터들(DSTu, DSTd) 및 소스 선택 트랜지스터들(SSTu, SSTd)의 개수는 각각 2개인 실시 예가 도시되었다. 그러나, 셀 스트링은 3개 이상의 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들을 포함할 수 있다. 이 경우, 하나의 셀 스트링에 포함된 소스 선택 트랜지스터들의 개수와 드레인 선택 트랜지스터들의 개수는 동일하거나 상이할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해 선택된 메모리 블록에 포함된 메모리 셀들이 소거될 수 있다. 도 9를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 및 제2 소스 선택 라인에 제1 전압을 인가하는 단계(S110), 공통 소스 라인에 인접한 제2 소스 선택 라인을 플로팅하는 단계(S130) 및 공통 소스 라인에 소거 전압을 인가하는 단계(S150)를 포함한다.
단계(S110)에서, 소거 대상인 메모리 블록과 연결된 소스 선택 라인들, 예를 들어 도 8의 상부 및 하부 소스 선택 라인(SSLu, SSLd)에 제1 전압이 인가된다. 도 9에서, 제1 소스 선택 라인은 도 8의 상부 소스 선택 라인(SSLu)일 수 있고, 제2 소스 선택 라인은 도 8의 하부 소스 선택 라인(SSLd)일 수 있다. 상기 제1 전압은 GIDL 전류를 발생시키기 위해 소스 선택 트랜지스터의 게이트에 인가되는 전압일 수 있다. 일 실시 예에서, 상기 제1 전압은 접지 전압일 수 있다.
단계(S130)에서, 복수의 소스 선택 라인들 중, 공통 소스 라인(CSL)에 인접하여 위치하는 제2 소스 선택 라인을 플로팅한다. 즉, 도 8의 하부 소스 선택 라인(SSLd)이 플로팅될 수 있다. 단계(S130)에서, 공통 소스 라인(CSL)에 인접하지 않는 제1 소스 선택 라인, 즉 도 8의 상부 소스 선택 라인(SSLu)은 플로팅되지 않으며, 제1 소스 선택 라인에는 여전히 제1 전압이 인가될 수 있다.
이후, 단계(S150)에서, 공통 소스 라인(CSL)에 소거 전압을 인가한다. 공통 소스 라인(CSL)에 고전압인 소거 전압이 인가됨에 따라, 커플링에 의해 제2 소스 선택 라인, 즉 도 8의 하부 소스 선택 라인(SSLd)의 전압 또한 상승할 수 있다. 이에 따라, 하부 소스 선택 라인(SSLd)이 연결된 하부 소스 선택 트랜지스터(SSTd)는 턴온될 수 있다. 단계(S150)에서 제1 소스 선택 라인, 즉 상부 소스 선택 라인(SSLu)에는 여전히 제1 전압이 인가될 수 있다. 따라서, 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생할 수 있다. 이를 통해 셀 스트링(CSb)에 포함된 메모리 셀들(MC1~MCn)이 소거될 수 있다.
도 10은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 이하에서는 도 9와 도 10을 함께 참조하여 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 10을 참조하면, 제1 시점(t1)에서 상부 및 하부 소스 선택 라인(SSLu, SSLd)에 제1 전압(V1)이 인가된다(S110). 전술한 바와 같이, 제1 전압(V1)은 GIDL 전류를 발생시키기 위한 전압으로서, 접지 전압(GND)일 수 있다. 한편, 제1 시점(t1)에서 제1 내지 제n 워드 라인(WL1~WLn) 및 공통 소스 라인(CSL)에 접지 전압(GND)이 인가될 수 있다.
제2 시점(t2)에서, 공통 소스 라인(CSL)에 인접하여 위치한 하부 소스 선택 라인(SSLd)이 플로팅된다(S130). 도 10에서, 하부 소스 선택 라인(SSLd)이 제2 시점(t2)에 플로팅되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 즉, 제1 시점(t1)과 제2 시점(t2) 사이의 임의의 시점에서 하부 소스 선택 라인(SSLd)이 플로팅될 수 있다.
한편, 제2 시점(t2)에서, 공통 소스 라인(CSL)에 소거 전압(VERS)이 인가되기 시작한다(S150). 공통 소스 라인(CSL)의 전압은 제2 시점(t2)에서 제3 시점(t3)까지 상승할 수 있다. 공통 소스 라인(CSL)의 전압이 상승함에 따라, 하부 소스 선택 라인(SSLd)의 전압이 커플링에 의해 상승하기 시작한다.
제3 시점(t3)에서 공통 소스 라인(CSL)의 전압이 소거 전압(VERS)에 도달한다. 한편, 제3 시점(t3)에서 하부 소스 선택 라인(SSLd)의 전압이 제1 전압에서 커플링 전압(Vcpl)만큼 상승한다. 제3 시점(t3)에서, 하부 소스 선택 라인(SSLd)의 전압(V1+Vcpl)에 의해 하부 소스 선택 트랜지스터(SSTd)가 턴온 될 수 있다.
이후, 제4 시점(t4)까지 공통 소스 라인(CSL)의 전압이 유지될 수 있다. 하부 소스 선택 라인(SSLd)의 전압(V1+Vcpl) 또한 제4 시점(t4)까지 유지될 수 있다. 이에 따라 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생하여 메모리 셀들의 소거 동작이 수행된다.
도 10에 도시된 실시 예에 의하면, 제1 시점(t1)과 제2 시점(t2) 사이의 구간은 초기화 단계로 정의되고, 제2 시점(t2)과 제4 시점(t4) 사이의 구간은 소거 단계로 정의될 수 있다. 초기화 단계에서 워드 라인들(WL1~WLn), 상부 및 하부 소스 선택 라인들(SSLu, SSLd) 및 공통 소스 라인(CSL)의 전압이 초기화될 수 있다. 한편, 초기화 구간의 막바지에 하부 소스 선택 라인(SSLd)이 플로팅될 수 있다. 이후 소거 단계에서 공통 소스 라인(CSL)에 소거 전압(VERS)이 인가된다. 이와 함께 커플링에 의해 하부 소스 선택 라인(SSLd)의 전압이 상승하여, 하부 소스 선택 트랜지스터(SSTd)가 턴온된다. 상부 소스 선택 라인(SSLu)의 전압은 제1 전압(V1)을 유지하므로, 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생하여, 메모리 셀들이 소거될 수 있다.
도 9 및 도 10에 의하면, 제1 소스 선택 트랜지스터(SST1)에서 GIDL 전류를 발생시키는 소거 방법이 도시되어 있다. 그러나, 실시 예에 따라 제1 소스 선택 트랜지스터(SST1)뿐만 아니라 드레인 선택 트랜지스터들(DST1, DST2)에서도 GIDL 전류를 발생시켜 메모리 셀들(MC1~MCn)을 소거할 수 있다. 이 경우, 비트 라인(BL)으로 소거 전압을 인가할 수 있다.
도 10을 참조하면, 상부 소스 선택 라인(SSLu)의 전압이 제1 전압(V1)을 유지하는 실시 예가 도시되어 있다. 한편 본 발명의 다른 실시 예에 의하면, 상부 소스 선택 라인(SSLu)에 제1 전압(V1)이 인가된 이후에 상부 소스 선택 라인(SSLu)이 플로팅될 수 있다. 예시적으로, 상부 소스 선택 라인(SSLu)은 제1 시점(t1)과 제2 시점(t2) 사이에 플로팅될 수 있다. 이 경우, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 단계(S110)와 단계(S130) 사이에 제1 소스 선택 라인을 플로팅하는 단계를 더 포함할 수 있다.
다른 예로서, 상부 소스 선택 라인(SSLu)은 제2 시점(t2)과 제3 시점(t3) 사이에 플로팅될 수도 있다. 이 경우, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 단계(S130)와 단계(S150) 사이에 제1 소스 선택 라인을 플로팅하는 단계를 더 포함할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 따른 효과를 설명하기 위한 도면이다. 도 11을 참조하면, 제1 셀 스트링(Str1)은 약한 정션 오버랩(weak junction overlap)을 갖고, 제2 셀 스트링(Str2)의 소스 라인 정션(SLJ2)은 강하게 형성되었다. 즉, 제2 셀 스트링(Str2)은 강한 정션 오버랩(strong junction overlap)을 갖는 것을 알 수 있다. 도 10에 도시된 바와 같이, 플로팅된 하부 소스 선택 라인(SSLd)은 공통 소스 라인(CSL)과 커플링될 수 있다. 공통 소스 라인(CSL)의 전압이 상승함에 따라 하부 소스 선택 라인(SSLd)의 전압 또한 상승한다. 따라서 하부 소스 선택 트랜지스터(SSTd)가 턴온된다. 따라서, 공통 소스 라인(CSL)에 인접한 하부 소스 선택 트랜지스터(SSTd) 부근까지 높은 전기장이 형성된다. 이에 따라, 도 11에 점선으로 표시된 바와 같이 공통 소스 라인(CSL)에 인접한 하부 소스 선택 트랜지스터(SSTd) 부근에 가상의 소스(VS1, VS2)가 형성되는 효과를 낳는다. 이와 같은 효과는 약한 정션 오버랩을 갖는 제1 셀 스트링(Str1)과 강한 정션 오버랩을 갖는 제2 셀 스트링(Str2)에서 실질적으로 동일하게 발생할 수 있다.
한편, 공통 소스 라인(CSL)에 인접하지 않은 상부 소스 선택 트랜지스터(SSTu)와 연결된 상부 소스 선택 라인(SSLu)에는 제1 전압(V1), 예를 들어 접지 전압(GND)이 인가될 수 있다. 따라서, GIDL 전류는 상부 소스 선택 트랜지스터(SSTu)에서 발생한다. 이와 같은 방식으로, 약한 정션 오버랩을 갖는 제1 셀 스트링(Str1)과 강한 정션 오버랩을 갖는 제2 셀 스트링(Str2) 사이의 소거 속도 편차를 줄일 수 있다. 결과적으로, 반도체 메모리 장치의 소거 동작의 신뢰성이 향상될 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해 선택된 메모리 블록에 포함된 메모리 셀들이 소거될 수 있다. 도 12를 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 및 제2 소스 선택 라인에 제1 전압을 인가하는 단계(S210), 공통 소스 라인에 인접한 제2 소스 선택 라인에 제1 전압보다 큰 제2 전압을 인가하는 단계(S230), 제2 소스 선택 라인을 플로팅하는 단계(S250) 및 공통 소스 라인에 소거 전압을 인가하는 단계(S270)를 포함한다.
단계(S210)에서, 소거 대상인 메모리 블록과 연결된 소스 선택 라인들, 예를 들어 도 8의 상부 및 하부 소스 선택 라인(SSLu, SSLd)에 제1 전압이 인가된다. 도 12에서, 제1 소스 선택 라인은 도 8의 상부 소스 선택 라인(SSLu)일 수 있고, 제2 소스 선택 라인은 도 8의 하부 소스 선택 라인(SSLd)일 수 있다. 상기 제1 전압은 GIDL 전류를 발생시키기 위해 소스 선택 트랜지스터의 게이트에 인가되는 전압일 수 있다. 일 실시 예에서, 상기 제1 전압은 접지 전압일 수 있다.
단계(S230)에서, 복수의 소스 선택 라인들 중, 공통 소스 라인(CSL)에 인접하여 위치하는 제2 소스 선택 라인에 제1 전압보다 큰 제2 전압을 인가한다. 즉, 단계(S230)에 의해 도 8의 하부 소스 선택 라인(SSLd)은 프리차지될 수 있다. 단계(S230)에서, 제1 소스 선택 라인에는 여전히 제1 전압이 인가될 수 있다.
단계(S250)에서, 제2 소스 선택 라인을 플로팅한다. 즉, 도 8의 하부 소스 선택 라인(SSLd)이 플로팅될 수 있다. 단계(S250)에서, 공통 소스 라인(CSL)에 인접하지 않는 제1 소스 선택 라인, 즉 도 8의 상부 소스 선택 라인(SSLu)은 플로팅되지 않으며, 제1 소스 선택 라인에는 여전히 제1 전압이 인가될 수 있다.
이후, 단계(S270)에서, 공통 소스 라인(CSL)에 소거 전압을 인가한다. 공통 소스 라인(CSL)에 고전압인 소거 전압이 인가됨에 따라, 커플링에 의해 제2 소스 선택 라인, 즉 도 8의 하부 소스 선택 라인(SSLd)의 전압 또한 상승할 수 있다. 이에 따라, 하부 소스 선택 라인(SSLd)이 연결된 하부 소스 선택 트랜지스터(SSTd)는 턴온될 수 있다. 단계(S270)에서 제1 소스 선택 라인, 즉 상부 소스 선택 라인(SSLu)에는 여전히 제1 전압이 인가될 수 있다. 따라서, 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생할 수 있다. 이를 통해 셀 스트링(CSb)에 포함된 메모리 셀들(MC1~MCn)이 소거될 수 있다.
도 13은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 이하에서는 도 12와 도 13을 함께 참조하여 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 13을 참조하면, 제5 시점(t5)에서 상부 및 하부 소스 선택 라인(SSLu, SSLd)에 제1 전압(V1)이 인가된다(S210). 전술한 바와 같이, 제1 전압(V1)은 GIDL 전류를 발생시키기 위한 전압으로서, 접지 전압(GND)일 수 있다. 한편, 제5 시점(t5)에서 제1 내지 제n 워드 라인(WL1~WLn) 및 공통 소스 라인(CSL)에 접지 전압(GND)이 인가될 수 있다.
제6 시점(t6)에서, 공통 소스 라인(CLS)에 인접하여 위치한 하부 소스 선택 라인(SSLd)에 제2 전압(V2)이 인가된다(S230). 제2 전압(V2)은 제1 전압(V1)보다 큰 전압이다. 이에 따라 하부 소스 선택 라인(SSLd)이 프리차지 된다.
제7 시점(t7)에서, 하부 소스 선택 라인(SSLd)이 플로팅된다(S250). 도 13에서, 하부 소스 선택 라인(SSLd)이 제7 시점(t7)에 플로팅되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 즉, 제6 시점(t6)과 제7 시점(t7) 사이의 임의의 시점에서 하부 소스 선택 라인(SSLd)이 플로팅될 수 있다.
한편, 제7 시점(t7)에서, 공통 소스 라인(CSL)에 소거 전압(VERS)이 인가되기 시작한다(S270). 공통 소스 라인(CSL)의 전압은 제7 시점(t7)에서 제8 시점(t8)까지 상승할 수 있다. 공통 소스 라인(CSL)의 전압이 상승함에 따라, 하부 소스 선택 라인(SSLd)의 전압이 커플링에 의해 상승하기 시작한다.
제8 시점(t8)에서 공통 소스 라인(CSL)의 전압이 소거 전압(VERS)에 도달한다. 한편, 제8 시점(t8)에서 하부 소스 선택 라인(SSLd)의 전압이 제2 전압에서 커플링 전압(Vcpl)만큼 상승한다. 제8 시점(t8)에서, 하부 소스 선택 라인(SSLd)의 전압(V2+Vcpl)에 의해 하부 소스 선택 트랜지스터(SSTd)가 턴온 될 수 있다.
이후, 제9 시점(t9)까지 공통 소스 라인(CSL)의 전압이 유지될 수 있다. 하부 소스 선택 라인(SSLd)의 전압(V2+Vcpl) 또한 제9 시점(t9)까지 유지될 수 있다. 이에 따라 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생하여 메모리 셀들의 소거 동작이 수행된다.
도 13에 도시된 실시 예에 의하면, 제5 시점(t5)과 제6 시점(t6) 사이의 구간은 초기화 단계로 정의되고, 제6 시점(t6)과 제7 시점(t7) 사이의 구간은 프리차지 단계로 정의되며, 제7 시점(t7)과 제9 시점(t9) 사이의 구간은 소거 단계로 정의될 수 있다. 초기화 단계에서 워드 라인들(WL1~WLn), 상부 및 하부 소스 선택 라인들(SSLu, SSLd) 및 공통 소스 라인(CSL)의 전압이 초기화될 수 있다. 프리차지 단계에서 하부 소스 선택 라인(SSLd)의 전압이 제2 전압(V2)으로 프리차지 될 수 있다. 한편, 프리차지 구간의 막바지에 하부 소스 선택 라인(SSLd)이 플로팅될 수 있다. 이후 소거 단계에서 공통 소스 라인(CSL)에 소거 전압(VERS)이 인가된다. 이와 함께 커플링에 의해 하부 소스 선택 라인(SSLd)의 전압이 상승하여, 하부 소스 선택 트랜지스터(SSTd)가 턴온된다. 상부 소스 선택 라인(SSLu)의 전압은 제1 전압(V1)을 유지하므로, 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생하여, 메모리 셀들이 소거될 수 있다.
도 10과 도 13을 비교하면, 도 10의 실시 예에서는 하부 소스 선택 라인(SSLd)의 전압이 제1 전압(V1)인 상태에서 하부 소스 선택 라인(SSLd)을 플로팅하는 반면, 도 13의 실시 예에서는 하부 소스 선택 라인(SSLd)의 전압을 제2 전압(V2)으로 프리차지 한 뒤에 하부 소스 선택 라인(SSLd)을 플로팅한다. 따라서, 도 13의 실시 예에 의할 경우, 커플링에 따른 하부 소스 선택 라인(SSLd)의 전압을 도 10의 실시 예 보다 높은 전압 레벨로 상승시킬 수 있다.
도 14는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치에 포함된 셀 스트링의 구조를 나타낸 회로도이다.
도 14를 참조하면, 셀 스트링(CSc)이 비트 라인(BL)과 공통 소스 라인(CSL)의 사이에 연결된다. 또한, 셀 스트링(CSc)은 직렬로 연결된 상부, 중간 및 하부 드레인 선택 트랜지스터(DSTu, DSTm, DSTd), 복수의 메모리 셀들(MC1~MCn) 및 상부, 중간 및 하부 소스 선택 트랜지스터(SSTu, SSTm, SSTd)를 포함한다. 일 실시 예에서, 도 14에 도시된 셀 스트링은 도 3의 셀 스트링들(CS11~CS1m, CS21~CS2m) 중 어느 하나일 수 있다. 이 경우, 본 도면에는 도시되지 않았으나, 셀 스트링(CSc)은 복수의 메모리 셀들(MC1~MCn)의 사이에 위치된 파이프 트랜지스터(PT)를 더 포함할 수 있다. 다른 실시 예에서, 도 14에 도시된 셀 스트링은 도 4의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 중 어느 하나일 수 있다.
도 14에 도시된 셀 스트링(CSc)은 세 개의 드레인 선택 트랜지스터(DSTu, DSTm, DSTd) 및 세 개의 소스 선택 트랜지스터(SSTu, SSTm, SSTd)를 포함한다는 점을 제외하고는 도 8에 도시된 셀 스트링(CSb)과 실질적으로 동일한 구조를 가질 수 있다. 워드 라인들(WL1~WLn)은 메모리 셀들(MC1~MCn)의 게이트 전극들에 각각 연결된다. 상부 드레인 선택 라인(DSLu)은 상부 드레인 선택 트랜지스터(DSTu)의 게이트 전극에 연결되고, 중간 드레인 선택 라인(DSLm)은 중간 드레인 선택 트랜지스터(DSTm)의 게이트 전극에 연결되며, 하부 드레인 선택 라인(DSLd)은 하부 드레인 선택 트랜지스터(DSTd)의 게이트 전극에 연결된다. 한편, 상부 소스 선택 라인(SSLu)은 상부 소스 선택 트랜지스터(SSTu)의 게이트 전극에 연결되고, 중간 소스 선택 라인(SSLm)은 중간 소스 선택 트랜지스터(SSTm)의 게이트 전극에 연결되며, 하부 소스 선택 라인(SSLd)은 하부 소스 선택 트랜지스터(SSTd)의 게이트 전극에 연결된다.
도 14에서, 셀 스트링(CSb)에 포함된 드레인 선택 트랜지스터들(DSTu, DSTm, DSTd) 및 소스 선택 트랜지스터들(SSTu, SSTm, SSTd)의 개수는 각각 3개인 실시 예가 도시되었다. 그러나, 셀 스트링은 4개 이상의 드레인 선택 트랜지스터들 및 소스 선택 트랜지스터들을 포함할 수 있다. 이 경우, 하나의 셀 스트링에 포함된 소스 선택 트랜지스터들의 개수와 드레인 선택 트랜지스터들의 개수는 동일하거나 상이할 수 있다.
도 15는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해 선택된 메모리 블록에 포함된 메모리 셀들이 소거될 수 있다. 도 15를 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1, 제2 및 제3 소스 선택 라인에 제1 전압을 인가하는 단계(S310), 공통 소스 라인에 인접한 제3 소스 선택 라인 및 이에 인접한 제2 소스 선택 라인에 제1 전압보다 큰 제2 전압을 인가하는 단계(S330), 제3 소스 선택 라인을 플로팅하는 단계(S350) 및 공통 소스 라인에 소거 전압을 인가하는 단계(S370)를 포함한다.
단계(S310)에서, 소거 대상인 메모리 블록과 연결된 소스 선택 라인들, 예를 들어 도 14의 상부, 중간 및 하부 소스 선택 라인(SSLu, SSLm, SSLd)에 제1 전압이 인가된다. 도 15에서, 제1 소스 선택 라인은 도 14의 상부 소스 선택 라인(SSLu)일 수 있고, 제2 소스 선택 라인은 도 14의 중간 소스 선택 라인(SSLm)일 수 있다. 한편, 제3 소스 선택 라인은 도 14의 하부 소스 선택 라인(SSLd)일 수 있다. 상기 제1 전압은 GIDL 전류를 발생시키기 위해 소스 선택 트랜지스터의 게이트에 인가되는 전압일 수 있다. 일 실시 예에서, 상기 제1 전압은 접지 전압일 수 있다.
단계(S330)에서, 복수의 소스 선택 라인들 중, 공통 소스 라인(CSL)에 인접하여 위치하는 제3 소스 선택 라인에 제2 전압을 인가한다. 즉, 도 14의 하부 소스 선택 라인(SSLd)에 제2 전압이 인가될 수 있다. 한편, 단계(S330)에서, 제3 소스 선택 라인과 인접한 제2 소스 선택 라인에 마찬가지로 제2 전압을 인가한다. 즉, 도 14의 중간 소스 선택 라인(SSLm)에 제2 전압이 인가될 수 있다. 한편, 단계(S330)에서 복수의 소스 선택 라인들 중, 제3 소스 선택 라인과 인접하지 않는 제1 소스 선택 라인, 즉 도 14의 상부 소스 선택 라인(SSLu)에는 여전히 제1 전압이 인가될 수 있다.
단계(S350)에서, 제3 소스 선택 라인, 즉 도 14의 하부 소스 선택 라인(SSLd)을 플로팅한다. 한편, 단계(S350)에서 제1 및 제2 소스 선택 라인은 플로팅 되지 않을 수 있다. 즉, 단계(S350)에서 제2 소스 선택 라인에는 여전히 제2 전압이 인가될 수 있고, 제1 소스 선택 라인에는 여전히 제1 전압이 인가될 수 있다.
이후, 단계(S370)에서, 공통 소스 라인(CSL)에 소거 전압을 인가한다. 공통 소스 라인(CSL)에 고전압인 소거 전압이 인가됨에 따라, 커플링에 의해 제3 소스 선택 라인, 즉 도 14의 하부 소스 선택 라인(SSLd)의 전압 또한 상승할 수 있다. 이에 따라, 하부 소스 선택 라인(SSLd)이 연결된 하부 소스 선택 트랜지스터(SSTd)는 턴온될 수 있다. 단계(S370)에서 제2 소스 선택 라인, 즉 중간 소스 선택 라인(SSLm)에는 여전히 제2 전압이 인가될 수 있고, 제1 소스 선택 라인, 즉 상부 소스 선택 라인(SSLu)에는 여전히 제1 전압이 인가될 수 있다. 따라서, 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생할 수 있다. 이 경우 중간 소스 선택 트랜지스터(SSTm)는 상부 소스 선택 트랜지스터(SSTu)와 하부 소스 선택 트랜지스터(SSTd) 사이의 완충 역할을 할 수 있다. 이를 통해 셀 스트링(CSb)에 포함된 메모리 셀들(MC1~MCn)이 소거될 수 있다.
도 16은 본 발명의 또다른 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 이하에서는 도 15와 도 16을 함께 참조하여 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 16을 참조하면, 제10 시점(t10)에서 상부, 중간 및 하부 소스 선택 라인(SSLu, SSLm SSLd)에 제1 전압(V1)이 인가된다(S310). 전술한 바와 같이, 제1 전압(V1)은 GIDL 전류를 발생시키기 위한 전압으로서, 접지 전압(GND)일 수 있다. 한편, 제10 시점(t10)에서 제1 내지 제n 워드 라인(WL1~WLn) 및 공통 소스 라인(CSL)에 접지 전압(GND)이 인가될 수 있다.
제11 시점(t11)에서, 공통 소스 라인(CLS)에 인접하여 위치한 하부 소스 선택 라인(SSLd) 및 이에 인접한 중간 소스 선택 라인(SSLm)에 제2 전압(V2)이 인가된다(S330). 제2 전압(V2)은 제1 전압(V1)보다 큰 전압이다. 이에 따라 하부 소스 선택 라인(SSLd) 및 중간 소스 선택 라인(SSLm)이 프리차지 된다.
제12 시점(t12)에서, 하부 소스 선택 라인(SSLd)이 플로팅된다(S350). 도 16에서, 하부 소스 선택 라인(SSLd)이 제12 시점(t12)에 플로팅되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 즉, 제11 시점(t11)과 제12 시점(t12) 사이의 임의의 시점에서 하부 소스 선택 라인(SSLd)이 플로팅될 수 있다.
한편, 제12 시점(t12)에서, 공통 소스 라인(CSL)에 소거 전압(VERS)이 인가되기 시작한다(S370). 공통 소스 라인(CSL)의 전압은 제12 시점(t12)에서 제13 시점(t13)까지 상승할 수 있다. 공통 소스 라인(CSL)의 전압이 상승함에 따라, 하부 소스 선택 라인(SSLd)의 전압이 커플링에 의해 상승하기 시작한다. 이 경우에도, 중간 소스 선택 라인(SSLm)의 전압은 제2 전압(V2)을 유지하며, 상부 소스 선택 라인(SSLu)의 전압은 제1 전압(V1)을 유지한다.
제13 시점(t13)에서 공통 소스 라인(CSL)의 전압이 소거 전압(VERS)에 도달한다. 한편, 제13 시점(t13)에서 하부 소스 선택 라인(SSLd)의 전압이 제2 전압에서 커플링 전압(Vcpl)만큼 상승한다. 제13 시점(t13)에서, 하부 소스 선택 라인(SSLd)의 전압(V2+Vcpl)에 의해 하부 소스 선택 트랜지스터(SSTd)가 턴온 될 수 있다.
이후, 제14 시점(t14)까지 공통 소스 라인(CSL)의 전압이 유지될 수 있다. 하부 소스 선택 라인(SSLd)의 전압(V2+Vcpl) 또한 제14 시점(t14)까지 유지될 수 있다. 이에 따라 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생하여 메모리 셀들의 소거 동작이 수행된다. 중간 소스 선택 트랜지스터(SSTm)에는 제2 전압(V2)이 인가되며, 중간 소스 선택 트랜지스터(SSTm)는 상부 소스 선택 트랜지스터(SSTu)와 하부 소스 선택 트랜지스터(SSTd) 사이의 완충 역할을 할 수 있다.
도 16에 도시된 실시 예에 의하면, 제10 시점(t10)과 제11 시점(t11) 사이의 구간은 초기화 단계로 정의되고, 제11 시점(t11)과 제12 시점(t12) 사이의 구간은 프리차지 단계로 정의되며, 제12 시점(t12)과 제14 시점(t14) 사이의 구간은 소거 단계로 정의될 수 있다. 초기화 단계에서 워드 라인들(WL1~WLn), 상부, 중간 및 하부 소스 선택 라인들(SSLu, SSLm, SSLd) 및 공통 소스 라인(CSL)의 전압이 초기화될 수 있다. 프리차지 단계에서 중간 및 하부 소스 선택 라인(SSLm, SSLd)의 전압이 제2 전압(V2)으로 프리차지 될 수 있다. 한편, 프리차지 구간의 막바지에 하부 소스 선택 라인(SSLd)이 플로팅될 수 있다. 이후 소거 단계에서 공통 소스 라인(CSL)에 소거 전압(VERS)이 인가된다. 이와 함께 커플링에 의해 하부 소스 선택 라인(SSLd)의 전압이 상승하여, 하부 소스 선택 트랜지스터(SSTd)가 턴온된다. 상부 소스 선택 라인(SSLu)의 전압은 제1 전압(V1)을 유지하므로, 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생하여, 메모리 셀들이 소거될 수 있다.
도 17은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해 선택된 메모리 블록에 포함된 메모리 셀들이 소거될 수 있다. 도 17을 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1, 제2 및 제3 소스 선택 라인에 제1 전압을 인가하는 단계(S410), 공통 소스 라인에 인접한 제3 소스 선택 라인에 제1 전압보다 큰 제2 전압을 인가하는 단계(S430), 제3 소스 선택 라인 및 이에 인접한 제2 소스 선택 라인을 플로팅하는 단계(S450) 및 공통 소스 라인에 소거 전압을 인가하는 단계(S470)를 포함한다.
단계(S410)에서, 소거 대상인 메모리 블록과 연결된 소스 선택 라인들, 예를 들어 도 14의 상부, 중간 및 하부 소스 선택 라인(SSLu, SSLm, SSLd)에 제1 전압이 인가된다. 도 17에서, 제1 소스 선택 라인은 도 14의 상부 소스 선택 라인(SSLu)일 수 있고, 제2 소스 선택 라인은 도 14의 중간 소스 선택 라인(SSLm)일 수 있다. 한편, 제3 소스 선택 라인은 도 14의 하부 소스 선택 라인(SSLd)일 수 있다. 상기 제1 전압은 GIDL 전류를 발생시키기 위해 소스 선택 트랜지스터의 게이트에 인가되는 전압일 수 있다. 일 실시 예에서, 상기 제1 전압은 접지 전압일 수 있다.
단계(S430)에서, 복수의 소스 선택 라인들 중, 공통 소스 라인(CSL)에 인접하여 위치하는 제3 소스 선택 라인에 제2 전압을 인가한다. 즉, 도 14의 하부 소스 선택 라인(SSLd)에 제2 전압이 인가될 수 있다. 한편, 단계(S430)에서 복수의 소스 선택 라인들 중, 제3 소스 선택 라인과 인접하는 제2 소스 선택 라인, 즉 도 14의 중간 소스 선택 라인(SSLm)에는 여전히 제1 전압이 인가될 수 있다. 또한, 단계(S430)에서 제2 소스 선택 라인에 인접하는 제1 소스 선택 라인, 즉 도 14의 상부 소스 선택 라인(SSLu)에도 여전히 제1 전압이 인가될 수 있다.
단계(S450)에서, 제3 소스 선택 라인 및 제2 소스 선택 라인, 즉 도 14의 하부 소스 선택 라인(SSLd) 및 중간 소스 선택 라인(SSLm)을 플로팅한다. 한편, 단계(S450)에서 제1 소스 선택 라인은 플로팅 되지 않을 수 있다. 즉, 단계(S450)에서 제1 소스 선택 라인에는 여전히 제1 전압이 인가될 수 있다.
이후, 단계(S470)에서, 공통 소스 라인(CSL)에 소거 전압을 인가한다. 공통 소스 라인(CSL)에 고전압인 소거 전압이 인가됨에 따라, 커플링에 의해 제2 및 제3 소스 선택 라인, 즉 도 14의 중간 및 하부 소스 선택 라인(SSLm, SSLd)의 전압 또한 상승할 수 있다. 이에 따라, 하부 소스 선택 라인(SSLd)이 연결된 하부 소스 선택 트랜지스터(SSTd)는 턴온될 수 있다. 이 경우 중간 소스 선택 트랜지스터(SSTm)는 상부 소스 선택 트랜지스터(SSTu)와 하부 소스 선택 트랜지스터(SSTd) 사이의 완충 역할을 할 수 있다. 한편, 단계(S470)에서 제1 소스 선택 라인, 즉 상부 소스 선택 라인(SSLu)에는 여전히 제1 전압이 인가될 수 있다. 따라서, 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생할 수 있다. 이를 통해 셀 스트링(CSb)에 포함된 메모리 셀들(MC1~MCn)이 소거될 수 있다.
도 18은 본 발명의 또다른 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 이하에서는 도 17과 도 18을 함께 참조하여 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 18을 참조하면, 제15 시점(t15)에서 상부, 중간 및 하부 소스 선택 라인(SSLu, SSLm SSLd)에 제1 전압(V1)이 인가된다(S410). 전술한 바와 같이, 제1 전압(V1)은 GIDL 전류를 발생시키기 위한 전압으로서, 접지 전압(GND)일 수 있다. 한편, 제15 시점(t15)에서 제1 내지 제n 워드 라인(WL1~WLn) 및 공통 소스 라인(CSL)에 접지 전압(GND)이 인가될 수 있다.
제16 시점(t16)에서, 공통 소스 라인(CLS)에 인접하여 위치한 하부 소스 선택 라인(SSLd)에 제2 전압(V2)이 인가된다(S430). 제2 전압(V2)은 제1 전압(V1)보다 큰 전압이다. 이에 따라 하부 소스 선택 라인(SSLd)이 프리차지 된다.
제17 시점(t17)에서, 중간 및 하부 소스 선택 라인(SSLm, SSLd)이 플로팅된다(S450). 도 16에서, 중간 및 하부 소스 선택 라인(SSLm, SSLd)이 제17 시점(t17)에 플로팅되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 즉, 제16 시점(t16)과 제17 시점(t17) 사이의 임의의 시점에서 중간 및 하부 소스 선택 라인(SSLm, SSLd)이 플로팅될 수 있다.
한편, 제17 시점(t17)에서, 공통 소스 라인(CSL)에 소거 전압(VERS)이 인가되기 시작한다(S470). 공통 소스 라인(CSL)의 전압은 제17 시점(t17)에서 제18 시점(t18)까지 상승할 수 있다. 공통 소스 라인(CSL)의 전압이 상승함에 따라, 중간 및 하부 소스 선택 라인(SSLm, SSLd)의 전압이 커플링에 의해 상승하기 시작한다. 이 경우에도, 상부 소스 선택 라인(SSLu)의 전압은 제1 전압(V1)을 유지한다.
제18 시점(t18)에서 공통 소스 라인(CSL)의 전압이 소거 전압(VERS)에 도달한다. 한편, 제18 시점(t18)에서 중간 및 하부 소스 선택 라인(SSLm, SSLd)의 전압이 제2 전압에서 커플링 전압(Vcpl)만큼 상승한다. 제18 시점(t18)에서, 하부 소스 선택 라인(SSLd)의 전압(V2+Vcpl)에 의해 하부 소스 선택 트랜지스터(SSTd)가 턴온 될 수 있다. 한편, 제18 시점(t18)에서, 중간 소스 선택 라인(SSLm)의 전압(V1+Vcpl)에 의해 중간 소스 선택 트랜지스터(SSTm)가 상부 및 하부 소스 선택 트랜지스터(SSTu, SSTd) 사이의 완충 역할을 할 수 있다.
이후, 제19 시점(t19)까지 공통 소스 라인(CSL)의 전압이 유지될 수 있다. 하부 소스 선택 라인(SSLd)의 전압(V2+Vcpl) 또한 제19 시점(t19)까지 유지될 수 있다. 이에 따라 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생하여 메모리 셀들의 소거 동작이 수행된다. 중간 소스 선택 라인(SSLm)의 전압(V1+Vcpl) 또한 제19 시점(t19)까지 유지된다.
도 18에 도시된 실시 예에 의하면, 제15 시점(t15)과 제16 시점(t16) 사이의 구간은 초기화 단계로 정의되고, 제16 시점(t16)과 제17 시점(t17) 사이의 구간은 프리차지 단계로 정의되며, 제17 시점(t17)과 제19 시점(t19) 사이의 구간은 소거 단계로 정의될 수 있다. 초기화 단계에서 워드 라인들(WL1~WLn), 상부, 중간 및 하부 소스 선택 라인들(SSLu, SSLm, SSLd) 및 공통 소스 라인(CSL)의 전압이 초기화될 수 있다. 프리차지 단계에서 하부 소스 선택 라인(SSLd)의 전압이 제2 전압(V2)으로 프리차지 될 수 있다. 한편, 프리차지 구간의 막바지에 중간 및 하부 소스 선택 라인(SSLm, SSLd)이 플로팅될 수 있다. 이후 소거 단계에서 공통 소스 라인(CSL)에 소거 전압(VERS)이 인가된다. 이와 함께 커플링에 의해 중간 및 하부 소스 선택 라인(SSLm, SSLd)의 전압이 상승하여, 하부 소스 선택 트랜지스터(SSTd)가 턴온된다. 상부 소스 선택 라인(SSLu)의 전압은 제1 전압(V1)을 유지하므로, 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생하여, 메모리 셀들이 소거될 수 있다.
도 19는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치에 포함된 셀 스트링의 구조를 나타낸 회로도이다.
도 19를 참조하면, 셀 스트링(CSd)이 비트 라인(BL)과 공통 소스 라인(CSL)의 사이에 연결된다. 또한, 셀 스트링(CSc)은 직렬로 연결된 제a 내지 제p 드레인 선택 트랜지스터들(DSTa~DSTp), 복수의 메모리 셀들(MC1~MCn) 제a 내지 제q 소스 선택 트랜지스터들(SSTa~SSTq)를 포함한다. 제a 내지 제p 드레인 선택 라인들(DSLa~DSLq)은 제a 내지 제p 드레인 선택 트랜지스터들(DSTa~DSTp)의 게이트에 각각 연결된다. 제a 내지 제q 소스 선택 라인들(SSLa~SSLq)은 제a 내지 제q 소스 선택 트랜지스터들(SSTa~SSTq)의 게이트에 각각 연결된다.
구역(A)로 표시된 영역 내에 포함된 소스 선택 트랜지스터들(SSTa~SSTq)의 개수는 임의의 수일 수 있다. 도 20을 참조하여 보다 상세히 설명하기로 한다.
도 20은 도 19에 포함된 소스 선택 트랜지스터들의 연결 구조의 일 예를 나타내는 회로도이다. 도 20을 참조하면, 구역(A) 내에 도시된 제a 내지 제q 소스 선택 트랜지스터들(SSTa~SSTq)은 상부 소스 선택 트랜지스터 그룹(GSSTu) 및 하부 소스 선택 트랜지스터 그룹(GSSTd)로 구분될 수 있다. 보다 구체적으로, 제a 내지 제q 소스 선택 트랜지스터들(SSTa~SSTq) 중 제a 내지 제i 소스 선택 트랜지스터들(SSTa~SSTi)은 상부 소스 선택 트랜지스터 그룹(GSSTu)에 포함된다. 한편, 제j 내지 제q 소스 선택 트랜지스터들(SSTj~SSTq)은 하부 소스 선택 트랜지스터 그룹(GSSTd)에 포함된다.
제a 내지 제i 소스 선택 트랜지스터들(SSTa~SSTi)의 게이트에 각각 연결되는 제a 내지 제i 소스 선택 라인들(SSLa~SSLi)은 상부 소스 선택 라인 그룹(GSSLu)에 포함되고, 제j 내지 제q 소스 선택 트랜지스터들(SSTj~SSTq)의 게이트에 각각 연결되는 제j 내지 제q 소스 선택 라인들(SSLj~SSLq)은 하부 소스 선택 라인 그룹(GSSLd)에 포함된다.
도 21은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 도 21을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 및 제2 소스 선택 라인 그룹에 제1 전압을 인가하는 단계(S510), 공통 소스 라인에 인접한 제2 소스 선택 라인 그룹을 플로팅하는 단계(S530) 및 공통 소스 라인에 소거 전압을 인가하는 단계(S550)를 포함한다. 이하에서는 도 20 및 도 21을 함께 참조하여 설명하기로 한다.
단계(S510)에서, 소거 대상인 메모리 블록과 연결된 소스 선택 라인들, 예를 들어 도 20의 상부 및 하부 소스 선택 라인 그룹(GSSLu, GSSLd)에 제1 전압이 인가된다. 이에 따라, 소스 선택 라인들(SSLa~SSLq)에 제1 전압이 인가된다. 도 21에서, 제1 소스 선택 라인 그룹은 도 20의 상부 소스 선택 라인 그룹(GSSLu)일 수 있고, 제2 소스 선택 라인 그룹은 도 20의 하부 소스 선택 라인 그룹(GSSLd)일 수 있다. 상기 제1 전압은 GIDL 전류를 발생시키기 위해 소스 선택 트랜지스터의 게이트에 인가되는 전압일 수 있다. 일 실시 예에서, 상기 제1 전압은 접지 전압일 수 있다.
단계(S530)에서, 복수의 소스 선택 라인 그룹들 중, 공통 소스 라인(CSL)에 인접하여 위치하는 제2 소스 선택 라인 그룹을 플로팅한다. 이에 따라, 하부 소스 선택 라인 그룹(GSSLd)에 포함된 제j 내지 제q 소스 선택 라인들(SSLj~SSLq)이 플로팅될 수 있다. 단계(S530)에서, 공통 소스 라인(CSL)에 인접하지 않는 제2 소스 선택 라인 그룹, 즉 도 20의 상부 소스 선택 라인 그룹(GSSLu)에 포함된 제a 내지 제i 소스 선택 라인들(SSLa~SSLi)은 플로팅되지 않으며, 제a 내지 제i 소스 선택 라인들(SSLa~SSLi)에는 여전히 제1 전압이 인가될 수 있다.
이후, 단계(S550)에서, 공통 소스 라인(CSL)에 소거 전압을 인가한다. 공통 소스 라인(CSL)에 고전압인 소거 전압이 인가됨에 따라, 커플링에 의해 제2 소스 선택 라인 그룹, 즉 도 20의 하부 소스 선택 라인 그룹(GSSLd)에 포함된 제j 내지 제q 소스 선택 라인들(SSLj~SSLq)의 전압 또한 상승할 수 있다. 이에 따라, 하부 소스 선택 트랜지스터 그룹(GSSTd)에 포함된 제j 내지 제q 소스 선택 트랜지스터들(SSTj~SSTq)은 턴온될 수 있다. 단계(S550)에서 제1 소스 선택 라인 그룹, 즉 상부 소스 선택 라인 그룹(GSSLu)에는 여전히 제1 전압이 인가될 수 있다. 따라서, 상부 소스 선택 트랜지스터 그룹(GSSTu)에 포함된 제a 내지 제i 소스 선택 트랜지스터들(SSTa~SSTi)에서 GIDL 전류가 발생할 수 있다. 이를 통해 셀 스트링(CSd)에 포함된 메모리 셀들(MC1~MCn)이 소거될 수 있다.
도 22는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해 선택된 메모리 블록에 포함된 메모리 셀들이 소거될 수 있다. 도 22를 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 및 제2 소스 선택 라인 그룹에 제1 전압을 인가하는 단계(S610), 공통 소스 라인에 인접한 제2 소스 선택 라인 그룹에 제1 전압보다 큰 제2 전압을 인가하는 단계(S630), 제2 소스 선택 라인 그룹을 플로팅하는 단계(S650) 및 공통 소스 라인에 소거 전압을 인가하는 단계(S670)를 포함한다.
단계(S610)에서, 소거 대상인 메모리 블록과 연결된 소스 선택 라인들, 예를 들어 도 20의 상부 및 하부 소스 선택 라인 그룹(GSSLu, GSSLd)에 제1 전압이 인가된다. 이에 따라, 소스 선택 라인들(SSLa~SSLq)에 제1 전압이 인가된다. 도 21에서, 제1 소스 선택 라인 그룹은 도 20의 상부 소스 선택 라인 그룹(GSSLu)일 수 있고, 제2 소스 선택 라인 그룹은 도 20의 하부 소스 선택 라인 그룹(GSSLd)일 수 있다. 상기 제1 전압은 GIDL 전류를 발생시키기 위해 소스 선택 트랜지스터의 게이트에 인가되는 전압일 수 있다. 일 실시 예에서, 상기 제1 전압은 접지 전압일 수 있다.
단계(S630)에서, 복수의 소스 선택 라인 그룹들 중, 공통 소스 라인(CSL)에 인접하여 위치하는 제2 소스 선택 라인 그룹에 제1 전압보다 큰 제2 전압을 인가한다. 즉, 단계(S630)에 의해 도 20의 하부 소스 선택 라인 그룹(GSSLd)은 프리차지될 수 있다. 단계(S630)에서, 제1 소스 선택 라인 그룹에는 여전히 제1 전압이 인가될 수 있다.
단계(S650)에서, 제2 소스 선택 라인 그룹을 플로팅한다. 즉, 도 20의 하부 소스 선택 라인 그룹(GSSLd)이 플로팅될 수 있다. 단계(S650)에서, 공통 소스 라인(CSL)에 인접하지 않는 제1 소스 선택 라인 그룹, 즉 도 20의 상부 소스 선택 라인 그룹(GSSLu)은 플로팅되지 않으며, 제1 소스 선택 라인 그룹(GSSLu)에는 여전히 제1 전압이 인가될 수 있다.
이후, 단계(S670)에서, 공통 소스 라인(CSL)에 소거 전압을 인가한다. 공통 소스 라인(CSL)에 고전압인 소거 전압이 인가됨에 따라, 커플링에 의해 제2 소스 선택 라인 그룹, 즉 도 20의 하부 소스 선택 라인 그룹(GSSLd)에 포함된 제j 내지 제q 소스 선택 라인들(SSLj~SSLq)의 전압 또한 상승할 수 있다. 이에 따라, 하부 소스 선택 트랜지스터 그룹(GSSTd)에 포함된 제j 내지 제q 소스 선택 트랜지스터들(SSTj~SSTq)은 턴온될 수 있다. 단계(S670)에서 제1 소스 선택 라인 그룹, 즉 상부 소스 선택 라인 그룹(GSSLu)에는 여전히 제1 전압이 인가될 수 있다. 따라서, 상부 소스 선택 트랜지스터 그룹(GSSTu)에 포함된 제a 내지 제i 소스 선택 트랜지스터들(SSTa~SSTi)에서 GIDL 전류가 발생할 수 있다. 이를 통해 셀 스트링(CSd)에 포함된 메모리 셀들(MC1~MCn)이 소거될 수 있다.
도 23은 도 19에 포함된 소스 선택 트랜지스터들의 연결 구조의 다른 예를 나타내는 회로도이다. 도 23을 참조하면, 구역(A) 내에 도시된 제a 내지 제q 소스 선택 트랜지스터들(SSTa~SSTq)은 상부 소스 선택 트랜지스터 그룹(GSSTu), 중간 소스 선택 트랜지스터 그룹(GSSTm) 및 하부 소스 선택 트랜지스터 그룹(GSSTd)로 구분될 수 있다. 보다 구체적으로, 제a 내지 제q 소스 선택 트랜지스터들(SSTa~SSTq) 중 제a 내지 제g 소스 선택 트랜지스터들(SSTa~SSTg)은 상부 소스 선택 트랜지스터 그룹(GSSTu)에 포함된다. 한편, 제h 내지 제k 소스 선택 트랜지스터들(SSTh~SSTk)은 중간 소스 선택 트랜지스터 그룹(GSSTm)에 포함된다. 또한, 제l 내지 제q 소스 선택 트랜지스터들(SSTl~SSTq)은 하부 소스 선택 트랜지스터 그룹(GSSTd)에 포함된다.
제a 내지 제g 소스 선택 트랜지스터들(SSTa~SSTg)의 게이트에 각각 연결되는 제a 내지 제g 소스 선택 라인들(SSLa~SSLg)은 상부 소스 선택 라인 그룹(GSSLu)에 포함되고, 제h 내지 제k 소스 선택 트랜지스터들(SSTh~SSTk)의 게이트에 각각 연결되는 제h 내지 제k 소스 선택 라인들(SSLh~SSLk)은 중간 소스 선택 라인 그룹(GSSLm)에 포함되며, 제l 내지 제q 소스 선택 트랜지스터들(SSTl~SSTq)의 게이트에 각각 연결되는 제l 내지 제q 소스 선택 라인들(SSLl~SSLq)은 하부 소스 선택 라인 그룹(GSSLd)에 포함된다.
도 24는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해 선택된 메모리 블록에 포함된 메모리 셀들이 소거될 수 있다. 도 24를 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1, 제2 및 제3 소스 선택 라인 그룹에 제1 전압을 인가하는 단계(S710), 공통 소스 라인에 인접한 제3 소스 선택 라인 그룹 및 이에 인접한 제2 소스 선택 라인 그룹에 제1 전압보다 큰 제2 전압을 인가하는 단계(S730), 제3 소스 선택 라인 그룹을 플로팅하는 단계(S750) 및 공통 소스 라인에 소거 전압을 인가하는 단계(S770)를 포함한다.
단계(S710)에서, 소거 대상인 메모리 블록과 연결된 소스 선택 라인들, 예를 들어 도 23의 상부, 중간 및 하부 소스 선택 라인 그룹(GSSLu, GSSLm, GSSLd)에 제1 전압이 인가된다. 이에 따라, 소스 선택 라인들(SSLa~SSLq)에 제1 전압이 인가된다. 도 24에서, 제1 소스 선택 라인 그룹은 도 23의 상부 소스 선택 라인 그룹(GSSLu)일 수 있고, 제2 소스 선택 라인 그룹은 도 23의 중간 소스 선택 라인 그룹(GSSLm)일 수 있으며, 제3 소스 선택 라인 그룹은 도 23의 하부 소스 선택 라인 그룹(GSSLd)일 수 있다. 상기 제1 전압은 GIDL 전류를 발생시키기 위해 소스 선택 트랜지스터의 게이트에 인가되는 전압일 수 있다. 일 실시 예에서, 상기 제1 전압은 접지 전압일 수 있다.
단계(S730)에서, 복수의 소스 선택 라인들 중, 공통 소스 라인(CSL)에 인접하여 위치하는 제3 소스 선택 라인 그룹(GSSL3)에 제2 전압을 인가한다. 즉, 도 23의 하부 소스 선택 라인 그룹(GSSLd)에 제2 전압이 인가될 수 있다. 한편, 단계(S730)에서, 제3 소스 선택 라인 그룹과 인접한 제2 소스 선택 라인 그룹에 마찬가지로 제2 전압을 인가한다. 즉, 도 23의 중간 소스 선택 라인 그룹(GSSLm)에 제2 전압이 인가될 수 있다. 한편, 단계(S730)에서 복수의 소스 선택 라인 그룹들 중, 제3 소스 선택 라인 그룹과 인접하지 않는 제1 소스 선택 라인 그룹, 즉 도 23의 상부 소스 선택 라인 그룹(GSSLu)에는 여전히 제1 전압이 인가될 수 있다.
단계(S750)에서, 제3 소스 선택 라인 그룹, 즉 도 23의 하부 소스 선택 라인 그룹(GSSLd)을 플로팅한다. 한편, 단계(S750)에서 제1 및 제2 소스 선택 라인 그룹은 플로팅 되지 않을 수 있다. 즉, 단계(S750)에서 제2 소스 선택 라인 그룹에는 여전히 제2 전압이 인가될 수 있고, 제1 소스 선택 라인 그룹에는 여전히 제1 전압이 인가될 수 있다.
이후, 단계(S770)에서, 공통 소스 라인(CSL)에 소거 전압을 인가한다. 공통 소스 라인(CSL)에 고전압인 소거 전압이 인가됨에 따라, 커플링에 의해 제3 소스 선택 라인 그룹, 즉 도 23의 하부 소스 선택 라인 그룹(GSSLd)의 전압 또한 상승할 수 있다. 이에 따라, 하부 소스 선택 라인 그룹(GSSLd)에 연결된 하부 소스 선택 트랜지스터 그룹(GSSTd)는 턴온될 수 있다. 단계(S770)에서 제2 소스 선택 라인 그룹, 즉 중간 소스 선택 라인 그룹(GSSLm)에는 여전히 제2 전압이 인가될 수 있고, 제1 소스 선택 라인 그룹, 즉 상부 소스 선택 라인 그룹(GSSLu)에는 여전히 제1 전압이 인가될 수 있다. 따라서, 상부 소스 선택 트랜지스터 그룹(GSSTu)에서 GIDL 전류가 발생할 수 있다. 이 경우 중간 소스 선택 트랜지스터 그룹(GSSTm)는 상부 소스 선택 트랜지스터 그룹(GSSTu)과 하부 소스 선택 트랜지스터 그룹(GSSTd) 사이의 완충 역할을 할 수 있다. 이를 통해 셀 스트링(CSb)에 포함된 메모리 셀들(MC1~MCn)이 소거될 수 있다
도 25는 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해 선택된 메모리 블록에 포함된 메모리 셀들이 소거될 수 있다. 도 25를 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1, 제2 및 제3 소스 선택 라인 그룹에 제1 전압을 인가하는 단계(S810), 공통 소스 라인에 인접한 제3 소스 선택 라인 그룹에 제1 전압보다 큰 제2 전압을 인가하는 단계(S830), 제3 소스 선택 라인 그룹 및 이에 인접한 제2 소스 선택 라인 그룹을 플로팅하는 단계(S850) 및 공통 소스 라인에 소거 전압을 인가하는 단계(S870)를 포함한다.
단계(S810)에서, 소거 대상인 메모리 블록과 연결된 소스 선택 라인들, 예를 들어 도 23의 상부, 중간 및 하부 소스 선택 라인 그룹들(GSSLu, GSSLm, GSSLd)에 제1 전압이 인가된다. 도 25에서, 제1 소스 선택 라인 그룹은 도 23의 상부 소스 선택 라인 그룹(GSSLu)일 수 있고, 제2 소스 선택 라인 그룹은 도 23의 중간 소스 선택 라인 그룹(GSSLm)일 수 있으며, 제3 소스 선택 라인 그룹은 도 23의 하부 소스 선택 라인 그룹(GSSLd)일 수 있다. 상기 제1 전압은 GIDL 전류를 발생시키기 위해 소스 선택 트랜지스터의 게이트에 인가되는 전압일 수 있다. 일 실시 예에서, 상기 제1 전압은 접지 전압일 수 있다.
단계(S830)에서, 복수의 소스 선택 라인들 중, 공통 소스 라인(CSL)에 인접하여 위치하는 제3 소스 선택 라인 그룹에 제2 전압을 인가한다. 즉, 도 23의 하부 소스 선택 라인 그룹(GSSLd)에 제2 전압이 인가될 수 있다. 한편, 단계(S830)에서 복수의 소스 선택 라인 그룹들 중, 제3 소스 선택 라인 그룹과 인접하는 제2 소스 선택 라인 그룹, 즉 도 23의 중간 소스 선택 라인 그룹(GSSLm)에는 여전히 제1 전압이 인가될 수 있다. 또한, 단계(S830)에서 제2 소스 선택 라인 그룹에 인접하는 제1 소스 선택 라인 그룹, 즉 도 23의 상부 소스 선택 라인 그룹(GSSLu)에도 여전히 제1 전압이 인가될 수 있다.
단계(S850)에서, 제3 소스 선택 라인 그룹 및 제2 소스 선택 라인 그룹, 즉 도 23의 하부 소스 선택 라인 그룹(GSSLd) 및 중간 소스 선택 라인 그룹(GSSLm)을 플로팅한다. 한편, 단계(S850)에서 제1 소스 선택 라인 그룹은 플로팅 되지 않을 수 있다. 즉, 단계(S850)에서 제1 소스 선택 라인 그룹에는 여전히 제1 전압이 인가될 수 있다.
이후, 단계(S870)에서, 공통 소스 라인(CSL)에 소거 전압을 인가한다. 공통 소스 라인(CSL)에 고전압인 소거 전압이 인가됨에 따라, 커플링에 의해 제2 및 제3 소스 선택 라인 그룹, 즉 도 23의 중간 및 하부 소스 선택 라인 그룹(GSSLm, GSSLd)의 전압 또한 상승할 수 있다. 이에 따라, 하부 소스 선택 라인 그룹(GSSLd)에 연결된 하부 소스 선택 트랜지스터 그룹(GSSTd)는 턴온될 수 있다. 이 경우 중간 소스 선택 트랜지스터 그룹(GSSTm)는 상부 소스 선택 트랜지스터 그룹(GSSTu)과 하부 소스 선택 트랜지스터 그룹(GSSTd) 사이의 완충 역할을 할 수 있다. 한편, 단계(S870)에서 제1 소스 선택 라인 그룹, 즉 상부 소스 선택 라인 그룹(GSSLu)에는 여전히 제1 전압이 인가될 수 있다. 따라서, 상부 소스 선택 트랜지스터 그룹(GSSTu)에서 GIDL 전류가 발생할 수 있다. 이를 통해 셀 스트링(CSb)에 포함된 메모리 셀들(MC1~MCn)이 소거될 수 있다.
도 9 내지 도 25에 도시된 실시 예들에 의하면, 공통 소스 라인(CSL)을 통해 소거 전압이 인가되고, 소스 선택 트랜지스터에서 GIDL 전류가 발생하여 메모리 셀들(MC1~MCn)이 소거된다. 그러나, 본 발명은 이에 한정되지 않으며, 비트 라인(BL)을 통해 소거 전압이 인가되고, 드레인 선택 트랜지스터에서 GIDL 전류가 발생하여 메모리 셀들(MC1~MCn)이 소거될 수도 있다. 이하에서는 도 26 및 도 27을 참조하여 이와 같은 실시 예를 설명하기로 한다.
도 26은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해 선택된 메모리 블록에 포함된 메모리 셀들이 소거될 수 있다. 도 25를 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 및 제2 드레인 선택 라인에 제1 전압을 인가하는 단계(S910), 비트 라인에 인접한 제1 드레인 선택 라인을 플로팅하는 단계(S930) 및 비트 라인에 소거 전압을 인가하는 단계(S950)를 포함한다.
단계(S910)에서, 소거 대상인 메모리 블록과 연결된 드레인 선택 라인들, 예를 들어 도 8의 상부 및 하부 드레인 선택 라인(DSLu, DSLd)에 제1 전압이 인가된다. 도 26에서, 제1 드레인 선택 라인은 도 8의 상부 드레인 선택 라인(DSLu)일 수 있고, 제2 드레인 선택 라인은 도 8의 하부 드레인 선택 라인(DSLd)일 수 있다. 상기 제1 전압은 GIDL 전류를 발생시키기 위해 드레인 선택 트랜지스터의 게이트에 인가되는 전압일 수 있다. 일 실시 예에서, 상기 제1 전압은 접지 전압일 수 있다.
단계(S930)에서, 복수의 드레인 선택 라인들 중, 비트 라인(BL)에 인접하여 위치하는 제1 드레인 선택 라인을 플로팅한다. 즉, 도 8의 상부 드레인 선택 라인(DSLu)이 플로팅될 수 있다. 단계(S930)에서, 비트 라인(BL)에 인접하지 않는 제2 드레인 선택 라인, 즉 도 9의 하부 드레인 선택 라인(DSLd)은 플로팅되지 않으며, 제2 드레인 선택 라인에는 여전히 제1 전압이 인가될 수 있다.
이후, 단계(S950)에서, 비트 라인(BL)에 소거 전압을 인가한다. 비트 라인(BL)에 고전압인 소거 전압이 인가됨에 따라, 커플링에 의해 제1 드레인 선택 라인, 즉 도 8의 상부 드레인 선택 라인(DSLu)의 전압 또한 상승할 수 있다. 이에 따라, 상부 드레인 선택 라인(DSLu)이 연결된 상부 드레인 선택 트랜지스터(DSTu)는 턴온될 수 있다. 단계(S950)에서 제2 드레인 선택 라인, 즉 하부 드레인 선택 라인(DSLd)에는 여전히 제1 전압이 인가될 수 있다. 따라서, 하부 드레인 선택 트랜지스터(DSTu)에서 GIDL 전류가 발생할 수 있다. 이를 통해 셀 스트링(CSb)에 포함된 메모리 셀들(MC1~MCn)이 소거될 수 있다.
도 27은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 타이밍도이다. 이하에서는 도 26과 도 27을 함께 참조하여 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하기로 한다.
도 27을 참조하면, 제20 시점(t20)에서 상부 및 하부 드레인 선택 라인(DSLu, DSLd)에 제1 전압(V1)이 인가된다(S910). 전술한 바와 같이, 제1 전압(V1)은 GIDL 전류를 발생시키기 위한 전압으로서, 접지 전압(GND)일 수 있다. 한편, 제20 시점(t20)에서 제1 내지 제n 워드 라인(WL1~WLn) 및 비트 라인(BL)에 접지 전압(GND)이 인가될 수 있다.
제21 시점(t21)에서, 비트 라인(BL)에 인접하여 위치한 상부 드레인 선택 라인(DSLu)이 플로팅된다(S930). 도 27에서, 상부 드레인 선택 라인(DSLu)이 제21 시점(t21)에 플로팅되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 즉, 제20 시점(t20)과 제21 시점(t21) 사이의 임의의 시점에서 상부 드레인 선택 라인(DSLu)이 플로팅될 수 있다.
한편, 제21 시점(t21)에서, 비트 라인(BL)에 소거 전압(VERS)이 인가되기 시작한다(S950). 비트 라인(BL)의 전압은 제21 시점(t21)에서 제22 시점(t22)까지 상승할 수 있다. 비트 라인(BL)의 전압이 상승함에 따라, 상부 드레인 선택 라인(DSLu)의 전압이 커플링에 의해 상승하기 시작한다.
제22 시점(t22)에서 비트 라인(BL)의 전압이 소거 전압(VERS)에 도달한다. 한편, 제22 시점(t22)에서 상부 드레인 선택 라인(DSLu)의 전압이 제1 전압에서 커플링 전압(Vcpl)만큼 상승한다. 제22 시점(t22)에서, 상부 드레인 선택 라인(DSLu)의 전압(V1+Vcpl)에 의해 상부 드레인 선택 트랜지스터(DSTu)가 턴온 될 수 있다.
이후, 제23 시점(t23)까지 비트 라인(BL)의 전압이 유지될 수 있다. 상부 드레인 선택 라인(DSLu)의 전압(V1+Vcpl) 또한 제23 시점(t23)까지 유지될 수 있다. 이에 따라 하부 드레인 선택 트랜지스터(DSTd)에서 GIDL 전류가 발생하여 메모리 셀들의 소거 동작이 수행된다.
도 9 내지 도 25를 통해 공통 소스 라인(CSL)을 통해 소거 전압이 인가되고, 소스 선택 트랜지스터에서 GIDL 전류가 발생하여 메모리 셀들(MC1~MCn)이 소거되는 실시 예를 설명하였다. 또한, 도 26 및 도 27을 통해 비트 라인(BL)을 통해 소거 전압이 인가되고, 드레인 선택 트랜지스터에서 GIDL 전류가 발생하여 메모리 셀들(MC1~MCn)이 소거되는 실시 예를 설명하였다. 그러나, 본 발명은 이에 한정되지 않으며, 공통 소스 라인(CSL) 및 비트 라인(BL)을 통해 소거 전압이 인가되고, 소스 선택 트랜지스터 및 드레인 선택 트랜지스터에서 GIDL 전류가 발생하여 메모리 셀들(MC1~MCn)이 소거될 수도 있다. 이하에서는 도 28을 참조하여 이와 같은 실시 예를 설명하기로 한다.
도 28은 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다. 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해 선택된 메모리 블록에 포함된 메모리 셀들이 소거될 수 있다. 도 28을 참조하면, 본 발명의 또다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 제1 및 제2 드레인 선택 라인, 제1 및 제2 소스 선택 라인에 제1 전압을 인가하는 단계(S1010), 공통 소스 라인에 인접한 제2 소스 선택 라인을 플로팅하고, 비트 라인에 인접한 제1 드레인 선택 라인을 플로팅하는 단계(S1030) 및 공통 소스 라인 및 비트 라인에 소거 전압을 인가하는 단계(S1050)를 포함한다.
단계(S1010)에서, 소거 대상인 메모리 블록과 연결된 드레인 선택 라인들, 예를 들어 도 8의 상부 및 하부 드레인 선택 라인(DSLu, DSLd)에 제1 전압이 인가된다. 도 28에서, 제1 드레인 선택 라인은 도 8의 상부 드레인 선택 라인(DSLu)일 수 있고, 제2 드레인 선택 라인은 도 8의 하부 드레인 선택 라인(DSLd)일 수 있다. 상기 제1 전압은 GIDL 전류를 발생시키기 위해 드레인 선택 트랜지스터의 게이트에 인가되는 전압일 수 있다. 또한, 단계(S1010)에서, 소거 대상인 메모리 블록과 연결된 소스 선택 라인들, 예를 들어 도 8의 상부 및 하부 소스 선택 라인(SSLu, SSLd)에 제1 전압이 인가된다. 도 28에서, 제1 소스 선택 라인은 도 8의 상부 소스 선택 라인(SSLu)일 수 있고, 제2 소스 선택 라인은 도 8의 하부 소스 선택 라인(SSLd)일 수 있다. 상기 제1 전압은 GIDL 전류를 발생시키기 위해 소스 선택 트랜지스터의 게이트에 인가되는 전압일 수 있다. 일 실시 예에서, 상기 제1 전압은 접지 전압일 수 있다.
단계(S1030)에서, 복수의 소스 선택 라인들 중, 공통 소스 라인(CSL)에 인접하여 위치하는 제2 소스 선택 라인을 플로팅한다. 즉, 도 8의 하부 소스 선택 라인(SSLd)이 플로팅될 수 있다. 단계(S1030)에서, 공통 소스 라인(CSL)에 인접하지 않는 제1 소스 선택 라인, 즉 도 8의 상부 소스 선택 라인(SSLu)은 플로팅되지 않으며, 제1 소스 선택 라인에는 여전히 제1 전압이 인가될 수 있다. 한편, 단계(S1030)에서, 복수의 드레인 선택 라인들 중, 비트 라인(BL)에 인접하여 위치하는 제1 드레인 선택 라인을 플로팅한다. 즉, 도 8의 상부 드레인 선택 라인(DSLu)이 플로팅될 수 있다. 단계(S1030)에서, 비트 라인(BL)에 인접하지 않는 제2 드레인 선택 라인, 즉 도 8의 하부 드레인 선택 라인(DSLd)은 플로팅되지 않으며, 제2 드레인 선택 라인에는 여전히 제1 전압이 인가될 수 있다.
이후, 단계(S1050)에서, 공통 소스 라인 및 비트 라인(BL)에 소거 전압을 인가한다. 공통 소스 라인(CSL)에 고전압인 소거 전압이 인가됨에 따라, 커플링에 의해 제2 소스 선택 라인, 즉 도 8의 하부 소스 선택 라인(SSLd)의 전압 또한 상승할 수 있다. 이에 따라, 하부 소스 선택 라인(SSLd)이 연결된 하부 소스 선택 트랜지스터(SSTd)는 턴온될 수 있다. 단계(S1050)에서 제1 소스 선택 라인, 즉 상부 소스 선택 라인(SSLu)에는 여전히 제1 전압이 인가될 수 있다. 따라서, 상부 소스 선택 트랜지스터(SSTu)에서 GIDL 전류가 발생할 수 있다. 또한, 비트 라인(BL)에 고전압인 소거 전압이 인가됨에 따라, 커플링에 의해 제1 드레인 선택 라인, 즉 도 8의 상부 드레인 선택 라인(DSLu)의 전압 또한 상승할 수 있다. 이에 따라, 상부 드레인 선택 라인(DSLu)이 연결된 상부 드레인 선택 트랜지스터(DSTu)는 턴온될 수 있다. 단계(S1050)에서 제2 드레인 선택 라인, 즉 하부 드레인 선택 라인(DSLd)에는 여전히 제1 전압이 인가될 수 있다. 따라서, 하부 드레인 선택 트랜지스터(DSTu)에서 GIDL 전류가 발생할 수 있다. 이를 통해 셀 스트링(CSb)에 포함된 메모리 셀들(MC1~MCn)이 소거될 수 있다.
도 29은 도 1의 반도체 메모리 장치(100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 29를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
메모리 컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 메모리 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 제반 동작을 제어한다. 또한 메모리 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 예시적인 실시 예로서, 에러 정정 블록은 메모리 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 30은 도 29의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 30을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 30에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 메모리 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2200)와 통신하도록 구성된다. 메모리 컨트롤러(2200)는 도 29를 참조하여 설명된 메모리 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 31은 도 30을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 31에서, 반도체 메모리 장치(2100)는 메모리 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 메모리 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 31에서, 도 30을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 29을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 29 및 도 30을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부

Claims (25)

  1. 공통 소스 라인과 비트 라인의 사이에 연결되고, 적어도 하나의 제1 선택 트랜지스터, 복수의 메모리 셀들 및 복수의 제2 선택 트랜지스터들을 포함하는 메모리 스트링; 및
    소거 동작 시, 상기 제2 선택 트랜지스터들과 각각 연결된 제2 선택 라인들 중 제1 그룹에 제1 전압을 인가하고, 상기 제2 선택 라인들 중 제2 그룹을 플로팅한 후에 상기 공통 소스 라인에 소거 전압을 인가시키는 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 전압은 상기 제1 그룹에 포함된 제2 선택 라인들과 연결된 제2 선택 트랜지스터들에서 게이트 유도 드레인 누설(gate induced drain leakage; GIDL) 전류를 발생시키는 전압인 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 공통 소스 라인에 소거 전압이 인가됨에 따라, 커플링에 의해 상기 제2 선택 라인들 중 상기 제2 그룹의 전압이 상승하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제2 그룹의 제2 선택 라인들의 전압은, 상기 제2 그룹의 제2 선택 라인들과 연결된 제2 선택 트랜지스터들을 턴온시키는 전압으로 상승하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 제2 그룹의 제2 선택 라인들은 상기 공통 소스 라인과 인접하여 위치하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제1 항에 있어서, 소거 동작 시 상기 제어 로직은, 상기 제2 선택 라인들 중 상기 제2 그룹을 상기 제1 전압보다 높은 제2 전압으로 프리차지한 뒤에, 상기 제2 그룹을 플로팅하는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제1 항에 있어서, 소거 동작 시 상기 제어 로직은,
    상기 제2 선택 라인들 중 상기 제2 그룹 및 제3 그룹을 상기 제1 전압보다 높은 제2 전압으로 프리차지한 뒤에, 상기 제2 그룹을 플로팅하는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 제3 그룹은 상기 제2 선택 라인들 중 상기 제1 그룹 및 상기 제2 그룹 사이에 위치하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 제1 항에 있어서, 소거 동작 시 상기 제어 로직은,
    상기 제2 선택 라인들 중 상기 제1 그룹 및 제3 그룹에 제1 전압을 인가하고,
    상기 제2 그룹 및 상기 제3 그룹을 플로팅한 후에 상기 공통 소스 라인에 소거 전압을 인가하는 것을 특징으로 하는, 반도체 메모리 장치.
  10. 제8 항에 있어서, 상기 제3 그룹은 상기 제2 선택 라인들 중 상기 제1 그룹 및 상기 제2 그룹 사이에 위치하는 것을 특징으로 하는, 반도체 메모리 장치.
  11. 비트 라인과 공통 소스 라인 사이에 순차적으로 연결되는 제1 및 제2 드레인 선택 트랜지스터들, 복수의 메모리 셀들, 제1 소스 선택 트랜지스터 및 제2 소스 선택 트랜지스터를 갖는 셀 스트링을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 제1 소스 선택 트랜지스터와 연결되는 제1 소스 선택 라인에 제1 전압을 인가하는 단계;
    상기 제2 소스 선택 트랜지스터와 연결되는 제2 소스 선택 라인을 플로팅하는 단계; 및
    상기 공통 소스 라인에 소거 전압을 인가하여, 상기 제2 소스 선택 라인의 전압을 상승시키는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  12. 제11 항에 있어서, 상기 제1 소스 선택 트랜지스터와 연결되는 제1 소스 선택 라인에 제1 전압을 인가하는 단계는, 상기 제2 소스 선택 라인에 상기 제1 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제11 항에 있어서, 상기 제1 소스 선택 트랜지스터와 연결되는 제1 소스 선택 라인에 제1 전압을 인가하는 단계는, 상기 제2 소스 선택 라인에 상기 제1 전압보다 큰 제2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제11 항에 있어서, 상기 제1 전압은 접지 전압인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 제11 항에 있어서, 상기 제2 소스 선택 라인을 플로팅하는 단계 및 상기 공통 소스 라인에 소거 전압을 인가하는 단계에서, 상기 제1 소스 선택 라인에는 상기 제1 전압이 인가되는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 제11 항에 있어서, 상기 공통 소스 라인에 소거 전압을 인가하여, 상기 제2 소스 선택 라인의 전압을 상승시키는 단계에서, 상기 제2 소스 선택 라인의 전압은 상기 제2 소스 선택 트랜지스터를 턴온 시키는 전압으로 상승하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제11 항에 있어서, 상기 제1 소스 선택 트랜지스터와 연결되는 제1 소스 선택 라인에 제1 전압을 인가하는 단계 이후에,
    상기 제1 소스 선택 라인을 플로팅하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제11 항에 있어서, 상기 제1 소스 선택 트랜지스터와 연결되는 제1 소스 선택 라인에 제1 전압을 인가하는 단계는 상기 제1 드레인 선택 트랜지스터와 연결되는 제1 드레인 선택 라인에 상기 제1 전압을 인가하는 단계를 포함하고,
    상기 제2 소스 선택 트랜지스터와 연결되는 제2 소스 선택 라인을 플로팅하는 단계는 상기 제2 드레인 선택 트랜지스터와 연결되는 제2 드레인 선택 라인을 플로팅하는 단계를 포함하며,
    상기 공통 소스 라인에 소거 전압을 인가하여, 상기 제2 소스 선택 라인의 전압을 상승시키는 단계는 상기 비트 라인에 상기 소거 전압을 인가하여, 상기 제2 드레인 선택 라인의 전압을 상승시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  19. 비트 라인과 공통 소스 라인 사이에 순차적으로 연결되는 드레인 선택 트랜지스터, 복수의 메모리 셀들, 복수의 소스 선택 트랜지스터들을 갖는 셀 스트링을 포함하는 반도체 메모리 장치의 동작 방법으로서, 상기 복수의 소스 선택 트랜지스터들은 상부 소스 선택 트랜지스터 그룹, 중간 소스 선택 트랜지스터 그룹 및 하부 소스 선택 트랜지스터 그룹으로 구분되고, 상기 동작 방법은:
    상기 상부 소스 선택 트랜지스터 그룹과 연결되는 상부 소스 선택 라인 그룹에 제1 전압을 인가하는 단계;
    상기 하부 소스 선택 트랜지스터 그룹과 연결되는 하부 소스 선택 라인 그룹을 플로팅하는 단계; 및
    상기 공통 소스 라인에 소거 전압을 인가하여, 상기 하부 소스 선택 라인 그룹의 전압을 상승시키는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  20. 제19 항에 있어서, 상기 하부 소스 선택 라인 그룹은 상기 공통 소스 라인에 인접하여 위치하고, 상기 상부 소스 선택 트랜지스터 그룹과 연결되는 상부 소스 선택 라인 그룹에 제1 전압을 인가하는 단계는,
    상기 하부 소스 선택 라인 그룹에 상기 제1 전압보다 큰 제2 전압을 인가하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  21. 제20 항에 있어서, 상기 중간 소스 선택 트랜지스터 그룹에 연결되는 중간 소스 선택 라인 그룹은 상기 상부 소스 선택 라인 그룹과 상기 하부 소스 선택 라인 그룹 사이에 위치하고,
    상기 상부 소스 선택 트랜지스터 그룹과 연결되는 상부 소스 선택 라인 그룹에 제1 전압을 인가하는 단계는,
    상기 중간 소스 선택 라인 그룹에 상기 제2 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  22. 제21 항에 있어서, 상기 하부 소스 선택 트랜지스터 그룹과 연결되는 하부 소스 선택 라인 그룹을 플로팅하는 단계 및 상기 공통 소스 라인에 소거 전압을 인가하는 단계에서, 상기 중간 소스 선택 라인 그룹에 인가되는 전압은 상기 제2 전압을 유지하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  23. 제20 항에 있어서, 상기 중간 소스 선택 트랜지스터 그룹에 연결되는 중간 소스 선택 라인 그룹은 상기 상부 소스 선택 라인 그룹과 상기 하부 소스 선택 라인 그룹 사이에 위치하고,
    상기 상부 소스 선택 트랜지스터 그룹과 연결되는 상부 소스 선택 라인 그룹에 제1 전압을 인가하는 단계는,
    상기 중간 소스 선택 라인 그룹에 상기 제1 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  24. 제23 항에 있어서, 상기 하부 소스 선택 트랜지스터 그룹과 연결되는 하부 소스 선택 라인 그룹을 플로팅하는 단계는, 상기 중간 소스 선택 라인 그룹을 플로팅하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  25. 비트 라인과 공통 소스 라인 사이에 순차적으로 연결되는 제1 및 제2 드레인 선택 트랜지스터들, 복수의 메모리 셀들 및 소스 선택 트랜지스터를 갖는 셀 스트링을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 제1 및 제2 드레인 선택 트랜지스터와 연결되는 제1 및 제2 드레인 선택 라인에 제1 전압을 인가하는 단계;
    상기 비트 라인에 인접한 상기 제1 드레인 선택 라인을 플로팅하는 단계; 및
    상기 비트 라인에 소거 전압을 인가하여, 상기 제1 드레인 선택 라인의 전압을 상승시키는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.

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* Cited by examiner, † Cited by third party
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JP2023176909A (ja) * 2022-06-01 2023-12-13 キオクシア株式会社 半導体記憶装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101177215B1 (ko) * 2010-10-26 2012-08-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR101742790B1 (ko) 2010-11-16 2017-06-01 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템
KR20130107557A (ko) * 2012-03-22 2013-10-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR101997912B1 (ko) * 2012-08-30 2019-07-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20150063851A (ko) * 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 소거 방법
KR20160022627A (ko) * 2014-08-20 2016-03-02 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20160029506A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 삼차원 메모리 셀 어레이를 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR102277560B1 (ko) * 2017-04-10 2021-07-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102388068B1 (ko) 2018-03-12 2022-04-19 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
KR102442218B1 (ko) * 2018-05-08 2022-09-08 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
KR102635466B1 (ko) * 2019-04-02 2024-02-13 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법

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