JP7290575B2 - 半導体装置 - Google Patents

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本開示は、データを記憶する半導体装置に関する。
近年、半導体記憶装置では、大きな記憶容量を実現可能なクロスポイント型のメモリが注目されている。このメモリでは、例えば、抵抗変化型の記憶素子と、非線形の電気特性を有する選択素子とを用いて、メモリセルが構成される。例えば、特許文献１，２には、カルコゲナイド材料を含むオボニックしきい値スイッチ（ＯＴＳ；Ovonic Threshold Switch）を選択素子として用いた半導体記憶装置が開示されている。
特開２００６－８６５２６号公報 特開２０１０－１５７３１６号公報
ところで、電子機器では、一般に、安定した動作が求められ、半導体装置においても安定した動作が期待される。
安定した動作を実現することができる半導体装置を提供することが望ましい。
本開示の一実施の形態における第１の半導体装置は、メモリセルと、駆動制御部とを備えている。メモリセルは、第１の端子と、第２の端子と、第１の抵抗状態および第２の抵抗状態をとりうる記憶素子と、両端間の電圧差が所定の電圧差よりも大きいときにオン状態になる非線形素子とを有するものである。記憶素子および非線形素子は、第１の端子と第２の端子との間の経路上に設けられている。駆動制御部は、第１の端子の第１の電圧を第２の端子の第２の電圧よりも高くすることにより記憶素子の抵抗状態を第１の抵抗状態にする第１の動作と、第１の電圧を第２の電圧よりも低くすることにより記憶素子の抵抗状態を第２の抵抗状態にする第２の動作と、第１の電圧と第２の電圧とを互いに異ならせるとともに第１の端子と第２の端子との間に流れる電流の電流値を第１の電流値以下に制限することにより記憶素子の抵抗状態を判定する第３の動作と、第１の電圧と第２の電圧とを互いに異ならせるとともに電流値を第２の電流値以下に制限する第４の動作を行うものである。上記駆動制御部は、第１の動作、第２の動作、および第３の動作のそれぞれの後に第４の動作を行うものである。第１の動作、第２の動作、第３の動作、および第４の動作のそれぞれの時間長は互いに等しい。
本開示の一実施の形態における第２の半導体装置は、メモリセルと、駆動制御部とを備えている。メモリセルは、第１の端子と、第２の端子と、第１の抵抗状態および第２の抵抗状態をとりうる記憶素子と、両端間の電圧差が所定の電圧差よりも大きいときにオン状態になる非線形素子とを有するものである。記憶素子および非線形素子は、第１の端子と第２の端子との間の経路上に設けられている。駆動制御部は、第１の端子の第１の電圧を第２の端子の第２の電圧よりも高くすることにより記憶素子の抵抗状態を第１の抵抗状態にする第１の動作と、第１の電圧を第２の電圧よりも低くすることにより記憶素子の抵抗状態を第２の抵抗状態にする第２の動作と、第１の電圧と第２の電圧とを互いに異ならせるとともに第１の端子と第２の端子との間に流れる電流の電流値を第１の電流値以下に制限することにより記憶素子の抵抗状態を判定する第３の動作と、第１の電圧と第２の電圧とを互いに異ならせるとともに電流値を第２の電流値以下に制限する第４の動作を行うものである。上記駆動制御部は、第１の動作、第２の動作、および第３の動作のそれぞれの前に第４の動作を行うものである。第１の動作、第２の動作、第３の動作、および第４の動作のそれぞれの時間長は互いに等しい。
本開示の一実施の形態における第１の半導体装置では、メモリセルの第１の端子と第２の端子との間に、記憶素子および非線形素子が設けられる。そして、この半導体装置では、第１の端子の第１の電圧を第２の端子の第２の電圧よりも高くすることにより記憶素子の抵抗状態を第１の抵抗状態にする第１の動作と、第１の電圧を第２の電圧よりも低くすることにより記憶素子の抵抗状態を第２の抵抗状態にする第２の動作と、第１の電圧と第２の電圧とを互いに異ならせるとともに第１の端子と第２の端子との間に流れる電流の電流値を第１の電流値以下に制限することにより記憶素子の抵抗状態を判定する第３の動作と、第１の電圧と第２の電圧とを互いに異ならせるとともに電流値を第２の電流値以下に制限する第４の動作とが行われる。この第４の動作は、第１の動作、第２の動作、および第３の動作のそれぞれの後に行われる。
本開示の一実施の形態における第２の半導体装置では、メモリセルの第１の端子と第２の端子との間に、記憶素子および非線形素子が設けられる。そして、この半導体装置では、第１の端子の第１の電圧を第２の端子の第２の電圧よりも高くすることにより記憶素子の抵抗状態を第１の抵抗状態にする第１の動作と、第１の電圧を第２の電圧よりも低くすることにより記憶素子の抵抗状態を第２の抵抗状態にする第２の動作と、第１の電圧と第２の電圧とを互いに異ならせるとともに第１の端子と第２の端子との間に流れる電流の電流値を第１の電流値以下に制限することにより記憶素子の抵抗状態を判定する第３の動作と、第１の電圧と第２の電圧とを互いに異ならせるとともに電流値を第２の電流値以下に制限する第４の動作とが行われる。この第４の動作は、第１の動作、第２の動作、および第３の動作のそれぞれの前に行われる。
本開示の一実施の形態における第１の半導体装置によれば、第１の動作、第２の動作、および第３の動作のそれぞれの後に第４の動作を行うようにしたので、安定した動作を実現することができる。
本開示の一実施の形態における第２の半導体装置によれば、第１の動作、第２の動作、および第３の動作のそれぞれの前に第４の動作を行うようにしたので、安定した動作を実現することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。
本開示の実施の形態に係る半導体装置の一構成例を表すブロック図である。 図１に示したメモリセルアレイの一構成例を表す斜視図である。 図１に示したメモリセルの一構成例を表す回路図である。 図３に示した記憶素子の一特性例を表す特性図である。 図１に示した半導体装置におけるセット動作の一例を表す説明図である。 図１に示した半導体装置におけるリセット動作の一例を表す説明図である。 図１に示した半導体装置におけるセンス動作の一例を表す説明図である。 図１に示した半導体装置における準備動作の一例を表す説明図である。 図１に示した行選択線駆動部の一構成例を表す回路図である。 図１に示した列選択線駆動部の一構成例を表す回路図である。 図１に示した半導体装置の一動作例を表すタイミング図である。 試作したテストデバイスの一構成例を表す断面図である。 テストデバイスの特性を測定する測定回路の一構成例を表す回路図である。 テストデバイスの一測定例を表す波形図である。 テストデバイスの測定結果の一例を表す特性図である。 テストデバイスの他の測定結果の一例を表す特性図である。 他のテストデバイスの特性を測定する測定回路の一構成例を表す回路図である。 他のテストデバイスの測定結果の一例を表す特性図である。 他のテストデバイスの特性を測定する測定回路の一構成例を表す回路図である。 他のテストデバイスの一測定例を表す波形図である。 他のテストデバイスの測定結果の一例を表す特性図である。 他のテストデバイスの他の測定結果の一例を表す特性図である。 変形例に係る半導体装置の一動作例を表すタイミング図である。 他の変形例に係る半導体装置の一動作例を表すタイミング図である。 他の変形例に係る列選択線駆動部の一構成例を表す回路図である。 他の変形例に係る半導体装置の一構成例を表す説明図である。 他の変形例に係る半導体装置の一構成例を表す説明図である。 他の変形例に係る半導体装置の一構成例を表す説明図である。 他の変形例に係る半導体装置の一構成例を表す説明図である。 他の変形例に係る半導体装置の一構成例を表す説明図である。
以下、本開示の実施の形態について、図面を参照して詳細に説明する。
＜実施の形態＞
［構成例］
図１は、一実施の形態に係る半導体装置（半導体装置１）の一構成例を表すものである。半導体装置１は、抵抗変化型の記憶素子を用いてデータを記憶する、不揮発性の半導体記憶装置である。半導体装置１は、メモリセルアレイ１０と、駆動制御部２０とを備えている。
メモリセルアレイ１０は、いわゆるクロスポイント型のメモリセルアレイである。メモリセルアレイ１０は、複数の行選択線ＲＬ（この例では４本の行選択線ＲＬ０～ＲＬ３）と、複数の列選択線ＣＬ（この例では４本の列選択線ＣＬ０～ＣＬ３）と、複数のメモリセルＭＣ（この例では１６個のメモリセルＭＣ０～ＭＣ１５）とを有している。行選択線ＲＬ０～ＲＬ３は、図１における横方向に延伸する選択線であり、これらの行選択線ＲＬ０～ＲＬ３の一端は駆動制御部２０に接続される。列選択線ＣＬ０～ＣＬ３は、図１における縦方向に延伸する選択線であり、これらの列選択線ＣＬ０～ＣＬ３の一端は駆動制御部２０に接続される。メモリセルＭＣ０～ＭＣ１５は、図１において、行選択線ＲＬ０～ＲＬ３と列選択線ＣＬ０～ＣＬ３との間の１６個の交点に対応して設けられている。
なお、この例では、４本の行選択線ＲＬ０～ＲＬ３および４本の列選択線ＣＬ０～ＣＬ３を設けることにより、１６（＝４×４）個のメモリセルＭＣを形成したが、これに限定されるものではない。例えば、Ｍ本の行選択線ＲＬおよびＮ本の列選択線ＣＬを設けることにより、Ｍ×Ｎ個のメモリセルＭＣを形成することができる。
図２は、メモリセルアレイ１０の一構成例を表すものである。行選択線ＲＬ０～ＲＬ３は、半導体の基板面Ｓに平行なＸＹ面内において、Ｘ方向に延伸するように形成される。また、列選択線ＣＬ０～ＣＬ３は、このＸＹ面内において、Ｙ方向に延伸するように形成される。行選択線ＲＬ０～ＲＬ３は、互いに同じ層に形成され、その上に、列選択線ＣＬ０～ＣＬ３が、互いに同じ層に形成される。１６（＝４×４）個のメモリセルＭＣ（ＭＣ０～ＭＣ１５）は、４本の行選択線ＲＬ０～ＲＬ３が形成された層と４本の列選択線ＣＬ０～ＣＬ３が形成された層との間の層に形成されている。
なお、メモリセルアレイ１０は、この構成に限定されるものではなく、例えば、複数の列選択線ＣＬが形成された層の上の層に、さらに他の複数の行選択線ＲＬを形成し、これらの層の間の層に、さらに他のメモリセルＭＣを形成してもよい。このようにして、メモリセルＭＣを複数の層に形成することにより、記憶容量を高めることができる。
図３は、メモリセルＭＣの一構成例を表すものである。メモリセルＭＣは、記憶素子ＶＲと、選択素子ＳＥとを有している。
記憶素子ＶＲは、抵抗変化型の記憶素子であり、両端間に印加される電圧の電圧差の極性に応じて、可逆的に抵抗状態ＲＳが変化するものである。言い換えれば、記憶素子ＶＲは、両端間に流れる電流の方向に応じて、可逆的に抵抗状態ＲＳが変化するようになっている。記憶素子ＶＲの一端は、メモリセルＭＣの端子ＴＵに接続され、他端は選択素子ＳＥの一端に接続される。この端子ＴＵは、図２に示したように、そのメモリセルＭＣが形成された層の上に形成された列選択線ＣＬに接続される。
図４は、記憶素子ＶＲの抵抗値の分布を模式的に表すものである。記憶素子ＶＲは、識別可能な２つの抵抗状態ＲＳ（高抵抗状態ＨＲＳおよび低抵抗状態ＬＲＳ）を取り得る。この例では、高抵抗状態ＨＲＳは、データ“０”に対応づけられ、低抵抗状態ＬＲＳは、例えば、データ“１”に対応づけられている。すなわち、記憶素子ＶＲは、１ビットのデータを記憶する記憶素子として機能する。以下、高抵抗状態ＨＲＳから低抵抗状態ＬＲＳへ変化させることを“セット”と呼び、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳへ変化させることを“リセット”と呼ぶ。
記憶素子ＶＲは、例えば、相変化メモリ（ＰＣＲＡＭ；Phase Change Random Access Memory）に適用される記憶素子、タンタル酸化物（ＴａＯｘ）、ハフニウム酸化物（ＨｆＯｘ）、チタン酸化物（ＴｉＯｘ）等の酸化物を用いた抵抗変化メモリ（ＲｅＲＡＭ；Resistive Random Access Memory）に適用される記憶素子、磁気抵抗メモリ（ＭＲＡＭ；Magnetoresistive Random Access Memory）に適用される記憶素子、ＳＴＴ－ＭＲＡＭ（Spin Transfer Torque Magnetoresistive Random Access Memory）に適用される記憶素子、カーボンナノチューブ、グラフェンなどの炭素材料を用いた抵抗変化メモリに適用される記憶素子を用いることができる。
選択素子ＳＥ（図３）は、非線形な電気特性を有する非線形素子である。具体的には、選択素子ＳＥは、両端間に印加される電圧の電圧差の絶対値が所定の電圧差（しきい値電圧Ｖth）よりも大きい場合に導通状態（オン状態）になり、電圧差の絶対値が所定の電圧差よりも小さい場合に非導通状態（オフ状態）になるものである。選択素子ＳＥの一端は記憶素子ＶＲの他端に接続され、他端はメモリセルＭＣのＴＬ端子に接続される。この端子ＴＬは、図２に示したように、そのメモリセルＭＣが形成された層の下に形成された行選択線ＲＬに接続される。
選択素子ＳＥは、例えば、カルコゲン元素を含む材料を用いて構成される。具体的には、選択素子ＳＥは、例えば、硫黄（Ｓ）、セレン（Ｓｅ）、およびテルル（Ｔｅ）のうち少なくとも１種のカルコゲン元素を含む材料を用いて構成される。さらに、選択素子ＳＥは、例えば、ホウ素（Ｂ）および炭素（Ｃ）のうちの少なくとも１種、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、およびインジウム（Ｉｎ）のうちの少なくとも１種、リン（Ｐ）およびヒ素（Ａｓ）のうちの少なくとも１種を含む材料を用いて構成される。選択素子ＳＥは、１つの層により構成されてもよいし、複数の層を積層することにより構成してもよい。選択素子ＳＥは、このように、カルコゲン元素を含む材料を用いて構成することにより、両端間に印加される電圧の電圧差の絶対値が所定の電圧差（しきい値電圧Ｖth）よりも大きくすると、急激に電流を増加させることができる。
駆動制御部２０（図１）は、外部から供給された書込コマンドおよび書込データに基づいて、メモリセルアレイ１０にデータを書き込み、また、外部から供給された読出コマンドに基づいて、メモリセルアレイ１０からデータを読み出すものである。駆動制御部２０は、セット動作ＯＰsetまたはリセット動作ＯＰrstを行うことにより、メモリセルＭＣにデータを書き込む。また、駆動制御部２０は、センス動作ＯＰsnsを行うことにより、メモリセルＭＣに記憶されたデータを読み出す。また、駆動制御部２０は、準備動作ＯＰpreを行うことにより、この準備動作ＯＰpreの後にメモリセルＭＣにデータを書き込むための準備を行い、あるいは次にメモリセルＭＣからデータを読み出すための準備を行うようになっている。
図５Ａは、セット動作ＯＰsetの一動作例を表すものであり、図５Ｂは、リセット動作ＯＰrstの一動作例を表すものであり、図５Ｃは、センス動作ＯＰsnsの一動作例を表すものであり、図５Ｄは、準備動作ＯＰpreの一動作例を表すものである。図５Ａ～５Ｄにおいて、太線で示したメモリセルＭＣ（この例ではメモリセルＭＣ６）は、動作の対象となるメモリセルＭＣであることを示している。
図５Ａに示したように、メモリセルＭＣ０～ＭＣ１５のうちのあるメモリセルＭＣ（この例ではメモリセルＭＣ６）に対してセット動作ＯＰsetを行う場合には、駆動制御部２０は、そのメモリセルＭＣに係る列選択線ＣＬ（この例では列選択線ＣＬ２）に選択電圧ＶＰ（例えば７Ｖ）を印加するとともに、そのメモリセルＭＣに係る行選択線ＲＬ（この例では行選択線ＲＬ１）に選択電圧ＶＮ（例えば０Ｖ）を印加することにより、そのメモリセルＭＣを選択する。選択されたメモリセルＭＣでは、図３に示したように、端子ＴＵにおける電圧が端子ＴＬにおける電圧よりも高くなり、選択素子ＳＥがオン状態になり、端子ＴＵから端子ＴＬにセット電流Ｉsetが流れる。このセット電流Ｉsetの電流値は、所定の電流値Ｉcmpset（この例では１００ｕＡ）以下になるように、行選択線駆動部３０（後述）の電流制限回路３２（後述）により制限される。これにより、記憶素子ＶＲの抵抗状態ＲＳは、高抵抗状態ＨＲＳから低抵抗状態ＬＲＳへ変化し、記憶素子ＶＲがセットされる。
また、図５Ｂに示したように、メモリセルＭＣ０～ＭＣ１５のうちのあるメモリセルＭＣ（この例ではメモリセルＭＣ６）に対してリセット動作ＯＰrstを行う場合には、そのメモリセルＭＣに係る行選択線ＲＬ（この例では行選択線ＲＬ１）に選択電圧ＶＰ（例えば７Ｖ）を印加するとともに、そのメモリセルＭＣに係る列選択線ＣＬ（この例では列選択線ＣＬ２）に選択電圧ＶＮ（例えば０Ｖ）を印加することにより、そのメモリセルＭＣを選択する。選択されたメモリセルＭＣでは、図３に示したように、端子ＴＬにおける電圧が端子ＴＵにおける電圧よりも高くなり、選択素子ＳＥがオン状態になり、端子ＴＬから端子ＴＵにリセット電流Ｉrstが流れる。これにより、記憶素子ＶＲの抵抗状態ＲＳは、低抵抗状態ＬＲＳから高抵抗状態ＨＲＳへ変化し、記憶素子ＶＲがリセットされる。
また、図５Ｃに示したように、メモリセルＭＣ０～ＭＣ１５のうちのあるメモリセルＭＣ（この例ではメモリセルＭＣ６）に対してセンス動作ＯＰsnsを行う場合には、駆動制御部２０は、そのメモリセルＭＣに係る列選択線ＣＬ（この例では列選択線ＣＬ２）に選択電圧ＶＰ（例えば７Ｖ）を印加するとともに、そのメモリセルＭＣに係る行選択線ＲＬ（この例では行選択線ＲＬ１）に選択電圧ＶＮ（例えば０Ｖ）を印加することにより、そのメモリセルＭＣを選択する。選択されたメモリセルＭＣでは、図３に示したように、端子ＴＵにおける電圧が端子ＴＬにおける電圧よりも高くなり、選択素子ＳＥがオン状態になり、端子ＴＵから端子ＴＬにセンス電流Ｉsnsが流れる。このセンス電流Ｉsnsの電流値は、所定の電流値Ｉcmpsns（この例では５ｕＡ）以下になるように、行選択線駆動部３０（後述）の電流制限回路３２（後述）により制限される。そして、センスアンプ３４（後述）が、このメモリセルＭＣにおいて発生する電圧を検出することにより、記憶素子ＶＲの抵抗状態ＲＳを判定する。すなわち、以上の説明では、選択されたメモリセルＭＣに係る行選択線ＲＬに選択電圧ＶＮ（例えば０Ｖ）を印加するとしたが、実際には、行選択線駆動部３０の電流制限回路３２がセンス電流Ｉsnsの電流値を制限することによりこの行選択線ＲＬから見た行選択線駆動部３０のインピーダンスが大きくなるので、この行選択線ＲＬの電圧は、選択電圧ＶＮ（例えば０Ｖ）からずれる。よって、センスアンプ３４は、この行選択線ＲＬの電圧を検出することにより、記憶素子ＶＲの抵抗状態ＲＳを判定する。センス動作ＯＰsnsでは、センス電流Ｉsnsの電流値がセット電流Ｉsetの電流値より低くなるように制限されるので、記憶素子ＶＲはセットされない。その結果、センス動作ＯＰsnsでは、記憶素子ＶＲの抵抗状態ＲＳが維持されるようになっている。
また、図５Ｄに示したように、メモリセルＭＣ０～ＭＣ１５のうちのあるメモリセルＭＣ（この例ではメモリセルＭＣ６）に対して準備動作ＯＰpreを行う場合には、駆動制御部２０は、そのメモリセルＭＣに係る列選択線ＣＬ（この例では列選択線ＣＬ２）に選択電圧ＶＰ（例えば７Ｖ）を印加するとともに、そのメモリセルＭＣに係る行選択線ＲＬ（この例では行選択線ＲＬ１）に選択電圧ＶＮ（例えば０Ｖ）を印加することにより、そのメモリセルＭＣを選択する。選択されたメモリセルＭＣでは、図３に示したように、端子ＴＵにおける電圧が端子ＴＬにおける電圧よりも高くなり、選択素子ＳＥがオン状態になり、端子ＴＵから端子ＴＬに準備電流Ｉpreが流れる。この準備電流Ｉpreの電流値は、所定の電流値Ｉcmppre以下になるように、行選択線駆動部３０（後述）の電流制限回路３２（後述）により制限される。この所定の電流値Ｉcmppreは、例えば、センス動作ＯＰsnsにおける所定の電流値Ｉcmpsns（この例では５ｕＡ）以下の値に設定することができる。その結果、準備動作ＯＰpreでは、記憶素子ＶＲの抵抗状態ＲＳが維持される。また、後述するように、この準備動作ＯＰpreを行うことにより、この準備動作ＯＰpreの後のセット動作ＯＰset、この準備動作ＯＰpreの後のリセット動作ＯＰrst、またはこの準備動作ＯＰpreの後のセンス動作ＯＰsnsにおける選択素子ＳＥのしきい値電圧Ｖthの変化を抑えることができるようになっている。
また、図５Ａ～５Ｄに示したように、駆動制御部２０は、メモリセルＭＣ０～ＭＣ１５のうちのあるメモリセルＭＣ（この例ではメモリセルＭＣ６）に対して、セット動作ＯＰset、リセット動作ＯＰrst、センス動作ＯＰsns、および準備動作ＯＰpreのうちのいずれかを行う場合には、選択電圧ＶＰ，ＶＮが印加されない行選択線ＲＬに非選択電圧Ｖinh（例えば３．５Ｖ）を印加するとともに、選択電圧ＶＰ，ＶＮが印加されない列選択線ＣＬに非選択電圧Ｖinh（例えば３．５Ｖ）を印加する。これにより、選択されたメモリセルＭＣ以外のメモリセルＭＣでは、端子ＴＵ，ＴＬにおける電圧が互いに等しくなり、選択素子ＳＥはオフ状態になり、電流はほとんど流れない。その結果、これらのメモリセルＭＣでは、記憶素子ＶＲの抵抗状態ＲＳが維持されるようになっている。
駆動制御部２０は、制御部２１と、行選択線駆動部３０と、列選択線駆動部４０とを有している。駆動制御部２０は、例えば、メモリセルアレイ１０の下部の半導体基板に形成される。なお、これに限定されるものではなく、駆動制御部２０は、例えば、半導体基板における、メモリセルアレイ１０の外側の領域に形成してもよいし、メモリセルアレイ１０の上層に形成してもよい。
制御部２１は、外部から供給された書込コマンド、書込データ、および読出コマンドに基づいて、行選択線駆動部３０および列選択線駆動部４０の動作を制御するものである。具体的には、制御部２１は、外部から供給された書込コマンドおよび書込データに基づいて、行選択線駆動部３０および列選択線駆動部４０がセット動作ＯＰsetまたはリセット動作ＯＰrstを行うように、行選択線駆動部３０および列選択線駆動部４０の動作を制御する。また、制御部２１は、外部から供給された読出コマンドに基づいて、行選択線駆動部３０および列選択線駆動部４０がセンス動作ＯＰsnsを行うように、行選択線駆動部３０および列選択線駆動部４０の動作を制御する。また、制御部２１は、行選択線駆動部３０および列選択線駆動部４０が、セット動作ＯＰset、リセット動作ＯＰrst、およびセンス動作ＯＰsnsの後に、準備動作ＯＰpreを行うように、行選択線駆動部３０および列選択線駆動部４０の動作を制御する。制御部２１は、例えば、マイクロコントローラを用いて構成される。
行選択線駆動部３０は、制御部２１からの指示に基づいて、行選択線ＲＬ０～ＲＬ３に対して選択的に電圧を印加するとともに、行選択線ＲＬ０～ＲＬ３の電圧に基づいてデータを読み出すものである。列選択線駆動部４０は、制御部２１からの指示に基づいて、列選択線ＣＬ０～ＣＬ３に対して選択的に電圧を印加するものである。以下に、行選択線駆動部３０および列選択線駆動部４０について、詳細に説明する。
図６は、行選択線駆動部３０の一構成例を表すものである。行選択線駆動部３０は、選択電圧生成回路３１と、電流制限（コンプライアンス）回路３２と、デコーダ３３と、センスアンプ３４とを有している。また、行選択線駆動部３０は、図示しないが、制御部２１から供給された論理信号Ｖgr0～Ｖgr3に基づいて、これらの論理信号の反転信号である論理信号Ｖgr0b～Ｖgr3bをそれぞれ生成する反転回路をも有している。
選択電圧生成回路３１は、制御部２１から供給された制御信号に基づいて、選択電圧ＶＰおよび選択電圧ＶＮのうちのいずれかを出力するものである。具体的には、選択電圧生成回路３１は、制御部２１から供給された制御信号に基づいて、セット動作ＯＰset、センス動作ＯＰsns、および準備動作ＯＰpreにおいて選択電圧ＶＮ（例えば０Ｖ）を出力し、リセット動作ＯＰrstにおいて選択電圧ＶＰ（例えば７Ｖ）を出力するようになっている。
電流制限回路３２は、制御部２１から供給された電圧Ｖpcmp，Ｖncmpに基づいて、選択されたメモリセルＭＣに流れる電流の電流値を制限するものである。電流制限回路３２は、トランジスタ３２１，３２２を有している。トランジスタ３２１は、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、トランジスタ３２１のゲートには電圧Ｖpcmpが供給され、ソースはトランジスタ３２２のソースに接続されるとともに選択電圧生成回路３１に接続され、ドレインはトランジスタ３２２のドレインに接続されるとともにデコーダ３３のノードＮ３３に接続される。トランジスタ３２２は、Ｎ型のＭＯＳトランジスタであり、トランジスタ３２２のゲートには電圧Ｖncmpが供給され、ソースはトランジスタ３２１のソースに接続されるとともに選択電圧生成回路３１に接続され、ドレインはトランジスタ３２１のドレインに接続されるとともにデコーダ３３のノードＮ３３に接続される。
電流制限回路３２は、セット動作ＯＰsetにおいて、選択電圧生成回路３１が選択電圧ＶＮ（例えば０Ｖ）を出力する場合には、制御部２１から供給されたアナログ電圧である電圧Ｖncmpに基づいて、選択されたメモリセルＭＣに流れる電流の電流値が所定の電流値Ｉcmpset（例えば１００ｕＡ）以下になるように制限する。また、電流制限回路３２は、リセット動作ＯＰrstにおいて、選択電圧生成回路３１が選択電圧ＶＰ（例えば７Ｖ）を出力する場合には、制御部２１から供給された低レベルの電圧Ｖpcmpに基づいて、電流を制限しないように動作する。また、電流制限回路３２は、センス動作ＯＰsnsにおいて、選択電圧生成回路３１が選択電圧ＶＮ（例えば０Ｖ）を出力する場合には、制御部２１から供給されたアナログ電圧である電圧Ｖncmpに基づいて、選択されたメモリセルＭＣに流れる電流の電流値が所定の電流値Ｉcmpsns（例えば５ｕＡ）以下になるように制限する。また、電流制限回路３２は、準備動作ＯＰpreにおいて、選択電圧生成回路３１が選択電圧ＶＮ（例えば０Ｖ）を出力する場合には、制御部２１から供給されたアナログ電圧である電圧Ｖncmpに基づいて、選択されたメモリセルＭＣに流れる電流の電流値が所定の電流値Ｉcmppre以下になるように制限する。この所定の電流値Ｉcmppreは、例えば、センス動作ＯＰsnsにおける所定の電流値Ｉcmpsns（例えば５ｕＡ）以下の値に設定することができる。
デコーダ３３は、制御部２１から供給された論理信号Ｖgr0～Ｖgr3に基づいて、選択電圧生成回路３１から電流制限回路３２を介して供給された選択電圧を、行選択線ＲＬ０～ＲＬ３に選択的に印加するものである。デコーダ３３は、トランジスタ３３１～３３８を有している。トランジスタ３３１～３３８は、Ｎ型のＭＯＳトランジスタである。トランジスタ３３１のゲートには論理信号Ｖgr0が供給され、ソースはノードＮ３３に接続され、ドレインはトランジスタ３３２のドレインおよび行選択線ＲＬ０に接続される。トランジスタ３３２のゲートには論理信号Ｖgr0の反転信号である論理信号Ｖgr0bが供給され、ソースには非選択電圧Ｖinh（例えば３．５Ｖ）が供給され、ドレインはトランジスタ３３１のドレインおよび行選択線ＲＬ０に接続される。トランジスタ３３３のゲートには論理信号Ｖgr1の反転信号である論理信号Ｖgr1bが供給され、ソースには非選択電圧Ｖinh（例えば３．５Ｖ）が供給され、ドレインはトランジスタ３３４のドレインおよび行選択線ＲＬ１に接続される。トランジスタ３３４のゲートには論理信号Ｖgr1が供給され、ソースはノードＮ３３に接続され、ドレインはトランジスタ３３３のドレインおよび行選択線ＲＬ１に接続される。トランジスタ３３５のゲートには論理信号Ｖgr2が供給され、ソースはノードＮ３３に接続され、ドレインはトランジスタ３３６のドレインおよび行選択線ＲＬ２に接続される。トランジスタ３３６のゲートには論理信号Ｖgr2の反転信号である論理信号Ｖgr2bが供給され、ソースには非選択電圧Ｖinh（例えば３．５Ｖ）が供給され、ドレインはトランジスタ３３５のドレインおよび行選択線ＲＬ２に接続される。トランジスタ３３７のゲートには論理信号Ｖgr3の反転信号である論理信号Ｖgr3bが供給され、ソースには非選択電圧Ｖinh（例えば３．５Ｖ）が供給され、ドレインはトランジスタ３３８のドレインおよび行選択線ＲＬ３に接続される。トランジスタ３３８のゲートには論理信号Ｖgr3が供給され、ソースはノードＮ３３に接続され、ドレインはトランジスタ３３７のドレインおよび行選択線ＲＬ３に接続される。
この構成により、デコーダ３３は、制御部２１から供給された論理信号Ｖgr0～Ｖgr3に基づいて、トランジスタ３３１，３３４，３３５，３３８のうちの１つをオン状態にする。デコーダ３３は、トランジスタ３３１，３３２のうちの一方をオン状態にするとともに他方をオフ状態にし、トランジスタ３３４，３３３のうちの一方をオン状態にするとともに他方をオフ状態にし、トランジスタ３３５，３３６のうちの一方をオン状態にするとともに他方をオフ状態にし、トランジスタ３３８，３３７のうちの一方をオン状態にするとともに他方をオフ状態にする。これにより、デコーダ３３は、行選択線ＲＬ０～ＲＬ３のうちの１つに、選択電圧生成回路３１が生成した選択電圧を印加し、それ以外の行選択線ＲＬに非選択電圧Ｖinhを印加するようになっている。
センスアンプ３４は、センス動作ＯＰsnsにおいて、デコーダ３３のノードＮ３３における電圧に基づいて、選択されたメモリセルＭＣの抵抗状態ＲＳを判定するものである。そして、センスアンプ３４は、抵抗状態ＲＳの判定結果を、制御部２１に供給するようになっている。
図７は、列選択線駆動部４０の一構成例を表すものである。列選択線駆動部４０は、選択電圧生成回路４１と、デコーダ４２とを有している。また、列選択線駆動部４０は、図示しないが、制御部２１から供給された論理信号Ｖgc0～Ｖgc3に基づいて、これらの論理信号の反転信号である論理信号Ｖgc0b～Ｖgc3bをそれぞれ生成する反転回路をも有している。
選択電圧生成回路４１は、制御部２１から供給された制御信号に基づいて、選択電圧ＶＰおよび選択電圧ＶＮのうちのいずれかを出力するものである。具体的には、選択電圧生成回路４１は、制御部２１から供給された制御信号に基づいて、セット動作ＯＰset、センス動作ＯＰsns、および準備動作ＯＰpreにおいて選択電圧ＶＰ（例えば７Ｖ）を出力し、リセット動作ＯＰrstにおいて選択電圧ＶＮ（例えば０Ｖ）を出力するようになっている。
デコーダ４２は、制御部２１から供給された論理信号Ｖgc0～Ｖgc3に基づいて、選択電圧生成回路４１から供給された選択電圧を、列選択線ＣＬ０～ＣＬ３に選択的に印加するものである。デコーダ４２は、トランジスタ４２１～４２８を有している。トランジスタ４２１～４２８は、Ｎ型のＭＯＳトランジスタである。トランジスタ４２１のゲートには論理信号Ｖgc0が供給され、ソースはノードＮ４２に接続され、ドレインはトランジスタ４２２のドレインおよび列選択線ＣＬ０に接続される。トランジスタ４２２のゲートには論理信号Ｖgc0の反転信号である論理信号Ｖgc0bが供給され、ソースには非選択電圧Ｖinh（例えば３．５Ｖ）が供給され、ドレインはトランジスタ４２１のドレインおよび列選択線ＣＬ０に接続される。トランジスタ４２３のゲートには論理信号Ｖgc1の反転信号である論理信号Ｖgc1bが供給され、ソースには非選択電圧Ｖinh（例えば３．５Ｖ）が供給され、ドレインはトランジスタ４２４のドレインおよび列選択線ＣＬ１に接続される。トランジスタ４２４のゲートには論理信号Ｖgc1が供給され、ソースはノードＮ４２に接続され、ドレインはトランジスタ４２３のドレインおよび列選択線ＣＬ１に接続される。トランジスタ４２５のゲートには論理信号Ｖgc2が供給され、ソースはノードＮ４２に接続され、ドレインはトランジスタ４２６のドレインおよび列選択線ＣＬ２に接続される。トランジスタ４２６のゲートには論理信号Ｖgc2の反転信号である論理信号Ｖgc2bが供給され、ソースには非選択電圧Ｖinh（例えば３．５Ｖ）が供給され、ドレインはトランジスタ４２５のドレインおよび列選択線ＣＬ２に接続される。トランジスタ４２７のゲートには論理信号Ｖgc3の反転信号である論理信号Ｖgc3bが供給され、ソースには非選択電圧Ｖinh（例えば３．５Ｖ）が供給され、ドレインはトランジスタ４２８のドレインおよび列選択線ＣＬ３に接続される。トランジスタ４２８のゲートには論理信号Ｖgc3が供給され、ソースはノードＮ４２に接続され、ドレインはトランジスタ４２７のドレインおよび列選択線ＣＬ３に接続される。
この構成により、デコーダ４２は、制御部２１から供給された論理信号Ｖgc0～Ｖgc3に基づいて、トランジスタ４２１，４２４，４２５，４２８のうちの１つをオン状態にする。デコーダ４２は、トランジスタ４２１，４２２のうちの一方をオン状態にするとともに他方をオフ状態にし、トランジスタ４２４，４２３のうちの一方をオン状態にするとともに他方をオフ状態にし、トランジスタ４２５，４２６のうちの一方をオン状態にするとともに他方をオフ状態にし、トランジスタ４２８，４２７のうちの一方をオン状態にするとともに他方をオフ状態にする。これにより、デコーダ４２は、列選択線ＣＬ０～ＣＬ３のうちの１つに、選択電圧生成回路４１が生成した選択電圧を印加し、それ以外の列選択線ＣＬに非選択電圧Ｖinhを印加するようになっている。
ここで、記憶素子ＶＲは、本開示における「記憶素子」の一具体例に対応する。選択素子ＳＥは、本開示における「非線形素子」の一具体例に対応する。セット動作ＯＰsetは、本開示における「第１の動作」の一具体例に対応する。リセット動作ＯＰrstは、本開示における「第２の動作」の一具体例に対応する。センス動作ＯＰsnsは、本開示における「第３の動作」の一具体例に対応する。準備動作ＯＰpreは、本開示における「第４の動作」の一具体例に対応する。
［動作および作用］
続いて、本実施の形態の半導体装置１の動作および作用について説明する。
（全体動作概要）
まず、図１を参照して、半導体装置１の全体動作概要を説明する。駆動制御部２０の制御部２１は、外部から供給された書込コマンド、書込データ、および読出コマンドに基づいて、行選択線駆動部３０および列選択線駆動部４０の動作を制御する。行選択線駆動部３０は、制御部２１からの指示に基づいて、行選択線ＲＬ０～ＲＬ３に対して選択的に電圧を印加するとともに、行選択線ＲＬ０～ＲＬ３の電圧に基づいてデータを読み出す。列選択線駆動部４０は、制御部２１からの指示に基づいて、列選択線ＣＬ０～ＣＬ３に対して選択的に電圧を印加する。メモリセルアレイ１０では、例えば１つのメモリセルＭＣが選択され、そのメモリセルＭＣにデータが書き込まれ、またはそのメモリセルＭＣからデータが読み出される。
（詳細動作）
駆動制御部２０の制御部２１は、外部から供給された書込コマンドおよび書込データに基づいて、行選択線駆動部３０および列選択線駆動部４０がセット動作ＯＰsetまたはリセット動作ＯＰrstを行うように、行選択線駆動部３０および列選択線駆動部４０の動作を制御する。また、制御部２１は、外部から供給された読出コマンドに基づいて、行選択線駆動部３０および列選択線駆動部４０がセンス動作ＯＰsnsを行うように、行選択線駆動部３０および列選択線駆動部４０の動作を制御する。また、制御部２１は、行選択線駆動部３０および列選択線駆動部４０が、セット動作ＯＰset、リセット動作ＯＰrst、およびセンス動作ＯＰsnsの後に、準備動作ＯＰpreを行うように、行選択線駆動部３０および列選択線駆動部４０の動作を制御する。
図８は、半導体装置１の一動作例を表すものであり、（Ａ）は選択されたメモリセルＭＣに係る列選択線ＣＬにおける電圧ＶＣＬの波形を示し、（Ｂ）は選択されたメモリセルＭＣに係る行選択線ＲＬにおける電圧ＶＲＬの波形を示し、（Ｃ）は電流制限回路３２に供給される電圧Ｖncmpの波形を示し、（Ｄ）は選択されたメモリセルＭＣに流れる電流Ｉmcの波形を示す。
この例では、半導体装置１は、選択されたメモリセルＭＣに対して、セット動作ＯＰset、準備動作ＯＰpre、センス動作ＯＰsns、準備動作ＯＰpre、リセット動作ＯＰrst、準備動作ＯＰpre、およびセンス動作ＯＰsnsをこの順に行う。以下に、この動作について詳細に説明する。
半導体装置１は、タイミングｔ１～ｔ２の期間（セット動作期間Ｐset）において、セット動作ＯＰsetを行う。具体的には、まず、タイミングｔ１よりも前のタイミングにおいて、制御部２１は、電圧Ｖncmpを電圧Ｖ１に設定する（図８（Ｃ））。これにより、電流制限回路３２は、メモリセルＭＣに流れる電流Ｉmcの電流値を所定の電流値Ｉcmpset（この例では１００ｕＡ）以下に制限する。そして、タイミングｔ１において、列選択線駆動部４０は、選択されたメモリセルＭＣに係る列選択線ＣＬにおける電圧ＶＣＬを、非選択電圧Ｖinhから選択電圧ＶＰに変化させ、行選択線駆動部３０は、選択されたメモリセルＭＣに係る行選択線ＲＬにおける電圧ＶＲＬを、非選択電圧Ｖinhから選択電圧ＶＮに変化させる（図８（Ａ），（Ｂ））。これにより、選択されたメモリセルＭＣには、セット電流Ｉsetが流れ（図８（Ｄ））、選択されたメモリセルＭＣにおける記憶素子ＶＲの抵抗状態ＲＳが低抵抗状態ＬＲＳに設定される。そして、タイミングｔ２において、列選択線駆動部４０は、電圧ＶＣＬを選択電圧ＶＰから非選択電圧Ｖinhに変化させ、行選択線駆動部３０は、電圧ＶＲＬを選択電圧ＶＮから非選択電圧Ｖinhに変化させる（図８（Ａ），（Ｂ））。そして、このタイミングｔ２よりも後のタイミングにおいて、制御部２１は、電圧Ｖncmpを電圧Ｖ０に設定する（図８（Ｃ））。
次に、半導体装置１は、タイミングｔ３～ｔ４の期間（準備動作期間Ｐpre）において、準備動作ＯＰpreを行う。具体的には、まず、タイミングｔ３よりも前のタイミングにおいて、制御部２１は、電圧Ｖncmpを電圧Ｖ２に設定する（図８（Ｃ））。これにより、電流制限回路３２は、メモリセルＭＣに流れる電流Ｉmcの電流値を所定の電流値Ｉcmppre以下に制限する。この例では、所定の電流値Ｉcmppreは、センス動作ＯＰsnsにおける所定の電流値Ｉcmpsns（この例では５ｕＡ）よりも低い値に設定されている。そして、タイミングｔ３において、列選択線駆動部４０は、電圧ＶＣＬを選択電圧ＶＰに変化させ、行選択線駆動部３０は、電圧ＶＲＬを選択電圧ＶＮに変化させる（図８（Ａ），（Ｂ））。これにより、選択されたメモリセルＭＣには、準備電流Ｉpreが流れる（図８（Ｄ））。そして、タイミングｔ４において、列選択線駆動部４０は、電圧ＶＣＬを非選択電圧Ｖinhに変化させ、行選択線駆動部３０は、電圧ＶＲＬを非選択電圧Ｖinhに変化させる（図８（Ａ），（Ｂ））。そして、このタイミングｔ４よりも後のタイミングにおいて、制御部２１は、電圧Ｖncmpを電圧Ｖ０に設定する（図８（Ｃ））。
次に、半導体装置１は、タイミングｔ５～ｔ６の期間（センス動作期間Ｐsns）において、センス動作ＯＰsnsを行う。具体的には、まず、タイミングｔ５よりも前のタイミングにおいて、制御部２１は、電圧Ｖncmpを電圧Ｖ３に設定する（図８（Ｃ））。これにより、電流制限回路３２は、メモリセルＭＣに流れる電流Ｉmcの電流値を所定の電流値Ｉcmpsns（この例では５ｕＡ）以下に制限する。そして、タイミングｔ５において、列選択線駆動部４０は、電圧ＶＣＬを選択電圧ＶＰに変化させ、行選択線駆動部３０は、電圧ＶＲＬを選択電圧ＶＮに変化させる（図８（Ａ），（Ｂ））。これにより、選択されたメモリセルＭＣには、センス電流Ｉsnsが流れる（図８（Ｄ））。そして、センスアンプ３４は、選択されたメモリセルＭＣにおける記憶素子ＶＲの抵抗状態ＲＳを判定する。この例では、タイミングｔ１～ｔ２の期間において、記憶素子ＶＲの抵抗状態ＲＳは低抵抗状態ＬＲＳに設定されているので、センスアンプ３４は、この記憶素子ＶＲの抵抗状態ＲＳは低抵抗状態ＬＲＳであると判定する。そして、タイミングｔ６において、列選択線駆動部４０は、電圧ＶＣＬを非選択電圧Ｖinhに変化させ、行選択線駆動部３０は、電圧ＶＲＬを非選択電圧Ｖinhに変化させる（図８（Ａ），（Ｂ））。そして、このタイミングｔ６よりも後のタイミングにおいて、制御部２１は、電圧Ｖncmpを電圧Ｖ０に設定する（図８（Ｃ））。
次に、半導体装置１は、タイミングｔ７～ｔ８の期間（準備動作期間Ｐpre）において、準備動作ＯＰpreを行う。この動作は、タイミングｔ３～ｔ４の期間における動作と同様である。
次に、半導体装置１は、タイミングｔ９～ｔ１０の期間（リセット動作期間Ｐrst）において、リセット動作ＯＰrstを行う。具体的には、まず、タイミングｔ９よりも前のタイミングにおいて、制御部２１は、電圧Ｖncmpを電圧Ｖ４に設定する（図８（Ｃ））。そして、タイミングｔ９において、列選択線駆動部４０は、電圧ＶＣＬを選択電圧ＶＮに変化させ、行選択線駆動部３０は、電圧ＶＲＬを選択電圧ＶＰに変化させる（図８（Ａ），（Ｂ））。これにより、選択されたメモリセルＭＣには、リセット電流Ｉrstが流れ（図８（Ｄ））、選択されたメモリセルＭＣにおける記憶素子ＶＲの抵抗状態ＲＳが高抵抗状態ＨＲＳに設定される。そして、タイミングｔ１０において、列選択線駆動部４０は、電圧ＶＣＬを非選択電圧Ｖinhに変化させ、行選択線駆動部３０は、電圧ＶＲＬを非選択電圧Ｖinhに変化させる（図８（Ａ），（Ｂ））。そして、このタイミングｔ１０よりも後のタイミングにおいて、制御部２１は、電圧Ｖncmpを電圧Ｖ０に設定する（図８（Ｃ））。
次に、半導体装置１は、タイミングｔ１１～ｔ１２の期間（準備動作期間Ｐpre）において、準備動作ＯＰpreを行う。この動作は、タイミングｔ３～ｔ４の期間における動作と同様である。
次に、半導体装置１は、タイミングｔ１３～ｔ１４の期間（センス動作期間Ｐsns）において、センス動作ＯＰsnsを行う。この動作は、タイミングｔ５～ｔ６の期間における動作と同様である。この例では、タイミングｔ９～ｔ１０の期間において、記憶素子ＶＲの抵抗状態ＲＳは高抵抗状態ＨＲＳに設定されているので、センスアンプ３４は、この記憶素子ＶＲの抵抗状態ＲＳは高抵抗状態ＨＲＳであると判定する。
このように、半導体装置１では、セット動作ＯＰset、リセット動作ＯＰrst、およびセンス動作ＯＰsnsの後に、準備動作ＯＰpreを行うようにした。これにより、半導体装置１では、以下に説明するように、この準備動作ＯＰpreの後のセット動作ＯＰset、この準備動作ＯＰpreの後のリセット動作ＯＰrst、またはこの準備動作ＯＰpreの後のセンス動作ＯＰsnsにおける選択素子ＳＥのしきい値電圧Ｖthの変化を抑えることができ、その結果、安定した動作を実現することができる。
（実験例について）
選択素子ＳＥは、カルコゲン元素を含む材料を用いて構成することにより、両端間に印加される電圧の電圧差の絶対値が所定の電圧差（しきい値電圧Ｖth）よりも大きくすると、急激に電流を増加させることができる。しかしながら、この場合には、以下に説明するように、選択素子ＳＥのしきい値電圧Ｖthが、一つ前の動作において選択素子ＳＥに流れた電流に応じて変化するおそれがある。そこで、半導体装置１では、セット動作ＯＰset、リセット動作ＯＰrst、およびセンス動作ＯＰsnsの後に、準備動作ＯＰpreを行うことにより、選択素子ＳＥのしきい値電圧Ｖthが変化するおそれを低減するようにした。以下に、いくつか例を挙げて、本実施の形態の作用を説明する。
（実験例Ａ）
図９は、実験例Ａにおいて試作したテストデバイス９０Ａの一構成例を表すものである。テストデバイス９０Ａは、電極９１と、ＯＴＳ層９２と、電極９３とを有している。電極９１は、窒化チタン（ＴｉＮ）を用いて構成された電極であり、この例では、直径１５０ｎｍの円形の電極である。この電極９１は、周囲を絶縁膜９９により囲まれている。この絶縁膜９９は、オルトケイ酸テトラエチル（ＴＥＯＳ）－酸化ケイ素（ＳｉＯ2）を用いて構成されている。電極９１および絶縁膜９９の上には、ＯＴＳ層９２が形成されている。ＯＴＳ層９２は、カルコゲン元素を含む材料を用いて構成されたものであり、本実施の形態に係る選択素子ＳＥ（図２，３）に対応するものである。このＯＴＳ層９２の上には、電極９３が形成されている。この電極９３は、チタン（Ｔｉ）／アルミニウム（Ａｌ）を用いて構成されている。すなわち、電極９３は、チタン層とアルミニウム層が積層されたものである。
図１０は、テストデバイス９０Ａの特性を測定するための測定回路１００Ａの一例を表すものである。テストデバイス９０Ａの電極９３は、端子ＴＡに接続されている。また、テストデバイス９０Ａの電極９１は、トランジスタ９４を介して端子ＴＢに接続されている。このトランジスタ９４は、Ｎ型のＭＯＳトランジスタであり、ドレインはテストデバイス９０Ａの電極９１に接続され、ソースは端子ＴＢに接続され、ゲートは端子ＴＣに接続されている。このトランジスタ９４は、本実施の形態に係る電流制限回路３２（図６）に対応するものである。端子ＴＡには、測定装置１０１Ａ（図示せず）により電圧Ｖinが印加され、端子ＴＢは接地され、端子ＴＣには、測定装置１０１Ａにより電圧Ｖgが印加される。そして、テストデバイス９０Ａに流れる電流Ｉselが測定装置１０１Ａにより測定される。
図１１は、テストデバイス９０Ａの一測定例を表すものであり、（Ａ）は端子ＴＡに印加される電圧Ｖinの波形を示し、（Ｂ）は端子ＴＣに印加される電圧Ｖｇの波形を示し、（Ｃ）はテストデバイス９０Ａに流れる電流Ｉselの波形を示す。
セット動作ＯＰsetでは、半導体装置１と同様に、測定装置１０１Ａが電圧Ｖｇを電圧Ｖ１に設定することにより、電流Ｉselが所定の電流値Ｉcmpset（例えば１００ｕＡ）以下になるように制限する。また、この例では、テストデバイス９０Ａのしきい値電圧Ｖthを測定するため、測定装置１０１Ａは、タイミングｔ２１～ｔ２３の期間において、電圧Ｖinを０Ｖから７Ｖまで、例えば２０ｍＶステップで徐々に上昇させる。この例では、タイミングｔ２２において、電流Ｉselが流れ始めているので、このタイミングｔ２２における電圧Ｖinがしきい値電圧Ｖthである。そして、測定装置１０１Ａは、タイミングｔ２３～ｔ２４の期間において、電圧Ｖinを７Ｖから０Ｖまで徐々に低下させる。
センス動作ＯＰsnsでは、半導体装置１と同様に、測定装置１０１Ａが電圧Ｖｇを電圧Ｖ３に設定することにより、電流Ｉselが所定の電流値Ｉcmpsns（例えば５ｕＡ）以下になるように制限する。そして、測定装置１０１Ａは、タイミングｔ２５～ｔ２７の期間において、電圧Ｖinを０Ｖから７Ｖまで徐々に上昇させる。この例では、タイミングｔ２６において、電流Ｉselが流れ始めているので、このタイミングｔ２６における電圧Ｖinがしきい値電圧Ｖthである。そして、測定装置１０１Ａは、タイミングｔ２７～ｔ２８の期間において、電圧Ｖinを７Ｖから０Ｖまで徐々に低下させる。
準備動作ＯＰpreでは、半導体装置１と同様に、測定装置１０１Ａが電圧Ｖｇを電圧Ｖ２に設定することにより、電流Ｉselが所定の電流値Ｉcmppre以下になるように制限する。この所定の電流値Ｉcmppreは、例えば、センス動作ＯＰsnsにおける所定の電流値Ｉcmpsns（例えば５ｕＡ）以下の値に設定することができる。この例では、測定装置１０１Ａは、タイミングｔ２９～ｔ３０の期間において、電圧Ｖinを７Ｖに設定する。
図１２は、実験例Ａに係るしきい値電圧Ｖthの測定結果の一例を表すものである。この例では、５回のセット動作ＯＰsetと、５回のセンス動作ＯＰsnsとを、交互に繰り返したときの、しきい値電圧Ｖthの変化を表すものである。この例では、センス動作ＯＰsnsにおけるしきい値電圧Ｖthは、３．１Ｖ～３．３Ｖ程度である。一方、セット動作ＯＰsetにおけるしきい値電圧Ｖthは、センス動作ＯＰsnsにおけるしきい値電圧Ｖthと異なる。具体的には、センス動作ＯＰsnsの後の最初のセット動作ＯＰsetにおけるしきい値電圧Ｖthは３．１Ｖ程度であり、２～５回目のセット動作ＯＰsetにおけるしきい値電圧Ｖthは、２．５Ｖ～２．７Ｖ程度である。
セット動作ＯＰsetにおけるしきい値電圧Ｖthの変化は、テストデバイス９０Ａのしきい値電圧Ｖthが、一つ前の動作において選択素子ＳＥに流れた電流に応じて変化するためであると考えられる。すなわち、１回目のセット動作ＯＰsetでは、一つ前のセンス動作ＯＰsnsにおいて、電流Ｉselが所定の電流値Ｉcmpsns（約５ｕＡ）以下に制限されており、２～５回目のセット動作ＯＰsetでは、一つ前のセット動作ＯＰsetにおいて、電流Ｉselが所定の電流値Ｉcmpset（約１００ｕＡ）以下に制限されている。これにより、１回目のセット動作ＯＰsetにおけるしきい値電圧Ｖthがセンス動作ＯＰsnsにおけるしきい値電圧Ｖthとほぼ同じになり、２～５回目のセット動作ＯＰsetにおけるしきい値電圧Ｖthが、１回目のセット動作ＯＰsetにおけるしきい値電圧Ｖthと異なるようになったと考えられる。
（実験例Ｂ）
実験例Ａでは、テストデバイス９０Ａのしきい値電圧Ｖthが、一つ前の動作において選択素子ＳＥに流れた電流に応じて変化する、いわゆるメモリ効果が確認された。実験例Ｂでは、このようなメモリ効果を回避するため、セット動作ＯＰsetおよびセンス動作ＯＰsnsのそれぞれの動作の後に、準備動作ＯＰpreを行った。実験例Ｂにおける測定回路１００Ｂは、測定回路１００Ａ（図１０）と同様である。
図１２は、実験例Ｂに係るしきい値電圧Ｖthの測定結果の一例を表すものである。この例では、セット動作ＯＰsetを１回行う度に準備動作ＯＰpreを行い、同様に、センス動作ＯＰsnsを１回行う度に準備動作ＯＰpreを行った。この例では、セット動作ＯＰsetにおけるしきい値電圧Ｖthは、センス動作ＯＰsnsにおけるしきい値電圧Ｖthとほぼ同じであり、３．１Ｖ～３．３Ｖ程度である。すなわち、この例では、セット動作ＯＰsetでは、一つ前の準備動作ＯＰpreにおいて、電流Ｉselが所定の電流値Ｉcmpspre以下に制限されており、同様に、センス動作ＯＰsnsでは、一つ前の準備動作ＯＰpreにおいて、電流Ｉselが所定の電流値Ｉcmpspre以下に制限されている。このように、実験例Ｂでは、各動作の間に準備動作ＯＰpreを行うようにした。言い換えれば、実験例Ｂでは、各動作の間に所定の電流の動作を意図的に挿入した。これにより、実験例Ｂでは、セット動作ＯＰsetにおけるしきい値電圧Ｖthを、センス動作ＯＰsnsにおけるしきい値電圧Ｖthとほぼ同じにすることができた。
（実験例Ｃ）
実験例Ｃでは、選択素子ＳＥに対応するＯＴＳ層に加え、記憶素子ＶＲに対応する記憶層をも形成したテストデバイス９０Ｃを試作し、実験例Ｂと同様の測定を行った。
図１４は、実験例Ｃに係る、テストデバイス９０Ｃの特性を測定するための測定回路１００Ｃの一例を表すものである。テストデバイス９０Ｃは、ＯＴＳ層９５と、記憶層９６とを有している。このテストデバイス９０Ｃでは、電極９１の上にＯＴＳ層９５が形成され、このＯＴＳ層９５の上に記憶層９６が形成され、この記憶層９６の上に電極９３が形成されている。ＯＴＳ層９５は、カルコゲン元素を含む材料を用いて構成されたものであり、本実施の形態に係る選択素子ＳＥ（図２，３）に対応するものである。記憶層９６は、本実施の形態に係る記憶素子ＶＲ（図２，３）に対応するものである。すなわち、テストデバイス９０Ｃは、本実施の形態に係るメモリセルＭＣ（図２，３）に対応するものである。
図１５は、実験例Ｃに係るしきい値電圧Ｖthの測定結果の一例を表すものである。この例では、４回のセット動作ＯＰsetと、４回のセンス動作ＯＰsnsとを、交互に繰り返した。そして、セット動作ＯＰsetを１回行う度に準備動作ＯＰpreを行い、同様に、センス動作ＯＰsnsを１回行う度に準備動作ＯＰpreを行った。このように、ＯＴＳ層９５に加えて記憶層９６を形成した場合でも、上記実験例Ｂの場合（図１３）と同様に、セット動作ＯＰsetにおけるしきい値電圧Ｖthを、センス動作ＯＰsnsにおけるしきい値電圧Ｖthとほぼ同じにすることができた。
（実験例Ｄ）
実験例Ｄでは、ＯＴＳ層９５および記憶層９６を有するテストデバイス９０Ｃに対して、セット動作ＯＰsetおよびリセット動作ＯＰrstを行ったときのしきい値電圧Ｖthの測定を行った。
図１６は、実験例Ｄに係る、テストデバイス９０Ｃの特性を測定するための測定回路１００Ｄの一例を表すものである。テストデバイス９０Ｃの電極９３は、トランジスタ９７を介して端子ＴＡに接続されている。このトランジスタ９７は、Ｎ型のＭＯＳトランジスタであり、ドレインはテストデバイス９０Ｃの電極９３に接続され、ソースは端子ＴＡに接続され、ゲートは端子ＴＤに接続されている。また、テストデバイス９０Ｃの電極９１は、トランジスタ９４を介して端子ＴＢに接続されている。端子ＴＡには、測定装置１０１Ｄ（図示せず）により電圧Ｖin1が印加され、端子ＴＤには、測定装置１０１Ｄにより電圧Ｖg1が印加される。また、端子ＴＢには、測定装置１０１Ｄにより電圧Ｖin2が印加され、端子ＴＣには、測定装置１０１Ｄにより電圧Ｖg2が印加される。そして、テストデバイス９０Ｃに流れる電流Ｉselが測定装置１０１Ｄにより測定される。
図１７は、テストデバイス９０Ｃの一測定例を表すものであり、（Ａ）は端子ＴＡに印加される電圧Ｖin1の波形を示し、（Ｂ）は端子ＴＢに印加される電圧Ｖin2の波形を示し、（Ｃ）は端子ＴＤに印加される電圧Ｖg1の波形を示し、（Ｄ）は端子ＴＣに印加される電圧Ｖg2の波形を示し、（Ｅ）はテストデバイス９０Ｃに流れる電流Ｉselの波形を示す。
セット動作ＯＰsetでは、半導体装置１と同様に、測定装置１０１Ｄが電圧Ｖg2を電圧Ｖ１に設定することにより、電流Ｉselが所定の電流値Ｉcmpset（例えば１００ｕＡ）以下になるように制限する。また、測定装置１０１Ｄは、タイミングｔ３１～ｔ３３の期間において、電圧Ｖin1を０Ｖから７Ｖまで、例えば２０ｍＶステップで徐々に上昇させるとともに、電圧Ｖin2を０Ｖに維持する。この例では、タイミングｔ３２において、電流Ｉselが流れ始めているので、このタイミングｔ３２における電圧Ｖin1がしきい値電圧Ｖthである。
リセット動作ＯＰrstでは、測定装置１０１Ｄが電圧Ｖg1を電圧Ｖ１に設定することにより、電流Ｉselが所定の電流値Ｉcmpset（例えば１００ｕＡ）以下になるように制限する。また、測定装置１０１Ｄは、タイミングｔ３５～ｔ３７の期間において、電圧Ｖin2を０Ｖから７Ｖまで、例えば２０ｍＶステップで徐々に上昇させるとともに、電圧Ｖin1を０Ｖに維持する。この例では、タイミングｔ３６において、電流Ｉselが流れ始めているので、このタイミングｔ３６における電圧Ｖin2がしきい値電圧Ｖthである。
準備動作ＯＰpreでは、半導体装置１と同様に、測定装置１０１Ｄが電圧Ｖg2を電圧Ｖ２に設定することにより、電流Ｉselが所定の電流値Ｉcmppre以下になるように制限する。この所定の電流値Ｉcmppreは、例えば、センス動作ＯＰsnsにおける所定の電流値Ｉcmpsns（例えば５ｕＡ）以下の値に設定することができる。この例では、測定装置１０１Ｄは、タイミングｔ３９～ｔ４０の期間において、電圧Ｖin1を７Ｖに設定するとともに、電圧Ｖin2を０Ｖに維持する。
図１８は、実験例Ｄに係るしきい値電圧Ｖthの測定結果の一例を表すものである。この例では、１回のセット動作ＯＰsetと、１回のリセット動作ＯＰrstとを、交互に繰り返した。この例では、セット動作ＯＰsetにおけるしきい値電圧Ｖthは、３．５Ｖ～３．８Ｖ程度であり、リセット動作ＯＰrstにおけるしきい値電圧Ｖthは、２．７Ｖ～３．１Ｖ程度である。このように、実験例Ｄでは、リセット動作ＯＰrstにおけるしきい値電圧Ｖthは、セット動作ＯＰsetにおけるしきい値電圧Ｖthと異なる。
（実験例Ｅ）
実験例Ｅでは、セット動作ＯＰsetおよびリセット動作ＯＰrstのそれぞれの動作の後に、準備動作ＯＰpreを行った。実験例Ｅにおける測定回路１００Ｅは、測定回路１００Ｄ（図１６）と同様である。
図１９は、実験例Ｅに係るしきい値電圧Ｖthの測定結果の一例を表すものである。この例では、１回のセット動作ＯＰsetと、１回のリセット動作ＯＰrstとを、交互に繰り返した。そして、セット動作ＯＰsetを１回行う度に準備動作ＯＰpreを行い、同様に、リセット動作ＯＰrstを１回行う度に準備動作ＯＰpreを行った。この例では、リセット動作ＯＰrstにおけるしきい値電圧Ｖthは、セット動作ＯＰsetにおけるしきい値電圧Ｖthとほぼ同じであり、３．５Ｖ～３．９Ｖ程度である。このように、実験例Ｅでは、各動作の間に準備動作ＯＰpreを行うことにより、セット動作ＯＰsetにおけるしきい値電圧Ｖthを、センス動作ＯＰsnsにおけるしきい値電圧Ｖthとほぼ同じにすることができた。
以上の実験例Ａ～Ｅに示したように、各動作の間に準備動作ＯＰpreを行うことにより、しきい値電圧Ｖthの変化を抑えることができる。
よって、半導体装置１では、セット動作ＯＰset、リセット動作ＯＰrst、およびセンス動作ＯＰsnsの後に、準備動作ＯＰpreを行うようにした。これにより、半導体装置１では、この準備動作ＯＰpreの後のセット動作ＯＰset、この準備動作ＯＰpreの後のリセット動作ＯＰrst、またはこの準備動作ＯＰpreの後のセンス動作ＯＰsnsにおける選択素子ＳＥのしきい値電圧の変化を抑えることができ、その結果、安定した動作を実現することができる。
［効果］
以上のように本実施の形態では、セット動作、リセット動作、およびセンス動作の後に、準備動作を行うようにしたので、安定した動作を実現することができる。
［変形例１］
上記実施の形態では、図８に示したように、セット動作ＯＰset、リセット動作ＯＰrst、およびセンス動作ＯＰsnsを行った後に、そのメモリセルＭＣに係る行選択線ＲＬおよび列選択線ＣＬに非選択電圧Ｖinhを印加したが、これに限定されるものではない。これに代えて、例えば、セット動作ＯＰset、リセット動作ＯＰrst、およびセンス動作ＯＰsnsを行った後に、行選択線ＲＬおよび列選択線ＣＬに非選択電圧Ｖinhを印加せずに、準備動作ＯＰpreを続けて行ってもよい。以下に、本変形例に係る半導体装置１Ａについて詳細に説明する。半導体装置１Ａは、駆動制御部２０Ａを備えている。駆動制御部２０Ａは、制御部２１Ａを有している。
図２０は、半導体装置１Ａの一動作例を表すものである。半導体装置１Ａは、タイミングｔ４１～ｔ４２の期間（セット動作期間Ｐset）において、セット動作ＯＰsetを行い、その直後のタイミングｔ４２～ｔ４３の期間（準備動作期間Ｐpre）において、準備動作ＯＰpreを続けて行う。具体的には、まず、タイミングｔ４１よりも前のタイミングにおいて、制御部２１Ａは、電圧Ｖncmpを電圧Ｖ１に設定する（図２０（Ｃ））。これにより、電流制限回路３２は、メモリセルＭＣに流れる電流Ｉmcの電流値を所定の電流値Ｉcmpset（この例では１００ｕＡ）以下に制限する。そして、タイミングｔ４１において、列選択線駆動部４０は、電圧ＶＣＬを選択電圧ＶＰに変化させ、行選択線駆動部３０は、電圧ＶＲＬを選択電圧ＶＮに変化させる（図２０（Ａ），（Ｂ））。これにより、選択されたメモリセルＭＣには、セット電流Ｉsetが流れ（図２０（Ｄ））、選択されたメモリセルＭＣにおける記憶素子ＶＲの抵抗状態ＲＳが低抵抗状態ＬＲＳに設定される。次に、タイミングｔ４２において、制御部２１Ａは、電圧Ｖncmpを電圧Ｖ２に設定する（図２０（Ｃ））。これにより、電流制限回路３２は、メモリセルＭＣに流れる電流Ｉmcの電流値を所定の電流値Ｉcmppre以下に制限する。この例では、所定の電流値Ｉcmppreは、センス動作ＯＰsnsにおける所定の電流値Ｉcmpsns（この例では５ｕＡ）よりも低い値に設定されている。これにより、選択されたメモリセルＭＣには、準備電流Ｉpreが流れる（図２０（Ｄ））。そして、タイミングｔ４３において、列選択線駆動部４０は、電圧ＶＣＬを非選択電圧Ｖinhに変化させ、行選択線駆動部３０は、電圧ＶＲＬを非選択電圧Ｖinhに変化させる（図２０（Ａ），（Ｂ））。そして、このタイミングｔ４３よりも後のタイミングにおいて、制御部２１Ａは、電圧Ｖncmpを電圧Ｖ０に設定する（図２０（Ｃ））。
次に、半導体装置１Ａは、タイミングｔ４４～ｔ４５の期間（センス動作期間Ｐsns）において、センス動作ＯＰsnsを行い、その直後のタイミングｔ４５～ｔ４６の期間（準備動作期間Ｐpre）において、準備動作ＯＰpreを続けて行う。具体的には、まず、タイミングｔ４４よりも前のタイミングにおいて、制御部２１Ａは、電圧Ｖncmpを電圧Ｖ３に設定する（図２０（Ｃ））。これにより、電流制限回路３２は、メモリセルＭＣに流れる電流Ｉmcの電流値を所定の電流値Ｉcmpsns（この例では５ｕＡ）以下に制限する。そして、タイミングｔ４４において、列選択線駆動部４０は、電圧ＶＣＬを選択電圧ＶＰに変化させ、行選択線駆動部３０は、電圧ＶＲＬを選択電圧ＶＮに変化させる（図２０（Ａ），（Ｂ））。これにより、選択されたメモリセルＭＣには、センス電流Ｉsnsが流れる（図２０（Ｄ））。そして、センスアンプ３４は、選択されたメモリセルＭＣにおける記憶素子ＶＲの抵抗状態ＲＳを判定する。この例では、タイミングｔ４１～ｔ４２の期間において、記憶素子ＶＲの抵抗状態ＲＳは低抵抗状態ＬＲＳに設定されているので、センスアンプ３４は、この記憶素子ＶＲの抵抗状態ＲＳは低抵抗状態ＬＲＳであると判定する。次に、タイミングｔ４５において、制御部２１Ａは、電圧Ｖncmpを電圧Ｖ２に設定する（図２０（Ｃ））。これにより、電流制限回路３２は、メモリセルＭＣに流れる電流Ｉmcの電流値を所定の電流値Ｉcmppre以下に制限する。これにより、選択されたメモリセルＭＣには、準備電流Ｉpreが流れる（図２０（Ｄ））。そして、タイミングｔ４６において、列選択線駆動部４０は、電圧ＶＣＬを非選択電圧Ｖinhに変化させ、行選択線駆動部３０は、電圧ＶＲＬを非選択電圧Ｖinhに変化させる（図２０（Ａ），（Ｂ））。そして、このタイミングｔ４６よりも後のタイミングにおいて、制御部２１Ａは、電圧Ｖncmpを電圧Ｖ０に設定する（図２０（Ｃ））。
同様に、半導体装置１Ａは、タイミングｔ４７～ｔ４８の期間（リセット動作期間Ｐrst）において、リセット動作ＯＰrstを行い、その直後のタイミングｔ４８～ｔ４９の期間（準備動作期間Ｐpre）において、準備動作ＯＰpreを続けて行う。また、半導体装置１Ａは、タイミングｔ５０～ｔ５１の期間（センス動作期間Ｐsns）において、センス動作ＯＰsnsを行い、その直後のタイミングｔ５１～ｔ５２の期間（準備動作期間Ｐpre）において、準備動作ＯＰpreを続けて行う。この例では、タイミングｔ４７～ｔ４８の期間において、記憶素子ＶＲの抵抗状態ＲＳは高抵抗状態ＨＲＳに設定されているので、センスアンプ３４は、このセンス動作ＯＰsnsにおいて、記憶素子ＶＲの抵抗状態ＲＳは高抵抗状態ＨＲＳであると判定する。
［変形例２］
上記実施の形態では、図８に示したように、行選択線ＲＬおよび列選択線ＣＬに非選択電圧Ｖinhを印加した後に、セット動作ＯＰset、リセット動作ＯＰrst、およびセンス動作ＯＰsnsを行うようにしたが、これに限定されるものではない。これに代えて、例えば、準備動作ＯＰpreを行った後に、行選択線ＲＬおよび列選択線ＣＬに非選択電圧Ｖinhを印加せずに、セット動作ＯＰset、リセット動作ＯＰrst、およびセンス動作ＯＰsnsを続けて行ってもよい。以下に、本変形例に係る半導体装置１Ｂについて詳細に説明する。半導体装置１Ｂは、駆動制御部２０Ｂを備えている。駆動制御部２０Ｂは、制御部２１Ｂを有している。
図２１は、半導体装置１Ｂの一動作例を表すものである。半導体装置１Ｂは、タイミングｔ６１～ｔ６２の期間（準備動作期間Ｐpre）において、準備動作ＯＰpreを行い、その直後のタイミングｔ６２～ｔ６３の期間（セット動作期間Ｐset）において、セット動作ＯＰsetを続けて行う。具体的には、まず、タイミングｔ６１よりも前のタイミングにおいて、制御部２１Ｂは、電圧Ｖncmpを電圧Ｖ２に設定する（図２１（Ｃ））。これにより、電流制限回路３２は、メモリセルＭＣに流れる電流Ｉmcの電流値を所定の電流値Ｉcmppre以下に制限する。この例では、所定の電流値Ｉcmppreは、センス動作ＯＰsnsにおける所定の電流値Ｉcmpsns（この例では５ｕＡ）よりも低い値に設定されている。そして、タイミングｔ６１において、列選択線駆動部４０は、電圧ＶＣＬを選択電圧ＶＰに変化させ、行選択線駆動部３０は、電圧ＶＲＬを選択電圧ＶＮに変化させる（図２１（Ａ），（Ｂ））。これにより、選択されたメモリセルＭＣには、準備電流Ｉpreが流れる（図２１（Ｄ））。次に、タイミングｔ６２において、制御部２１Ｂは、電圧Ｖncmpを電圧Ｖ１に設定する（図２１（Ｃ））。これにより、電流制限回路３２は、メモリセルＭＣに流れる電流Ｉmcの電流値を所定の電流値Ｉcmpset（この例では１００ｕＡ）以下に制限する。これにより、選択されたメモリセルＭＣには、セット電流Ｉsetが流れ（図２１（Ｄ））、選択されたメモリセルＭＣにおける記憶素子ＶＲの抵抗状態ＲＳが低抵抗状態ＬＲＳに設定される。そして、タイミングｔ６３において、列選択線駆動部４０は、電圧ＶＣＬを非選択電圧Ｖinhに変化させ、行選択線駆動部３０は、電圧ＶＲＬを非選択電圧Ｖinhに変化させる（図２１（Ａ），（Ｂ））。そして、このタイミングｔ６３よりも後のタイミングにおいて、制御部２１Ｂは、電圧Ｖncmpを電圧Ｖ０に設定する（図２１（Ｃ））。
次に、半導体装置１Ｂは、タイミングｔ６４～ｔ６５の期間（準備動作期間Ｐpre）において、準備動作ＯＰpreを行い、その直後のタイミングｔ６５～ｔ６６の期間（センス動作期間Ｐsns）において、センス動作ＯＰsnsを行う。具体的には、まず、タイミングｔ６４よりも前のタイミングにおいて、電圧Ｖncmpを電圧Ｖ２に設定する（図２１（Ｃ））。これにより、電流制限回路３２は、メモリセルＭＣに流れる電流Ｉmcの電流値を所定の電流値Ｉcmppre以下に制限する。そして、タイミングｔ６４において、列選択線駆動部４０は、電圧ＶＣＬを選択電圧ＶＰに変化させ、行選択線駆動部３０は、電圧ＶＲＬを選択電圧ＶＮに変化させる（図２１（Ａ），（Ｂ））。これにより、選択されたメモリセルＭＣには、準備電流Ｉpreが流れる（図２１（Ｄ））。次に、タイミングｔ６５において、制御部２１Ｂは、電圧Ｖncmpを電圧Ｖ３に設定する（図２１（Ｃ））。これにより、電流制限回路３２は、メモリセルＭＣに流れる電流Ｉmcの電流値を所定の電流値Ｉcmpsns（この例では５ｕＡ）以下に制限する。これにより、選択されたメモリセルＭＣには、センス電流Ｉsnsが流れる（図２１（Ｄ））。そして、センスアンプ３４は、選択されたメモリセルＭＣにおける記憶素子ＶＲの抵抗状態ＲＳを判定する。この例では、タイミングｔ６２～ｔ６３の期間において、記憶素子ＶＲの抵抗状態ＲＳは低抵抗状態ＬＲＳに設定されているので、センスアンプ３４は、この記憶素子ＶＲの抵抗状態ＲＳは低抵抗状態ＬＲＳであると判定する。そして、タイミングｔ６６において、列選択線駆動部４０は、電圧ＶＣＬを非選択電圧Ｖinhに変化させ、行選択線駆動部３０は、電圧ＶＲＬを非選択電圧Ｖinhに変化させる（図２１（Ａ），（Ｂ））。そして、このタイミングｔ６６よりも後のタイミングにおいて、制御部２１Ｂは、電圧Ｖncmpを電圧Ｖ０に設定する（図２１（Ｃ））。
同様に、半導体装置１Ｂは、タイミングｔ６７～ｔ６８の期間（準備動作期間Ｐpre）において、準備動作ＯＰpreを行い、その直後のタイミングｔ６８～ｔ６９の期間（リセット動作期間Ｐrst）において、リセット動作ＯＰrstを続けて行う。また、半導体装置１Ｂは、タイミングｔ７０～ｔ７１の期間（準備動作期間Ｐpre）において、準備動作ＯＰpreを行い、その直後のタイミングｔ７１～ｔ７２の期間（センス動作期間Ｐsns）において、センス動作ＯＰsnsを続けて行う。この例では、タイミングｔ６８～ｔ６９の期間において、記憶素子ＶＲの抵抗状態ＲＳは高抵抗状態ＨＲＳに設定されているので、センスアンプ３４は、このセンス動作ＯＰsnsにおいて、記憶素子ＶＲの抵抗状態ＲＳは高抵抗状態ＨＲＳであると判定する。
［変形例３］
上記実施の形態では、セット動作ＯＰset、リセット動作ＯＰrst、およびセンス動作ＯＰsnsの後に、準備動作ＯＰpreを行うようにした。この準備動作ＯＰpreは、例えば、センス動作ＯＰsnsと同じ動作であってもよい。この場合、準備動作ＯＰpreとして機能するセンス動作ＯＰsnsにおいて、メモリセルＭＣから読み出されたデータは、例えば破棄することが望ましい。
［変形例４］
上記実施の形態では、行選択線駆動部３０に、選択されたメモリセルＭＣに流れる電流の電流値を制限する電流制限回路３２を設けたが、これに限定されるものではない。これに代えて、例えば、行選択線駆動部３０には電流制限回路３２を設けずに、列選択線駆動部４０に電流制限回路を設けてもよい。本変形例に係る半導体装置１Ｄは、駆動制御部２０Ｄを備えている。駆動制御部２０Ｄは、制御部２１Ｄと、行選択線駆動部３０Ｄと、列選択線駆動部４０Ｄとを有している。
制御部２１Ｄは、外部から供給された書込コマンド、書込データ、および読出コマンドに基づいて、行選択線駆動部３０Ｄおよび列選択線駆動部４０Ｄの動作を制御するものである。
行選択線駆動部３０Ｄは、上記実施の形態に係る行選択線駆動部３０（図６）から電流制限回路３２を省き、選択電圧生成回路３１とデコーダ３３のノードＮ３３とを接続したものである。
図２２は、本変形例に係る列選択線駆動部４０Ｄの一構成例を表すものである。列選択線駆動部４０Ｄは、電流制限回路４３Ｄを有している。
電流制限回路４３Ｄは、制御部２１Ｄから供給された電圧Ｖpcmp，Ｖncmpに基づいて、選択されたメモリセルＭＣに流れる電流の電流値を制限するものである。電流制限回路４３Ｄは、トランジスタ４３１，４３２を有している。トランジスタ４３１は、Ｐ型のＭＯＳトランジスタであり、トランジスタ４３１のゲートには電圧Ｖpcmpが供給され、ソースはトランジスタ４３２のソースに接続されるとともに選択電圧生成回路４１に接続され、ドレインはトランジスタ４３２のドレインに接続されるとともにデコーダ４２のノードＮ４２に接続される。トランジスタ４３２は、Ｎ型のＭＯＳトランジスタであり、トランジスタ４３２のゲートには電圧Ｖncmpが供給され、ソースはトランジスタ４３１のソースに接続されるとともに選択電圧生成回路４１に接続され、ドレインはトランジスタ４３１のドレインに接続されるとともにデコーダ４２のノードＮ４２に接続される。
電流制限回路４３Ｄは、セット動作ＯＰsetにおいて、選択電圧生成回路４１が選択電圧ＶＰ（例えば７Ｖ）を出力する場合には、制御部２１Ｄから供給されたアナログ電圧である電圧Ｖpcmpに基づいて、選択されたメモリセルＭＣに流れる電流の電流値が所定の電流値Ｉcmpset（例えば１００ｕＡ）以下になるように制限する。また、電流制限回路４３Ｄは、リセット動作ＯＰrstにおいて、選択電圧生成回路４１が選択電圧ＶＮ（例えば０Ｖ）を出力する場合には、制御部２１Ｄから供給された高レベルの電圧Ｖncmpに基づいて、電流を制限しないように動作する。また、電流制限回路４３Ｄは、センス動作ＯＰsnsにおいて、選択電圧生成回路４１が選択電圧ＶＰ（例えば７Ｖ）を出力する場合には、制御部２１Ｄから供給されたアナログ電圧である電圧Ｖpcmpに基づいて、選択されたメモリセルＭＣに流れる電流の電流値が所定の電流値Ｉcmpsns（例えば５ｕＡ）以下になるように制限する。また、電流制限回路４３Ｄは、準備動作ＯＰpreにおいて、選択電圧生成回路４１が選択電圧ＶＰ（例えば７Ｖ）を出力する場合には、制御部２１Ｄから供給されたアナログ電圧である電圧Ｖpcmpに基づいて、選択されたメモリセルＭＣに流れる電流の電流値が所定の電流値Ｉcmppre以下になるように制限する。この所定の電流値Ｉcmppreは、例えば、センス動作ＯＰsnsにおける所定の電流値Ｉcmpsns（例えば５ｕＡ）以下の値に設定することができる。
なお、この例では、電流制限回路３２を有しない行選択線駆動部３０Ｄと、電流制限回路４３Ｄを有する列選択線駆動部４０Ｄを用いたが、これに限定されるものではなく、これに代えて、例えば、電流制限回路３２を有する行選択線駆動部３０（図６）と、電流制限回路４３Ｄを有する列選択線駆動部４０Ｄ（図２２）を用いてもよい。
［変形例５］
上記実施の形態では、図２３Ａに示すように、選択素子ＳＥの上に記憶素子ＶＲを形成したが、これに限定されるものではない。例えば、図２３Ｂに示すように、記憶素子ＶＲの上に選択素子ＳＥを形成してもよい。また、例えば、図２３Ｃに示すように、選択素子ＳＥの上に中間電極ＥＬを形成し、この中間電極ＥＬの上に記憶素子ＶＲを形成してもよい。また、例えば、図２３Ｄに示すように、記憶素子ＶＲの上に中間電極ＥＬを形成し、この中間電極ＥＬの上に選択素子ＳＥを形成してもよい。
［変形例６］
上記実施の形態では、基板面Ｓに垂直な方向に記憶素子ＶＲおよび選択素子ＳＥを並べて形成したが、これに限定されるものではなく、図２４に示したように、基板面Ｓに並行な方向に記憶素子ＶＲおよび選択素子ＳＥを並べて形成してもよい。この例では、行選択線ＲＬは、基板面Ｓに並行な方向に延伸するように形成され、列選択線ＣＬは、基板面Ｓに垂直な方向に延伸するように形成される。
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
以上、実施の形態およびいくつかの変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
例えば、上記の実施の形態等における行選択線ＲＬの本数、列選択線ＣＬの本数、選択電圧ＶＰ，ＶＮの電圧値、非選択電圧Ｖinhの電圧値などは、一例であり、適宜変更してもよい。
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本技術は以下のような構成とすることができる。
（１）第１の端子と、第２の端子と、第１の抵抗状態および第２の抵抗状態をとりうる記憶素子と、両端間の電圧差が所定の電圧差よりも大きいときにオン状態になる非線形素子とを有し、前記記憶素子および前記非線形素子は、前記第１の端子と前記第２の端子との間の経路上に設けられたメモリセルと、
前記第１の端子の第１の電圧を前記第２の端子の第２の電圧よりも高くすることにより前記記憶素子の抵抗状態を前記第１の抵抗状態にする第１の動作と、前記第１の電圧を前記第２の電圧よりも低くすることにより前記記憶素子の前記抵抗状態を前記第２の抵抗状態にする第２の動作と、前記第１の電圧と前記第２の電圧とを互いに異ならせるとともに前記第１の端子と前記第２の端子との間に流れる電流の電流値を第１の電流値以下に制限することにより前記記憶素子の前記抵抗状態を判定する第３の動作と、前記第１の電圧と前記第２の電圧とを互いに異ならせるとともに前記電流値を第２の電流値以下に制限する第４の動作を行う駆動制御部と
を備え、
前記駆動制御部は、前記第１の動作、前記第２の動作、および前記第３の動作のうちの少なくとも１つの後に前記第４の動作を行う
半導体装置。
（２）前記非線形素子は、カルコゲン元素を含む材料を用いて構成された
前記（１）に記載の半導体装置。
（３）前記駆動制御部は、前記第１の動作の後に前記第４の動作を行う
前記（１）または（２）に記載の半導体装置。
（４）前記駆動制御部は、前記第２の動作の後に前記第４の動作を行う
前記（１）から（３）のいずれかに記載の半導体装置。
（５）前記駆動制御部は、前記第３の動作の後に前記第４の動作を行う
前記（１）から（４）のいずれかに記載の半導体装置。
（６）前記駆動制御部は、前記第１の動作、前記第２の動作、および前記第３の動作のうちの少なくとも１つの直後に前記第４の動作を続けて行う
前記（１）から（５）のいずれかに記載の半導体装置。
（７）前記駆動制御部は、前記第４の動作の後に、前記第１の動作、前記第２の動作、および前記第３の動作のうちの１つを行う
前記（１）から（６）のいずれかに記載の半導体装置。
（８）前記駆動制御部は、前記第４の動作の直後に、前記第１の動作、前記第２の動作、および前記第３の動作のうちの１つを続けて行う
前記（７）に記載の半導体装置。
（９）前記第２の電流値は、前記第１の電流値以下の電流値である
前記（１）から（８）のいずれかに記載の半導体装置。
（１０）前記駆動制御部は、前記第３の動作において、前記第１の電圧を前記第２の電圧よりも高くする
前記（１）から（９）のいずれかに記載の半導体装置。
（１１）前記駆動制御部は、前記第４の動作において、前記第１の電圧を前記第２の電圧よりも高くする
前記（１）から（１０）のいずれかに記載の半導体装置。
本出願は、日本国特許庁において２０１７年１２月１１日に出願された日本特許出願番号２０１７－２３６８３０号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (11)

  1. 第１の端子と、第２の端子と、第１の抵抗状態および第２の抵抗状態をとりうる記憶素子と、両端間の電圧差が所定の電圧差よりも大きいときにオン状態になる非線形素子とを有し、前記記憶素子および前記非線形素子は、前記第１の端子と前記第２の端子との間の経路上に設けられたメモリセルと、
    前記第１の端子の第１の電圧を前記第２の端子の第２の電圧よりも高くすることにより前記記憶素子の抵抗状態を前記第１の抵抗状態にする第１の動作と、前記第１の電圧を前記第２の電圧よりも低くすることにより前記記憶素子の前記抵抗状態を前記第２の抵抗状態にする第２の動作と、前記第１の電圧と前記第２の電圧とを互いに異ならせるとともに前記第１の端子と前記第２の端子との間に流れる電流の電流値を第１の電流値以下に制限することにより前記記憶素子の前記抵抗状態を判定する第３の動作と、前記第１の電圧と前記第２の電圧とを互いに異ならせるとともに前記電流値を第２の電流値以下に制限する第４の動作を行う駆動制御部と
    を備え、
    前記駆動制御部は、前記第１の動作、前記第２の動作、および前記第３の動作のそれぞれの後に前記第４の動作を行い、
    前記第１の動作、前記第２の動作、前記第３の動作、および前記第４の動作のそれぞれの時間長は互いに等しい
    半導体装置。
  2. 前記非線形素子は、カルコゲン元素を含む材料を用いて構成された
    請求項１に記載の半導体装置。
  3. 前記駆動制御部は、前記第１の動作の後に前記第４の動作を行う
    請求項１または請求項２に記載の半導体装置。
  4. 前記駆動制御部は、前記第２の動作の後に前記第４の動作を行う
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記駆動制御部は、前記第３の動作の後に前記第４の動作を行う
    請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記駆動制御部は、前記第１の動作、前記第２の動作、および前記第３の動作のそれぞれの直後に前記第４の動作を続けて行う
    請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 前記第２の電流値は、前記第１の電流値以下の電流値である
    請求項１から請求項６のいずれか一項に記載の半導体装置。
  8. 前記駆動制御部は、前記第３の動作において、前記第１の電圧を前記第２の電圧よりも高くする
    請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 前記駆動制御部は、前記第４の動作において、前記第１の電圧を前記第２の電圧よりも高くする
    請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 第１の端子と、第２の端子と、第１の抵抗状態および第２の抵抗状態をとりうる記憶素子と、両端間の電圧差が所定の電圧差よりも大きいときにオン状態になる非線形素子とを有し、前記記憶素子および前記非線形素子は、前記第１の端子と前記第２の端子との間の経路上に設けられたメモリセルと、
    前記第１の端子の第１の電圧を前記第２の端子の第２の電圧よりも高くすることにより前記記憶素子の抵抗状態を前記第１の抵抗状態にする第１の動作と、前記第１の電圧を前記第２の電圧よりも低くすることにより前記記憶素子の前記抵抗状態を前記第２の抵抗状態にする第２の動作と、前記第１の電圧と前記第２の電圧とを互いに異ならせるとともに前記第１の端子と前記第２の端子との間に流れる電流の電流値を第１の電流値以下に制限することにより前記記憶素子の前記抵抗状態を判定する第３の動作と、前記第１の電圧と前記第２の電圧とを互いに異ならせるとともに前記電流値を第２の電流値以下に制限する第４の動作を行う駆動制御部と
    を備え、
    前記駆動制御部は、前記第１の動作、前記第２の動作、および前記第３の動作のそれぞれの前に前記第４の動作を行い、
    前記第１の動作、前記第２の動作、前記第３の動作、および前記第４の動作のそれぞれの時間長は互いに等しい
    半導体装置。
  11. 前記駆動制御部は、前記第１の動作、前記第２の動作、および前記第３の動作のそれぞれの直前に前記第４の動作を行う
    請求項１０に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022095431A (ja) * 2020-12-16 2022-06-28 ソニーセミコンダクタソリューションズ株式会社 メモリセルアレイユニット

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010157316A (ja) 2008-12-30 2010-07-15 Stmicroelectronics Srl オボニック閾値スイッチを有する不揮発性メモリ
JP2014216047A (ja) 2013-04-25 2014-11-17 株式会社東芝 不揮発性半導体記憶装置及びその制御方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9287356B2 (en) * 2005-05-09 2016-03-15 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
KR20100041155A (ko) * 2008-10-13 2010-04-22 삼성전자주식회사 저항성 메모리 소자
KR101477045B1 (ko) * 2008-10-27 2014-12-30 삼성전자주식회사 커플링 노이즈를 차단하는 가변 저항 메모리 장치
US8502182B2 (en) * 2009-02-06 2013-08-06 Micron Technology, Inc. Memory device having self-aligned cell structure
JP5197512B2 (ja) * 2009-07-02 2013-05-15 株式会社東芝 半導体記憶装置
US7936585B2 (en) * 2009-07-13 2011-05-03 Seagate Technology Llc Non-volatile memory cell with non-ohmic selection layer
KR101614229B1 (ko) * 2011-09-09 2016-04-20 인텔 코포레이션 메모리 장치에서의 경로 분리
US8681529B2 (en) * 2011-11-10 2014-03-25 Micron Technology, Inc. Apparatuses and operation methods associated with resistive memory cell arrays with separate select lines
WO2013121792A1 (ja) * 2012-02-17 2013-08-22 パナソニック株式会社 不揮発性記憶素子のデータ読み出し方法及び不揮発性記憶装置
JP2014038675A (ja) * 2012-08-15 2014-02-27 Sony Corp 記憶装置および駆動方法
US8804402B2 (en) * 2012-08-31 2014-08-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8841739B2 (en) * 2012-09-08 2014-09-23 The Regents Of The University Of California Systems and methods for implementing magnetoelectric junctions
US9437813B2 (en) * 2013-02-14 2016-09-06 Sandisk Technologies Llc Method for forming resistance-switching memory cell with multiple electrodes using nano-particle hard mask
US20150129829A1 (en) * 2013-11-13 2015-05-14 Crossbar, Inc. One time programmable and multi-level, two-terminal memory cell
US9105343B2 (en) * 2013-11-13 2015-08-11 Avalanche Technology, Inc. Multi-level cells and method for using the same
US20160043137A1 (en) * 2014-08-08 2016-02-11 Qualcomm Incorporated Resistive memory device with zero-transistor, one-resistor bit cells integrated with one-transistor, one-resistor bit cells on a die
JP2016062627A (ja) 2014-09-17 2016-04-25 株式会社東芝 半導体集積回路
US9502092B2 (en) * 2014-12-22 2016-11-22 Avalanche Technology, Inc. Unipolar-switching perpendicular MRAM and method for using same
US9455014B1 (en) * 2015-03-19 2016-09-27 Qualcomm Incorporated Adjusting resistive memory write driver strength based on write error rate (WER) to improve WER yield, and related methods and systems
JP6734263B2 (ja) * 2015-04-27 2020-08-05 ソニーセミコンダクタソリューションズ株式会社 メモリシステム
JP6520576B2 (ja) * 2015-08-27 2019-05-29 ソニー株式会社 メモリ、情報処理システムおよびメモリの制御方法
US10223254B1 (en) * 2017-11-16 2019-03-05 Micron Technology, Inc. Namespace change propagation in non-volatile memory devices
US11011223B2 (en) * 2019-08-27 2021-05-18 Micron Technology, Inc. Memory sub-system grading and allocation
US11069412B2 (en) * 2019-12-13 2021-07-20 Micron Technology, Inc. Managing pre-programming of a memory device for a reflow process
US11361825B2 (en) * 2019-12-18 2022-06-14 Micron Technology, Inc. Dynamic program erase targeting with bit error rate
KR20210079552A (ko) * 2019-12-20 2021-06-30 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 컨트롤러
US11087846B1 (en) * 2020-02-12 2021-08-10 SK Hynix Inc. Memory system with single decoder, multiple memory sets and method for decoding multiple codewords from memory sets using the single decoder
KR20210105728A (ko) * 2020-02-19 2021-08-27 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20210106778A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20210106753A (ko) * 2020-02-21 2021-08-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010157316A (ja) 2008-12-30 2010-07-15 Stmicroelectronics Srl オボニック閾値スイッチを有する不揮発性メモリ
JP2014216047A (ja) 2013-04-25 2014-11-17 株式会社東芝 不揮発性半導体記憶装置及びその制御方法

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