JP6734263B2 - メモリシステム - Google Patents

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Description

本開示は、デコーダ回路を有するメモリシステムに関する。
近年、ＲｅＲＡＭ（Resistive Random Access Memory)等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかし、現行のアクセストランジスタを用いた抵抗変化型メモリでは、単位セルあたりのフロア面積が大きくなる。このため、例えばＮＡＮＤ型等のフラッシュメモリと比較すると、同じ設計ルールを用いて微細化しても大容量化が容易ではなかった。これに対して、水平面内において互いに異なる方向に延在する配線同士が互いに交差する交点にメモリ素子を配置する、所謂クロスポイントアレイ構造を用いた場合には、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。また、水平方向に延在する配線と鉛直方向に延在する配線とが互いに交差する交点にメモリ素子を配置する、所謂Ｖ３Ｄ（Vertical 3-Dimention）構造を用いた場合にも、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。
クロスポイントアレイ構造におけるメモリセルや、Ｖ３Ｄ構造におけるメモリセルには、メモリ素子のほかにセル選択用のスイッチ素子が設けられる。スイッチ素子としては、トランジスタや、ダイオード特性を有する素子などが用いられる。これらメモリセルでは、交差する配線間への電圧印加により、メモリセルの状態を変化させたり、メモリセルの状態を読み出したりすることができる（例えば、特許文献１参照）。
特開２０１２−２４８２４２号公報
ところで、特許文献１に記載のメモリセルアレイでは、書込みの際に、書き込み対象のメモリセル（選択メモリセル）に所定の電圧（アクセス電圧）が印加される一方で、書き込み対象外のメモリセル（非選択メモリセル）に対しては、アクセス電圧よりも小さな電圧（非アクセス電圧）が印加される。これにより、選択メモリセルへアクセス電圧が印加されたときに、配線間の容量性結合による非選択メモリの電圧変動が抑えられる。しかし、特許文献１に記載のメモリセルアレイにおいて、そのような電圧印加を実現するためには、各配線あたり、少なくとも２個のスイッチ素子を備えたデコーダ回路が必要となる。具体的には、デコーダ回路において、配線ごとに、アクセス電圧の選択に用いられるスイッチ素子と、非アクセス電圧の選択に用いられるスイッチ素子が少なくとも必要となる。そのため、デコーダ回路のフロア面積が大きくなってしまうという問題があった。
したがって、デコーダ回路のフロア面積の増大を抑えつつ、配線間の容量性結合の影響を抑えることの可能なメモリシステムを提供することが望ましい。
本開示の一実施の形態のメモリシステムは、行列状に配置された複数のメモリセルを備えている。各メモリセルは、互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有している。本開示の一実施の形態のメモリシステムは、さらに、行方向に延在し、各電流経路の一端に接続された複数の行配線と、列方向に延在し、各電流経路の他端に接続された複数の列配線とを有している。本開示の一実施の形態のメモリシステムは、さらに、各偶数行の行配線に接続された第１デコーダ回路と、各奇数行の行配線に接続された第２デコーダ回路と、各偶数列の列配線に接続された第３デコーダ回路と、各奇数列の列配線に接続された第４デコーダ回路とを備えている。本開示の一実施の形態のメモリシステムは、さらに、第１デコーダ回路、第２デコーダ回路、第３デコーダ回路および第４デコーダ回路に印加する電圧を制御する電圧制御回路と、電圧制御回路を制御するとともに、第１デコーダ回路、第２デコーダ回路、第３デコーダ回路、第４デコーダ回路を互いに独立に制御するコントローラとを備えている。
本開示の一実施の形態のメモリシステムによれば、行選択線と、行選択線に隣接する行配線とに対して、互いに異なる２種類の電圧を印加することができるとともに、列選択線と、列選択線に隣接する列配線とに対しても、互いに異なる２種類の電圧を印加することができるようにしたので、選択メモリセルへアクセス電圧が印加されたときに、配線間の容量性結合による非選択メモリの電圧変動を抑えることができる。また、本開示では、行選択線と、行選択線に隣接する行配線とが互いに異なるデコーダ回路によって駆動され、列選択線と、列選択線に隣接する列配線とが互いに異なるデコーダ回路によって駆動されるので、各デコーダ回路として、各配線あたり、１個のスイッチ素子を備えたデコーダ回路を用いればよく、各配線あたり、少なくとも２個のスイッチ素子を備えたデコーダ回路を用いる必要がない。従って、デコーダ回路のフロア面積の増大を抑えつつ、配線間の容量性結合の影響を抑えることができる。
本開示の一実施の形態に係る情報処理システムの機能ブロックの一例を表す図である。 図１のメモリセルアレイユニットの機能ブロックの一例を表す図である。 図２のメモリセルアレイの斜視構成の一例を表す図である。 図２のメモリセルアレイの等価回路の一例を表す図である。 図３のメモリセルの断面構成の一例を表す図である。 図２のＢＬドライバ回路の回路構成の一例を表す図である。 図２のＷＬドライバ回路の回路構成の一例を表す図である。 図２のプリチャージ回路の回路構成の一例を表す図である。 図２のＢＬデコーダおよびＷＬデコーダの回路構成の一例を表す図である。 図９のＢＬデコーダおよびＷＬデコーダの真理値表である。 比較例に係るデコーダの回路構成の一例を表す図である。 図１１のＢＬデコーダおよびＷＬデコーダにおけるデコードの真理値表である。 プリチャージ時にメモリセルアレイに印加される電圧の一例を表す図である。 フローティング時にメモリセルアレイに印加される電圧の一例を表す図である。 書き込み時にメモリセルアレイに印加される電圧の一例を表す図である。 書き込み後にメモリセルアレイに印加される電圧の一例を表す図である。 書き込み対象のメモリセルにおける電圧波形の一例を表す図である。 書き込み対象のメモリセルにおける電圧波形の他の例を表す図である。 リセット時にメモリセルアレイに印加される電圧の一例を表す図である。 リセット後にメモリセルアレイに印加される電圧の一例を表す図である。 リセット対象のメモリセルにおける電圧波形の一例を表す図である。 読み出し時にメモリセルアレイに印加される電圧の一例を表す図である。 読み出し後にメモリセルアレイに印加される電圧の一例を表す図である。 読み出し対象のメモリセルにおける電圧波形の一例を表す図である。 図１のメモリセルアレイユニットの機能ブロックの一変形例を表す図である。 図２０のＶｃｏｍ回路の回路構成の一例を表す図である。 書き込み対象のメモリセルにおける電圧波形の一例を表す図である。 書き込み対象のメモリセルにおける電圧波形の一変形例を表す図である。 リセット対象のメモリセルにおける電圧波形の一例を表す図である。 読み出し対象のメモリセルにおける電圧波形の一例を表す図である。 書き込み手順の一例を表す図である。 書き込み手順の他の例を表す図である。 図２、図２０のＢＬドライバ回路の回路構成の一変形例を表す図である。 図２、図２０のＷＬドライバ回路の回路構成の一変形例を表す図である。 図２、図２０のプリチャージ回路の回路構成の一変形例を表す図である。 図２、図２０のメモリセルアレイの斜視構成の一変形例を表す図である。 図３１のメモリセルアレイの等価回路の一例を表す図である。
以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態
積層配置のメモリセルアレイを備えた例（図１〜図１９）
２．変形例
変形例Ａ：プリチャージを省略した例（図２１〜図２５）
変形例Ｂ：書き込み失敗時にプリチャージを行う例（図２６）
変形例Ｃ：書き込み位置に応じてプリチャージを行う例（図２７）
変形例Ｄ：プリチャージ回路のバリエーション（図２８〜図３０）
変形例Ｅ：単層配置のメモリセルアレイを備えた例（図３１、図３２）
＜１．実施の形態＞
[構成]
図１は、本開示の一実施の形態に係る情報処理システムの機能ブロックの一例を表したものである。この情報処理システムは、ホストコンピュータ１００およびメモリシステム２００を備えている。メモリシステム２００は、メモリコントローラ３００、１または複数のメモリセルアレイユニット４００および電源回路５００を備えている。なお、図１には、複数のメモリセルアレイユニット４００が設けられている様子が例示されている。メモリシステム２００が、本開示の「メモリシステム」の一具体例に相当する。メモリコントローラ３００が、本開示の「メモリコントローラ」の一具体例に相当する。メモリセルアレイユニット４００が、本開示の「メモリ装置」の一具体例に相当する。
（ホストコンピュータ１００）
ホストコンピュータ１００は、メモリシステム２００を制御するものである。具体的には、ホストコンピュータ１００は、アクセス先の論理アドレスを指定するコマンドを発行して、そのコマンドやデータをメモリシステム２００に供給する。また、ホストコンピュータ１００は、メモリシステム２００から出力されたデータを受け取る。ここで、コマンドは、メモリシステム２００を制御するためのものであり、例えば、データの書き込み処理を指示するライトコマンド、または、データの読み出し処理を指示するリードコマンドを含む。また、論理アドレスは、ホストコンピュータ１００が定義するアドレス空間において、ホストコンピュータ１００がメモリシステム２００にアクセスする際のアクセス単位の領域ごとに割り振られたアドレスである。このアクセス単位の領域を以下、「セクタ」と称する。各々のセクタのサイズは、例えば、４ＫＢ（kilobyte）である。
（メモリコントローラ３００）
メモリコントローラ３００は、１または複数のメモリセルアレイユニット４００を制御するものである。メモリコントローラ３００は、ホストコンピュータ１００から、論理アドレスを指定するライトコマンドを受け取る。また、メモリコントローラ３００は、ライトコマンドに従って、データの書き込み処理を実行する。この書き込み処理においては、論理アドレスが物理アドレスに変換され、その物理アドレスにデータが書き込まれる。ここで、物理アドレスは、メモリコントローラ３００が１または複数のメモリセルアレイユニット４００にアクセスする際のアクセス単位ごとに１または複数のメモリセルアレイユニット４００において割り振られたアドレスである。メモリコントローラ３００が１または複数のメモリセルアレイユニット４００にアクセスする単位は、例えば、セクタと同一であるものとする。この場合、１または複数のメモリセルアレイユニット４００において、セクタごとに物理アドレスが割り当てられる。また、メモリコントローラ３００は、論理アドレスを指定するリードコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスからデータを読み出す。そして、メモリコントローラ３００は、読み出したデータをリードデータとしてホストコンピュータ１００に出力する。また、メモリコントローラ３００は、ホストコンピュータ１００から、論理アドレスを指定するリセットコマンドを受け取ると、その論理アドレスを物理アドレスに変換し、その物理アドレスに書き込まれたデータを消去する。メモリコントローラ３００によるアクセス単位は、ホストコンピュータ１００によるアクセス単位と同一となっていてもよいし、異なっていてもよい。なお、メモリコントローラ３００による、１または複数のメモリセルアレイユニット４００の制御方法については、後に随時、詳述するものとする。
（電源回路５００）
電源回路５００は、１または複数のメモリセルアレイユニット４００に対して所望の電圧を供給するものである。具体的には、電源回路５００は、後述のＢＬドライバ２１に対して、セット電圧Ｖｓｅｔ１、セット電圧Ｖｓｅｔ２、センス電圧Ｖｓｅｎｓｅ＿ｈおよびリセット電圧Ｖｒｅｓｅｔ＿ｉを供給する。また、電源回路５００は、後述のＷＬドライバ２２に対して、グラウンド電圧Ｖｓｓ、センス電圧Ｖｓｅｎｓｅ＿ｉおよびリセット電圧Ｖｒｅｓｅｔ＿ｈを供給する。また、電源回路５００は、後述のプリチャージ回路２５に対して、グラウンド電圧Ｖｓｓおよび基準電圧Ｖｃｏｍを供給する。グラウンド電圧Ｖｓｓおよびセンス電圧Ｖｓｅｎｓｅ＿ｉが、本開示の「第１電圧」の一具体例に相当する。セット電圧Ｖｓｅｔ１、セット電圧Ｖｓｅｔ２およびセンス電圧Ｖｓｅｎｓｅ＿ｈが、本開示の「第３電圧」の一具体例に相当する。
セット電圧Ｖｓｅｔ１は、スイッチ素子１０Ｓが高抵抗状態から低抵抗状態に変化する電圧Ｖｓｎａｐ以上の電圧をスイッチ素子１０Ｓに印加することのできる大きさの電圧である。セット電圧Ｖｓｅｔ２は、セット電圧Ｖｓｅｔ１よりも低い電圧である。具体的には、セット電圧Ｖｓｅｔ２は、電圧Ｖｓｎａｐよりも低い電圧であって、かつ、メモリセル１０Ａに書き込みを行うのに必要な大きさの電流Ｉｓｅｔを維持するのに十分な大きさの電圧である。ここで、メモリセル１０Ａに書き込みを開始したときのメモリ素子１０Ｍの抵抗をＲｈｒｓとする。また、スイッチ素子１０Ｓが低抵抗状態から高抵抗状態に変化する電圧をＶｈｏｌｄとする。このとき、セット電圧Ｖｓｅｔ１は、（電圧Ｖｓｎａｐ＋電流Ｉｓｅｔ×抵抗Ｒｈｒｓ）よりも大きな電圧である。セット電圧Ｖｓｅｔ２は、（電圧Ｖｈｏｌｄ＋電流Ｉｓｅｔ×抵抗Ｒｈｒｓ）よりも大きな電圧である。センス電圧Ｖｓｅｎｓｅ＿ｈは、グラウンド電圧Ｖｓｓよりも高く、セット電圧Ｖｓｅｔ２よりも低い電圧である。センス電圧Ｖｓｅｎｓｅ＿ｈは、センス電圧Ｖｓｅｎｓｅ＿ｉよりも高い電圧である。リセット電圧Ｖｒｅｓｅｔ＿ｈは、リセット電圧Ｖｒｅｓｅｔ＿ｉよりも高い電圧である。
（メモリセルアレイユニット４００）
次に、メモリセルアレイユニット４００について説明する。図２は、メモリセルアレイユニット４００の機能ブロックの一例を表したものである。メモリセルアレイユニット４００は、例えば、半導体チップで構成されている。メモリセルアレイユニット４００は、メモリセルアレイ１０および制御回路２０を有している。制御回路２０は、メモリコントローラ３００との間で、コマンド、ライトデータおよびリードデータなどをやりとりする。制御回路２０は、ライトコマンドに従って、メモリセルアレイ１０にデータを書き込み、リードコマンドに従って、メモリセルアレイ１０からデータを読み出す。また、制御回路２０は、リセットコマンドに従って、メモリセルアレイ１０における所定の箇所のデータを消去する。制御回路２０については、後に詳述するものとする。
（メモリセルアレイ１０）
図３は、メモリセルアレイ１０の斜視構成の一例を表したものである。メモリセルアレイ１０は、ｎ（ｎは２以上の整数）個のセクタを有している。それぞれのセクタは、セクタのサイズに応じた個数の複数のメモリセル１０Ａを有している。そして、セクタごとに物理アドレスが割り振られる。
メモリセルアレイ１０は、複数のワード線ＷＬと、複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとが互いに対向する位置ごとに１つずつ配置された複数のメモリセル１０Ａとを有している。ワード線ＷＬが、本開示の「行配線」の一具体例に相当する。ビット線ＢＬが、本開示の「列配線」の一具体例に相当する。
図３では、便宜的に、各ワード線ＷＬの符号の末尾に位置情報（１＿１、１＿２等）が付与されるとともに、各ビット線ＢＬの符号の末尾にも位置情報（１，２，３，４）が付与されている。具体的には、第１層内に設けられた４つワード線ＷＬに対して、１＿１、１＿２、１＿３、１＿４の位置情報が付与されている。また、第２層内に設けられた４つワード線ＷＬに対して、２＿１、２＿２、２＿３、２＿４の位置情報が付与され、第３層内に設けられた４つワード線ＷＬに対して、３＿１、３＿２、３＿３、３＿４の位置情報が付与されている。また、１行目のワード線ＷＬに対して、１＿１、２＿１、３＿１の位置情報が付与され、２行目のワード線ＷＬに対して、１＿２、２＿２、３＿２の位置情報が付与されている。また、３行目のワード線ＷＬに対して、１＿３、２＿３、３＿３の位置情報が付与され、４行目のワード線ＷＬに対して、１＿４、２＿４、３＿４の位置情報が付与されている。また、１列目のビット線ＢＬ、水平ビット線ＨＢＬおよび垂直ビット線ＶＢＬに対して、１の位置情報が付与され、２行目のビット線ＢＬ、水平ビット線ＨＢＬおよび垂直ビット線ＶＢＬに対して、２の位置情報が付与されている。３行目のビット線ＢＬ、水平ビット線ＨＢＬおよび垂直ビット線ＶＢＬに対して、３の位置情報が付与され、４行目のビット線ＢＬ、水平ビット線ＨＢＬおよび垂直ビット線ＶＢＬに対して、４の位置情報が付与されている。
複数のメモリセル１０Ａは、行列状に配置されている。例えば、図３に示したように、複数のメモリセル１０Ａが水平面（２次元，ＸＹ平面）において行列状に配置されており、さらに、垂直面（２次元，ＸＺ平面またはＹＺ平面）においても行列状に配置されている。つまり、複数のメモリセル１０Ａが積層配置となっている。これにより、より高密度且つ大容量な記憶装置を提供することができる。なお、以下では、複数のメモリセル１０Ａが、図３に示したような積層配置となっているものとする。
複数のワード線ＷＬは、複数の階層に分かれて配置されている。各ワード線ＷＬは、行方向に延在している。各ビット線ＢＬは、列方向に延在する水平ビット線ＨＢＬと、水平ビット線ＨＢＬに接続され、垂直方向に延在する垂直ビット線ＶＢＬとにより構成されているとする。このとき、例えば、図３に示したように、複数の水平ビット線ＨＢＬは、１つの層内に配置されており、複数の垂直ビット線ＶＢＬは、水平面内において互いに隣接する２つのワード線ＷＬの間に配置されている。さらに、例えば、図３に示したように、複数の垂直ビット線ＶＢＬおよび複数のワード線ＷＬは、水平面内において、所定の間隙を介して互いに対向配置されている。各メモリセル１０Ａは、水平面内において、垂直ビット線ＶＢＬおよびワード線ＷＬよって挟み込まれている。以上のことから、メモリセルアレイ１０は、Ｖ３Ｄ構造を備えている。
図４は、メモリセルアレイ１０の等価回路の一例を表したものである。各ビット線ＢＬと、各ワード線ＷＬとが互いに対向する箇所ごとに、１つずつ、メモリセル１０Ａが設けられている。図４の上側の４本のワード線ＷＬ１＿１〜ＷＬ１＿４に接続された複数のメモリセル１０Ａが第１層内に設けられている。図４の中央の４本のワード線ＷＬ２＿１〜ＷＬ２＿４に接続された複数のメモリセル１０Ａが、第２層内に設けられている。図４の下側の４本のワード線ＷＬ３＿１〜ＷＬ３＿４に接続された複数のメモリセル１０Ａが、第３層内に設けられている。メモリセルアレイ１０は、図４のように等価回路で表現した場合には、水平面内において互いに異なる方向に延在する配線同士が互いに交差する交点にメモリセルを配置する、クロスポイントメモリセルアレイと等価であることがわかる。
図５は、メモリセル１０Ａの断面構成の一例を表したものである。メモリセル１０は、互いに直列接続されたメモリ素子１０Ｍおよびスイッチ素子１０Ｓを含む電流経路ＰＩを有している。メモリ素子１０Ｍは、本開示の「メモリ素子」の一具体例に相当する。スイッチ素子１０Ｓは、本開示の「スイッチ素子」の一具体例に相当する。
メモリ素子１０Ｍは、例えば、ワード線ＷＬ寄りに配置され、スイッチ素子１０Ｓが、例えば、ビット線ＢＬ（垂直ビット線ＶＢＬ）寄りに配置されている。なお、メモリ素子１０Ｍがビット線ＢＬ（垂直ビット線ＶＢＬ）寄りに配置され、スイッチ素子１０Ｓがワード線ＷＬ寄りに配置されていてもよい。また、ある層内において、メモリ素子１０Ｍがワード線ＷＬ寄りに配置され、スイッチ素子１０Ｓがビット線ＢＬ（垂直ビット線ＶＢＬ）寄りに配置されている場合に、その層に隣接する層内において、メモリ素子１０Ｍがビット線ＢＬ（垂直ビット線ＶＢＬ）寄りに配置され、スイッチ素子１０Ｓがワード線ＷＬ寄りに配置されていてもよい。
（メモリ素子１０Ｍ）
メモリ素子１０Ｍは、電極１１と、電極１１に対向配置された電極１３と、電極１１および電極１３の間に設けられたメモリ層１２とを有している。メモリ層１２は、例えば、抵抗変化層およびイオン源層が積層された積層構造、あるいは、抵抗変化層の単層構造によって構成されている。抵抗変化層は、例えば、ＳｉＮ，ＳｉＯ2，Ｇｄ2Ｏ3等からなる絶縁層によって構成されている。イオン源層は、電界の印加によって抵抗変化層内に伝導パスを形成する可動元素を含んでいる。イオン源層は、例えば、Ｃｕ，Ａｇ，Ｚｒ、Ａｌから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等によって構成されている。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｒ，Ａｌ以外の金属元素がイオン源層に用いられてもよい。また、イオン源層は、また、Ｃｕ，Ａｇ，Ｚｒ，Ａｌの少なくとも一つの元素と、Ｓ，Ｓｅ，Ｔｅのうちの少なくとも一つのカルコゲン元素とが組み合わされた材料によって構成されていてもよい。
（スイッチ素子１０Ｓ）
スイッチ素子１０Ｓは、電極１５と、電極１５に対向配置され、メモリ素子１０Ｍの電極を兼ねる電極１３と、電極１５と電極１３との間に設けられたスイッチ層１４とを有している。スイッチ層１４は、例えば、Ｓ，Ｓｅ，Ｔｅのうちの少なくとも一つのカルコゲン元素を含んで構成されている。スイッチ層１４は、上記カルコゲン元素のほかに、Ｂ、Ａｌ、Ｇａ、Ｃ、Ｓｉ、Ｇｅ、Ｎ、Ｐ、Ａｓ、ＡｂおよびＢｉのうちの少なくとも一つの元素をさらに含んで構成されていることが好ましい。
スイッチ層１４は、印加電圧を所定の閾値電圧（スイッチング閾値電圧）以上に上げることにより低抵抗状態に変化し、印加電圧を上記の閾値電圧（スイッチング閾値電圧）より低い電圧に下げることにより高抵抗状態に変化するものである。即ち、スイッチ層１４は、電極１５および電極１３を介した電圧パルスあるいは電流パルスの印加によらず、スイッチ層１４のアモルファス構造が安定して維持されるものである。また、スイッチ層１４は、電圧印加によるイオンの移動によって形成される伝導パスが印加電圧消去後にも維持される等のメモリ動作をしないものである。
（メモリセル１０ＡのＩＶ特性）
次に、メモリセル１０ＡのＩＶ特性について説明する。以下では、メモリセル１０Ａを構成するスイッチ素子１０Ｓおよびメモリ素子１０ＭのそれぞれのＩＶ特性について説明したのち、メモリセル１０ＡのＩＶ特性について説明する。
まず、メモリ素子１０ＭのＩＶ特性について説明する。メモリ素子１０Ｍでは、順バイアス（書き込み電圧）の増加に伴って電流値が上昇し、所定の書き込み電圧（例えば、およそ３．５Ｖ程度）において抵抗変化層における伝導パスの形成による書き込み動作が行われ、メモリ層１２が低抵抗状態へと変化して電流が増大する。即ち、メモリ素子１０Ｍは、書き込み電圧の印加によって低抵抗状態となり、この低抵抗状態は印加電圧停止後も維持される。
スイッチ素子１０Ｓに書き込み電圧が印加されると、スイッチ素子１０Ｓでは、書き込み電圧の増加に伴って電流が上昇し、所定の閾値電圧（例えば、４Ｖ程度）を超えるとＯＴＳ動作により急激に電流が増大、あるいは抵抗が低くなり、オン状態となる。この後、書き込み電圧を減少させていくと、スイッチ素子１０Ｓの電極に流れる電流値は徐々に減少する。例えば、スイッチ素子１０Ｓを構成する材料および形成条件にもよるが、増加時とほぼ同等の閾値電圧で急激に抵抗が上昇してオフ状態となる。
メモリセル１０Ａの書き込み電圧の印加開始および停止における電流値のスイッチング挙動は、スイッチ素子１０Ｓおよびメモリ素子１０ＭのＩＶ曲線を合わせたＩＶ曲線となる。このようなメモリセル１０Ａでは、例えば、Ｖ／２バイアス方式において、メモリセル１０Ａの読み出し電圧（Ｖread）がＩＶ曲線上の急激に抵抗変化する閾値よりも大きな電圧に設定され、Ｖread／２が抵抗変化の閾値よりも小さい電圧に設定される。これにより、ＶreadバイアスとＶread／２バイアスとの電流比で定義される選択比（オン／オフ比）が大きくなる。また、上記のように、メモリセル１０ＡのＩＶ曲線は、スイッチ素子１０ＳのＩＶ曲線と、メモリ素子１０ＭのＩＶ曲線とを合わせたものであるので、スイッチ素子１０Ｓの閾値前後の抵抗変化（あるいは電流変化）が大きいほど選択比（オン／オフ比）が大きくなる。また、上記のように、メモリセル１０ＡのＩＶ曲線は、スイッチ素子１０ＳのＩＶ曲線と、メモリ素子１０ＭのＩＶ曲線とを合わせたものであるので、スイッチ素子１０Ｓの閾値前後の抵抗変化（あるいは電流変化）が大きいほど選択比（オン／オフ比）が大きくなる。また、選択比が大きければ大きいほど読み出しマージンが大きくなるため、誤読み出しすることなくアレイサイズを大きくすることが可能となり、メモリセルアレイの更なる大容量化が可能となる。これは、読み出し動作だけでなく、書き込み動作についても同様である。
一方、逆バイアス（ここでは消去電圧）が印加されると、スイッチ素子１０Ｓの消去電圧印加時における電流値の変化は、書き込み電圧を印加した際と同様の挙動を示す。これに対して、メモリ素子１０Ｍの消去電圧印加時における電流値の変化は、消去閾値電圧（例えば、およそ２〜３Ｖ程度）以上の電圧印加によって、低抵抗状態から高抵抗状態へと変化する。更に、メモリセル１０Ａの消去電圧印加時における電流値の変化は、書き込み電圧印加時と同様に、スイッチ素子１０ＳのＩＶ曲線とメモリ素子１０ＭのＩＶ曲線とを合わせたものとなる。
（制御回路２０）
次に、制御回路２０について説明する。制御回路２０は、例えば、図２に示したように、ＢＬドライバ回路２１、ＷＬドライバ回路２２、２つのＢＬデコーダ２３Ａ，２３Ｂ、２つのＷＬデコーダ２４Ａ，２４Ｂ、プリチャージ回路２５および読み出し回路２６を有している。ＢＬドライバ回路２１およびプリチャージ回路２５が、メモリコントローラ３００による制御に従って、２つのＢＬデコーダ２３Ａ，２３Ｂに印加する電圧を制御する。ＷＬドライバ回路２２およびプリチャージ回路２５が、メモリコントローラ３００による制御に従って、２つのＷＬデコーダ２４Ａ，２４Ｂに印加する電圧を制御する。メモリコントローラ３００が、ＢＬドライバ回路２１、ＷＬドライバ回路２２およびプリチャージ回路２５を制御するとともに、ＢＬデコーダ２３Ａ、ＢＬデコーダ２３Ｂ、ＷＬデコーダ２４ＡおよびＷＬデコーダ２４Ｂを互いに独立に制御する。
なお、ＢＬドライバ回路２１、ＷＬドライバ回路２２、プリチャージ回路２５および電源回路５００からなる回路が、本開示の「電圧制御回路」の一具体例に相当する。ＷＬデコーダ２４Ａが、本開示の「第１デコーダ回路」の一具体例に相当する。ＷＬデコーダ２４Ｂが、本開示の「第２デコーダ回路」の一具体例に相当する。ＢＬデコーダ２３Ａが、本開示の「第３デコーダ回路」の一具体例に相当する。ＢＬデコーダ２３Ｂが、本開示の「第４デコーダ回路」の一具体例に相当する。
図６は、ＢＬドライバ回路２１の回路構成の一例を表したものである。ＢＬドライバ回路２１は、２つのＢＬデコーダ２３Ａ，２３Ｂに与える電圧を制御するものである。ＢＬドライバ回路２１は、メモリコントローラ３００による制御に従って、電源回路５００から供給される４種類の電圧（Ｖｓｅｔ１，Ｖｓｅｔ２，Ｖｓｅｎｓｅ＿ｈ，Ｖｒｅｓｅｔ＿ｉ）の中から１つの電圧を選択する。ＢＬドライバ回路２１は、選択した電圧をＢＬデコーダ２３Ａ，２３Ｂ（具体的には後述の入力端子ｄｒｖ）に出力する。４種類の電圧（Ｖｓｅｔ１，Ｖｓｅｔ２，Ｖｓｅｎｓｅ＿ｈ，Ｖｒｅｓｅｔ＿ｉ）が、本開示の「第３電圧」の一具体例に相当する。ＢＬドライバ回路２１は、書き込み動作時には、セット電圧Ｖｓｅ１、または、セット電圧Ｖｓｅ２を選択し、ＢＬデコーダ２３Ａ，２３Ｂに出力する。ＢＬドライバ回路２１は、読み出し動作時には、センス電圧Ｖｓｅｎｓｅ＿ｈを選択し、ＢＬデコーダ２３Ａ，２３Ｂに出力する。ＢＬドライバ回路２１は、リセット動作時には、リセット電圧Ｖｒｅｓｅｔ＿ｉを選択し、ＢＬデコーダ２３Ａ，２３Ｂに出力する。
メモリコントローラ３００は、制御信号Ｖｇｓｅｔ１，Ｖｇｓｅｔ２，Ｖｇｓｅｎｓｅ，ＶｇｒｅｓｅｔをＢＬドライバ回路２１に出力することにより、４種類の電圧（Ｖｓｅｔ１，Ｖｓｅｔ２，Ｖｓｅｎｓｅ＿ｈ，Ｖｒｅｓｅｔ＿ｉ）の中から１つの電圧をＢＬドライバ回路２１に選択させる。ＢＬドライバ回路２１は、メモリコントローラ３００からの制御信号Ｖｇｓｅｔ１，Ｖｇｓｅｔ２，Ｖｇｓｅｎｓｅ，Ｖｇｒｅｓｅｔに基づいて、４種類の電圧（Ｖｓｅｔ１，Ｖｓｅｔ２，Ｖｓｅｎｓｅ＿ｈ，Ｖｒｅｓｅｔ＿ｉ）の中から１つの電圧を選択し、ＢＬデコーダ２３Ａ，２３Ｂに出力する。
図７は、ＷＬドライバ回路２２の回路構成の一例を表したものである。ＷＬドライバ回路２２は、２つのＷＬデコーダ２４Ａ，２４Ｂに与える電圧を制御するものである。ＷＬドライバ回路２２は、メモリコントローラ３００による制御に従って、電源回路５００から供給される３種類の電圧（Ｖｓｓ，Ｖｓｅｎｓｅ＿ｉ，Ｖｒｅｓｅｔ＿ｈ）の中から１つの電圧を選択する。ＷＬドライバ回路２２は、選択した電圧をＷＬデコーダ２４Ａ，２４Ｂ（具体的には後述の入力端子ｄｒｖ）に出力する。３種類の電圧（Ｖｓｓ，Ｖｓｅｎｓｅ＿ｉ，Ｖｒｅｓｅｔ＿ｈ）が、本開示の「第１電圧」の一具体例に相当する。ＷＬドライバ回路２２は、書き込み動作時には、グラウンド電圧Ｖｓｓを選択し、ＷＬデコーダ２４Ａ，２４Ｂに出力する。ＷＬドライバ回路２２は、読み出し動作時には、センス電圧Ｖｓｅｎｓｅ＿ｉを選択し、ＷＬデコーダ２４Ａ，２４Ｂに出力する。ＷＬドライバ回路２２は、リセット動作時には、リセット電圧Ｖｒｅｓｅｔ＿ｈを選択し、ＷＬデコーダ２４Ａ，２４Ｂに出力する。
メモリコントローラ３００は、制御信号Ｖｇｓｅｔ，Ｖｇｓｅｎｓｅ，ＶｇｒｅｓｅｔをＷＬドライバ回路２２に出力することにより、３種類の電圧（Ｖｓｓ，Ｖｓｅｎｓｅ＿ｉ，Ｖｒｅｓｅｔ＿ｈ）の中から１つの電圧をＷＬドライバ回路２２に選択させる。ＷＬドライバ回路２２は、メモリコントローラ３００からの制御信号Ｖｇｓｅｔ，Ｖｇｓｅｎｓｅ，Ｖｇｒｅｓｅｔに基づいて、３種類の電圧（Ｖｓｓ，Ｖｓｅｎｓｅ＿ｉ，Ｖｒｅｓｅｔ＿ｈ）の中から１つの電圧を選択し、ＷＬデコーダ２４Ａ，２４Ｂに出力する。
ＷＬドライバ回路２２は、さらに、グラウンド電圧Ｖｓｓを選択したときに、選択されたワード線ＷＬに流れる電流を、既定の電流値（Ｉｓｅｔ＿ｃ）に制限する。具体的には、ＷＬドライバ回路２２は、選択されたワード線ＷＬに流れる電流がＩｓｅｔ＿ｃ未満の場合には、選択されたワード線ＷＬにグラウンド電圧Ｖｓｓを印加する。ＷＬドライバ回路２２は、選択されたワード線ＷＬに流れる電流がＩｓｅｔ＿ｃ以上の場合には、選択されたワード線ＷＬに流れる電流がＩｓｅｔ＿ｃを超え・BR>ネいよう、グラウンド電圧Ｖｓｓよりも大きな電圧を出力する。このように、電流値をＩｓｅｔ＿ｃに制限することで、選択されたメモリセル１０に過大な電流が流れることに起因する特性劣化が抑制される。
ＷＬドライバ回路２２は、さらに、センス電圧Ｖｓｅｎｓｅ＿ｉを選択したときに、選択されたワード線ＷＬに流れる電流を、既定の電流値（Ｉｓｅｎｓ＿ｃ）に制限する。具体的には、ＷＬドライバ回路２２は、選択されたワード線ＷＬに流れる電流がＩｓｅｎｓ＿ｃ未満の場合には、選択されたワード線ＷＬにセンス電圧Ｖｓｅｎｓｅ＿ｉを印加する。ＷＬドライバ回路２２は、選択されたワード線ＷＬに流れる電流がＩｓｅｎｓ＿ｃ以上の場合には、選択されたワード線ＷＬに流れる電流がＩｓｅｎｓ＿ｃを超えないよう、センス電圧Ｖｓｅｎｓｅ＿ｉよりも大きな電圧を出力する。このように、電流値をＩｓｅｎｓ＿ｃに制限することで、選択されたメモリセル１０に過大な電流が流れることに起因する特性劣化が抑制される。
図８は、プリチャージ回路２５の回路構成の一例を表したものである。プリチャージ回路２５は、２つのＢＬデコーダ２３Ａ，２３Ｂおよび２つのＷＬデコーダ２４Ａ，２４Ｂに与える電圧を制御するものである。プリチャージ回路２５は、メモリコントローラ３００による制御に従って、電源回路５００から供給される１種類の電圧（Ｖｃｏｍ）よりも所定の大きさだけ大きな電圧（電圧Ａ）、および電圧Ｖｃｏｍよりも所定の大きさだけ小さな電圧（電圧Ｂ）の出力先を選択する。プリチャージ回路２５は、選択した出力先に電圧Ａおよび電圧Ｂを出力する。プリチャージ回路２５は、書き込み動作時、または、読み出し動作時には、電圧Ａを電圧Ｖｐｒｅ＿ｗとして選択し、ＷＬデコーダ２４Ａ，２４Ｂ（具体的には後述の入力端子ｃｏｍ）に出力する。プリチャージ回路２５は、書き込み動作時、または、読み出し動作時には、電圧Ｂを電圧Ｖｐｒｅ＿ｂとして選択し、ＢＬデコーダ２３Ａ，２３Ｂ（具体的には後述の入力端子ｃｏｍ）に出力する。また、プリチャージ回路２５は、リセット動作時には、電圧Ｂを電圧Ｖｐｒｅ＿ｗとして選択し、ＷＬデコーダ２４Ａ，２４Ｂに出力する。プリチャージ回路２５は、リセット動作時には、電圧Ａを電圧Ｖｐｒｅ＿ｂとして選択し、ＢＬデコーダ２３Ａ，２３Ｂに出力する。電圧Ｖｐｒｅ＿ｗが、本開示の「第２電圧」の一具体例に相当する。電圧Ｖｐｒｅ＿ｂが、本開示の「第４電圧」の一具体例に相当する。
電圧Ｖｐｒｅ＿ｗは、電圧Ｖｐｒｅ＿ｂよりも高い電圧である。電圧Ｖｐｒｅ＿ｗおよび電圧Ｖｐｒｅ＿ｂは、電圧Ｖｐｒｅ＿ｗおよび電圧Ｖｐｒｅ＿ｂの差が、読み出し動作時に選択対象のメモリセル１０Ａに印加される最も高い電圧（電圧Ｖｓｅｎｓ＿ｈ−電圧Ｖｓｅｎｓ＿ｉ）の１／３未満となるように設定される。また、電圧Ｖｐｒｅ＿ｗおよび電圧Ｖｐｒｅ＿ｂは、電圧Ｖｐｒｅ＿ｗおよび電圧Ｖｐｒｅ＿ｂの差が、書き込み動作時に選択対象のメモリセル１０Ａに印加される最も高い電圧（電圧Ｖｓｅｔ１）の１／３未満となるように設定される。
メモリコントローラ３００は、制御信号Ｖｇｃｏｍ，Ｖｇ０，Ｖｇ１，Ｖｇ２，Ｖｇ３をプリチャージ回路２５に出力することにより、２種類の電圧（Ｖｐｒｅ＿ｗ，Ｖｐｒｅ＿ｂ）の出力先をプリチャージ回路２５に選択させる。プリチャージ回路２５は、メモリコントローラ３００からの制御信号Ｖｇｃｏｍ，Ｖｇ０，Ｖｇ１，Ｖｇ２，Ｖｇ３に基づいて、２種類の電圧（Ｖｐｒｅ＿ｗ，Ｖｐｒｅ＿ｂ）の出力先を選択する。また、プリチャージ回路２５は、メモリコントローラ３００からの制御信号Ｖｇｃｏｍ，Ｖｇ０，Ｖｇ１，Ｖｇ２，Ｖｇ３に基づいて、２種類の電圧（Ｖｐｒｅ＿ｗ，Ｖｐｒｅ＿ｂ）の中から１つの電圧（Ｖｐｒｅ＿ｂ）を選択し、ＷＬデコーダ２４Ａ，２４Ｂに出力する。
図９は、ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂの回路構成の一例を表したものである。ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂは、例えば、２つの入力端子ｄｒｖ，ｃｏｍと、複数のアドレス端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓを有している。ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂは、例えば、複数の出力端子ｌｉｎｅ０〜ｌｉｎｅ５を有している。以下では、出力端子ｌｉｎｅ０〜ｌｉｎｅ５の総称として出力端子ｌｉｎｅが用いられる。なお、２つの入力端子ｄｒｖ，ｃｏｍが、本開示の「２つの第１の電圧入力端子」または「２つの第２の電圧入力端子」の一具体例に相当する。複数のアドレス端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓが、本開示の「複数の第１のアドレス入力端子」または「複数の第２のアドレス入力端子」の一具体例に相当する。
ＢＬデコーダ２３Ａ，２３Ｂにおいて、入力端子ｄｒｖがＢＬドライバ回路２１の出力端子ＢＬｄｅｃに接続され、入力端子ｃｏｍがプリチャージ回路２５の出力端子ＢＬｄｅｃに接続されている。ＷＬデコーダ２４Ａ，２４Ｂにおいて、入力端子ｄｒｖがＷＬドライバ回路２２の出力端子ＷＬｄｅｃに接続され、入力端子ｃｏｍがプリチャージ回路２５の出力端子ＢＬｄｅｃに接続されている。ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂにおいて、複数のアドレス端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓが、メモリコントローラ３００の出力端子に接続されている。ＢＬデコーダ２３Ａ，２３Ｂにおいて、各出力端子ｌｉｎｅが互いに異なるビット線ＢＬに１本ずつ接続されている。具体的には、ＢＬデコーダ２３Ａにおいて、各出力端子ｌｉｎｅは、各奇数列のビット線ＢＬに接続されている。ＢＬデコーダ２３Ｂにおいて、各出力端子ｌｉｎｅは、各偶数列のビット線ＢＬに接続されている。ＷＬデコーダ２４Ａ，２４Ｂにおいて、各出力端子ｌｉｎｅが互いに異なるワード線ＷＬに１本ずつ接続されている。具体的には、ＷＬデコーダ２４Ａにおいて、各出力端子ｌｉｎｅは、各奇数行のワード線ＷＬに接続されている。ＷＬデコーダ２４Ｂにおいて、各出力端子ｌｉｎｅは、各偶数行のワード線ＷＬに接続されている。
ＢＬデコーダ２３Ａ，２３Ｂは、複数のアドレス端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓに入力された列アドレスのデコードを行うことにより、複数のビット線ＢＬと、２つの入力端子ｄｒｖ，ｃｏｍとの接続態様を設定する。ＷＬデコーダ２４Ａ，２４Ｂは、複数のアドレス端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓに入力された行アドレスのデコードを行うことにより、複数のワード線ＷＬと、２つの入力端子ｄｒｖ，ｃｏｍとの接続態様を設定する。メモリコントローラ３００は、行アドレスを生成し、ＷＬデコーダ２４Ａ，２４Ｂに出力するとともに、列アドレスを生成し、ＢＬデコーダ２３Ａ，２３Ｂに出力する。
ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂは、例えば、プリデコーダＰｒｅＤと、ポストデコーダＰｓｔＤとにより構成されている。
プリデコーダＰｒｅＤは、メモリコントローラ３００から端子ｓに入力される制御信号に基づいて、２つの入力端子ｄｒｖ，ｃｏｍのうちいずれか一方の入力端子を選択する。プリデコーダＰｒｅＤは、さらに、メモリコントローラ３００から端子ａ０，ａ１に入力される制御信号に基づいて、選択された入力端子と、２つの配線Ｌ１，Ｌ２との接続態様を設定する。ポストデコーダＰｓｔＤは、メモリコントローラ３００から端子ｂ０，ｂ１，ｂ２に入力される制御信号に基づいて、２つの配線Ｌ１，Ｌ２と、複数の出力端子ｌｉｎｅ０〜ｌｉｎｅ５との接続態様を設定する。
ポストデコーダＰｓｔＤは、出力端子ｌｉｎｅ０〜ｌｉｎｅ５ごとに１つずつ設けられた複数のスイッチ素子Ｔｒを、ポストデコーダＰｓｔＤの出力端子ｌｉｎｅ０〜ｌｉｎｅ５の数だけ有している。スイッチ素子Ｔｒは、例えば、ＮＭＯＳトランジスタで構成されている。ＢＬデコーダ２３Ａ，２３Ｂにおいて、ポストデコーダＰｓｔＤは、ビット線ＢＬごとに１つずつ設けられた複数のスイッチ素子Ｔｒを、ポストデコーダＰｓｔＤに割り当てられたビット線ＢＬの数だけ有している。ＷＬデコーダ２４Ａ，２４Ｂにおいて、ポストデコーダＰｓｔＤは、ワード線ＷＬごとに１つずつ設けられた複数のスイッチ素子Ｔｒを、ポストデコーダＰｓｔＤに割り当てられたワード線ＷＬの数だけ有している。従って、ポストデコーダＰｓｔＤには、他の出力端子ｌｉｎｅとは共用されない、１つ出力端子ｌｉｎｅ専用のスイッチ素子Ｔｒが、配線ｌｉｎｅごとに１つずつ設けられている。ポストデコーダＰｓｔＤがこのような構成となっているデコーダは、１Ｔデコーダと呼ばれる。
図１０は、ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂの真理値表である。ＷＬデコーダ２４Ａ，２４Ｂは、メモリコントローラ３００から端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓに入力される行アドレスに基づいて、入力端子ｄｒｖ，ｃｏｍと、出力端子ｌｉｎｅ０〜ｌｉｎｅ５との接続態様を、図１０の真理値表に示したように設定する。ＢＬデコーダ２３Ａ，２３Ｂは、メモリコントローラ３００から端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓに入力される列アドレスに基づいて、入力端子ｄｒｖ，ｃｏｍと、出力端子ｌｉｎｅ０〜ｌｉｎｅ５との接続態様を、図１０の真理値表に示したように設定する。図１０の真理値表に示したように、出力端子ｌｉｎｅ０〜ｌｉｎｅ５のうち、フローティング状態の出力端子を除く全ての出力端子には、入力端子ｄｒｖ，ｃｏｍのうち、どちらか一方の入力端子だけが導通する。
なお、図１０において、「０」は低い電圧（Ｌｏｗ）を意味しており、「１」は大会電圧（Ｈｉｇｈ）を意味している。従って、「０」が入力されたスイッチ素子はオフ（非導通）状態となり、「１」が入力されたスイッチ素子はオン（導通）状態となる。また、図１０において、「ｚ」はフローティング状態を意味しており、「ｄｒｖ」は入力端子ｄｒｖと導通状態になることを意味しており、「ｃｏｍ」は入力端子ｃｏｍと導通状態になることを意味している。
図１１は、比較例に係るデコーダの回路構成の一例を表したものである。図１２は、比較例に係るデコーダの真理値表である。比較例に係るデコーダは、例えば、２つの入力端子ｄｒｖ，ｃｏｍと、複数のアドレス端子ａ０，ａ１，ｂ０，ｂ１，ｂ２，ｓを有している。比較例に係るデコーダは、例えば、複数の出力端子ｌｉｎｅ０〜ｌｉｎｅ５を有している。つまり、比較例に係るデコーダは、これらの点では、ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂと同様の構成となっている。
しかし、比較例に係るデコーダのポストデコーダＰｓｔＤでは、他の出力端子ｌｉｎｅとは共用されない、１つ出力端子ｌｉｎｅ専用のスイッチ素子が、配線ｌｉｎｅごとに２つずつ設けられている。ポストデコーダＰｓｔＤがこのような構成となっているデコーダは、２Ｔデコーダと呼ばれる。一方のスイッチ素子は、プリデコーダＰｒｅＤに設けられた入力端子ｄｒｖと、出力端子ｌｉｎｅ０〜ｌｉｎｅ５との接続態様の設定に用いられる。他方のスイッチ素子は、ポストデコーダＰｓｔＤに設けられた入力端子ｃｏｍと、出力端子ｌｉｎｅ０〜ｌｉｎｅ５との接続態様の設定に用いられる。
なお、図１２の真理値表に示したように、アドレス端子ｓに「１」が入力される場合には、ある１つの出力端子ｌｉｎｅが入力端子ｄｒｖおよび入力端子ｃｏｍの双方と導通することになる。このとき、端子ｓにより制御されるスイッチ素子のゲート幅を、端子ａ０，ａ１，ｂ０〜ｂ２により制御されるスイッチ素子のゲート幅よりも小さくすることにより、入力端子ｄｒｖのインピーダンスを、入力端子ｃｏｍのインピーダンスよりも、スイッチ素子がオンしたときに低くすることができる。従って、比較例に係るデコーダがそのような構成となっている場合には、入力端子ｄｒｖと導通する出力端子ｌｉｎｅの電圧が入力端子ｄｒｖの電圧となる。
比較例に係るデコーダは、２Ｔデコーダと呼ばれる構成により、出力端子ｌｉｎｅ０〜ｌｉｎｅ５に、２種類の電圧（フローティング状態を除く）を出力する。一方、ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂは、１Ｔデコーダと呼ばれる構成により、出力端子ｌｉｎｅ０〜ｌｉｎｅ５に、１種類の電圧（フローティング状態を除く）を出力する。従って、ＢＬデコーダ２３Ａ，２３ＢおよびＷＬデコーダ２４Ａ，２４Ｂでは、比較例に係るデコーダと比べて、ポストデコーダＰｓｔＤにおけるスイッチ素子の数が少ない分だけ、ポストデコーダＰｓｔＤの回路面積が小さい。
読み出し回路２６は、メモリコントローラ３００による制御に従って、メモリセルアレイ１０に書き込まれたデータを読み取るものである。読み出し回路２６は、例えば、ＷＬデコーダ２４Ａ，２４Ｂの各出力端子ｌｉｎｅに接続されたセンスアンプを有している。読み出し回路２６は、読み出し動作時に、ＷＬデコーダ２４Ａ，２４Ｂの各出力端子ｌｉｎｅの電圧を、センスアンプで検出し、検出した結果をメモリコントローラ３００に出力する。
[動作]
次に、メモリシステム２００の動作について説明する。以下では、書き込み動作、リセット動作、読み出し動作の順に説明する。
（書き込み動作）
図１３Ａは、プリチャージ時にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１３Ｂは、フローティング時にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１３Ｃは、書き込み時にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１３Ｄは、書き込み後にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１４は、書き込み対象のメモリセル１０Ａにおける電圧波形の一例を表したものである。
メモリシステム２００は、（ｉ）プリチャージ、（ｉｉ）フローティング、（ｉｉｉ）選択、（ｉｖ）抵抗変化の順に、書き込み動作を実行する。
（ｉ）プリチャージ
メモリコントローラ３００は、ＷＬデコーダ２４Ａ，２４Ｂに対して、各ワード線ＷＬをＷＬデコーダ２４Ａ，２４Ｂの入力端子ｄｒｖに接続する行アドレス（第３の行アドレス）を出力する。メモリコントローラ３００は、さらに、ＢＬデコーダ２３Ａ，２３Ｂに対して、各ビット線ＢＬの電圧をＢＬデコーダ２３Ａ，２３Ｂの入力端子ｄｒｖに接続する列アドレス（第３の列アドレス）を出力する。すると、全てのビット線ＢＬおよび全てのワード線ＷＬがプリチャージ回路２５に接続される。
メモリコントローラ３００は、さらに、プリチャージ回路２５に対して、電圧Ｖｃｏｍよりも所定の大きさだけ大きな電圧（電圧Ａ）を電圧Ｖｐｒｅ＿ｗとしてＷＬデコーダ２４Ａ，２４Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、さらに、プリチャージ回路２５に対して、電圧Ｖｃｏｍよりも所定の大きさだけ小さな電圧（電圧Ｂ）を電圧Ｖｐｒｅ＿ｂとしてＢＬデコーダ２３Ａ，２３Ｂに出力するための制御信号を出力する。
メモリコントローラ３００は、例えば、プリチャージ回路２５のＶｇｃｏｍをＨｉｇｈにし、各ビット線ＢＬおよび各ワード線ＷＬの電圧をＶｇｃｏｍにしたのち、プリチャージ回路２５のＶｇｃｏｍをＬｏｗにする。次に、メモリコントローラ３００は、例えば、プリチャージ回路２５のＶｇ０，Ｖｇ１をＨｉｇｈにし、Ｖｇ２，Ｖｇ３をＬｏｗにする。すると、ビット線ＢＬにチャージされた電荷の一部がキャパシタＣｐｕｍｐに移動し、ビット線ＢＬの電圧が低下する。次に、メモリコントローラ３００は、例えば、プリチャージ回路２５のＶｇ０，Ｖｇ１をＬｏｗにし、Ｖｇ２，Ｖｇ３をＨｉｇｈにする。すると、キャパシタＣｐｕｍｐの電荷の一部がワード線ＷＬに移動し、ワード線ＷＬの電圧が上昇する。その結果、ビット線ＢＬの電圧がＶｃｏｍよりも低い電圧Ｖｐｒｅ＿ｂとなり、ワード線ＷＬの電圧がＶｃｏｍよりも高い電圧Ｖｐｒｅ＿ｗとなる（図１３Ａ、図１４の期間Ｔ１）。
（ｉｉ）フローティング
メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに接続されるデコーダ（例えば、ＷＬデコーダ２４ＡおよびＢＬデコーダ２３Ｂ）に対して、各ワード線ＷＬおよび各ビット線ＢＬをフローティング状態にする行アドレスおよび列アドレスを出力する。メモリコントローラ３００は、例えば、ＷＬデコーダ２４ＡおよびＢＬデコーダ２３Ｂの全てのアドレス端子ａ０，ａ１，ｂ１，ｂ２，ｂ３，ｓをＬｏｗにする。すると、ＷＬデコーダ２４ＡおよびＢＬデコーダ２３Ｂに接続された各ワード線ＷＬおよび各ビット線ＢＬがフローティング状態となる（図１３Ｂ、図１４の期間Ｔ２）。
（ｉｉｉ）選択
メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに接続されるデコーダ（例えば、ＷＬデコーダ２４Ａ）に対して、第１の行アドレスを行アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに未接続のデコーダ（例えば、ＷＬデコーダ２４Ｂ）に対して、第２の行アドレスを行アドレスとして出力する。ここで、第１の行アドレスは、選択対象のメモリセル１０Ａに接続されたワード線ＷＬ(例えば、ＷＬ２＿２)をＷＬデコーダ２４Ａの入力端子ｄｒｖに接続するとともに、選択対象のメモリセル１０Ａに未接続の各ワード線ＷＬをフローティング状態にする行アドレスである。また、第２の行アドレスは、複数のワード線ＷＬのうち、少なくとも、選択対象のメモリセル１０Ａに接続されたワード線ＷＬ(例えば、ＷＬ２＿２)に隣接する各ワード線ＷＬ(例えば、ＷＬ２＿１，ＷＬ２＿３，ＷＬ１＿２，ＷＬ３＿２)をＷＬデコーダ２４Ｂの入力端子ｄｒｖに接続する行アドレスである。
メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに接続されるデコーダ回路（例えば、ＢＬデコーダ２３Ｂ）に対して、第１の列アドレスを列アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに未接続のデコーダ回路（例えば、ＢＬデコーダ２３Ａ）に対して、第２の列アドレスを列アドレスとして出力する。ここで、第１の列アドレスは、選択対象のメモリセル１０Ａに接続されたビット線ＢＬ(例えば、ＢＬ２)をＢＬデコーダ２３Ｂの入力端子ｄｒｖに接続するとともに、選択対象のメモリセル１０Ａに未接続の各ビット線ＢＬ(例えば、ＢＬ４)をフローティング状態に設定する列アドレスである。また、第２の列アドレスは、複数のビット線ＢＬのうち、少なくとも、選択対象のメモリセル１０Ａに接続されたビット線ＢＬ(例えば、ＢＬ２)に隣接する各ビット線ＢＬ(例えば、ＢＬ１，ＢＬ３)をＢＬデコーダ２３Ａの入力端子ｄｒｖに接続する列アドレスである。
メモリコントローラ３００は、さらに、ＷＬドライバ２２に対して、電圧ＶｓｓをＷＬデコーダ２４Ａ，２４Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、例えば、ＷＬドライバ２２のＶｇｓｅｔをＨｉｇｈにし、ＷＬドライバ２２のＶｇｒｅｓｅｔおよびＶｇｓｅｎｓｅをＬｏｗにする。メモリコントローラ３００は、さらに、ＢＬドライバ２１に対して、電圧Ｖｓｅｔ１をＢＬデコーダ２３Ａ，２３Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、例えば、ＢＬドライバ２１のＶｇｓｅｔ１をＨｉｇｈにし、ＢＬドライバ２１のＶｇｓｅｔ２、ＶｇｒｅｓｅｔおよびＶｇｓｅｎｓｅをＬｏｗにする。これにより、選択対象のメモリセル１０Ａ（選択メモリセルＳ）に接続されたデコーダ（例えば、ＢＬデコーダ２３ＢおよびＷＬデコーダ２４Ａ）が、電圧Ｖｓｅｔ１および電圧Ｖｓｓを出力し、その結果、選択メモリセルＳに、電圧Ｖｓｅｔ１−電圧Ｖｓｓ（＝セット電圧）を印加する（図１３Ｃ、図１４の期間Ｔ３）。ここで、セット電圧は、メモリ素子１０Ｍが高抵抗状態から低抵抗状態に変化する書き込み閾値電圧以上の電圧が選択メモリセルＳにおけるメモリ素子１０Ｍに印加されるのに十分な大きさの電圧である。
選択メモリセルＳに隣接する同一行のメモリセル１０Ａ（半選択メモリセルＨＷ）には、半選択メモリセルＨＷに接続されたデコーダ（例えば、ＢＬデコーダ２３ＡおよびＷＬデコーダ２４Ａ）が、電圧Ｖｐｒｅ＿ｂ−電圧Ｖｓｓを印加する。選択メモリセルＳに隣接する同一列のメモリセル１０Ａ（半選択メモリセルＨＢ）には、半選択メモリセルＨＢに接続されたデコーダ（例えば、ＢＬデコーダ２３ＢおよびＷＬデコーダ２４Ｂ）が、電圧Ｖｓｅｔ１−電圧Ｖｐｒｅ＿ｗを印加する。このように、選択メモリセルＳには、セット電圧が印加される。その結果、選択メモリセルＳの抵抗が高抵抗から低下し始める。さらに、選択メモリセルＳに隣接する各半選択メモリセルＨＷおよび各半選択メモリセルＨＢには、セット電圧よりも小さく、かつメモリセル１０Ａに抵抗変化が生じない程度に小さな固定電圧が印加される。
（ｉｖ）抵抗変化
メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに非接続のデコーダ（例えば、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａ）に対して、各ワード線ＷＬおよび各ビット線ＢＬをフローティング状態にする行アドレスおよび列アドレスを出力する。メモリコントローラ３００は、例えば、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａの全てのアドレス端子ａ０，ａ１，ｂ１，ｂ２，ｂ３，ｓをＬｏｗにする。すると、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａに接続された各ワード線ＷＬおよび各ビット線ＢＬがフローティング状態となる（図１３Ｄ）。
このとき、メモリコントローラ３００は、さらに、ＢＬドライバ２１に対して、ＢＬデコーダ２３Ａ，２３Ｂに出力する電圧を、電圧Ｖｓｅｔ１から電圧Ｖｓｅｔ２に変更するための制御信号を出力する。メモリコントローラ３００は、例えば、ＢＬドライバ２１のＶｇｓｅｔ１、ＶｇｒｅｓｅｔおよびＶｇｓｅｎｓｅをＬｏｗにし、ＢＬドライバ２１のＶｇｓｅｔ２をＨｉｇｈにする。その結果、選択対象のメモリセル１０Ａ（選択メモリセルＳ）には、電圧Ｖｓｅｔ２−電圧Ｖｓｓが印加される（図１３Ｄ、図１４の期間Ｔ４）。その結果、選択メモリセルＳの抵抗が高抵抗状態からさらに低下し、低抵抗状態となる。
なお、図１４において、非選択のワード線ＷＬ（非選択ＷＬ）及び非選択のビット線ＢＬ（非選択ＢＬ）の電圧推移が点線で描かれているところは、非選択ＷＬ及び非選択ＢＬのうち少なくとも一部がフローティング状態であることを示す。各ワード線ＷＬ間、各ビット線ＢＬ間、ワード線ＷＬとビット線ＢＬとの間には、それぞれ、寄生容量が存在する。フローティング状態にある非選択のワード線ＷＬは、選択されたビット線ＢＬから、半選択メモリセルを通じて電流が流れ込む。また、非選択メモリセルを通じて非選択のビット線ＢＬへ電流が流れ出す。そのため、上記寄生容量は各電流によって充放電され、フローティング状態にある非選択のワード線ＷＬの電圧が変動する。フローティング状態にある非選択のビット線ＢＬについても、同様である。
また、各電流の大きさは、選択されたビット線ＢＬ及び選択されたワード線ＷＬの電圧の他、非選択メモリセルの状態（高抵抗状態であるか、低抵抗状態であるか）によって変化する。図１４の例では、点線で描いた非選択のビット線ＢＬ及び非選択のワード線ＷＬの電圧は、"（ｉｖ）抵抗変化"のところで次第に低下している。しかし、非選択メモリセルの状態によっては、線で描いた非選択のビット線ＢＬ及び非選択のワード線ＷＬの電圧が、"（ｉｖ）抵抗変化"のところで上昇することもある。また、ある非選択のワード線ＷＬの電圧が上昇し、他の非選択のワード線ＷＬの電圧が低下する、などのように、電圧の変化にばらつきが生じることもある。図１４において、"（ＩｗＩ＜Ｉｓｅｔ＿ｃ）"とラベルをつけた線は、選択されたワード線ＷＬに流れる電流ＩｗＩが、Ｉｓｅｔ＿ｃ未満である場合の各電圧推移を示す。"（ＩｗＩ＝Ｉｓｅｔ＿ｃ）"とラベルをつけた線は、選択されたワード線ＷＬに流れる電流ＩｗＩが、Ｉｓｅｔ＿ｃに達した場合の各電圧推移を示す。
なお、メモリ素子１０Ｍの抵抗値が低下し、メモリ素子１０Ｍに流れる電流が一定以上になると、ＷＬドライバ２２内のカレントミラー回路２２Ａの働きにより、ＷＬドライバ２２からの出力電圧が上昇してメモリセル１０Ａ両端にかかる電圧が低下し、電流の増加が抑制される。図１４において、選択ＷＬ（ＩｗＩ＝Ｉｓｅｃ＿ｃ）の電圧が、（ｉｖ）抵抗変化において上昇しているのは、このためである。
図１５は、書き込み対象のメモリセル１０Ａにおける電圧波形の他の例を表す図である。本実施の形態において、メモリコントローラ３００は、（ｉｖ）抵抗変化において、ＢＬドライバ２１に対して、ＢＬデコーダ２３Ａ，２３Ｂに出力する電圧として、電圧Ｖｓｅｔ２を用いず、電圧Ｖｓｅｔ１を用いるための制御信号を出力してもよい。
ただし、次のような懸念が生じる。（ｉｖ）抵抗変化において、セット電圧Ｖｓｅｔ２が用いられずセット電圧Ｖｓｅｔ１だけが用いられる場合、選択されたビット線ＢＬの電圧が高い状態を維持する。そのため、非選択のビット線ＢＬおよび非選択のワード線ＷＬの電圧は、総じて、図１４の場合よりも高くなる。このとき、選択されたワード線ＷＬに流れる電流ＩｗＩが、Ｉｓｅｃ＿ｃ未満 "(ＩｗＩ＜Ｉｓｅｃ＿ｃ)" となっている場合には、非選択のビット線ＢＬと選択されたワード線ＷＬとの電位差がスイッチ素子１０Ｓの電圧Ｖｓｎａｐに達し、半選択メモリセルに電流Ｉｓｅｔが流れて、意図しない抵抗変化が起こる可能性がある。そのため、２種類のセット電圧Ｖｓｅｔ１，Ｖｓｅｔ２を用いることが望ましい。
（リセット動作）
図１６Ａは、リセット時にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１６Ｂは、リセット後にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１７は、書き込み対象のメモリセル１０Ａにおける電圧波形の一例を表したものである。なお、リセット動作の（ｉ）プリチャージ、（ｉｉ）フローティングにおいて、メモリセルアレイ１０に印加される電圧の一例は、図１３Ａおよび図１３Ｂと同様である。
メモリシステム２００は、（ｉ）プリチャージ、（ｉｉ）フローティング、（ｉｉｉ）選択、（ｉｖ）抵抗変化の順に、リセット動作を実行する。
（ｉ）プリチャージ
メモリコントローラ３００は、ＷＬデコーダ２４Ａ，２４Ｂに対して、各ワード線ＷＬをＷＬデコーダ２４Ａ，２４Ｂの入力端子ｄｒｖに接続する行アドレス（第３の行アドレス）を出力する。メモリコントローラ３００は、さらに、ＢＬデコーダ２３Ａ，２３Ｂに対して、各ビット線ＢＬの電圧をＢＬデコーダ２３Ａ，２３Ｂの入力端子ｄｒｖに接続する列アドレス（第３の列アドレス）を出力する。すると、全てのビット線ＢＬおよび全てのワード線ＷＬがプリチャージ回路２５に接続される。
メモリコントローラ３００は、さらに、プリチャージ回路２５に対して、電圧Ｖｃｏｍよりも所定の大きさだけ小さな電圧（電圧Ｂ）を電圧Ｖｐｒｅ＿ｗとしてＷＬデコーダ２４Ａ，２４Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、さらに、プリチャージ回路２５に対して、電圧Ｖｃｏｍよりも所定の大きさだけ大きな電圧（電圧Ａ）を電圧Ｖｐｒｅ＿ｂとしてＢＬデコーダ２３Ａ，２３Ｂに出力するための制御信号を出力する。
メモリコントローラ３００は、例えば、プリチャージ回路２５のＶｇｃｏｍをＨｉｇｈにし、各ビット線ＢＬおよび各ワード線ＷＬの電圧をＶｇｃｏｍにしたのち、プリチャージ回路２５のＶｇｃｏｍをＬｏｗにする。次に、メモリコントローラ３００は、例えば、プリチャージ回路２５のＶｇ３，Ｖｇ１をＨｉｇｈにし、Ｖｇ２，Ｖｇ０をＬｏｗにする。すると、ワード線ＷＬにチャージされた電荷の一部がキャパシタＣｐｕｍｐに移動し、ワード線ＷＬの電圧が低下する。次に、メモリコントローラ３００は、例えば、プリチャージ回路２５のＶｇ３，Ｖｇ１をＬｏｗにし、Ｖｇ２，Ｖｇ０をＨｉｇｈにする。すると、キャパシタＣｐｕｍｐの電荷の一部がビット線ＢＬに移動し、ビット線ＢＬの電圧が上昇する。その結果、ワード線ＷＬの電圧がＶｃｏｍよりも低い電圧Ｖｐｒｅ＿ｗとなり、ビット線ＢＬの電圧がＶｃｏｍよりも高い電圧Ｖｐｒｅ＿ｂとなる（図１３Ａ、図１７の期間Ｔ１）。
（ｉｉ）フローティング
メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに接続されるデコーダ（例えば、ＷＬデコーダ２４ＡおよびＢＬデコーダ２３Ｂ）に対して、各ワード線ＷＬおよび各ビット線ＢＬをフローティング状態にする行アドレスおよび列アドレスを出力する。メモリコントローラ３００は、例えば、ＷＬデコーダ２４ＡおよびＢＬデコーダ２３Ｂの全てのアドレス端子ａ０，ａ１，ｂ１，ｂ２，ｂ３，ｓをＬｏｗにする。すると、ＷＬデコーダ２４ＡおよびＢＬデコーダ２３Ｂに接続された各ワード線ＷＬおよび各ビット線ＢＬがフローティング状態となる（図１３Ｂ、図１７の期間Ｔ２）。
（ｉｉｉ）選択
メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに接続されるデコーダ（例えば、ＷＬデコーダ２４Ａ）に対して、上記の第１の行アドレスを行アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに未接続のデコーダ（例えば、ＷＬデコーダ２４Ｂ）に対して、上記の第２の行アドレスを行アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに接続されるデコーダ回路（例えば、ＢＬデコーダ２３Ｂ）に対して、上記の第１の列アドレスを列アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに未接続のデコーダ回路（例えば、ＢＬデコーダ２３Ａ）に対して、上記の第２の列アドレスを列アドレスとして出力する。
メモリコントローラ３００は、さらに、ＷＬドライバ２２に対して、電圧Ｖｒｅｓｅｔ＿ｈをＷＬデコーダ２４Ａ，２４Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、例えば、ＷＬドライバ２２のＶｇｓｅｔおよびＶｇｓｅｎｓｅをＬｏｗにし、ＷＬドライバ２２のＶｇｒｅｓｅｔをＨｉｇｈにする。メモリコントローラ３００は、さらに、ＢＬドライバ２１に対して、電圧Ｖｒｅｓｅｔ＿ｉをＢＬデコーダ２３Ａ，２３Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、例えば、ＢＬドライバ２１のＶｇｓｅｔ１、Ｖｇｓｅｔ２およびＶｇｓｅｎｓｅをＬｏｗにし、ＢＬドライバ２１のＶｇｒｅｓｅｔをＨｉｇｈにする。これにより、選択対象のメモリセル１０Ａ（選択メモリセルＳ）に接続されたデコーダ（例えば、ＢＬデコーダ２３ＢおよびＷＬデコーダ２４Ａ）が、電圧Ｖｒｅｓｅｔ＿ｈおよび電圧Ｖｒｅｓｅｔ＿ｉを出力し、その結果、選択メモリセルＳに、電圧Ｖｒｅｓｅｔ＿ｈ−電圧Ｖｒｅｓｅｔ＿ｉ（＝リセット電圧）を印加する（図１６Ａ、図１７の期間Ｔ３）。ここで、リセット電圧は、メモリ素子１０Ｍが低抵抗状態から高抵抗状態に変化する消去閾値電圧以上の電圧が選択メモリセルＳにおけるメモリ素子１０Ｍに印加されるのに十分な大きさの電圧である。
選択メモリセルＳに隣接する同一行のメモリセル１０Ａ（半選択メモリセルＨＷ）には、半選択メモリセルＨＷに接続されたデコーダ（例えば、ＢＬデコーダ２３ＡおよびＷＬデコーダ２４Ａ）が、電圧Ｖｐｒｅ＿ｂ−電圧Ｖｒｅｓｅｔ＿ｈを印加する。選択メモリセルＳに隣接する同一列のメモリセル１０Ａ（半選択メモリセルＨＢ）には、半選択メモリセルＨＢに接続されたデコーダ（例えば、ＢＬデコーダ２３ＢおよびＷＬデコーダ２４Ｂ）が、電圧Ｖｒｅｓｅｔ＿ｉ−電圧Ｖｐｒｅ＿ｗを印加する。このように、選択メモリセルＳには、リセット電圧が印加される。その結果、選択メモリセルＳの抵抗が低抵抗から上昇し、高抵抗状態となる。さらに、選択メモリセルＳに隣接する各半選択メモリセルＨＷおよび各半選択メモリセルＨＢには、リセット電圧よりも小さく、かつメモリセル１０Ａに抵抗変化が生じない程度に小さな固定電圧が印加される。
なお、リセット動作では、選択メモリセルＳは、低抵抗から高抵抗へと変化するので、選択メモリセルＳに過大な電流が流れる虞は小さい。そのため、リセット電圧を供給するドライバに対して、電流制限回路を設ける必要はない。
（ｉｖ）抵抗変化
メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに非接続のデコーダ（例えば、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａ）に対して、各ワード線ＷＬおよび各ビット線ＢＬをフローティング状態にする行アドレスおよび列アドレスを出力する。メモリコントローラ３００は、例えば、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａの全てのアドレス端子ａ０，ａ１，ｂ１，ｂ２，ｂ３，ｓをＬｏｗにする。すると、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａに接続された各ワード線ＷＬおよび各ビット線ＢＬがフローティング状態となる（図１６Ｂ）。
リセット動作において、選択メモリセルＳに印加するリセット電圧は、セット電圧より小さいので、書き込み動作時のような電圧変動が生じたとしても、意図しない抵抗変化が起こる可能性は低いと考えられる。そのため、リセット動作においては、"（ｉｉｉ）選択" で与えたリセット電圧が"（ｉｖ）抵抗変化"の工程でも維持される。
（読み出し動作）
図１８Ａは、読み出し時にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１８Ｂは、読み出し後にメモリセルアレイ１０に印加される電圧の一例を表したものである。図１９は、読み出し対象のメモリセル１０Ａにおける電圧波形の一例を表したものである。なお、読み出し動作における（ｉ）プリチャージ、（ｉｉ）フローティングは、書き込み動作における（ｉ）プリチャージ、（ｉｉ）フローティングと同様である。
メモリシステム２００は、（ｉ）プリチャージ、（ｉｉ）フローティング、（ｉｉｉ）選択、（ｉｖ）検出の順に、読み出し動作を実行する。
（ｉｉｉ）選択
メモリコントローラ３００は、書き込み動作における（ｉ）プリチャージ、（ｉｉ）フローティングと同様の手順を実施した後、選択対象のメモリセル１０Ａに接続されるデコーダ（例えば、ＷＬデコーダ２４Ａ）に対して、第１の行アドレスを行アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに未接続のデコーダ（例えば、ＷＬデコーダ２４Ｂ）に対して、第２の行アドレスを行アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに接続されるデコーダ回路（例えば、ＢＬデコーダ２３Ｂ）に対して、第１の列アドレスを列アドレスとして出力する。メモリコントローラ３００は、さらに、選択対象のメモリセル１０Ａに未接続のデコーダ回路（例えば、ＢＬデコーダ２３Ａ）に対して、第２の列アドレスを列アドレスとして出力する。
メモリコントローラ３００は、さらに、ＷＬドライバ２２に対して、電圧Ｖｓｅｎｓｅ＿ｉをＷＬデコーダ２４Ａ，２４Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、例えば、ＷＬドライバ２２のＶｇｓｅｔおよびＶｇｒｅｓｅｔをＬｏｗにし、ＷＬドライバ２２のＶｇｓｅｎｓｅをＨｉｇｈにする。メモリコントローラ３００は、さらに、ＢＬドライバ２１に対して、電圧Ｖｓｅｎｓｅ＿ｈをＢＬデコーダ２３Ａ，２３Ｂに出力するための制御信号を出力する。メモリコントローラ３００は、例えば、ＢＬドライバ２１のＶｇｓｅｔ１、Ｖｇｓｅｔ２およびＶｇｒｅｓｅｔをＬｏｗにし、ＢＬドライバ２１のＶｇｓｅｎｓｅをＨｉｇｈにする。これにより、選択対象のメモリセル１０Ａ（選択メモリセルＳ）に接続されたデコーダ（例えば、ＢＬデコーダ２３ＢおよびＷＬデコーダ２４Ａ）が、電圧Ｖｓｅｎｓｅ＿ｉおよび電圧Ｖｓｅｎｓｅ＿ｈを出力し、その結果、電圧Ｖｓｅｎｓｅ＿ｉ−電圧Ｖｓｅｎｓｅ＿ｈの電位差（センス電圧）を印加する（図１８Ａ、図１９の期間Ｔ３）。ここで、センス電圧は、メモリ素子１０Ｍが高抵抗状態から低抵抗状態に変化する書き込み閾値電圧よりも小さな電圧が選択メモリセルＳにおけるメモリ素子１０Ｍに印加されるのに十分な大きさの電圧であって、かつスイッチ素子１０Ｓがオフする電圧よりも高い電圧が選択メモリセルＳにおけるスイッチ素子１０Ｓに印加されるのに十分な大きさの電圧である。
選択メモリセルＳに隣接する同一行のメモリセル１０Ａ（半選択メモリセルＨＷ）には、半選択メモリセルＨＷに接続されたデコーダ（例えば、ＢＬデコーダ２３ＡおよびＷＬデコーダ２４Ａ）が、電圧Ｖｐｒｅ＿ｂ−電圧Ｖｓｅ・BR>獅唐・Qｉを印加する。選択メモリセルＳに隣接する同一列のメモリセル１０Ａ（半選択メモリセルＨＢ）には、半選択メモリセルＨＢに接続されたデコーダ（例えば、ＢＬデコーダ２３ＢおよびＷＬデコーダ２４Ｂ）が、電圧Ｖｓｅｎｓｅ＿ｈ−電圧Ｖｐｒｅ＿ｗを印加する。このように、選択メモリセルＳには、センス電圧が印加される。その結果、選択メモリセルＳの抵抗が低抵抗または高抵抗のまま変化しない。さらに、選択メモリセルＳに隣接する各半選択メモリセルＨＷおよび各半選択メモリセルＨＢには、セット電圧よりも小さく、かつメモリセル１０Ａが選択されない小さな固定電圧が印加される。
（ｉｖ）検出
メモリコントローラ３００は、次に、選択対象のメモリセル１０Ａに非接続のデコーダ（例えば、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａ）に対して、各ワード線ＷＬおよび各ビット線ＢＬをフローティング状態にする行アドレスおよび列アドレスを出力する。メモリコントローラ３００は、例えば、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａの全てのアドレス端子ａ０，ａ１，ｂ１，ｂ２，ｂ３，ｓをＬｏｗにする。すると、ＷＬデコーダ２４ＢおよびＢＬデコーダ２３Ａに接続された各ワード線ＷＬおよび各ビット線ＢＬがフローティング状態となる（図１８Ｂ）。
読み出し動作において、選択メモリセルＳに印加するセンス電圧は、セット電圧より小さいので、書き込み動作時のような電圧変動が生じたとしても、意図しない抵抗変化が起こる可能性は低いと考えられる。そのため、読み出し動作においては、"（ｉｉｉ）選択" で与えたセンス電圧が"（ｉｖ）検出" の工程でも維持される。
ところで、読み出し動作において、カレントミラー回路２２Ｂは、"（ｉｉｉ）選択"において、選択されたワード線ＷＬに流れる電流を、規定の電流値"Ｉｓｅｃ＿ｃ"に制限する。具体的には、選択されたワード線ＷＬに流れる電流がＩｓｅｃ＿ｃ未満の場合には、選択されたワード線ＷＬにＶｓｅｎｓｅ＿ｉが印加され、その結果、選択されたワード線ＷＬに流れる電流がＩｓｅｃ＿ｃに達した場合には、電流がＩｓｅｃ＿ｃを超えないよう、カレントミラー回路２２Ｂは、選択されたワード線ＷＬの電圧を上昇させる。ここで、Ｉｓｅｃ＿ｃは、選択メモリセルＳを抵抗変化させてしまわないように、書き込み動作時の"（ｉｖ）抵抗変化"の工程において選択メモリセルＳに流す電流よりも、十分低い値が設定される。すなわち、Ｉｓｅｎｓｅ＿ｃは、Ｉｓｅｃ＿ｃよりも小さい。
選択メモリセルＳのスイッチ素子１０Ｓが高抵抗状態となっている場合、センス電圧が選択メモリセルＳに印加されても、選択メモリセルＳのスイッチ素子１０Ｓには、ｓｅｎｓｅ＿ｃ未満のわずかな電流しか流れない。そのため、図１９の選択ＷＬ（選択セル：ＨＲＳ）の線で示したように、選択されたワード線ＷＬの電圧はＶｓｅｎｓｅ＿ｉのまま変化しない。
選択メモリセルＳのスイッチ素子１０Ｓが低抵抗状態となっている場合、センス電圧が選択メモリセルＳに印加されると、選択メモリセルＳに流れる電流はＩｓｅｎｓｅ＿ｃに達し、選択されたワード線ＷＬの電圧が上昇する。ただし、選択されたワード線ＷＬの電圧上昇が、図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ１）の線で示したように"（ｉｉｉ）選択"の工程において速やかに生じる場合と、図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ２）の線で示したように、"（ｉｖ）検出"の工程に入って一定の時間が経過した後に生じる場合がある。図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ２）は、特に、半選択状態のメモリセルに流れる電流によって、選択されたビット線ＢＬ及び選択されたワード線ＷＬに電圧降下が生じ、選択メモリセルＳの両端に十分な電圧が加わらなかった場合に起こる。このような場合、"（ｉｖ）検出"の工程に入って一定時間が経過し、フローティング状態にある非選択のビット線ＢＬ及び非選択のワード線ＷＬの電圧が変動すると、半選択メモリセルに流れる電流が減少して電圧降下が小さくなり、選択メモリセルＳに十分な電圧が印加されると共にＩｓｅｎｓｅ＿ｃが流れ、選択されたワード線ＷＬの電圧が上昇する。図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ２）のように、選択されたビット線ＢＬ及び選択されたワード線ＷＬにおける電圧降下が顕著で無い場合は、図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ２）の線で示したように、速やかに選択されたワード線ＷＬの電圧上昇が起こる。
ＷＬドライバ２１がワード線ＷＬを選択しているとき、そのワード線ＷＬには、読み出し回路２６も接続されている。基準電圧Ｖｒｅｆが図１９に示した位置に設定されている場合には、読み出し回路２６は、選択されたワード線ＷＬの電圧が基準電圧Ｖｒｅｆに対して高いか低いかを判定することができる。この場合、選択されたワード線ＷＬの電圧が基準電圧Ｖｒｅｆより高い場合には、選択メモリセルＳが低抵抗状態となっていると判断し、選択されたワード線ＷＬの電圧が基準電圧Ｖｒｅｆより低い場合には、選択メモリセルＳが高抵抗状態となっていると判断することができる。読み出し回路２６は、図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ２）の線の例を考慮すると、このような判定を、図１９中のＴｓｅｎｅｓ１のタイミングよりは、図１９中のＴｓｅｎｅｓ２のタイミングで行うことが望ましい。図１９の選択ＷＬ（選択セル：ＬＲＳ，ｃａｓｅ２）の線の例が生じる確率が非常に低い場合には、読み出し回路２６は、図１９中のＴｓｅｎｅｓ１のタイミングで上記の判定を行ってもよい。このとき、"（ｉｖ）検出"の工程が省略されてもよい。
[効果]
次に、本実施の形態のメモリシステム２００の効果について説明する。
図１１に記載のデコーダのポストデコーダＰｓｔＤでは、他の出力端子ｌｉｎｅとは共用されない、１つ出力端子ｌｉｎｅ専用のスイッチ素子が、配線ｌｉｎｅごとに２つずつ設けられている。つまり、図１１に記載のデコーダは、２Ｔデコーダである。そのため、図１１に記載のデコーダでは、ポストデコーダＰｓｔＤにおけるスイッチ素子の数の多さに起因して、ポストデコーダＰｓｔＤの回路面積が大きくなってしまう。
一方、本実施の形態のメモリシステム２００では、選択対象メモリセルＳに接続されるワード線ＷＬ（選択されるワード線ＷＬ）と、選択されるワード線ＷＬに隣接するワード線ＷＬとには、互いに独立した回路で構成された２つのデコーダ回路（デコーダ回路２４Ａ，２４Ｂ）が１つずつ接続される。さらに、本実施の形態のメモリシステム２００では、選択対象メモリセルＳに接続されるビット線ＢＬ（選択されるビット線ＢＬ）と、ビット線ＢＬに隣接するビット線ＢＬとには、互いに独立した回路で構成された２つのデコーダ回路（デコーダ回路２３Ａ，２３Ｂ）が１つずつ接続される。これにより、デコーダ回路２４Ａから出力される電圧と、デコーダ回路２４Ｂから出力される電圧とを互いに異ならせることにより、選択されるワード線ＷＬと、選択されるワード線ＷＬに隣接するワード線ＷＬとに対して、互いに異なる２種類の電圧を印加することができる。同様に、デコーダ回路２３Ａから出力される電圧と、デコーダ回路２３Ｂから出力される電圧とを互いに異ならせることにより、選択されるビット線ＢＬと、選択されるビット線ＢＬに隣接するビット線ＢＬとに対して、互いに異なる２種類の電圧を印加することができる。これにより、選択メモリセルＳへアクセス電圧が印加されたときに、配線間の容量性結合による非選択メモリの電圧変動を抑えることができる。
また、本実施の形態のメモリシステム２００では、選択されるワード線ＷＬと、選択されるワード線ＷＬに隣接するワード線ＷＬとが互いに異なるデコーダ回路（デコーダ回路２４Ａ，２４Ｂ）によって駆動される。さらに、選択されるビット線ＢＬと、選択されるビット線ＢＬに隣接するビット線ＢＬとが互いに異なるデコーダ回路（デコーダ回路２３Ａ，２３Ｂ）によって駆動される。これにより、各デコーダ回路（デコーダ回路２４Ａ，２４Ｂおよびデコーダ回路２３Ａ，２３Ｂ）として、各配線あたり、１個のスイッチ素子１０Ｓを備えたデコーダ回路を用いればよく、各配線あたり、少なくとも２個のスイッチ素子を備えたデコーダ回路を用いる必要がない。従って、デコーダ回路のフロア面積の増大を抑えつつ、配線間の容量性結合の影響を抑えることができる。
＜２．変形例＞
以下に、上記実施の形態のメモリセルアレイユニット４００、または上記実施の形態のメモリシステム２００の変形例について説明する。なお、以下では、上記実施の形態と共通の構成要素に対しては、上記実施の形態で付されていた符号と同一の符号が付される。また、上記実施の形態と異なる構成要素の説明を主に行い、上記実施の形態と共通の構成要素の説明については、適宜、省略するものとする。
［変形例Ａ］
図２０は、上記実施の形態のメモリセルアレイユニット４００の機能ブロックの一変形例を表したものである。本変形例のメモリセルアレイユニット４００は、プリチャージ回路２５の代わりにＶｃｏｍ回路２７を備えている点で、上記実施の形態のメモリセルアレイユニット４００の構成と相違する。そこで、以下では、Ｖｃｏｍ回路２７に関係する内容について主に説明し、それ以外の説明については、適宜、省略するものとする。
図２１は、Ｖｃｏｍ回路２７の回路構成の一例を表したものである。Ｖｃｏｍ回路２７は、プリチャージ回路２５において常に端子Ｖｇ１,Ｖｇ２にＬｏｗが印加されているときのプリチャージ回路２５の機能と同等の機能を有するものである。Ｖｃｏｍ回路２７は、メモリコントローラ３００による制御に従って、電源回路５００から供給される１種類の電圧（Ｖｃｏｍ）を、各デコーダ回路（デコーダ回路２４Ａ，２４Ｂおよびデコーダ回路２３Ａ，２３Ｂ）の入力端子ｃｏｍに出力する。従って、本変形例では、"（ｉ）プリチャージ"の工程が設けられておらず、"（ｉｉ）フローティング"の工程から、書き込み動作、リセット動作および読み取り動作が行われる。ただし、本変形例では、"（ｉｉ）フローティング"の工程の最初に、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、電圧Ｖｐｒｅ＿ｗ、電圧Ｖｐｒｅ＿ｂの代わりに、電圧Ｖｃｏｍを出力する。つまり、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、電圧値の互いに等しい電圧（電圧Ｖｃｏｍ）を出力する。
本変形例では、プリチャージが省略されるとともに、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、電圧Ｖｐｒｅ＿ｗ、電圧Ｖｐｒｅ＿ｂの代わりに、電圧Ｖｃｏｍを出力する。これにより、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、繰り返し、メモリセルアレイ１０にアクセスする場合に、メモリセルアレイ１０にアクセスする度に、プリチャージを行う必要がない。
また、本変形例では、デコーダ回路２３Ａがメモリセルアレイ１０にアクセスしている間、デコーダ回路２３Ｂが常に、非選択のビット線ＢＬおよびワード線ＷＬにＶｃｏｍを出力している。さらに、選択されたビット線ＢＬおよびワード線ＷＬから、フローティング状態の非選択のビット線ＢＬおよびワード線ＷＬに流出入する電流の一部は、配線間の寄生容量の充電に寄与する事が無い。さらに、上記電流の一部は、フローティング状態にある非選択のビット線ＢＬと、Ｖｃｏｍが印加された非選択のワード線ＷＬとの間、または、フローティング状態にある非選択のワード線ＷＬと、Ｖｃｏｍが印加された非選択のビット線ＢＬとの間に接続された非選択のメモリセル１０Ａに流れる。そのため、フローティング状態にある非選択の配線に生じる電圧変化は、プリチャージが行われる上記実施の形態の場合と比べて、非常に小さい。
従って、本変形例では、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、繰り返し、メモリセルアレイ１０にアクセスする際の遅延時間を少なくすることができる。ただし、アクセス電圧印加中に半選択メモリセルに流れる電流量が、上記実施の形態においてアクセス電圧印加中に半選択メモリセルに流れる電流量よりも大きくなる。そのため、アクセス電圧印加中の消費電力量の観点では、本変形例よりも、上記実施の形態の方が優れている。
なお、本変形例において、Ｖｃｏｍ回路２７の代わりに、プリチャージ回路２５が設けられていてもよい。ただし、その場合には、メモリコントローラ３００は、プリチャージ回路２５の端子Ｖｇ１,Ｖｇ２に対して常にＬｏｗを出力し、Ｖｃｏｍ回路２７と同様の機能を有するものとして、プリチャージ回路２５を利用してもよい。
［変形例Ｂ］
図２６は、本変形例に係るメモリシステム２００における書き込み手順の一例を表したものである。上記実施の形態において、メモリコントローラ３００は、書き込みに失敗したときだけ、プリチャージを行った上で、選択メモリセルＳへの書き込みを行ってもよい。
メモリコントローラ３００は、最初に、プリチャージを省略して、選択対象のメモリセル１０Ａ（選択メモリセルＳ）への書き込みを行う（ステップＳ１０１）。具体的には、メモリコントローラ３００は、最初の書き込み動作の際には、プリチャージ回路２５の端子Ｖｇ１,Ｖｇ２に対して常にＬｏｗを出力し、Ｖｃｏｍ回路２７と同様の機能を有するものとして、プリチャージ回路２５を利用する。つまり、メモリコントローラ３００は、最初の書き込み動作の際には、プリチャージ回路２５に対して、電源回路５００から供給される１種類の電圧（Ｖｃｏｍ）を、各デコーダ回路（デコーダ回路２４Ａ，２４Ｂおよびデコーダ回路２３Ａ，２３Ｂ）の入力端子ｃｏｍに出力するよう、制御信号を出力する。従って、プリチャージ回路２５は、最初の書き込み動作の際には、メモリコントローラ３００による制御に従って、電圧値の互いに等しい電圧Ｖｃｏｍを、各デコーダ回路（デコーダ回路２４Ａ，２４Ｂおよびデコーダ回路２３Ａ，２３Ｂ）の入力端子ｃｏｍに出力する。
メモリコントローラ３００は、電圧値の互いに等しい電圧Ｖｃｏｍを各デコーダ回路（デコーダ回路２４Ａ，２４Ｂおよびデコーダ回路２３Ａ，２３Ｂ）の入力端子ｃｏｍに出力するよう、プリチャージ回路２５を制御した結果、選択メモリセルＳへの書き込みが成功したか否か判定する（ステップＳ１０２）。具体的には、メモリコントローラ３００は、選択メモリセルＳが低抵抗状態か否かを判定する。その結果、選択メモリセルＳが低抵抗状態である場合には、メモリコントローラ３００は、選択メモリセルＳへの書き込みが成功したことをホストコンピュータ１００に通知する（ステップＳ１０３）。
選択メモリセルＳが高抵抗状態である場合には、メモリコントローラ３００は、プリチャージを行った上で、選択メモリセルＳへの書き込みを再度、行う（ステップＳ１０４）。その後、メモリコントローラ３００は、選択メモリセルＳへの書き込みが成功したか否か判定する。具体的には、メモリコントローラ３００は、選択メモリセルＳが低抵抗状態か否かを判定する（ステップＳ１０５）。その結果、選択メモリセルＳが低抵抗状態である場合には、メモリコントローラ３００は、選択メモリセルＳへの書き込みが成功したことをホストコンピュータ１００に通知する（ステップＳ１０３）。選択メモリセルＳが高抵抗状態である場合には、メモリコントローラ３００は、選択メモリセルＳへの書き込みが失敗したことをホストコンピュータ１００に通知する（ステップＳ１０６）。
本変形例では、選択メモリセルＳへの最初の書き込みのときだけ、プリチャージが省略される。これにより、書き込み失敗が頻発するのを抑制しつつ、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、繰り返し、メモリセルアレイ１０にアクセスする際の遅延時間を少なくすることができる。
［変形例Ｃ］
図２７は、本変形例に係るメモリシステム２００における書き込み手順の一例を表したものである。上記実施の形態および変形例Ａ，Ｂにおいて、メモリコントローラ３００は、選択メモリセルＳの物理的位置に応じて、電圧値の互いに異なる２種類の電圧（電圧Ｖｐｒｅ＿ｗ、電圧Ｖｐｒｅ＿ｂ）、または、電圧値の互いに等しい電圧（電圧Ｖｃｏｍ）を出力するよう、プリチャージ回路２５を制御してもよい。
具体的には、メモリコントローラ３００は、まず、選択メモリセルＳの書き込み位置を検出する（ステップＳ２０１）。次に、メモリコントローラ３００は、選択メモリセルＳの書き込み位置が、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）の位置から規定の距離以上離れているか否か判定する（ステップＳ２０２）。選択メモリセルＳの書き込み位置が、各デコーダ回路の位置から規定の距離以上離れていない場合には、メモリコントローラ３００は、プリチャージを省略して、選択メモリセルＳへの書き込みを行う（ステップＳ２０３）。選択メモリセルＳの書き込み位置が、各デコーダ回路の位置から規定の距離以上離れている場合には、メモリコントローラ３００は、プリチャージをおこなった上で、選択メモリセルＳへの書き込みを行う（ステップＳ２０４）。
本変形例では、選択メモリセルＳの書き込み位置に応じて、プリチャージが省略される。これにより、書き込み失敗が頻発するのを抑制しつつ、各デコーダ回路（デコーダ回路２３Ａまたはデコーダ回路２３Ｂ）が、繰り返し、メモリセルアレイ１０にアクセスする際の遅延時間を少なくすることができる。
［変形例Ｄ］
図２８、図２９、図３０は、本変形例に係るプリチャージ回路２５の回路構成の一変形例を表したものである。プリチャージ回路２５は、例えば、図２８に示したように、ビット線ＢＬ用のプリチャージ回路と、ワード線ＷＬ用のプリチャージ回路とを互いに別体で有していてもよい。また、例えば、図２９、または、図３０に示したプリチャージ回路を、ビット線ＢＬ用と、ワード線ＷＬ用とでそれぞれ設けてもよい。このようにした場合には、プリチャージ時に、ビット線ＢＬの電圧と、プリチャージの電圧とを互いに独立に制御することができる。
［変形例Ｅ］
図３１は、本変形例に係るメモリセルアレイ１０の斜視構成の一例を表したものである。図３２は、図３１のメモリセルアレイ１０の等価回路の一例を表したものである。上記実施の形態およびその変形例では、複数のメモリセル１０Ａが積層配置となっていた。しかし、例えば、図３１に示したように、上記実施の形態およびその変形例において、複数のメモリセル１０Ａが単層配置となっていてもよい。このとき、メモリセルアレイ１０において、例えば、図３１に示したように、複数の垂直ビット線ＶＢＬおよび複数のワード線ＷＬが、水平面内において、所定の間隙を介して互いに対向配置されていてもよい。さらに、各メモリセル１０Ａが、例えば、図３１に示したように、水平面内において、垂直ビット線ＶＢＬおよびワード線ＷＬによって挟み込まれていてもよい。つまり、本変形例において、メモリセルアレイ１０は、上記実施の形態およびその変形例と同様に、Ｖ３Ｄ構造を備えていてもよい。
また、上記実施の形態およびその変形例では、ワード線ＷＬ用のデコーダと、ビット線ＢＬ用のデコーダが、それぞれ、２つずつ、設けられていた。しかし、例えば、図３２に示したように、上記実施の形態およびその変形例において、ワード線ＷＬ用のデコーダと、ビット線ＢＬ用のデコーダが、３つずつ以上、設けられていてもよい。なお、図３２の等価回路において、各メモリセル１０Ａが同一層内に設けられている。メモリセルアレイ１０は、図３２のように等価回路で表現した場合には、クロスポイントメモリセルアレイと等価であることがわかる。
以上、実施の形態およびその変形例Ａ〜Ｅを挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。
例えば、上記実施の形態およびその変形例において、プリチャージ回路２５に用いられるスイッチ素子は、例えば、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタなどで構成されている。また、例えば、上記実施の形態およびその変形例Ａ〜Ｅにおいて、プリチャージ回路２５に用いられるスイッチ素子が、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを対にしてソースおよびドレインを結線したＣＭＯＳアナログスイッチで構成されていてもよい。
また、例えば、上記実施の形態およびその変形例において、行方向のデコーダ回路の数が、３つ以上となっていてもよい。また、例えば、上記実施の形態およびその変形例Ａ〜Ｅにおいて、列方向のデコーダ回路の数が、３つ以上となっていてもよい。
また、例えば、上記実施の形態およびその変形例において、ＷＬデコーダ２４Ｂが省略され、ＷＬデコーダ２４Ａが全てのワード線ＷＬに接続されていてもよい。このようにした場合には、例えば、ＷＬデコーダ２４Ａが選択メモリセルＳに接続されたワード線ＷＬを選択し、各ワード線ＷＬの電位が安定した後に、ＢＬデコーダ２３Ａ，２３ｂが選択メモリセルＳに接続されたビット線ＷＬを選択してもよい。これにより、複数のビット線ＷＬにおいて、各ワード線ＷＬの電位の変動に起因するクロストークが発生するのを抑制することができる。
また、例えば、上記実施の形態およびその変形例において、読み取り回路２６が、図７に記載したように、ＷＬドライバ２２のＣ点に接続されていてもよい。このようにした場合には、リセット動作や、書き込み動作の際に、ＶｇｓｅｎｓｅをＬｏｗにすることにより、読み取り回路２６を、ワード線ＷＬから切り離すことができる。
また、例えば、上記実施の形態およびその変形例において、メモリコントローラ３００は、プリチャージ回路２５の端子ＶｇｃｏｍをＨｉｇｈにして、各ビット線ＢＬおよび各ワード線ＷＬの電圧を電圧Ｖｃｏｍにする代わりに、プリチャージ回路２５の端子Ｖｇ０，Ｖｇ３をＨｉｇｈにしてもよい。このとき、プリチャージ回路２５において、端子Ｖｇｃｏｍの接続されたスイッチ素子が省略されていてもよい。このようにした場合であっても、プリチャージ回路２５の端子Ｖｇ０，Ｖｇ３をＨｉｇｈにすることにより、各ビット線ＢＬおよび各ワード線ＷＬの電圧をＶｃｏｍに近い値にすることができる。
上記実施の形態およびその変形例では、メモリセルアレイ１０は、Ｖ３Ｄ構造となっていた。しかし、上述したように、メモリセルアレイ１０は、等価回路で表現した場合には、クロスポイント構造と等価である。従って、本開示は、Ｖ３Ｄ構造のメモリセルアレイだけでなく、クロスポイント構造のメモリセルアレイにも適用可能である。
また、例えば、本技術は以下のような構成を取ることができる。
（１）
互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有し、行列状に配置された複数のメモリセルと、
行方向に延在し、各前記電流経路の一端に接続された複数の行配線と、
列方向に延在し、各前記電流経路の他端に接続された複数の列配線と、
各偶数行の前記行配線に接続された第１デコーダ回路と、
各奇数行の前記行配線に接続された第２デコーダ回路と、
各偶数列の前記列配線に接続された第３デコーダ回路と、
各奇数列の前記列配線に接続された第４デコーダ回路と、
前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路および前記第４デコーダ回路に印加する電圧を制御する電圧制御回路と、
前記電圧制御回路を制御するとともに、前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路、前記第４デコーダ回路を互いに独立に制御するコントローラと
を備えた
メモリシステム。
（２）
前記第１デコーダ回路および前記第２デコーダ回路は、２つの第１の電圧入力端子と、複数の第１のアドレス入力端子とを有し、複数の前記第１のアドレス入力端子に入力された行アドレスのデコードを行うことにより、複数の前記行配線と、複数の前記第１の電圧入力端子との接続態様を設定し、
前記第３デコーダ回路および前記第４デコーダ回路は、２つの第２の電圧入力端子と、複数の第２のアドレス入力端子とを有し、複数の前記第２のアドレス入力端子に入力された列アドレスのデコードを行うことにより、複数の前記列配線と、複数の前記第２の電圧入力端子との接続態様を設定し、
前記コントローラは、前記行アドレスおよび前記列アドレスを生成し、前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路および前記第４デコーダ回路に出力する
（１）に記載のメモリシステム。
（３）
前記第１デコーダ回路および前記第２デコーダ回路は、前記行配線ごとに１つずつ設けられた前記デコードのための複数の第１のスイッチ素子を、割り当てられた前記行配線の数だけ有し、
前記第３デコーダ回路および前記第４デコーダ回路は、前記列配線ごとに１つずつ設けられた前記デコードのための複数の第２のスイッチ素子を、割り当てられた前記列配線の数だけ有する
（２）に記載のメモリシステム。
（４）
前記電圧制御回路は、第１電圧および第２電圧を前記第１デコーダ回路および前記第２デコーダ回路の２つの前記第１の電圧入力端子に出力するとともに、第３電圧および第４電圧を前記第３デコーダ回路および前記第４デコーダ回路の２つの前記第２の電圧入力端子に出力する
（２）または（３）に記載のメモリシステム。
（５）
前記コントローラは、前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路に対して、第１の行アドレスを前記行アドレスとして出力し、
前記コントローラは、さらに、前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路に対して、第２の行アドレスを前記行アドレスとして出力し、
前記第１の行アドレスは、選択対象の前記メモリセルに接続された前記行配線を前記第１電圧が出力される前記第１の電圧入力端子に接続するとともに、選択対象の前記メモリセルに未接続の各前記行配線をフローティング状態にする行アドレスであり、
前記第２の行アドレスは、複数の前記行配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記行配線に隣接する各前記行配線の電圧を前記第２電圧に設定する行アドレスである
（２）ないし（４）のいずれか１つに記載のメモリシステム。
（６）
前記コントローラは、前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路に対して、第１の列アドレスを前記列アドレスとして出力し、
前記コントローラは、さらに、前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路に対して、第２の列アドレスを前記列アドレスとして出力し、
前記第１の列アドレスは、選択対象の前記メモリセルに接続された前記列配線を前記第３電圧が出力される前記第２の電圧入力端子に接続するとともに、選択対象の前記メモリセルに未接続の各前記列配線をフローティング状態にする列アドレスであり、
前記第２の列アドレスは、複数の前記列配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記列配線に隣接する各前記列配線の電圧を前記第４電圧に設定する列アドレスである
（５）に記載のメモリシステム。
（７）
前記電圧制御回路は、選択対象の前記メモリセルに対してデータが書き込まれるときには、前記可変抵抗素子が高抵抗状態から低抵抗状態に変化する書き込み閾値電圧以上の電圧が選択対象の前記メモリセルにおける前記可変抵抗素子に印加されるのに十分な大きさの電圧を、前記第１電圧および前記第３電圧として出力する
（６）に記載のメモリシステム。
（８）
前記電圧制御回路は、選択対象の前記メモリセルのデータが読み出されるときには、前記閾値電圧よりも小さな電圧が選択対象の前記メモリセルにおける前記可変抵抗素子に印加されるのに十分な大きさの電圧であって、かつ前記選択素子がオフする電圧よりも高い電圧が選択対象の前記メモリセルにおける前記選択素子に印加されるのに十分な大きさの電圧を、前記第１電圧および前記第３電圧として出力する
（７）に記載のメモリシステム。
（９）
前記コントローラは、前記第１デコーダ回路および前記第２デコーダ回路に対して、各前記行配線を前記第２電圧が出力される前記第１の電圧入力端子に接続する第３の行アドレスを前記行アドレスとして出力するとともに、前記第３デコーダ回路および前記第４デコーダ回路に対して、各前記列配線の電圧を前記第４電圧が出力される前記第２の電圧入力端子に接続する第３の列アドレスを前記列アドレスとして出力した後に、前記第１デコーダ回路および前記第２デコーダ回路に対して、前記第１の行アドレスおよび前記第２の行アドレスを出力するとともに、前記第３デコーダ回路および前記第４デコーダ回路に対して、前記第１の列アドレスおよび前記第２の列アドレスを出力する
（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１０）
前記電圧制御回路は、電圧値の互いに異なる２種類の電圧を、前記第２電圧および前記第４電圧として出力する
（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１１）
前記電圧制御回路は、電圧値の互いに等しい電圧を、前記第２電圧および前記第４電圧として出力する
（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１２）
前記コントローラは、選択対象の前記メモリセルの物理的位置に応じて、電圧値の互いに異なる２種類の電圧、または、電圧値の互いに等しい電圧を、前記第２電圧および前記第４電圧として出力するよう、前記電圧制御回路を制御する
（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１３）
前記コントローラは、電圧値の互いに等しい電圧を、前記第２電圧および前記第４電圧として出力するよう、前記電圧制御回路を制御した結果、選択対象の前記メモリセルへの書き込みに失敗した場合には、電圧値の互いに異なる２種類の電圧を、前記第２電圧および前記第４電圧として出力するよう、前記電圧制御回路を制御した上で、選択対象の前記メモリセルへの書き込みを再度行う
（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１４）
前記コントローラは、選択対象の前記メモリセルの選択が行われた後、選択対象の前記メモリセルに未接続の各前記行配線および各前記列配線をフローティング状態に設定する第３の行アドレスを、前記行アドレスとして出力する
（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１５）
前記コントローラは、選択対象の前記メモリセルの選択が行われた後、選択対象の前記メモリセルに接続された前記列配線の電圧を前記第３電圧よりも小さな電圧に設定する第３の列アドレスを、前記列アドレスとして出力する
（６）ないし（８）のいずれか１つに記載のメモリシステム。
（１６）
互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有し、行列状に配置された複数のメモリセルと
行方向に延在し、各前記電流経路の一端に接続された複数の行配線と、
列方向に延在し、各前記電流経路の他端に接続された複数の列配線と、
各偶数行の前記行配線に接続された第１デコーダ回路と、
各奇数行の前記行配線に接続された第２デコーダ回路と、
各偶数列の前記列配線に接続された第３デコーダ回路と、
各奇数列の前記列配線に接続された第４デコーダ回路と
を備え、
前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路、前記第４デコーダ回路は、それぞれ、互いに独立した回路で構成されている
メモリ装置。
（１７）
互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有し、行列状に配置された複数のメモリセルと、
行方向に延在し、各前記電流経路の一端に接続された複数の行配線と、
列方向に延在し、各前記電流経路の他端に接続された複数の列配線と、
各偶数行の前記行配線に接続された第１デコーダ回路と、
各奇数行の前記行配線に接続された第２デコーダ回路と、
各偶数列の前記列配線に接続された第３デコーダ回路と、
各奇数列の前記列配線に接続された第４デコーダ回路と、
を備えたメモリ装置におけるメモリ制御方法であって、
前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路、前記第４デコーダ回路を互いに独立に制御すること
を含む
メモリ制御方法。
（１８）
前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路から、選択対象の前記メモリセルに接続された前記行配線に前記第１電圧を出力するとともに、選択対象の前記メモリセルに未接続の各前記行配線をフローティング状態にすることと、
前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路から、複数の前記行配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記行配線に隣接する各前記行配線に前記第２電圧を出力すること
と、
前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路から、選択対象の前記メモリセルに接続された前記列配線に前記第３電圧を出力するとともに、選択対象の前記メモリセルに未接続の各前記列配線をフローティング状態にすることと、
前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路から、複数の前記列配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記列配線に隣接する各前記列配線に前記第４電圧を出力することと
を含む
（１７）に記載のメモリ制御方法。
（１９）
前記可変抵抗素子が高抵抗状態から低抵抗状態に変化する書き込み閾値電圧以上の電圧が選択対象の前記メモリセルにおける前記可変抵抗素子に印加されるのに十分な大きさの電圧を、前記第１電圧および前記第３電圧として、選択対象の前記メモリセルに接続された前記行配線および前記列配線に印加することにより、選択対象の前記メモリセルに対してデータを書き込むこと
を含む
（１８）に記載のメモリ制御方法。
（２０）
前記閾値電圧よりも小さな電圧が選択対象の前記メモリセルにおける前記可変抵抗素子に印加されるのに十分な大きさの電圧であって、かつ前記選択素子がオフする電圧よりも高い電圧が選択対象の前記メモリセルにおける前記選択素子に印加されるのに十分な大きさの電圧を、前記第１電圧および前記第３電圧として、選択対象の前記メモリセルに接続された前記行配線および前記列配線に印加することにより、選択対象の前記メモリセルのデータを読み出すこと
を含む
（１９）に記載のメモリ制御方法。
（２１）
前記第１デコーダ回路および前記第２デコーダ回路から、各前記行配線に前記第２電圧を出力するとともに、前記第３デコーダ回路および前記第４デコーダ回路から、各前記列配線に前記第４電圧を出力した後に、以下の４つを行うこと
を含む
（１８）に記載のメモリ制御方法。
（Ａ）前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路から、選択対象の前記メモリセルに接続された前記行配線に前記第１電圧を出力するとともに、選択対象の前記メモリセルに未接続の各前記行配線をフローティング状態にすること
（Ｂ）前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路から、複数の前記行配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記行配線に隣接する各前記行配線に前記第２電圧を出力すること
（Ｃ）
前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路から、選択対象の前記メモリセルに接続された前記列配線に前記第３電圧を出力するとともに、選択対象の前記メモリセルに未接続の各前記列配線をフローティング状態にすること
（Ｄ）前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路から、複数の前記列配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記列配線に隣接する各前記列配線に前記第４電圧を出力すること
（２２）
前記第２電圧および前記第４電圧は、互いに異なっている
（２１）に記載のメモリ制御方法。
（２３）
前記第２電圧および前記第４電圧は、互いに等しくなっている
（２１）に記載のメモリ制御方法。
（２４）
選択対象の前記メモリセルの物理的位置に応じて、前記第２電圧および前記第４電圧を互いに異ならせたり、互いに等しくしたりすること
を含む
（２１）に記載のメモリ制御方法。
（２５）
前記第２電圧および前記第４電圧を互いに異ならせた結果、選択対象の前記メモリセルへの書き込みに失敗した場合には、前記第２電圧および前記第４電圧を互いに等しくした上で、選択対象の前記メモリセルへの書き込みを再度行うこと
を含む
（２１）に記載のメモリ制御方法。
（２６）
選択対象の前記メモリセルの選択が行われた後、選択対象の前記メモリセルに未接続の各前記行配線および各前記列配線をフローティング状態にすること
を含む
（２１）に記載のメモリ制御方法。
（２７）
選択対象の前記メモリセルの選択が行われた後、選択対象の前記メモリセルに接続された前記列配線の電圧を前記第３電圧よりも小さな電圧にすること
を含む
（２１）に記載のメモリ制御方法。
本出願は、日本国特許庁において２０１５年４月２７日に出願された日本特許出願番号第２０１５−０９０１７６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (14)

  1. 互いに直列接続された選択素子および可変抵抗素子を含む電流経路を有し、行列状に配置された複数のメモリセルと、
    行方向に延在し、各前記電流経路の一端に接続された複数の行配線と、
    列方向に延在し、各前記電流経路の他端に接続された複数の列配線と、
    各偶数行の前記行配線に接続された第１デコーダ回路と、
    各奇数行の前記行配線に接続された第２デコーダ回路と、
    各偶数列の前記列配線に接続された第３デコーダ回路と、
    各奇数列の前記列配線に接続された第４デコーダ回路と、
    前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路および前記第４デコーダ回路に印加する電圧を制御する電圧制御回路と、
    前記電圧制御回路を制御するとともに、前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路、前記第４デコーダ回路を互いに独立に制御するコントローラと
    を備え、
    前記第１デコーダ回路および前記第２デコーダ回路は、２つの第１の電圧入力端子と、複数の第１のアドレス入力端子とを有し、複数の前記第１のアドレス入力端子に入力された行アドレスのデコードを行うことにより、複数の前記行配線と、複数の前記第１の電圧入力端子との接続態様を設定し、
    前記第３デコーダ回路および前記第４デコーダ回路は、２つの第２の電圧入力端子と、複数の第２のアドレス入力端子とを有し、複数の前記第２のアドレス入力端子に入力された列アドレスのデコードを行うことにより、複数の前記列配線と、複数の前記第２の電圧入力端子との接続態様を設定し、
    前記コントローラは、前記行アドレスおよび前記列アドレスを生成し、前記第１デコーダ回路、前記第２デコーダ回路、前記第３デコーダ回路および前記第４デコーダ回路に出力する
    メモリシステム。
  2. 前記第１デコーダ回路および前記第２デコーダ回路は、前記行配線ごとに１つずつ設けられた前記デコードのための複数の第１のスイッチ素子を、割り当てられた前記行配線の数だけ有し、
    前記第３デコーダ回路および前記第４デコーダ回路は、前記列配線ごとに１つずつ設けられた前記デコードのための複数の第２のスイッチ素子を、割り当てられた前記列配線の数だけ有する
    請求項１に記載のメモリシステム。
  3. 前記電圧制御回路は、第１電圧および第２電圧を前記第１デコーダ回路および前記第２デコーダ回路の２つの前記第１の電圧入力端子に出力するとともに、第３電圧および第４電圧を前記第３デコーダ回路および前記第４デコーダ回路の２つの前記第２の電圧入力端子に出力する
    請求項１に記載のメモリシステム。
  4. 前記コントローラは、前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路に対して、第１の行アドレスを前記行アドレスとして出力し、
    前記コントローラは、さらに、前記第１デコーダ回路および前記第２デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路に対して、第２の行アドレスを前記行アドレスとして出力し、
    前記第１の行アドレスは、選択対象の前記メモリセルに接続された前記行配線を前記第１電圧が出力される前記第１の電圧入力端子に接続するとともに、選択対象の前記メモリセルに未接続の各前記行配線をフローティング状態にする行アドレスであり、
    前記第２の行アドレスは、複数の前記行配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記行配線に隣接する各前記行配線の電圧を前記第２電圧に設定する行アドレスである
    請求項３に記載のメモリシステム。
  5. 前記コントローラは、前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに接続されたデコーダ回路に対して、第１の列アドレスを前記列アドレスとして出力し、
    前記コントローラは、さらに、前記第３デコーダ回路および前記第４デコーダ回路のうち、選択対象の前記メモリセルに未接続のデコーダ回路に対して、第２の列アドレスを前記列アドレスとして出力し、
    前記第１の列アドレスは、選択対象の前記メモリセルに接続された前記列配線を前記第３電圧が出力される前記第２の電圧入力端子に接続するとともに、選択対象の前記メモリセルに未接続の各前記列配線をフローティング状態にする列アドレスであり、
    前記第２の列アドレスは、複数の前記列配線のうち、少なくとも、選択対象の前記メモリセルに接続された前記列配線に隣接する各前記列配線の電圧を前記第４電圧に設定する列アドレスである
    請求項４に記載のメモリシステム。
  6. 前記電圧制御回路は、選択対象の前記メモリセルに対してデータが書き込まれるときには、前記可変抵抗素子が高抵抗状態から低抵抗状態に変化する書き込み閾値電圧以上の電圧が選択対象の前記メモリセルにおける前記可変抵抗素子に印加されるのに十分な大きさの電圧を、前記第１電圧および前記第３電圧として出力する
    請求項５に記載のメモリシステム。
  7. 前記電圧制御回路は、選択対象の前記メモリセルのデータが読み出されるときには、前記閾値電圧よりも小さな電圧が選択対象の前記メモリセルにおける前記可変抵抗素子に印加されるのに十分な大きさの電圧であって、かつ前記選択素子がオフする電圧よりも高い電圧が選択対象の前記メモリセルにおける前記選択素子に印加されるのに十分な大きさの電圧を、前記第１電圧および前記第３電圧として出力する
    請求項６に記載のメモリシステム。
  8. 前記コントローラは、前記第１デコーダ回路および前記第２デコーダ回路に対して、各前記行配線を前記第２電圧が出力される前記第１の電圧入力端子に接続する第３の行アドレスを前記行アドレスとして出力するとともに、前記第３デコーダ回路および前記第４デコーダ回路に対して、各前記列配線の電圧を前記第４電圧が出力される前記第２の電圧入力端子に接続する第３の列アドレスを前記列アドレスとして出力した後に、前記第１デコーダ回路および前記第２デコーダ回路に対して、前記第１の行アドレスおよび前記第２の行アドレスを出力するとともに、前記第３デコーダ回路および前記第４デコーダ回路に対して、前記第１の列アドレスおよび前記第２の列アドレスを出力する
    請求項５に記載のメモリシステム。
  9. 前記電圧制御回路は、電圧値の互いに異なる２種類の電圧を、前記第２電圧および前記第４電圧として出力する
    請求項５に記載のメモリシステム。
  10. 前記電圧制御回路は、電圧値の互いに等しい電圧を、前記第２電圧および前記第４電圧として出力する
    請求項５に記載のメモリシステム。
  11. 前記コントローラは、選択対象の前記メモリセルの物理的位置に応じて、電圧値の互いに異なる２種類の電圧、または、電圧値の互いに等しい電圧を、前記第２電圧および前記第４電圧として出力するよう、前記電圧制御回路を制御する
    請求項５に記載のメモリシステム。
  12. 前記コントローラは、電圧値の互いに等しい電圧を、前記第２電圧および前記第４電圧として出力するよう、前記電圧制御回路を制御した結果、選択対象の前記メモリセルへの書き込みに失敗した場合には、電圧値の互いに異なる２種類の電圧を、前記第２電圧および前記第４電圧として出力するよう、前記電圧制御回路を制御した上で、選択対象の前記メモリセルへの書き込みを再度行う
    請求項５に記載のメモリシステム。
  13. 前記コントローラは、選択対象の前記メモリセルの選択が行われた後、選択対象の前記メモリセルに未接続の各前記行配線および各前記列配線をフローティング状態に設定する第３の行アドレスを、前記行アドレスとして出力する
    請求項５に記載のメモリシステム。
  14. 前記コントローラは、選択対象の前記メモリセルの選択が行われた後、選択対象の前記メモリセルに接続された前記列配線の電圧を前記第３電圧よりも小さな電圧に設定する第３の列アドレスを、前記列アドレスとして出力する
    請求項５に記載のメモリシステム。
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