CN116114022A - 消除阈值电压漂移的存储器单元编程 - Google Patents

消除阈值电压漂移的存储器单元编程 Download PDF

Info

Publication number
CN116114022A
CN116114022A CN202180052001.9A CN202180052001A CN116114022A CN 116114022 A CN116114022 A CN 116114022A CN 202180052001 A CN202180052001 A CN 202180052001A CN 116114022 A CN116114022 A CN 116114022A
Authority
CN
China
Prior art keywords
memory cell
memory
voltage pulse
magnitude
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180052001.9A
Other languages
English (en)
Inventor
H·吉杜图里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN116114022A publication Critical patent/CN116114022A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0092—Write characterized by the shape, e.g. form, length, amplitude of the write pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/15—Current-voltage curve
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/73—Array where access device function, e.g. diode function, being merged with memorizing function of memory element

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

本公开包含用于消除阈值电压漂移的存储器单元编程的设备、方法和系统。实施例包含具有多个存储器单元的存储器以及电路系统，所述电路系统经配置以通过以下方式将所述多个存储器单元中的存储器单元编程到两个可能的数据状态中的一者：将第一电压脉冲施加于所述存储器单元，其中所述第一电压脉冲具有第一极性和第一量值；以及将第二电压脉冲施加于所述存储器单元，其中所述第二电压脉冲具有与所述第一极性相反的第二极性和可大于所述第一量值的第二量值。

Description

消除阈值电压漂移的存储器单元编程
技术领域
本公开大体上涉及半导体存储器和方法，且更具体地说，涉及消除阈值电压漂移的存储器单元编程。
背景技术
存储器装置通常作为内部半导体集成电路和/或外部可移除装置提供于计算机或其它电子装置中。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可能需要电力来维持其数据，且可包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等。非易失性存储器可通过在未被供电时保持所存储数据来提供永久性数据，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)，和电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)和可编程导电性存储器等。
存储器装置可作为易失性和非易失性存储器用于需要高存储器密度、高可靠性和低功耗的广泛范围的电子应用。非易失性存储器可用于例如个人计算机、便携式记忆棒、固态硬盘(SSD)、数码相机、蜂窝电话、例如MP3播放器的便携式音乐播放器和影片播放器以及其它电子装置中。
电阻可变存储器装置可包含电阻可变存储器单元，其可基于存储元件(例如，具有可变电阻的存储器元件)的电阻状态存储数据。由此，电阻可变存储器单元可经编程以通过改变存储器元件的电阻电平来存储对应于目标数据状态的数据。电阻可变存储器单元可通过将电场或能量源(例如，正或负电脉冲(例如，正或负电压或电流脉冲))施加到单元(例如，到单元的存储器元件)达特定持续时间而编程到目标数据状态(例如，对应于特定电阻状态)。可通过感测响应于所施加的问询电压而通过单元的电流或感测响应于所施加的问询电流而通过单元的电压来确定电阻可变存储器单元的状态。基于所述单元的电阻电平而变化的所感测电流或电压可指示所述单元的状态。
各种存储器阵列可组织成交叉点架构，其中存储器单元(例如，电阻可变单元)位于用于存取所述单元的第一信号线和第二信号线的相交点(例如，字线与位线的相交点)处。一些电阻可变存储器单元可包括与存储元件(例如，相变材料、金属氧化物材料和/或可编程到不同电阻电平的某一其它材料)串联的选择元件(例如，二极管、晶体管或其它切换装置)。可称作自选存储器单元的一些电阻可变存储器单元可包括可充当存储器单元的选择元件和存储元件的单一材料。
附图说明
图1是根据本公开的实施例的存储器阵列的实例的三维视图。
图2A说明根据本公开的实施例的与存储器单元的存储器状态相关联的阈值电压分布。
图2B是根据本公开的实施例的对应于图2A的存储器状态的电流与电压曲线的实例。
图2C是根据本公开的实施例的对应于图2A的另一存储器状态的电流与电压曲线的实例。
图3A说明根据本公开的实施例的施加于存储器单元的电压脉冲的实例和通过存储器单元的电流的实例。
图3B说明根据本公开的实施例的施加于存储器单元的电压脉冲的额外实例和通过所述单元的电流的额外实例。
图4是根据本公开的实施例的实例设备的框图图示。
具体实施方式
本公开包含用于消除阈值电压漂移的存储器单元编程的设备、方法和系统。实施例包含具有多个存储器单元的存储器以及电路系统，所述电路系统经配置以通过以下方式将所述多个存储器单元中的存储器单元编程到两个可能的数据状态中的一者：将第一电压脉冲施加于所述存储器单元，其中所述第一电压脉冲具有第一极性和第一量值；以及将第二电压脉冲施加于所述存储器单元，其中所述第二电压脉冲具有与所述第一极性相反的第二极性且具有可大于所述第一量值的第二量值。
与先前的存储器装置相比，本公开的实施例可提供例如密度增加、成本减小、性能增加、功耗减小和/或操作更快和/或更复杂等益处。举例来说，在已编程电阻可变存储器单元(例如，自选存储器单元)之后，单元的阈值电压可能随着时间推移漂移(例如，改变)到较高量值。在先前方法中，此阈值电压漂移可导致在后续编程操作期间需要更高量值电压脉冲将存储器单元编程到其目标数据状态，这继而可能增加存储器装置在编程操作期间使用的功率量。
然而，本公开的存储器单元编程实施例可通过在施加用于将存储器单元编程到其目标数据状态的电压脉冲之前将所述单元的阈值电压调整(例如，返回)到所述单元先前(例如，最初)被编程到的阈值电压来消除这种阈值电压漂移。在阈值电压漂移消除的情况下，接着用于将单元编程到其目标数据状态的电压脉冲的量值可比在先前方法中(例如，在阈值电压漂移未消除的情况下)用于对所述单元进行编程的电压脉冲的量值低(例如，低约0.6伏)。因此，本公开的存储器单元编程实施例可使用比先前编程方法少的功率。
此外，在电阻可变(例如，自选)存储器单元的编程期间，可通过将电压施加于(例如，选择)存储器单元在阵列中所位于的两个相交信号线(例如，相交字线和位线)来选择所述单元。然而，归因于先前编程方法中使用的较高量值电压脉冲，未编程但耦合到这两个信号线(例如，在其上)的其它(例如，未选)存储器单元可能在此电压施加于所述线时经历显著泄漏，这在先前编程方法期间可能导致这些单元被无意中(例如，错误地)选择。
为了防止在先前编程方法期间对未选存储器单元的此类错误选择，可在编程选定单元时将额外偏置电压(例如，C-单元偏置电压)施加于阵列的其它(例如，未选)字线。然而，施加此额外偏置电压可能进一步增加在编程操作期间由存储器装置使用的功率量。此外，施加此额外偏置电压可涉及(例如，需要)对存储器单元执行骤回(snap back)检测(例如，以标识将需要施加此额外偏置电压的字线)，这可能再进一步增加编程操作期间由存储器装置使用的功率量，以及增加编程操作期间由存储器装置使用的电路系统的复杂性。
然而，因为本公开的存储器单元编程实施例可消除阈值电压漂移且因此使用比先前方法低的量值电压脉冲将选定存储器单元编程到其目标数据状态，所以在本公开的编程实施例期间可无需防止对未选存储器单元的错误选择。因此，在本公开的编程实施例期间，可无需将任何额外偏置电压施加于阵列的未选字线，且无需执行骤回检测(例如，无需骤回检测电路系统)。与先前方法相比，消除额外偏置电压和骤回检测可进一步减少由本公开的编程实施例使用的功率量，且与先前方法相比可减少由本公开的编程实施例使用的电路系统的复杂性。
如本文中所使用，“一”或“数个”可指某事物中的一或多个，且“多个”可指此类事物中的两个或更多个。举例来说，存储器装置可指一或多个存储器装置，且多个存储器装置可指两个或更多个存储器装置。另外，如本文中尤其相对于图中的附图标记所使用，指定符“N”和“M”指示如此指定的数个特定特征可包含在本公开的数个实施例中。
本文中的图遵循编号惯例，其中前一或多个数字对应于图式编号，且其余的数字标识图中的元件或组件。在不同图之间可通过使用类似数字来标识类似元件或组件。
图1是根据本公开的实施例的存储器阵列100(例如，交叉点存储器阵列)的实例的三维视图。存储器阵列100可包含彼此交叉(例如，在不同平面中相交)的可称作字线110-0到110-N的多个第一信号线(例如，第一存取线)，以及可称作位线120-0到120-M的多个第二信号线(例如，第二存取线)。举例来说，字线110-0到110-N中的每一者可与位线120-0到120-M交叉。存储器单元125可在位线与字线之间(例如，在每一位线/字线交叉点处)。
举例来说，存储器单元125可以是电阻可变存储器单元。存储器单元125可包含可编程到不同数据状态的材料。在一些实例中，存储器单元125中的每一者可包含在顶部电极(例如，顶板)与底部电极(例如，底板)之间的可充当选择元件(例如，切换材料)和存储元件的单一材料，使得每个存储器单元125可充当选择器装置和存储器元件两者。此类存储器单元可在本文中称为自选存储器单元。举例来说，每个存储器单元可包含可由各种掺杂或未掺杂材料形成、可以是或可以不是相变材料和/或在读取和/或写入存储器单元期间可经历或可不经历相变的硫族化物材料。在一些实例中，每个存储器单元125可包含：可包含硒(Se)、砷(As)和锗(Ge)的三元组合物，可包含硅(Si)、Se、As和Ge的四元组合物，等等。
在各种实施例中，存储器单元125的阈值电压可响应于其上施加的电压差分量值超过其阈值电压而骤回。此类存储器单元可称作骤回存储器单元。举例来说，存储器单元125可响应于施加的电压差分超过阈值电压而从不导电(例如，高阻抗)状态改变(例如，骤回)到导电(例如，较低阻抗)状态。举例来说，存储器单元骤回可指存储器单元响应于存储器单元上施加的电压差分大于存储器单元的阈值电压而从高阻抗状态转变到较低阻抗状态。举例来说，存储器单元阈值电压骤回可称为骤回事件。
本公开的实施例不限于图1中所说明的实例存储器阵列架构。举例来说，本公开的实施例可包含具有多个竖直定向(例如，竖直)存取线和多个水平定向(例如，水平)存取线的三维存储器阵列。竖直存取线可以是以柱状架构布置的位线，且水平存取线可以是布置在通过介电材料彼此分离(例如，绝缘)的多个导电平面或叠组(deck)中的字线。此类存储器阵列的相应存储器单元的硫族化物材料可位于相应竖直位线和水平字线的交叉点处。
图2A说明根据本公开的实施例的与例如图1中所说明的存储器单元125等存储器单元的各种状态相关联的阈值分布。举例来说，如图2A中所展示，存储器单元可编程到两个可能的数据状态(例如，状态0或状态1)中的一者。也就是说，图2A说明与存储器单元可编程到的两个可能的数据状态相关联的阈值电压分布。
在图2A中，电压VCELL可对应于施加于存储器单元(例如，其上)的电压差分，例如位线电压(VBL)与字线电压(VWL)之间的差(例如，VCELL＝VBL-VWL)。阈值电压分布(例如，范围)200-1、200-2、201-1和201-2可表示编程到特定状态的存储器单元的阈值电压的统计变化。图2A中所说明的分布对应于另外结合说明与所指派数据状态相关联的骤回不对称性的图2B和2C所描述的电流与电压曲线。
在一些实例中，特定状态中的存储器单元125的阈值电压的量值对于不同极性可为不对称的，如图2A、2B和2C中所展示。举例来说，编程到复位状态(例如，状态0)或设置状态(例如，状态1)的存储器单元125的阈值电压在一个极性中可具有与相反极性不同的量值。举例来说，在图2A中所说明的实例中，第一数据状态(例如，状态0)与量值在负极性时比正极性时大的第一不对称阈值电压分布(例如，阈值电压分布201-1和201-2)相关联，且第二数据状态(例如，状态1)与量值在正极性时比负极性时大的第二不对称阈值电压分布(例如，阈值电压分布200-1和200-2)相关联。在此类实例中，对于一个施加的电压极性与另一极性，足以使存储器单元125骤回的施加的电压量值可不同(例如，更高或更低)。
图2A说明分界电压VDM1和VDM2，其可用于确定存储器单元的状态(例如，在状态之间进行区分以作为读取操作的部分)。在此实例中，VDM1是用于区分处于状态0的单元(例如，在阈值电压分布201-2中)与处于状态1的单元(例如，阈值电压分布200-2)的正电压。类似地，VDM2是用于区分处于状态1的单元(例如，阈值电压分布200-1)与处于状态0的单元(例如，阈值电压分布201-1)的负电压。在图2A到2C的实例中，处于正状态1的存储器单元125不响应于施加VDM1而骤回；处于正状态0的存储器单元125响应于施加VDM1而骤回；处于负状态1的存储器单元125响应于施加VDM2而骤回；且处于负状态0的存储器单元125不响应于施加VDM2而骤回。
图2A还说明电压VMAXN、VMAXP、VWRTN、VWRTP、VINH和VINP。这些电压中的一或多者可用于将存储器单元编程到状态0或状态1的操作中，如本文将进一步描述。
实施例不限于图2A中展示的实例。举例来说，状态0和状态1的标示可互换(例如，分布201-1和201-2可标示为状态1且分布200-1和200-2可标示为状态0)。
图2B和2C是根据本公开的实施例的对应于图2A的存储器状态的电流与电压曲线的实例。由此，在此实例中，图2B和2C中的曲线对应于其中状态1在特定极性(在此实例中为正极性方向)中标示为较高阈值电压状态以及其中状态0在相反极性(在此实例中为负极性方向)中标示为较高阈值电压状态的单元。如上所述，状态标示可互换，使得状态0可对应于正极性方向上的较高阈值电压状态，且状态1对应于负方向上的较高阈值电压状态。
图2B和2C说明如本文中所描述的存储器单元骤回。VCELL可表示跨存储器单元所施加的电压。举例来说，VCELL可以是施加于对应于单元的顶部电极的电压减去施加于对应于单元的底部电极的电压(例如，经由相应位线和字线)。如图2B中所展示，响应于施加的正极性电压(VCELL)，编程到状态1(例如，阈值电压分布200-2)的存储器单元处于不导电状态，直到VCELL达到电压Vtst02，此时单元转变到导电(例如，较低电阻)状态。此转变可称为骤回事件，当跨单元施加的电压(在特定极性中)超过单元的阈值电压时会发生所述骤回事件。因此，电压Vtst02可称为骤回电压。在图2B中，电压Vtst01对应于编程到状态1(例如，阈值电压分布200-1)的单元的骤回电压。也就是说，如图2B中展示，当VCELL在负极性方向上超过Vtst01时，存储器单元转变(例如，切换)到导电状态。
类似地，如图2C中所展示，响应于施加的负极性电压(VCELL)，编程到状态0(例如，阈值电压分布201-1)的存储器单元处于不导电状态，直到VCELL达到电压Vtst11，此时单元骤回到导电(例如，较低电阻)状态。在图2C中，电压Vtst12对应于编程到状态0(例如，阈值电压分布201-2)的单元的骤回电压。也就是说，如图2C中所展示，当VCELL在正极性方向上超过Vtst12时，存储器单元从高阻抗不导电状态骤回到较低阻抗导电状态。
在各种情况下，骤回事件可引起存储器单元切换状态。举例来说，如果将超过Vtst02的VCELL施加于状态1单元，则所得骤回事件可将单元的阈值电压减小到低于VDM1的电平，这将使得单元被读取为状态0(例如，阈值电压分布201-2)。由此，在数个实施例中，骤回事件可用于将单元写入到相反状态(例如，从状态1到状态0，且反之亦然)，以及在骤回事件之后的特定持续时间内施加特定量值的电流。
在本公开的实施例中，存储器单元(例如，图1中所说明的存储器单元125)可编程到两个可能的数据状态(例如，状态0或状态1)中的一者。举例来说，存储器单元可通过将第一电压脉冲施加于存储器单元且接着随后在施加第一电压脉冲之后将第二电压脉冲施加于存储器单元而进行编程。第一电压脉冲可具有与单元编程到的两个可能的数据状态中的一者的极性方向相反的第一极性，且第二电压脉冲可具有与第一极性相反的第二极性(例如，第二极性是单元编程到的数据状态的极性方向)。此外，第一电压脉冲可具有第一量值，且第二电压脉冲可具有可大于第一量值的第二量值。此外，在将第一电压脉冲施加于存储器单元之后但在将第二电压脉冲施加于存储器单元之前，可关断(例如，抑制)到存储器单元的电流。接着可在第二电压脉冲施加于存储器单元时将电流脉冲施加于存储器单元。
举例来说，为将存储器单元编程到设置数据状态(例如，状态1)，第一电压脉冲的极性可为正，且第二电压脉冲和电流脉冲的极性可为负。作为额外实例，为将存储器单元编程到复位数据状态(例如，状态0)，第一电压脉冲的极性可为负，且第二电压脉冲和电流脉冲的极性可为正。在一些实例中，存储器单元可在不施加第一(例如，负)电压脉冲的情况下编程到复位数据状态(例如，在此些实例中，单元可通过仅施加第二电压脉冲和电流脉冲而编程到复位数据状态)。本文中将进一步描述说明此类电压和电流脉冲的实例(例如，结合图3A到3B)。
第一电压脉冲的量值(例如，第一量值)可例如与用于区分编程到两个可能的数据状态中的一者的存储器单元125与编程到两个可能的数据状态中的另一者的存储器单元125的电压相同的量值。举例来说，第一电压脉冲的量值可与图2A中所说明的分界电压VDM1和/或VDM2的量值相同。作为额外实例，在存储器单元编程到设置数据状态的实例中，第一电压脉冲的量值可小于用于区分编程到两个可能的数据状态中的一者的存储器单元125与编程到两个可能的数据状态中的另一者的存储器单元125的电压的量值。举例来说，在此类实例中，第一电压脉冲的量值可以是与图2A中所说明的VWRTP的量值。可通过例如以下公式给出VWRTP的量值：
VWRTP＝VMAXN-VWRTN+VINH+VOSP
其中VMAXN、VWRTN和VINH分别是图2A中所说明的VMAXN、VWRTN和VINH的量值，且VOSP是因从第一电压脉冲到第二电压脉冲的极性改变所致的偏移电压的量值。
第二电压脉冲的量值(例如，第二量值)可例如是用于将存储器单元125编程到两个可能的数据状态中的一者的最大电压量值。举例来说，在其中存储器单元编程到设置数据状态的实例中，第二电压脉冲的量值可以是图2A中所说明的VMAXN的量值，且在其中存储器单元编程到复位数据状态的实例中，第二电压脉冲的量值可以是图2A中所说明的VMAXP的量值。可通过例如以下公式给出VMAXP的量值：
VMAXP＝VMAXN+VOSP
第二电压脉冲的量值(例如，VMAXN和VMAXP的量值)可比在先前编程方法中用于编程存储器单元的最大电压量值低(例如，低约0.6伏)。
举例来说，将第一电压脉冲施加于存储器单元可将单元的阈值电压调整(例如，返回)到所述单元先前(例如，最初)编程到的阈值电压。因此，可通过将第一电压脉冲施加于存储器单元来消除存储器单元中可能发生的任何阈值电压漂移(例如，改变)。因为可以此方式消除阈值电压漂移，所以施加于单元的第二电压脉冲的量值可低于先前编程方法中所使用的最大电压量值。
此外，因为施加于存储器单元的第二电压脉冲的量值可低于先前编程方法的最大电压量值，所以在第二电压施加于存储器单元(例如，施加于耦合到所述存储器单元的信号线)时，耦合到与所述存储器单元相同的信号线(例如，相同字线110和/或位线120)的其它(例如，未选)存储器单元可能不会经历任何泄漏，且因此在所述存储器单元的编程期间可能不会被无意中(例如，错误地)选择。因此，存储器单元可在不必将额外偏置电压(例如，C-单元偏置电压)施加于其它(例如，未选)存取线(例如，未选字线110)以防止未选存储器单元在编程选定存储器单元时无意中被选择的情况下进行编程。
此外，因为存储器单元可在不必将额外偏置电压施加于未选存取线的情况下编程，所以可无需在存储器单元的编程期间执行骤回检测。举例来说，存储器单元可在无需确定存储器单元是否响应于第一施加的电压或第二施加的电压而骤回的情况下进行编程。因此，可在不利用骤回检测电路系统的情况下对存储器单元进行编程。
图3A说明根据本公开的实施例的施加于存储器单元的电压脉冲的图示330形式的实例，以及通过存储器单元的电流的图示331形式的实例。举例来说，图示330可说明在根据本公开将存储器编程到设置数据状态的操作期间施加于存储器单元的电压脉冲，且图示331可说明通过存储器单元的电流。存储器单元可例如是先前结合图1所描述的存储器单元125。
在图3A中展示的时间t1处，将电压脉冲332施加于存储器单元。电压脉冲332是正电压脉冲，如图3A中所说明，且可具有图2A中所说明的VDM1或VWRTP的量值，如本文中先前所描述。
将电压脉冲332施加于存储器单元可消除在单元先前被编程到复位数据状态的情况下原本可能在存储器单元中发生的阈值电压漂移。举例来说，将电压脉冲332施加于先前编程到复位数据状态且具有从高量值复位阈值电压分布(例如，图2A中所说明的分布201-1)漂移的阈值电压的存储器单元可使得在图3A中所说明的时间t2处在存储器单元中发生骤回事件，使得存储器单元的阈值电压出现在低量值复位阈值电压分布(例如，图2A中所说明的201-2)内。当在时间t2发生骤回事件时，电流的正脉冲336流动通过存储器单元，如图3A中所说明。通过单元的电流随后在时间t2之后耗散，如图3A中所说明。
在图3A中展示的时间t3处，关断到存储器单元的电压和电流。举例来说，电压脉冲332在时间t3结束，且在时间t3没有电流流动通过存储器单元。
在图3A中展示的时间t4处，将电压脉冲334施加于存储器单元。电压脉冲334是负电压脉冲，如图3A中所说明，且可具有图2A中所说明的VMAXN的量值，如本文中先前所描述。
将电压脉冲334施加于先前经编程到设置数据状态的存储器单元可使电流的负脉冲338在图3A中所说明的时间t5流动通过存储器单元，在存储器单元中可发生骤回事件，且单元的阈值电压可保持在低量值设置阈值电压分布(例如，图2A中所说明的分布200-1)内。通过单元的电流随后在时间t5之后耗散，如图3A中所说明。
然而，将电压脉冲334施加于先前编程到复位数据状态的存储器单元可使得在图3A中所说明的时间t6处在存储器单元中发生骤回事件(例如，再次骤移(re-snap))，使得存储器单元的阈值电压出现在高量值复位阈值电压分布(例如，图2A中所说明的201-1)内。当在时间t6发生骤回事件时，电流的负脉冲340流动通过存储器单元，如图3A中所说明。通过单元的电流随后在时间t6之后耗散，如图3A中所说明。
在图3A中展示的时间t7处，将负(例如，设置)电流脉冲342施加于存储器单元。将电流脉冲342施加于先前编程到复位数据状态的存储器单元可使所述单元切换到设置数据状态，且将电流脉冲342施加于先前编程到设置数据状态的存储器单元可刷新所述单元的设置数据状态。
在图3A中展示的时间t8处，完成将存储器单元编程到设置数据状态的操作，且关断到存储器单元的电压和电流。举例来说，电压脉冲334在时间t8处结束，且在时间t8处没有电流流动通过存储器单元。
图3B说明根据本公开的实施例的施加于存储器单元的电压脉冲的图示350形式的额外实例，以及通过存储器单元的电流的图示351形式的额外实例。举例来说，图示350可说明在根据本公开将存储器编程到复位数据状态的操作期间施加于存储器单元的电压脉冲，且图示351可说明通过存储器单元的电流。存储器单元可例如是先前结合图1所描述的存储器单元125。
在图3B中展示的时间t1处，将电压脉冲352施加于存储器单元。电压脉冲352是负电压脉冲，如图3A中所说明，且可具有图2A中所说明的VDM2的量值，如本文中先前所描述。然而，在一些实例中，可能不需要将电压脉冲352施加于存储器单元以将单元编程到复位数据状态，如本文中先前所描述。
将电压脉冲352施加于存储器单元可消除在单元先前被编程到设置数据状态的情况下原本可能在存储器单元中发生的阈值电压漂移。举例来说，将电压脉冲352施加于先前编程到设置数据状态且具有已漂移(例如，图2A中所说明的分布200-1)的阈值电压的存储器单元可使得在图3B中所说明的时间t2处在存储器单元中发生骤回事件，使得存储器单元的阈值电压出现在低量值设置阈值电压分布(例如，图2A中所说明的200-1)内。当在时间t2发生骤回事件时，电流的负脉冲356流动通过存储器单元，如图3B中所说明。通过单元的电流随后在时间t2之后耗散，如图3B中所说明。
在图3B中展示的时间t3处，关断到存储器单元的电压和电流。举例来说，电压脉冲352在时间t3结束，且在时间t3没有电流流动通过存储器单元。
在图3B中展示的时间t4处，将电压脉冲354施加于存储器单元。电压脉冲354是正电压脉冲，如图3B中所说明，且可具有图2A中所说明的VMAXP的量值，如本文中先前所描述。
将电压脉冲354施加于先前编程到复位数据状态的存储器单元可使得在图3B中所说明的时间t5处在存储器单元中发生骤回事件，使得存储器单元的阈值电压出现在低量值复位阈值电压分布(例如，图2A中所说明的201-2)内。当在时间t5发生骤回事件时，电流的正脉冲358流动通过存储器单元，如图3B中所说明。通过单元的电流随后在时间t5之后耗散，如图3B中所说明。
此外，将电压脉冲354施加于先前编程到设置数据状态的存储器单元可使得在图3B中所说明的时间t6处在存储器单元中发生骤回事件(例如，再次骤移)，使得存储器单元的阈值电压出现在高量值设置阈值电压分布(例如，图2A中所说明的200-2)内。当在时间t6发生骤回事件时，电流的正脉冲360流动通过存储器单元，如图3B中所说明。通过单元的电流随后在时间t6之后耗散，如图3B中所说明。
在图3B中展示的时间t7处，将正(例如，复位)电流脉冲362施加于存储器单元。将电流脉冲362施加于先前编程到设置数据状态的存储器单元可使所述单元切换到复位数据状态，且将电流脉冲342施加于先前编程到复位数据状态的存储器单元可刷新所述单元的复位数据状态。
在图3B中展示的时间t8处，完成将存储器单元编程到复位数据状态的操作，且关断到存储器单元的电压和电流。举例来说，电压脉冲354在时间t8处结束，且在时间t8处没有电流流动通过存储器单元。
应注意，图3A和3B中所说明的电压脉冲和电流的极性可对应于用于感测(例如，读取)存储器单元的数据状态的电流的特定(例如，负)极性。如果相反(例如，正)极性电流用于感测存储器单元的数据状态，则可翻转电压脉冲和电流的极性以实现相同的净编程效果。
图4是根据本公开的实施例的例如电子存储器系统400的实例设备的框图图示。存储器系统400包含设备，例如存储器装置402和控制器404，例如存储器控制器(例如，主机控制器)。举例来说，控制器404可包含处理器。控制器404可耦合到例如主机，且可从主机接收命令信号(或命令)、地址信号(或地址)和数据信号(或数据)，且可将数据输出到主机。
存储器装置402包含存储器单元的存储器阵列406。举例来说，存储器阵列406可包含本文中所公开的存储器单元的存储器阵列(例如，交叉点阵列)中的一或多者。
存储器装置402包含地址电路系统408，以锁存在I/O连接410上通过I/O电路系统412提供的地址信号。可通过行解码器414和列解码器416接收和解码地址信号以存取存储器阵列406。举例来说，行解码器414和/或列解码器416可包含驱动器。
存储器装置402可通过使用感测/缓冲电路系统感测存储器阵列中的电压和/或电流变化来感测(例如，读取)存储器阵列406中的数据，所述感测/缓冲电路系统在一些实例中可为读取/锁存电路系统420。读取/锁存电路系统420可从存储器阵列406读取和锁存数据。包含I/O电路系统412以用于在I/O连接410上与控制器404进行双向数据通信。包含写入电路系统422以将数据写入到存储器阵列406。
控制电路系统424可解码通过控制连接426从控制器404提供的信号。这些信号可包含用于控制存储器阵列406上的操作的芯片信号、写入启用信号和地址锁存信号，所述操作包含数据读取和数据写入操作。
举例来说，控制电路系统424可包含在控制器404中。控制器404可包含单独或组合的其它电路系统、固件、软件等。控制器404可以是外部控制器(例如，在无论是完全还是部分地与存储器阵列406分离的裸片中)或内部控制器(例如，与存储器阵列406包含在同一裸片中)。举例来说，内部控制器可以是状态机或存储器定序器。在一些实例中，控制器404可经配置以使存储器装置402至少执行本文所公开的方法，例如将阵列406的存储器单元编程到两个可能的数据状态中的一者。
如本文中所使用，术语“耦合”可包含电耦合、在没有居间元件的情况下(例如，通过直接物理接触)直接耦合和/或直接连接，或在有居间元件的情况下间接耦合和/或连接。术语耦合还可包含彼此协作或交互(例如，如呈因果关系)的两个或更多个元件。
所属领域的技术人员应了解，可提供额外电路系统和信号，且已简化图4的存储器系统400。应认识到，参考图4所描述的各种块组件的功能可不必分到集成电路装置的不同组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图4的多于一个块组件的功能。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图4的单个块组件的功能。
尽管已在本文中说明并描述了具体实施例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可取代所展示的具体实施例。本公开意欲涵盖本公开的数个实施例的调适或变化。应理解，以说明方式而非限制方式进行了以上描述。在查阅以上描述后，以上实施例和本文未具体描述的其它实施例的组合对于所属领域的技术人员来说将显而易见。本公开的数个实施例的范围包含其中使用上述结构和方法的其它应用。因此，本公开的数个实施例的范围应参考所附权利要求书以及此类权利要求被赋予的等同物的完整范围而确定。
在前述具体实施方式中，出于简化本公开的目的而将一些特征一起分组在单个实施例中。本公开的这一方法不应被理解为反映本公开的所公开实施例必须使用比每个权利要求中明确陈述的特征多的特征的意图。实际上，如所附权利要求书所反映，本发明主题在于单个公开实施例的不到全部的特征。因此，所附权利要求书特此并入于具体实施方式中，其中每个权利要求就其自身而言作为单独实施例。

Claims (20)

1.一种设备，其包括：
存储器，其具有多个存储器单元；以及
电路系统，其经配置以通过以下方式将所述多个存储器单元中的存储器单元编程到两个可能的数据状态中的一者：
将第一电压脉冲施加于所述存储器单元，其中所述第一电压脉冲具有第一极性和第一量值；以及
将第二电压脉冲施加于所述存储器单元，其中所述第二电压脉冲具有与所述第一极性相反的第二极性和第二量值。
2.根据权利要求1所述的设备，其中所述第一极性与所述存储器单元被编程到的所述两个可能的数据状态中的所述一者的极性方向相反。
3.根据权利要求1所述的设备，其中所述多个存储器单元中的每一者是其中单一材料充当选择元件和存储元件的自选存储器单元。
4.根据权利要求3所述的设备，其中所述单一材料是硫族化物材料。
5.根据权利要求1至4中任一项所述的设备，其中所述电路系统经配置以将所述存储器单元编程到所述两个可能的数据状态中的所述一者而无需确定所述存储器单元是否响应于所述第一施加的电压脉冲或所述第二施加的电压脉冲而骤回。
6.根据权利要求1至4中任一项所述的设备，其中：
所述存储器包含耦合到所述多个存储器单元的多个存取线；
被编程的所述存储器单元耦合到所述多个存取线中的一者；且
所述电路系统经配置以在不将电压施加于被编程的所述存储器单元未耦合到的所述多个存取线的情况下将所述存储器单元编程到所述两个可能的数据状态中的所述一者。
7.根据权利要求1至4中任一项所述的设备，其中所述电路系统经配置以通过在将所述第一电压脉冲施加于所述存储器单元之后且在将所述第二电压脉冲施加于所述存储器单元之前关断到所述存储器单元的电流而将所述存储器单元编程到所述两个可能的数据状态中的所述一者。
8.根据权利要求1至4中任一项所述的设备，其中所述第二量值大于所述第一量值。
9.一种操作存储器的方法，其包括：
通过以下方式将存储器单元编程到两个可能的数据状态中的一者：
将第一电压脉冲施加于所述存储器单元，其中所述第一电压脉冲具有第一极性和第一量值；以及
将第二电压脉冲施加于所述存储器单元，其中：
所述第二电压脉冲具有与所述第一极性相反的第二极性，且为所述存储器单元被编程到的所述两个可能的数据状态中的所述一者的极性方向；且
所述第二电压脉冲具有第二量值。
10.根据权利要求9所述的方法，其中将所述第一电压脉冲施加于所述存储器单元将所述存储器单元的阈值电压调整到所述存储器单元先前被编程到的阈值电压。
11.根据权利要求9至10中任一项所述的方法，其中所述方法包含通过在将所述第二电压脉冲施加于所述存储器单元时将电流脉冲施加于所述存储器单元而将所述存储器单元编程到所述两个可能的数据状态中的所述一者。
12.一种设备，其包括：
存储器，其具有多个存储器单元；以及
电路系统，其经配置以通过以下方式将所述多个存储器单元中的存储器单元编程到两个可能的数据状态中的一者：
将第一电压脉冲施加于所述存储器单元，其中所述第一电压脉冲具有正极性和第一量值；以及
将第二电压脉冲施加于所述存储器单元，其中所述第二电压脉冲具有负极性和第二量值。
13.根据权利要求12所述的设备，其中所述第一量值是与用于区分所述多个存储器单元中编程到所述两个可能的数据状态中的所述一者的存储器单元与所述多个存储器单元中编程到所述两个可能的数据状态中的另一者的存储器单元的电压相同的量值。
14.根据权利要求12所述的设备，其中所述第一量值小于用于区分所述多个存储器单元中编程到所述两个可能的数据状态中的所述一者的存储器单元与所述多个存储器单元中编程到所述两个可能的数据状态中的所述另一者的存储器单元的电压的量值。
15.根据权利要求12至14中任一项所述的设备，其中所述第二量值是用于将所述多个存储器单元中的存储器单元编程到所述两个可能的数据状态中的所述一者的最大电压量值。
16.一种操作存储器的方法，其包括：
通过将电压脉冲施加于自选存储器单元而将所述存储器单元编程到两个可能的数据状态中的一者，其中：
所述电压脉冲具有正极性；且
所述方法包括编程所述自选存储器单元而无需确定所述自选存储器单元是否响应于所施加的电压脉冲而骤回。
17.根据权利要求16所述的方法，其中所述方法包含通过在将所述电压脉冲施加于所述自选存储器单元之前将额外电压脉冲施加于所述自选存储器单元而将所述自选存储器单元编程到所述两个可能的数据状态中的所述一者，其中所述额外电压脉冲具有负极性。
18.根据权利要求17所述的方法，其中所述额外电压脉冲具有与用于区分所述存储器中编程到所述两个可能的数据状态中的所述一者的自选存储器单元与所述存储器中编程到所述两个可能的数据状态中的另一者的自选存储器单元的电压相同的量值。
19.根据权利要求16至18中任一项所述的方法，其中所述电压脉冲具有某一量值，所述量值是用于将所述存储器的自选存储器单元编程到所述两个可能的数据状态中的所述一者的最大电压量值。
20.一种设备，其包括：
存储器，其具有多个存储器单元；以及
电路系统，其经配置以通过以下方式将所述多个存储器单元中的存储器单元编程到两个可能的数据状态中的一者：
将第一电压脉冲施加于所述存储器单元，其中所述第一电压脉冲具有负极性和第一量值；以及
将第二电压脉冲施加于所述存储器单元，其中所述第二电压脉冲具有正极性和第二量值。
CN202180052001.9A 2020-08-28 2021-08-23 消除阈值电压漂移的存储器单元编程 Pending CN116114022A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/005,739 2020-08-28
US17/005,739 US11309024B2 (en) 2020-08-28 2020-08-28 Memory cell programming that cancels threshold voltage drift
PCT/US2021/047071 WO2022046593A1 (en) 2020-08-28 2021-08-23 Memory cell programming that cancels threshold voltage drift

Publications (1)

Publication Number Publication Date
CN116114022A true CN116114022A (zh) 2023-05-12

Family

ID=80355631

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180052001.9A Pending CN116114022A (zh) 2020-08-28 2021-08-23 消除阈值电压漂移的存储器单元编程

Country Status (3)

Country Link
US (2) US11309024B2 (zh)
CN (1) CN116114022A (zh)
WO (1) WO2022046593A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11309024B2 (en) * 2020-08-28 2022-04-19 Micron Technology, Inc. Memory cell programming that cancels threshold voltage drift
US11532347B2 (en) * 2021-02-04 2022-12-20 Micron Technology, Inc. Performing refresh operations of non-volatile memory to mitigate read disturb

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8462580B2 (en) * 2010-11-17 2013-06-11 Sandisk 3D Llc Memory system with reversible resistivity-switching using pulses of alternatrie polarity
JP5404683B2 (ja) * 2011-03-23 2014-02-05 株式会社東芝 抵抗変化メモリ
US8958233B2 (en) 2011-10-18 2015-02-17 Micron Technology, Inc. Stabilization of resistive memory
US8817522B2 (en) 2012-08-21 2014-08-26 Micron Technology, Inc. Unipolar memory devices
US8953387B2 (en) 2013-06-10 2015-02-10 Micron Technology, Inc. Apparatuses and methods for efficient write in a cross-point array
EP3257047A4 (en) 2015-04-15 2018-07-04 Hewlett-Packard Enterprise Development LP Resistive random access memory (rram) system
KR20170056242A (ko) 2015-11-13 2017-05-23 에스케이하이닉스 주식회사 전자 장치
US9799381B1 (en) * 2016-09-28 2017-10-24 Intel Corporation Double-polarity memory read
US10777275B2 (en) * 2018-09-26 2020-09-15 Intel Corporation Reset refresh techniques for self-selecting memory
US10861547B1 (en) * 2019-05-21 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-step reset technique to enlarge memory window
US11502104B2 (en) * 2019-08-15 2022-11-15 Sandisk Technologies Llc Antiferroelectric memory devices and methods of making the same
US11309024B2 (en) * 2020-08-28 2022-04-19 Micron Technology, Inc. Memory cell programming that cancels threshold voltage drift
US20220113892A1 (en) * 2020-10-12 2022-04-14 Intel Corporation Multi-level memory programming and readout

Also Published As

Publication number Publication date
WO2022046593A1 (en) 2022-03-03
US20220068383A1 (en) 2022-03-03
US20220238157A1 (en) 2022-07-28
US11309024B2 (en) 2022-04-19
US11887665B2 (en) 2024-01-30

Similar Documents

Publication Publication Date Title
US11989228B2 (en) Multi-state programming of memory cells
US11783902B2 (en) Multi-state programming of memory cells
US11315633B2 (en) Three-state programming of memory cells
US11295811B2 (en) Increase of a sense current in memory
US11887665B2 (en) Memory cell programming that cancels threshold voltage drift
US11942139B2 (en) Performing refresh operations on memory cells
CN116114021B (zh) 使用非对称电流脉冲来对存储器单元进行编程
US11670367B2 (en) Two memory cells sensed to determine one data value
US11990176B2 (en) Pre-decoder circuity

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination