CN107533863B

CN107533863B - 存储器设备、存储器系统和存储器控制方法

Info

Publication number: CN107533863B
Application number: CN201680022987.4A
Authority: CN
Inventors: 寺田晴彦; 森阳太郎; 北川真
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2015-04-27
Filing date: 2016-03-29
Publication date: 2021-04-02
Anticipated expiration: 2036-03-29
Also published as: WO2016174979A1; JP6734263B2; TW201703045A; KR20170140194A; US10304528B2; US20180122466A1; TWI690922B; CN107533863A; JPWO2016174979A1

Abstract

根据本技术的一个实施例的存储器设备包括：以矩阵布置的多个存储器单元；多条行布线，连接到每个存储器单元的一端；多条列布线，连接到每个存储器单元的另一端；第一解码器电路，连接到偶数行的每一条行布线；第二解码器电路，连接到奇数行的每一条行布线；第三解码器电路，连接到偶数列的每一条列布线；以及第四解码器电路，连接到奇数列的每一条列布线。第一解码器电路、第二解码器电路第三解码器电路和第四解码器电路由相互独立的电路构成。

Description

存储器设备、存储器系统和存储器控制方法

技术领域

本公开涉及包括解码器电路的存储器设备、包括存储器设备的存储器系统以及在上面提到的存储器设备中的存储器控制方法。

背景技术

近年来，存在扩大以电阻可变存储器(诸如ReRAM(电阻式随机访问存储器))为代表的非易失性存储器的用于数据存储的容量的期望。但是，当前存在的利用访问晶体管的电阻可变存储器使得每单位单元的占地面积的增加。因此，与例如闪速存储器(诸如NAND型)相比，即使在使用相同设计规则的小型化中，容量的扩大也不容易。同时，在使用被称为交叉点阵列结构的情况下，每单位单元的占地面积变得更小，从而导致容量扩大的实现。交叉点阵列结构包括在布线相互交叉的相交处的存储器元件的布置，其中布线在水平面中不同的方向上延伸。而且，在也使用被称为V3D(垂直三维)结构的情况下，每单位单元的占地面积变得更小，从而导致容量扩大的实现。V3D结构包括在水平延伸的布线和垂直延伸布线相互交叉的相交处的存储器元件的布置。

交叉点阵列结构中的存储器单元或者V3D结构中的存储器单元包括用于单元选择的开关元件以及存储器元件。所使用的开关元件是晶体管或具有二极管特性的元件。在这些存储器单元中，施加到交叉布线之间的电压使得有可能改变存储器单元的状态或读取存储器单元的状态(例如，参考PTL 1)。

[引用列表]

专利文献

PTL 1：日本未经审查的专利申请公开号2012-248242

发明内容

现在，在PTL 1中所述的存储器单元阵列中，在写入时，向作为写入目标的存储器单元(被选择的存储器单元)施加预定电压(访问电压)，而向除了写入目标之外的其它存储器单元(未被选择的存储器单元)施加小于访问电压的电压(非访问电压)。因此，在向被选择的存储器单元施加访问电压时，由布线间电容性耦合造成的未被选择的存储器中的电压变化被限制。但是，为了实现在PTL 1中所述的存储器单元阵列中的这样的电压施加，有必要对于每条布线提供包括至少两个开关元件的解码器电路。具体地，针对每条布线，解码器电路有必要包括用于选择访问电压的开关元件和用于选择非访问电压的开关元件。这造成解码器电路的占地面积增加的缺点。

因此，期望提供一种使得有可能抑制布线间电容性耦合的影响、同时抑制解码器电路的占地面积的增加的存储器设备和包括该存储器设备的存储器系统，以及存储器控制方法。

根据本公开的实施例的存储器设备包括矩阵布置中的多个存储器单元。每个存储器单元包括电流路径，该电流路径包括相互串联耦合的选择元件和可变电阻元件。根据本公开的实施例的存储器设备还包括在行方向延伸的多条行布线和在列方向延伸的多条列布线。多条行布线各自耦合到电流路径的一端。多条列布线各自耦合到电流路径的另一端。根据本公开的实施例的存储器设备还包括第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路。第一解码器电路耦合到偶数行的每条行布线。第二解码器电路耦合到奇数行的每条行布线。第三解码器电路耦合到偶数列的每条列布线。第四解码器电路耦合到奇数列的每条列布线。第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路由相互独立的电路构成。

根据本公开的实施例的存储器系统包括矩阵布置中的多个存储器单元。每个存储器单元包括电流路径，该电流路径包括相互串联耦合的选择元件和可变电阻元件。根据本公开的实施例的存储器系统还包括在行方向延伸的多条行布线和在列方向延伸的多条列布线。多条行布线各自耦合到电流路径的一端。多条列布线各自耦合到电流路径的另一端。根据本公开的实施例的存储器系统还包括第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路。第一解码器电路耦合到偶数行的每条行布线。第二解码器电路耦合到奇数行的每条行布线。第三解码器电路耦合到偶数列的每条列布线。第四解码器电路耦合到奇数列的每条列布线。根据本公开的实施例的存储器系统还包括电压控制电路和控制器。电压控制电路控制要施加到第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路的电压。控制器控制电压控制电路，并且相互独立地控制第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路。

在根据本公开的实施例的存储器设备中，与要耦合到作为选择目标的存储器单元的行布线(行选择线)以及与行选择线相邻的行布线在一对一的基础上耦合的是由相互独立的电路构成的两个解码器电路(第一解码器电路和第二解码器电路)。此外，在根据本公开的实施例的存储器设备中，与要耦合到作为选择的目标的存储器单元的列布线(列选择线)以及与列选择线相邻的列布线在一对一的基础上耦合的是由相互独立的电路构成的两个解码器电路(第三解码器电路和第四解码器电路)。因而，允许从第一解码器电路输出的电压与从第二解码器电路输出的电压相互不同使得有可能将相互不同的两种电压施加到行选择线和与行选择线相邻的行布线。同样，允许从第三解码器电路输出的电压与从第四解码器电路输出的电压相互不同使得有可能将相互不同的两种电压施加到列选择线和与列选择线相邻的列布线。

根据本公开的实施例的存储器控制方法是如下在存储器设备中的存储器控制方法，并且包括相互独立地控制第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路。

在根据本公开的实施例的存储器控制方法中使用的存储器设备包括布置矩阵中的多个存储器单元。每个存储器单元包括电流路径，该电流路径包括相互串联耦合的选择元件和可变电阻元件。如上面所提到的存储器设备还包括在行方向延伸的多条行布线和在列方向延伸的多条列布线。多条行布线各自耦合到电流路径的一端。多条列布线各自耦合到电流路径的另一端。如上面所提到的存储器设备还包括第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路。第一解码器电路耦合到偶数行的每条行布线。第二解码器电路耦合到奇数行的每条行布线。第三解码器电路耦合到偶数列的每条列布线。第四解码器电路耦合到奇数列的每条列布线。

在根据本公开的实施例的存储器控制方法中，要耦合到作为选择目标的存储器单元的行布线(行选择线)由第一解码器电路驱动，而与行选择线相邻的行布线由第二解码器电路驱动。此外，在根据本公开的实施例的存储器控制方法中，要耦合到作为选择目标的存储器单元的列布线(列选择线)由第三解码器电路驱动，而与列选择线相邻的列布线由第四解码器电路驱动。因而，允许从第一解码器电路输出的电压与从第二解码器电路输出的电压相互不同使得有可能将相互不同的两种电压施加到行选择线和与行选择线相邻的行布线。同样，允许从第三解码器电路输出的电压与从第四解码器电路输出的电压相互不同使得有可能将相互不同的两种电压施加到列选择线和与列选择线相邻的列布线。

根据本公开的实施例的存储器设备、存储器系统和存储器控制方法，有可能将相互不同的两种电压施加到行选择线和与行选择线相邻的行布线。也有可能将相互不同的两种电压施加到列选择线和与列选择线相邻的列布线。因而，在对被选择的存储器单元施加访问电压时，有可能抑制由布线间电容性耦合造成的未被选择的存储器中的电压变化。而且，在本公开中，行选择线和与行选择线相邻的行布线由相互不同的解码器电路驱动。列选择线和与列选择线相邻的列布线由相互不同的解码器电路驱动。因此，作为每个解码器电路，使用每条布线包括单个开关元件的解码器电路就足够了。没必要使用每条布线包括至少两个开关元件的解码器电路。因此，有可能抑制布线间电容性耦合的影响，同时抑制解码器电路的占地面积的增加。

附图说明

图1是示出根据本公开的一个实施例的信息处理系统的功能块的一个示例的示图。

图2是示出图1中的存储器单元阵列单元的功能块的一个示例的示图。

图3是图2中的存储器单元阵列的透视构造的一个示例的视图。

图4是示出图2中的存储器单元阵列的等效电路的一个示例的示图。

图5是图3中的存储器单元的横截面构造的一个示例的视图。

图6是示出图2中的BL驱动电路的电路构造的一个示例的示图。

图7是示出图2中的WL驱动电路的电路构造的一个示例的示图。

图8是示出图8的预充电电路的电路构造的一个示例的示图。

图9是示出图2中的BL解码器和WL解码器的电路构造的一个示例的示图。

图10是图9中的BL解码器和WL解码器的真值表。

图11是示出根据比较例的解码器的电路构造的一个示例的示图。

图12是图11中的BL解码器和WL解码器中的解码的真值表。

图13A是示出在预充电时要施加到存储器单元阵列的电压的一个示例的示图。

图13B是示出在浮动时要施加到存储器单元阵列的电压的一个示例的示图。

图13C是示出在写入时要施加到存储器单元阵列的电压的一个示例的示图。

图13D是示出在写入之后要施加到存储器单元阵列的电压的一个示例的示图。

图14是示出在作为写入的目标的存储器单元中的电压波形的一个示例的示图。

图15是示出在作为写入的目标的存储器单元中的电压波形的另一个示例的示图。

图16A是示出在复位时要施加到存储器单元阵列的电压的一个示例的示图。

图16B是示出在复位之后要施加到存储器单元阵列的电压的一个示例的示图。

图17是示出在作为复位的目标的存储器单元中的电压波形的一个示例的示图。

图18A是示出在读取时要施加到存储器单元阵列的电压的一个示例的示图。

图18B是示出在读取之后要施加到存储器单元阵列的电压的一个示例的示图。

图19是示出在作为读取的目标的存储器单元中的电压波形的一个示例的示图。

图20是示出图1中的存储器单元阵列单元的功能块的一个修改例的示图。

图21是示出图20的Vcom电路的电路构造的一个示例的示图。

图22是示出在作为写入的目标的存储器单元中的电压波形的一个示例的示图。

图23是示出在作为写入的目标的存储器单元中的电压波形的一个修改例的示图。

图24是示出在作为复位的目标的存储器单元中的电压波形的一个示例的示图。

图25是示出在作为读取的目标的存储器单元中的电压波形的一个示例的示图。

图26是示出写入过程的一个示例的图表。

图27是示出写入过程的另一个示例的图表。

图28是示出图2和图20中的BL驱动电路的电路构造的一个修改例的示图。

图29是示出图2和图20中的WL驱动电路的电路构造的一个修改例的示图。

图30是示出图2和图20中的预充电电路的电路构造的一个修改例的示图。

图31是示出图2和图20中的存储器单元阵列的透视构造的一个修改例的示图。

图32是示出图31中的存储器单元阵列的等效电路的一个示例的示图。

具体实施方式

在下文中，参考附图详细描述本公开的一些实施例。注意，按以下次序进行描述。

1.实施例

包括以层叠布置的存储器单元阵列的示例(图1至图19)

2.修改例

修改例A：省略预充电的示例(图21至图25)

修改例B：在写入失败时执行预充电的示例(图26)

修改例C：根据写入位置执行预充电的示例(图27)

修改例D：预充电电路的变型(图28至图30)

修改例E：在单层布置中包括存储器单元阵列的示例(图31和图32)

[1.实施例]

[构造]

图1示出了根据本公开的一个实施例的信息处理系统的功能块的一个示例。该信息处理系统包括主计算机100和存储器系统200。存储器系统200包括存储器控制器300、一个或多个存储器单元阵列部件400和电源电路500。注意，图1示出了设置多个存储器单元阵列部件400的状态。存储器系统200与本公开中的“存储器系统”的一个具体示例对应。存储器控制器300与本公开中的“存储器控制器”的一个具体示例对应。存储器单元阵列部件400与本公开中的“存储器设备”的一个具体示例对应。

[主计算机100]

主计算机100控制存储器系统200。具体地，主计算机100发出指定逻辑地址作为访问的目标的命令，并将命令或数据供给存储器系统200。而且，主计算机100接收从存储器系统200输出的数据。在这里，提供了用于存储器系统200的控制的命令，并且该命令包括例如写入命令或读取命令。写入命令指示数据写入处理。读取命令指示数据读取处理。此外，逻辑地址是在由主计算机100定义的地址空间中在主计算机100访问存储器系统200的情况下分配给作为访问单位的每个区域的地址。在下文中，作为访问单位的区域被称为“扇区”。每个扇区的尺寸是例如4KB(千字节)。

[存储器控制器300]

存储器控制器300控制一个或多个存储器单元阵列部件400。存储器控制器300从主计算机100接收指定逻辑地址的写入命令。而且，存储器控制器300根据写入命令执行数据写入处理。在写入处理中，逻辑地址被转换成物理地址，并且数据被写入该物理地址。在这里，在存储器控制器300访问一个或多个存储器单元阵列部件400的情况下，物理地址是在一个或多个存储器单元阵列部件400中分配给每个访问单位的地址。存储器控制器300对一个或多个存储器单元阵列部件400的访问的单位被假设为例如与扇区相同。在这种情况下，在一个或多个存储器单元阵列部件400中，物理地址被分配给每个扇区。而且，在接收到指定逻辑地址的读取命令时，存储器控制器300将逻辑地址转换成物理地址，并且从物理地址读取数据。因此，存储器控制器300向主计算机100输出由此读取的数据来作为读取数据。此外，在从主计算机100接收到指定逻辑地址的复位命令时，存储器控制器300将逻辑地址转换成物理地址，并且擦除写入到该物理地址的数据。存储器控制器300的访问单位可以与主计算机100的访问单位相同或不同。注意，由存储器控制器300对一个或多个存储器单元阵列部件400的控制方法将在随后任何时候被描述。

[电源电路500]

电源电路500向一个或多个存储器单元阵列部件400供给期望的电压。具体地，电源电路500向稍后描述的BL驱动器21供给设置电压Vset1、设置电压Vset2、感测电压Vsense_h和复位电压Vreset_i。而且，电源电路500向稍后描述的WL驱动器22供给接地电压Vss、感测电压Vsense_i和复位电压Vreset_h。此外，电源电路500向稍后描述的预充电电路25供给接地电压Vss和参考电压Vcom。接地电压Vss和感测电压Vsense_i与本公开中的“第一电压”的一个具体示例对应。设置电压Vset1、设置电压Vset2和感测电压Vsense_h与本公开中的“第三电压”的一个具体示例对应。

设置电压Vset1是具有能够向开关元件10S施加等于或大于电压Vsnap的电压的量值的电压。电压Vsnap是开关元件10S从高电阻状态变为低电阻状态的电压。设置电压Vset2是低于设置电压Vset1的电压。具体地，设置电压Vset2是比电压Vsnap低的电压，并且是大到足以维持对存储器单元10A执行写入所必需的电流Iset的量值的电压。在这里，假设在开始写入存储器单元10A时的存储元件10M的电阻为Rhrs。而且，假设开关元件10S从低电阻状态变为高电阻状态的电压为Vhold。在这种情况下，设置电压Vset1是大于(电压Vsnap+电流Iset×电阻Rhrs)的电压。设置电压Vset2是大于(电压Vhold+电流Iset×电阻Rhrs)的电压。感测电压Vsense_h是高于接地电压Vss并且低于设置电压Vset2的电压。感测电压Vsense_h是高于感测电压Vsense_i的电压。复位电压Vreset_h是高于复位电压Vreset_i的电压。

[存储器单元阵列部件400]

接下来给出存储器单元阵列部件400的描述。图2示出了存储器单元阵列部件400的功能块的一个示例。存储器单元阵列部件400由例如半导体芯片构成。存储器单元阵列部件400包括存储器单元阵列10和控制电路20。控制电路20与存储器控制器300交换命令、写入数据、读取数据和其它信息。控制电路20根据写入命令将数据写入存储器单元阵列10，并且根据读取命令从存储器单元阵列10读取数据。而且，控制电路20根据复位命令擦除存储器单元阵列10中的预定位置的数据。稍后给出控制电路20的详细描述。

[存储器单元阵列10]

图3示出了存储器单元阵列10的透视构造的一个示例。存储器单元阵列10包括n个扇区(n是2或更大的整数)。每个扇区包括多个存储器单元10A。存储器单元10A的数量与扇区的尺寸对应。而且，物理地址被分配给每个扇区。

存储器单元阵列10包括多条字线WL、多条位线BL以及多个存储器单元10A。在字线WL和位线BL相互相对的位置在一对一的基础上布置多个存储器单元10A。字线WL与本公开中的“行布线”的一个具体示例对应。位线BL与本公开中的“列布线”的一个具体示例对应。

在图3中，为了方便起见，位置信息(例如，1_1、1_2)被分派给每条字线WL的参考符号的结尾，而位置信息(1、2、3、4)也被分派给每条位线BL的参考符号的结尾。具体地，位置信息1_1、1_2、1_3和1_4被分派给设置在第一层中的四条字线WL。而且，位置信息2_1、2_2、2_3和2_4被分派给设置在第二层中的四条字线WL。位置信息3_1、3_2、3_3和3_4被分派给设置在第三层中的四条字线WL。此外，位置信息1_1、2_1和3_1被分派给第一行的字线WL。位置信息1_2、2_2和3_2被分派给第二行的字线WL。此外，位置信息1_3、2_3和3_3被分派给第三行的字线WL。位置信息1_4、2_4和3_4被分派给第四行的字线WL。此外，位置信息1被分派给第一列的位线BL、水平位线HBL和垂直位线VBL。位置信息2被分派给第二列的位线BL、水平位线HBL和垂直位线VBL。位置信息3被分派给第三列的位线BL、水平位线HBL和垂直位线VBL。位置信息4被分派给第四列的位线BL、水平位线HBL和垂直位线VBL。

多个存储器单元10A布置为矩阵。例如，如图3中所示，多个存储器单元10A在水平平面中(二维，在X-Y平面中)布置为矩阵，并且此外，还在垂直平面(二维，X-Z平面或Y-Z平面)布置为矩阵。换句话说，多个存储器单元10A是层叠布置。这使得有可能提供更高密度和更大容量的存储设备。注意，在下文中，假设以如图3中所示的层叠布置多个存储器单元10A。

多条字线WL被布置为被分成多个级别。每条字线WL在行方向延伸。每条位线BL由水平位线HBL和垂直位线VBL构成。水平位线HBL在列方向延伸。垂直位线VBL耦合到水平位线HBL并在垂直方向延伸。在这种情况下，例如，如图3中所示，多条水平位线HBL被布置在单层中，而多条垂直位线VBL被布置在水平平面中相互相邻的两条字线WL之间。此外，例如，如图3中所示，在水平平面中以其间具有预定的间隙的、相互面对的关系布置多条垂直位线VBL和多条字线WL。每个存储器单元10A在水平平面中被保持在垂直位线VBL和字线WL之间。如前面所述，存储器单元阵列10具有V3D结构。

图4示出了存储器单元阵列10的等效电路的一个示例。在位线BL和字线WL相互面对的相应位置处在一对一的基础上设置存储器单元10A。在第一层中设置耦合到在图4的上侧的四条字线WL1_1至WL1_4的多个存储器单元10A。在第二层中设置耦合到在图4的中间的四条字线WL2_1至WL2_4的多个存储器单元10A。在第三层中设置耦合到在图4的下侧的四条字线WL3_1至WL3_4的多个存储器单元10A。将存储器单元阵列10表示为图4中的等效电路给出了存储器单元阵列10等同于交叉点存储器单元阵列的理解。交叉点存储器单元阵列包括在布线相互交叉的相交处的存储器单元的布置，其中布线在水平平面中相互不同的方向延伸。

图5示出了存储器单元10A的横截面构造的一个示例。存储器单元10A包括电流路径PI，该电流路径包括相互串联耦合的存储器元件10M和开关元件10S。存储器元件10M与本公开中的“存储器元件”的一个具体示例对应。开关元件10S与本公开中的“开关元件”的一个具体示例对应。

存储器元件10M例如靠近字线WL布置，而开关元件10S例如靠近位线BL(垂直位线VBL)布置。注意，存储器元件10M可以靠近位线BL(垂直位线VBL)布置，而开关元件10S可以靠近字线WL布置。而且，在某一层中靠近字线WL布置存储器元件10M而靠近位线BL(垂直位线VBL)布置开关元件10S的情况下，在与该层相邻的另一层中，可以靠近位线BL(垂直位线VBL)布置存储器元件10M，而可以靠近字线WL布置开关元件10S。

[存储器元件10M]

存储器元件10M包括电极11、电极13和存储器层12。以与电极11面对的关系布置电极13。在电极11和电极13之间设置存储器层12。存储器层12由例如电阻改变层和离子源层被层叠的层叠结构或者电阻改变层的单层结构构成。电阻改变层由例如由例如SiN、SiO₂、Gd₂O₃制成的绝缘层构成。离子源层包括通过施加电场在电阻改变层内形成导电路径的可移动元件。离子源层由例如金属膜、合金膜(例如，Cu-Te合金膜)和/或金属化合物膜构成，其包括一种或多种选自例如Cu、Ag、Zr和Al的金属元素。注意，只要金属元素具有高电离性的特性，除Cu、Ag、Zr和Al之外的其它金属元素也可以用于离子源层。而且，离子源层也可以由Cu、Ag、Zr和Al中的至少一种元素与S、Se和Te中的至少一种硫族元素组合的材料构成。

[开关元件10S]

开关元件10S包括电极15、电极13和开关层14。电极13以与电极15面对的关系布置，并且还被用作存储器元件10M的电极。在电极15和电极13之间设置开关层14。开关层14被构成为包括例如S、Se和Te中的至少一种硫族元素。优选的是，除了如上面提到的硫族元素之外，开关层14还被构成为包括B、Al、Ga、C，Si、Ge、N、P、As、Ab和Bi中的至少一种元素。

通过将施加的电压增加到预定的阈值电压(开关阈值电压)或更高，开关层14变为低电阻状态，并且通过将施加的电压降低到低于阈值电压(开关阈值电压)，开关层14变为高电阻状态。换句话说，在开关层14中，不管通过电极15和电极13施加的电压脉冲或电流脉冲，都稳定地维持开关层14的非晶体结构。而且，在擦除所施加的电压之后，开关层14不执行例如维持导电路径的存储器操作。由通过电压施加的离子运动形成导电路径。

[存储器单元10A的I-V特性]

接下来给出存储器单元10A的I-V特性的描述。在下文中，描述构成存储器单元10A的开关元件10S和存储器元件10M中的每一个的I-V特性，并且其后描述存储器单元10A的I-V特性。

首先，描述存储器元件10M的I-V特性。在存储器元件10M中，正向偏压(写入电压)的增加伴随着电流值的增加。在预定的写入电压(例如，大约3.5V的量级)，通过在电阻改变层中形成导电路径来执行写入操作。因此，存储器层12变为低电阻状态，从而造成电流的增加。换句话说，通过写入电压的施加使存储器元件10M变为低电阻状态。在所施加的电压暂停之后也维持这种低电阻状态。

在写入电压被施加到开关元件10S的情况下，在开关元件10S中，写入电压的增加伴随着电流的增加。当写入电压超过预定阈值电压(例如，大约4V的量级)时，OTS操作导致快速的电流增加或电阻降低。因此，使开关元件10S变为ON状态。此后，降低写入电压导致流经开关元件10S的电极的电流的值的逐渐降低。例如，虽然其取决于开关元件10S的构成材料和形成条件，但是与增加的情况基本相同，电阻在阈值电压处速增加。因此，使开关元件10S变为OFF状态。

将写入电压施加到存储器单元10A的开始和暂停时的电流值的开关行为构成开关元件10S和存储器元件10M的I-V曲线的组合的I-V曲线。在例如在V/2偏压系统中所述的存储器单元10A中，存储器单元10A的读取电压(Vread)被设置为大于I-V曲线上发生快速电阻改变的阈值的电压，而Vread/2设置为小于电阻改变的阈值的电压。这导致被定义为Vread偏压和Vread/2偏压之间的电流比的选择比(开/关比)的增加。而且，如上所述，存储器单元10A的I-V曲线是开关元件10S的I-V曲线和存储器元件10M的I-V曲线的组合。因此，开关元件10S中阈值附近的电阻改变(或电流改变)越大，选择比(开/关比)变得越大。此外，如上所述，存储器单元10A的I-V曲线是开关元件10S的I-V曲线和存储器元件10M的I-V曲线的组合。因此，开关元件10S中阈值附近的电阻改变(或电流改变)越大，选择比(开/关比)变得越大。此外，选择比越大，读取裕量变得越大。这使得可以在没有错误读取的情况下增加阵列尺寸，并允许进一步扩大存储器单元阵列的容量。这不仅适用于读操取作，而且还适用于写入操作。

同时，通过施加反向偏压(在这里是擦除电压)，向开关元件10S施加擦除电压时电流值的变化表现出与施加写入电压相似的行为。相反，关于向存储器元件10M施加擦除电压时电流值的变化，施加擦除阈值电压(例如，大约2V至3V的量级)或更大的电压造成从低电阻状态到高电阻状态的改变。此外，与施加写入电压的情况一样，向存储器元件10M施加擦除电压时电流值的变化是开关元件10S的I-V曲线和存储器元件10M的I-V曲线的组合。

[控制电路20]

接下来，描述控制电路20。例如，如图2中所示，控制电路20包括BL驱动电路21、WL驱动电路22、两个BL解码器23A和23B、两个WL解码器24A和24B、预充电电路25，及读电路26。BL驱动电路21和预充电电路25根据存储器控制器300的控制来控制要施加到两个BL解码器23A和23B的电压。WL驱动电路22和预充电电路25根据存储器控制器300的控制来控制要施加到两个WL解码器24A和24B的电压。存储器控制器300控制BL驱动电路21、WL驱动电路22和预充电电路25，并且相互独立地控制BL解码器23A、BL解码器23B、WL解码器24A和WL解码器24B。

注意，由BL驱动电路21、WL驱动电路22、预充电电路25和电源电路500构成的电路与本公开中的“电压控制电路”的一个具体示例对应。WL解码器24A与本公开中的“第一解码器电路”的一个具体示例对应。WL解码器24B与本公开中的“第二解码器电路”的一个具体示例对应。BL解码器23A与本公开中的“第三解码器电路”的一个具体示例对应。BL解码器23B与本公开中的“第四解码器电路”的一个具体示例对应。

图6示出了BL驱动电路21的电路构造的一个示例。BL驱动电路21控制将向两个BL解码器23A和23B供给的电压。BL驱动电路21根据存储器控制器300的控制从电源电路500供给的四种电压(Vset1、Vset2、Vsense_h和Vreset_i)中选择一个电压。BL驱动电路21将由此选择的电压输出到BL解码器23A和23B(具体地，输出到稍后描述的输入端子drv)。四种电压(Vset1、Vset2、Vsense_h和Vreset_i)与本公开中的“第三电压”的一个具体示例对应。在写入操作中，BL驱动电路21选择设置的电压Vse1或设置的电压Vse2，并将其输出到BL解码器23A和23B。在读取操作中，BL驱动电路21选择感测电压Vsense_h，并将其输出到BL解码器23A和23B。在复位操作中，BL驱动电路21选择复位电压Vreset_i，并将其输出到BL解码器23A和23B。

存储器控制器300将控制信号Vgset1、Vgset2、Vgsense和Vgreset输出到BL驱动电路21，从而允许BL驱动电路21从四种电压(Vset1、Vset2、Vsense_h和Vreset_i)中选择一个电压。BL驱动电路21基于来自存储器控制器300的控制信号Vgset1、Vgset2、Vgsense、Vgreset从四种电压(Vset1、Vset2、Vsense_h和Vreset_i)中选择一个电压，并将其输出到BL解码器23A和23B。

图7示出了WL驱动电路22的电路构造的一个示例。WL驱动电路22控制要供给两个WL解码器24A和24B的电压。WL驱动电路22根据存储器控制器300的控制从电源电路500供给的三种电压(Vss、Vsense_i和Vreset_h)中选择一个电压。WL驱动电路22将由此选择的电压输出到WL解码器24A和24B(具体地，输出到稍后描述的输入端子drv)。三种电压(Vss、Vsense_i和Vreset_h)与本公开中的“第一电压”的一个具体示例对应。在写入操作中，WL驱动电路22选择接地电压Vss，并将其输出到WL解码器24A和24B。在读取操作中，WL驱动电路22选择感测电压Vsense_i，并将其输出到WL解码器24A和24B。在复位操作中，WL驱动电路22选择复位电压Vreset_h，并将其输出到WL解码器24A和24B。

存储器控制器300将控制信号Vgset、Vgsense和Vgreset输出到WL驱动电路22，并由此允许WL驱动电路22从三种电压(Vss、Vsense_i和Vreset_h)中选择一个电压。WL驱动电路22基于来自存储器控制器300的控制信号Vgset、Vgsense和Vgreset，从三种电压(Vss、Vsense_i和Vreset_h)中选择一个电压，并将其输出到WL解码器24A和24B。

此外，在选择接地电压Vss时，WL驱动电路22将流过被选择的字线WL的电流限制到规定的电流值(Iset_c)。具体地，在流过被选择的字线WL的电流小于Iset_c的情况下，WL驱动电路22将接地电压Vss施加到被选择的字线WL。在流过被选择的字线WL的电流等于或大于Iset_c的情况下，WL驱动电路22输出大于接地电压Vss的电压，以便阻止流过被选择的字线WL的电流大于Iset_c。如上所述，将电流值限制为Iset_c导致抑制由过大电流流过被选择的存储器单元10而造成的特性恶化。

此外，在选择感测电压Vsense_i时，WL驱动电路22将流过被选择的字线WL的电流限制到规定的电流值(Isens_c)。具体地，在流过被选择的字线WL的电流小于Isens_c的情况下，WL驱动电路22将感测电压Vsense_i施加到被选择的字线WL。在流过被选择的字线WL的电流等于或大于Isens_c的情况下，WL驱动电路22输出大于感测电压Vsense_i的电压，以便阻止流过被选择的字线WL的电流大于Isens_c。如上所述，将电流值限制为Isens_c导致抑制由过大电流流过被选择的存储器单元10而造成的特性恶化。

图8示出了预充电电路25的电路构造的一个示例。预充电电路25控制要供给两个BL解码器23A和23B以及供给两个WL解码器24A和24B的电压。根据存储器控制器300的控制，预充电电路25选择比从电源电路500供给的单种电压(Vcom)大预定量值的电压(电压A)以及比电压Vcom小预定量值的电压(电压B)的输出目的地。预充电电路25将电压A和电压B输出到这样选择的输出目的地。在写入操作中或读取操作中，预充电电路25选择电压A作为电压Vpre_w，并将其输出到WL解码器24A和24B(具体地，输出到稍后描述的输入端子com)。在写入操作中或读取操作中，预充电电路25选择电压B作为电压Vpre_b，并将其输出到BL解码器23A和23B(具体地，输出到稍后描述的输入端子com)。而且，在复位操作中，预充电电路25选择电压B作为电压Vpre_w，并将其输出到WL解码器24A和24B。在复位操作中，预充电电路25选择电压A作为电压Vpre_b，并将其输出到BL解码器23A和23B。电压Vpre_w与本公开中的“第二电压”的一个具体示例对应。电压Vpre_b与本公开中的“第四电压”的一个具体示例对应。

电压Vpre_w是高于电压Vpre_b的电压。电压Vpre_w和电压Vpre_b被设置为允许电压Vpre_w与电压Vpre_b之间的差小于将要施加到作为读取操作中的选择目标的存储器单元10A的最高电压(电压Vsens_h-电压Vsens_i)的1/3。而且，电压Vpre_w和电压Vpre_b被设置为允许电压Vpre_w与电压Vpre_b之间的差小于将要施加到作为写作操作中的选择目标的存储器单元10A的最高电压(电压Vset1)的1/3。

存储器控制器300将控制信号Vgcom、Vg0、Vg1、Vg2和Vg3输出到预充电电路25，并由此允许预充电电路25选择两种电压(Vpre_w和Vpre_b)的输出目的地。预充电电路25基于来自存储器控制器300的控制信号Vgcom、Vg0、Vg1、Vg2和Vg3来选择两种电压(Vpre_w和Vpre_b)的输出目的地。而且，预充电电路25基于来自存储器控制器300的控制信号Vgcom、Vg0、Vg1、Vg2和Vg3从两种电压(Vpre_w和Vpre_b)中选择单个电压(Vpre_b)，并将其输出到WL解码器24A和24B。

图9示出了BL解码器23A和23B以及WL解码器24A和24B的电路构造的一个示例。BL解码器23A和23B以及WL解码器24A和24B各自包括例如两个输入端子drv和输入端子com，以及多个地址端子a0、a1、b0、b1、b2和s。BL解码器23A和23B以及WL解码器24A和24B各自包括例如多个输出端子线路0至线路5。以下，将输出端子线路0至线路5统称为输出端子线路。注意，两个输入端子drv和输入端子com与本公开中的“两个第一电压输入端子”或“两个第二电压输入端子”的一个具体示例对应。多个地址端子a0、a1、b0、b1、b2和s与本公开中的“多个第一地址输入端子”或“多个第二地址输入端子”的一个具体示例对应。

在BL解码器23A和23B中，输入端子drv耦合到BL驱动电路21的输出端子BLdec，而输入端子com耦合到预充电电路25的输出端子BLdec。在WL解码器24A和24B中，输入端子drv耦合到WL驱动电路22的输出端子WLdec，而输入端子com耦合到预充电电路25的输出端子BLdec。在BL解码器23A和23B以及WL解码器24A和24B中，多个地址端子a0、a1、b0、b1、b2和s耦合到存储器控制器300的输出端子。在BL解码器23A和24B中，输出端子线路在一对一的基础上耦合到相互不同的相应位线BL。具体地，在BL解码器23A中，输出端子线路耦合到奇数列的各个位线BL。在BL解码器23B中，输出端子线路耦合到偶数列的各个位线BL。在WL解码器24A和24B中，输出端子线路在一对一的基础上耦合到相互不同的各个字线WL。具体地，在WL解码器24A中，输出端子线路耦合到奇数行的各个字线WL。在WL解码器24B中，输出端子线路耦合到偶数行的各个字线WL。

BL解码器23A和23B对输入到多个地址端子a0、a1、b0、b1、b2和s的列地址执行解码，并由此在多条位线BL与两个输入端子drv和输入端子com之间设置耦合模式。WL解码器24A和24B对输入到多个地址端子a0、a1、b0、b1、b2和s的行地址执行解码，并由此在多条字线WL与两个输入端子drv和输入端子com之间设置耦合模式。存储器控制器300生成行地址，以将该行地址输出到WL解码器24A和24B，并且生成列地址，以将该列地址输出到BL解码器23A和23B。

BL解码器23A和23B以及WL解码器24A和24B各自由例如预解码器PreD和后解码器PstD构成。

预解码器PreD基于从存储器控制器300输入到端子s的控制信号从两个输入端子drv和输入端子com选择一个输入端子。此外，预解码器PreD基于从存储器控制器300输入到端子a0和a1的控制信号在被选择的输入端子与两条布线L1和L2之间设置耦合模式。后解码器PstD基于从存储器控制器300输入到端子b0、b1和b2的控制信号，在两条布线L1和L2和多个输出端子线路0至线路5之间设置耦合模式。

后解码器PstD包括数量与后解码器PstD的输出端子线路0至线路5相等的多个开关元件Tr。多个开关元件Tr以每个输出端子线路0至线路5一个的比例设置。开关元件Tr由例如NMOS晶体管构成。在BL解码器23A和23B中，后解码器PstD包括数量与分配给后解码器PstD的位线BL的数量相等的多个开关元件Tr。多个开关元件Tr以每条位线BL一个的比例设置。在WL解码器24A和24B中，后解码器PstD包括数量与分配给后解码器PstD的字线WL的数量相等繁荣多个开关元件Tr。多个开关元件Tr以每条字线WL一个的比例设置。因而，在后解码器PstD中，开关元件Tr以每个输出端子线路一个的比例设置。开关元件Tr由各个输出端子线路专用，而不被其它输出端子线路共享。后解码器PstD具有这样的构造的解码器被称为1T解码器。

图10是BL解码器23A和23B以及WL解码器24A和24B的真值表。如图10中的真值表所总结的，WL解码器24A和24B基于从存储器控制器300输入到端子a0、a1、b0、b1、b2和s的行地址来设置输入端子drv和输入端子com与输出端子线路0到线路5之间的耦合模式。如图10中的真值表所总结的，BL解码器23A和23B基于从存储器控制器300输入到端子a0、a1、b0、b1、b2和s的列地址来设置输入端drv和com与输出端子线路0到线路5之间的耦合模式。如图10中的真值表所总结的，输入端子drv和输入端子com中仅一个输入端子变得对于在输出端子线路0到线路5中的除了处于浮动状态的输出端子之外的其它输出端子导通。

注意，在图10中，“0”表示低电压(Low)，而“1”表示传统电压(High)。因而，被供给了“0”的开关元件被设为OFF(非导通)状态。被供给了“1”的开关元件被设为ON(导通)状态。令我，在图10中，术语“z”表示浮动状态。术语“drv”表示输入端子drv被设为导通状态。术语“com”表示输入端子com被设为导通状态。

图11示出了根据比较例的解码器的电路构造的一个示例。图12是根据该比较例的解码器的真值表。根据该比较例的解码器包括例如两个输入端子drv和com，以及多个地址端子a0、a1、b0、b1、b2和s。根据该比较例的解码器包括例如多个输出端子线路0至线路5。换句话说，在这些项中，根据该比较例的解码器具有与BL解码器23A和23B以及WL解码器24A和24B类似的构造。

但是，在根据该比较例的解码器的后解码器PstD中，以每个输出端子线路两个的比例设置开关元件。开关元件对于各个输出端子线路是专用的，而不被其它输出端子线路共享。其中的后解码器PstD具有这样的构造的解码器被称为2T解码器。开关元件之一被用于设置在预解码器PreD中提供的输入端子drv与输出端子线路0至线路5之间的耦合模式。另一个开关元件被用于设置在后解码器PstD中提供的输入端子com与输出端子线路0至线路5之间的耦合模式。

注意，如在图12的真值表中所总结的，在地址端子s被供给了“1”的情况下，输出端子线路之一变为对于输入端子drv和输入端子com均导通。在这种情况下，允许要端子s控制的开关元件的栅极宽度小于由端子a0、a1、b0至b2控制的开关元件的栅极宽度，使得可以允许输入端子drv的阻抗低于输入端子com的阻抗，并且开关元件导通。因而，在根据该比较例的解码器具有这样的构造的情况下，与输入端子drv导通的输出端子线路的电压被用作输入端子drv的电压。

根据该比较例的、具有被称为2T解码器的构造的解码器向输出端子线路0至线路5输出两种电压(不包括浮动状态)。同时，具有被称为1T解码器的构造的BL解码器23A和23B以及WL解码器24A和24B向输出端子线路0至线路5输出一种电压(不包括浮动状态)。因而，在BL解码器23A和23B以及WL解码器24A和24B中，因为在后解码器PstD中有更少的开关元件数量，所以后解码器PstD的电路面积小于根据该比较例的解码器的电路面积。

读取电路26根据存储器控制器300的控制来读取被写入存储器单元阵列10的数据。读取电路26包括例如耦合到WL解码器24A和24B的每个输出端子线路的感测放大器(sense amplifier)。在读取操作中，读取电路26利用感测放大器检测WL解码器24A和24B的每个输出端子线路的电压。读取电路26将检测到的结果输出到存储器控制器300。

[操作]

接下来描述的是存储器系统200的操作。在下文中，按以下次序给出描述：写入操作、复位操作和读取操作。

[写入操作]

图13A示出了在预充电时要施加到存储器单元阵列10的电压的一个示例。图13B示出了在浮动时要施加到存储器单元阵列10的电压的一个示例。图13C示出了在写入时要施加到存储器单元阵列10的电压的一个示例。图13D示出了在写入之后要施加到存储器单元阵列10的电压的一个示例。图14示出了在作为写入的目标的存储器单元10A中的电压波形的一个示例。

存储器系统200按照以下次序执行写入操作：(i)预充电，(ii)浮动，(iii)选择和(iv)电阻改变。

(i)预充电

存储器控制器300向WL解码器24A和24B输出将每条字线WL耦合到WL解码器24A和24B的输入端子drv的行地址(第三行地址)。此外，存储器控制器300向BL解码器23A和23B输出将每条位线BL的电压耦合到BL解码器23A和23B的输入端子drv的列地址(第三列地址)。因此，所有位线BL和所有字线WL都耦合到预充电电路25。

此外，存储器控制器300向预充电电路25输出为了向WL解码器24A和24B输出作为电压Vpre_w的电压(电压A)而提供的控制信号。电压(电压A)比电压Vcom大预定的量值。此外，存储器控制器300向预充电电路25输出为了向BL解码器23A和23B输出作为电压Vpre_b的电压(电压B)而提供的控制信号。电压(电压B)比电压Vcom小预定的量值。

例如，存储器控制器300将预充电电路25的Vgcom设为High，将每条位线BL和每条字线WL的电压设为Vgcom，其后，将预充电电路25的Vgcom设为Low。其后，例如，存储器控制器300将预充电电路25的Vg0和Vg1设为High，并将Vg2和Vg3设为Low。这使得在位线BL中充电的电荷的一部分移动到电容器Cpump，从而使位线BL的电压降低。其后，例如，存储器控制器300将预充电电路25的Vg0和Vg1设为Low，并且将Vg2和Vg3设为High。这使得电容器Cpump的电荷的一部分移动到字线WL，从而使字线WL的电压增加。因此，位线BL的电压变为低于Vcom的电压Vpre_b，而字线WL的电压变为高于Vcom的电压Vpre_w(图13A，以及图14中的项T1)。

(ii)浮动

其后，存储器控制器300向将要耦合到作为选择的目标的存储器单元10A的解码器(例如，WL解码器24A和BL解码器23B)输出将每条字线WL和每条位线BL设为浮动状态的行地址和列地址。例如，存储器控制器300将WL解码器24A和BL解码器23B的所有地址端子a0、a1、b1、b2、b3和s都设为Low。这将使耦合到WL解码器24A和BL解码器23B的每条字线WL和每条位线BL被设为浮动状态(图13B，以及图14中的项T2)。

(iii)选择

其后，存储器控制器300向将要耦合到作为选择的目标的存储器单元10A的解码器(例如，WL解码器24A)输出作为行地址的第一行地址。此外，存储器控制器300向没有耦合到作为选择的目标的存储器单元10A的解码器(例如，WL解码器24B)输出作为行地址的第二行地址。在这里，第一行地址是将耦合到作为选择的目标的存储器单元10A的字线WL(例如，WL2_2)耦合到WL解码器24A的输入端子drv并且将没有耦合到作为选择的目标的存储器单元10A的每条字线WL设为浮动状态的行地址。而且，第二行地址是将多条字线WL中与耦合到作为选择的目标的存储器单元10A的字线WL(例如，WL2_2)相邻的字线WL(例如，WL2_1、WL2_3、WL1_2和WL3_2)中的至少每一条耦合到WL解码器24B的输入端子drv的行地址。

此外，存储器控制器300向耦合到作为选择的目标的存储器单元10A的解码器电路(例如，BL解码器23B)输出作为列地址的第一列地址。此外，存储器控制器300向没有耦合到作为选择的目标的存储器单元10A的解码器电路(例如，BL解码器23A)输出作为列地址的第二列地址。在这里，第一列地址是将耦合到作为选择的目标的存储器单元10A的位线BL(例如，BL2)耦合到BL解码器23B的输入端子drv并且将没有耦合到作为选择的目标的存储器单元10A的每条位线BL(例如，BL4)设置为浮动状态的列地址。而且，第二列地址是将多条位线BL中与耦合到作为选择的目标的存储器单元10A的位线BL(例如，BL2)相邻的位线BL(例如，BL1和BL3)中的至少每一条耦合到BL码解码器23A的输入端子drv的列地址。

此外，存储器控制器300向WL驱动器22输出为了向WL解码器24A和24B输出电压Vss而提供的控制信号。例如，存储器控制器300将WL驱动器22的Vgset设为High，并将WL驱动器22的Vgreset和Vgsense设为Low。此外，存储器控制器300向BL驱动器21输出为了向BL解码器23A和23B输出电压Vset1而提供的控制信号。例如，存储器控制器300将BL驱动器21的Vgset1设为High，并将BL驱动器21的Vgset2、Vgreset和Vgsense设为Low。这使得耦合到作为选择的目标的存储器单元10A(被选择的存储器单元S)的解码器(例如，BL解码器23B和WL解码器24A)输出电压Vset1和电压Vss，并因此将电压Vset1-电压Vss(＝设置的电压)施加到被选择的存储器单元S(图13C，以及图14中的项T3)。在这里，设置的电压是量值足够大到使等于或大于写入阈值电压的电压被施加到被选择的存储器单元S中的存储器元件10M的电压。写入阈值电压是存储器元件10M从高电阻状态变为低电阻状态的电压。

对于与被选择的存储器单元S在同一行中相邻的存储器单元10A(半被选择的存储器单元HW)，耦合到半被选择的存储器单元HW的解码器(例如，BL解码器23A和WL解码器24A)向其施加电压Vpre_b-电压Vss。对于与被选择的存储器单元S在同一列中相邻的的存储器单元10A(半被选择的存储器单元HB)，耦合到半被选择的存储器单元HB的解码器(例如，BL解码器23B和WL解码器24B)向其施加电压Vset1-电压Vpre_w。因此，向被选择的存储器单元S施加的是设置的电压。因此，被选择的存储器单元S的电阻从高电阻开始降低。此外，对于与被选择的存储器单元S相邻的每个半被选择的存储器单元HW以及每个半被选择的存储器单元HB，向其施加的是小于设置的电压并且小到足以阻止存储器单元10A中的电阻改变的发生的固定电压。

(iv)电阻改变

其后，存储器控制器300向没有耦合到作为选择的目标的存储器单元10A的解码器(例如，WL解码器24B和BL解码器23A)输出将每条字线WL和每条位线BL设为浮动状态的行地址和列地址。例如，存储器控制器300将WL解码器24B和BL解码器23A的所有地址端子a0、a1、b1、b2、b3和s设为Low。这将耦合到WL解码器24B和BL解码器23A的每条字线WL和每条位线BL设为浮动状态(图13D)。

在这种情况下，存储器控制器300向BL驱动器21输出为了将要输出到BL解码器23A和23B的电压从电压Vset1改变为电压Vset2而提供的控制信号。例如，存储器控制器300将BL驱动器21的Vgset1、Vgreset和Vgsense设为Low，并将BL驱动器21的Vgset2设为High。因此，向作为选择的目标的存储器单元10A(被选择的存储器单元S)施加电压Vset2-电压Vss(图13D，以及图14中的项T4)。因此，被选择的存储器单元S的电阻从高电阻状态进一步降低，并且被选择的存储器单元S被设为低电阻状态。

注意，在图14中，未被选择的字线WL(未被选择的WL)和未被选择的位线BL(未被选择的BL)的电压转变的点线(stippled)部分意味着未被选择的WL和未被选择的BL中的至少一些处于浮动状态。在字线WL之间、在位线BL之间以及在字线WL和位线BL之间存在寄生电容。电流从被选择的位线BL通过半被选择的存储器单元流入处于浮动状态的未被选择的字线WL。而且，电流通过半被选择的存储器单元流出到未被选择的位线BL。因此，如上面所提到的寄生电容由各个的电流充电和放电，从而造成处于浮动状态的未被选择的字线WL的电压变化。这同样适用于处于浮动状态的未被选择的位线BL。

而且，每个电流的量值的改变不仅取决于被选择的位线BL和被选择的字线WL的电压而且还取决于未被选择的存储器单元的状态(高电阻状态或低电阻状态)。在图14的示例中，在“(iv)电阻改变”中未被选择的位线BL和未被选择的字线WL的点线电压逐渐降低。但是，取决于未被选择的存储器单元的状态，在“(iv)电阻改变”中未被选择的位线BL和未被选择的字线WL的点线电压可以增加。替代地，可以存在电压改变的变化。例如，未被选择的字线WL之一的电压可以增加，而未被选择的字线WL中的另一条的电压可以降低。在图14中，标记为“(Iwl<Iset_c)”的线指示在流过被选择的字线WL的电流Iwl小于Iset_c的情况下的每个电压转变。标记为“(Iwl＝Iset_c)”的线指示在流过被选择的字线WL的电流Iwl已经到达Iset_c的情况下的每个电压转变。

注意，随着存储器元件10M的电阻值降低而使得流过存储器元件10M的电流等于或大于某个值，WL驱动器22中的电流镜电路22A的工作使得来自WL驱动器22的输出电压的增加和施加到存储器单元10A的两端之间的电压的降低，从而导致电流的增加被抑制。这就是为什么在图14中在(iv)电阻改变中被选择的WL(Iwl＝Isec_c)的电压增加的原因。

图15是示出作为写入的目标的存储器单元10A中的电压波形的另一个示例的示图。在这个实施例中，在(iv)电阻改变中，存储器控制器300可以向BL驱动器21输出为了代替使用电压Vset2而使用电压Vset1作为要输出到BL解码器23A和23B的电压而提供的控制信号。

但是，存在以下问题。在(iv)电阻改变中，在不使用设置电压Vset2而仅使用设置电压Vset1的情况下，被选择的位线BL的电压被保持为高。因而，未被选择的位线BL和未被选择的字线WL的电压一般变得比图14中的情况更高。此时，在流过被选择的字线WL的电流Iwl小于Isec_c“(Iwl<Isec_c)”的情况下，未被选择的位线BL与被选择的字线WL之间的电位差到达开关元件10S的电压Vsnap，从而使得电流Iset流过半被选择的存储器单元，并导致出现非预期的电阻改变的可能性。因此，期望使用两种设置电压Vset1和Vset2。

[复位操作]

图16A示出了在复位中要施加到存储器单元阵列10的电压的一个示例。图16B示出了在复位之后要施加到存储器单元阵列10的电压的一个示例。图17示出了作为写入的目标的存储器单元10A中的电压波形的一个示例。注意，在(i)预充电和(ii)复位操作的浮动中，要施加到存储器单元阵列10的电压的一个示例与图13A和13B中的类似。

存储器系统200按照以下次序执行复位操作：(i)预充电，(ii)浮动，(iii)选择和(iv)电阻改变。

(i)预充电

此外，存储器控制器300向预充电电路25输出为了向WL解码器24A和24B输出作为电压Vpre_w的电压(电压B)而提供的控制信号。电压(电压B)比电压Vcom小预定的量值。此外，存储器控制器300向预充电电路25输出为了向BL解码器23A和23B的控制信号输出作为电压Vpre_b的电压(电压A)而提供的控制信号。电压(电压A)比电压Vcom大预定的量值。

例如，存储器控制器300将预充电电路25的Vgcom设为High，将每条位线BL和每条字线WL的电压设为Vgcom，然后将预充电电路25的Vgcom设为Low。其后，存储器控制器300将预充电电路25的Vg3和Vg1设为High，并将Vg2和Vg0设为Low。这使得在字线WL中充电的电荷的一部分移动到电容器Cpump，从而使得字线WL的电压降低。其后，例如，存储器控制器300将预充电电路25的Vg3和Vg1设为Low，并且将Vg2和Vg0设为High。这使得电容器Cpump的电荷的一部分移动到位线BL，从而使位线BL的电压增加。因此，字线WL的电压变为低于Vcom的电压Vpre_w，而位线BL的电压变为高于Vcom的电压Vpre_b(图13A，以及图17中的项T1)。

(ii)浮动

其后，存储器控制器300向耦合到作为选择的目标的解码器(例如，WL解码器24A和BL解码器23B)输出将每条字线WL和每条位线BL设为浮动状态的行地址和列地址。例如，存储器控制器300将WL解码器24A和BL解码器23B的所有地址端子a0、a1、b1、b2、b3和s设为Low。这将耦合到WL解码器24A和BL解码器23B的每条字线WL和每条位线BL设为浮动状态(图13B，以及图17中的项T2)。

(iii)选择

其后，存储器控制器300向要耦合到作为选择的目标的存储器单元10A的解码器(例如，WL解码器24A)输出如上面所提到的作为行地址的第一行地址。此外，存储器控制器300向没有耦合到作为选择的目标的存储器单元10A的解码器(例如，WL解码器24B)输出如上面所提到的作为行地址的第二行地址。此外，存储器控制器300向要耦合到作为选择的目标的存储器单元10A的解码器(例如，BL解码器23B)输出如上面所提到的作为列地址的第一列地址。此外，存储器控制器300向没有耦合到作为选择的目标的存储器单元10A的解码器(例如，BL解码器23A)输出如上面所提到的作为列地址的第二列地址。

此外，存储器控制器300向WL驱动器22输出为了向WL解码器24A和24B输出电压Vreset_h而提供的控制信号。例如，存储器控制器300将WL驱动器22的Vgset和Vgsense设为Low，并将WL驱动器22的Vgreset设为High。此外，存储器控制器300向BL驱动器21输出为了向BL解码器23A和23B输出电压Vreset_i而提供的控制信号。例如，存储器控制器300将BL驱动器21的Vgset1、Vgset2和Vgsense设为Low，并将BL驱动器21的Vgreset设为High。这使得耦合到作为选择的目标的存储器单元10A(被选择的存储器单元S)的解码器(例如，BL解码器23B和WL解码器24A)输出电压Vreset_h和电压Vreset_i，并且因此向被选择的存储器单元S施加电压Vreset_h-电压Vreset_i(＝复位电压)(图16A，以及图17中的项T3)。在这里，复位电压是量值大到足以使等于或大于擦除阈值电压的电压被施加到被选择的存储器单元S中的存储器元件10M的电压。擦除阈值电压是存储器元件10M从低电阻状态变为高电阻状态的电压。

对于与被选择的存储器单元S在同一行中相邻的的存储器单元10A(半被选择的存储器单元HW)，耦合到半被选择的存储器单元HW的解码器(例如，BL解码器23A和WL解码器24A)向其施加电压Vpre_b-电压Vreset_h。对于与被选择的存储器单元S在同一列中相邻的存储器单元10A(半被选择的存储器单元HB)，耦合到半被选择的存储器单元HB的解码器(例如，BL解码器23B和WL解码器24B)向其施加电压Vreset_i-电压Vpre_w。因此，向被选择的存储器单元S施加的是复位电压。因此，被选择的存储器单元S的电阻从低电阻增加，并且被选择的存储器单元S被设为高电阻状态。此外，对于与被选择的存储器单元S相邻的每个半被选择的存储器单元HW和每个半被选择的存储器单元HB，向其施加的是小于复位电压并且小到足以阻止存储器单元10A中的电阻的改变发生的固定电压。

注意，在复位操作中，因为被选择的存储器单元S从低电阻变为高电阻，所以过剩电流流过被选择的存储器单元S的可能性小。因而，不必须在供给复位电压的驱动器中提供限流器电路。

(iv)电阻改变

其后，存储器控制器300向的没有耦合到作为选择的目标的存储器单元10A的解码器(例如，WL解码器24B和BL解码器23A)输出将每条字线WL和每条位线BL设为浮动状态的行地址和列地址。例如，存储器控制器300将WL解码器24B和BL解码器23A的所有地址端子a0、a1、b1、b2、b3和s都设为Low。这将耦合到WL解码器24B和BL解码器23A的每条字线WL和每条位线BL设为浮动状态(图16B)。

在复位操作中，要施加到被选择的存储器单元S的复位电压小于设置的电压。因此可以想象，即使在如写入操作中一样出现电压变化的情况下，发生非期望的电阻改变的可能性也较低。因而，在复位操作中，在“(iii)选择”中供给的复位电压在“(iv)电阻改变”的处理中被维持。

[读取操作]

图18A示出了在读取时要向存储器单元阵列10施加的电压的一个示例。图18B示出了在读取之后要向存储器单元阵列10施加的电压的一个示例。图19示出了在作为读取的目标的存储器单元10A中的电压波形的一个示例。注意，读取操作中的(i)预充电和(ii)浮动与写入操作中的(i)预充电和(ii)浮动类似。

存储器系统200按照以下次序执行读取操作：(i)预充电，(ii)浮动，(iii)选择和(iv)检测。

(iii)选择

存储器控制器300进行与写入操作中的(i)预充电和(ii)浮动类似的过程，其后，向要耦合到作为选择的目标的存储器单元10A的解码器(例如，WL解码器24A)输出作为行地址的第一行地址。此外，存储器控制器300向没有耦合到作为选择的目标的存储器单元10A的解码器(例如，WL解码器24B)输出作为行地址的第二行地址。此外，存储器控制器300向要耦合到作为选择的目标的存储器单元10A的解码器电路(例如，BL解码器23B)输出作为列地址的第一列地址。此外，存储器控制器300向没有耦合到作为选择的目标的存储器单元10A的解码器电路(例如，BL解码器23A)输出作为列地址的第二列地址。

此外，存储器控制器300向WL驱动器22输出为了向WL解码器24A和24B输出电压Vsense_i而提供的控制信号。例如，存储器控制器300将WL驱动器22的Vgset和Vgreset设为Low，并将WL驱动器22的Vgsense设为High。此外，存储器控制器300向BL驱动器21输出为了向BL解码器23A和23B输出电压Vsense_h而提供的控制信号。例如，存储器控制器300将BL驱动器21的Vgset1、Vgset2和Vgreset设为Low，并将BL驱动器21的Vgsense设为High。这使得耦合到作为选择的目标的存储器单元10A(被选择的存储器单元S)的解码器(例如，BL解码器23B和WL解码器24A)输出电压Vsense_i和电压Vsense_h，并因此施加电压Vsense_i-电压Vsense_h(感测电压)(图18A，以及图19中的项T3)。在这里，感测电压是量值大到足以使小于写入阈值电压的电压被施加到被选择的存储器单元S中的存储器元件10M的电压，并且是量值大到足以使高于开关元件10S被关断的电压的电压被施加到被选择的存储器单元S中的开关元件10S的电压。写入阈值电压是存储器元件10M从高电阻状态变为低电阻状态的电压。

对于与被选择的存储器单元S在同一行中相邻的存储器单元10A(半被选择的存储器单元HW)，耦合到半被选择的存储器单元HW的解码器(例如，BL解码器23A和WL解码器24A)向其施加电压Vpre_b-电压Vse BR>Qi。对于与被选择的存储器单元S在同一列中相邻的存储器单元10A(半被选择的存储器单元HB)，耦合到半被选择的存储器单元HB的解码器(例如，BL解码器23B和WL解码器24B)向其施加电压Vsense_h-电压Vpre_w。因此，向被选择的存储器单元S施加的是感测电压。因此，被选择的存储器单元S的电阻保持高电阻或低电阻并且保持不变。此外，对于与被选择的存储器单元S相邻的每个半被选择的存储器单元HW和每个半被选择的存储器单元HB，向其施加的是小于设置的电压并且小到足以阻止存储器单元10A被选中的固定电压。

(iv)检测

其后，存储器控制器300向没有耦合到作为选择的目标的存储器单元10A的解码器(例如，WL解码器24B和BL解码器23A)输出将每条字线WL和每条位线BL设为浮动状态的行地址和列地址。例如，存储器控制器300将WL解码器24B和BL解码器23A的所有地址端子a0、a1、b1、b2、b3和s都设为Low。这将耦合到WL解码器24B和BL解码器23A的每条字线WL和每条位线BL都设为浮动状态(图18B)。

在读取操作中，要施加到被选择的存储器单元S的感测电压小于设置的电压。因此可以想象，即使在如写入操作中一样出现电压变化的情况下，发生非期望的电阻改变的可能性也较低。因而，在读取操作中，在“(iii)选择”中供给的感测电压在“(iv)检测”的处理中也被维持。

现在，在读取操作中，电流镜像电路22B在“(iii)选择”中将流过被选择的字线WL的电流限制到规定的电流值“Isec_c”。具体地，在流过被选择的字线WL的电流小于Isec_c的情况下，Vsense_i被施加到被选择的字线WL。因此，在流过被选择的字线WL的电流达到Isec_c的情况下，电流镜像电路22B增加被选择的字线WL的电压，以便阻止电流大于Isec_c。在这里，为了防止被选择的存储器单元S中的电阻改变，在写入操作中的“(iv)电阻改变”的处理中，Isec_c被设置为比流向被选择的存储器单元S的电流更充分低的值。换句话说，Isense_c小于Isec_c。

在被选择的存储器单元S的开关元件10S处于高电阻状态的情况下，甚至向被选择的存储器单元S施加感测电压也会造成小于sense_c的微小电流流过被选择的存储器单元S的开关元件10S。因而，如由图19中被选择WL(被选择的单元：HRS)的线所指示的，被选择的字线WL的电压保持Vsense_i并保持不变。

在被选择的存储器单元S的开关元件10S处于低电阻状态的情况下，将感测电压施加到被选择的存储器单元S将使得流过被选择的存储器单元S的电流达到Isense_c，从而使得被选择的字线WL的电压增加。但是，存在如由图19中的被选择的字线WL(被选择的单元：LRS，情况1)的线所指示的、在“(iii)选择”的处理中被选择的字线WL的电压增加快速发生的情况，以及如由图19中的被选择的字线WL(被选择的单元：LRS，情况2)的线所指示的、在“(iv)检测”的处理开始之后经过一定时间被选择的字线WL的电压增加发生的情况。特别地，图19中被选择的WL(被选择的单元：LRS，情况2)在流过处于半被选择状态的存储器单元的电流在被选择的位线BL和被选择的字线WL中造成电压降的情况下发生，从而导致无法在被选择的存储器单元S的两端之间施加充分的电压。在这样的情况下，在“(iv)检测”的处理开始之后经过一定时间，以及处于浮动状态的未被选择的位线BL和未被选择的字线WL的电压的变化，造成流过半被选择的存储器单元的电流的减小，从而造成电压降的减小。这使得充分的电压被施加到被选择的存储器单元S并且使Isense_c流动，从而导致被选择的字线WL的电压的增加。如在被选择的WL(被选择的单元：LRS，情况2)中一样，被选择的位线BL中和被选择的字线WL中的电压降不显著的情况下，如由图19中被选择的WL(被选择的单元：LRS，情况2)的线所指示的，发生被选择的字线WL中的快速电压上升。

在字线WL中的任何一条被WL驱动器21选择时，读取电路26也被耦合到相关的字线WL。在参考电压Vref被设置为图19中所指示的位置的情况下，读取电路26能够确定被选择的字线WL的电压是高于还是低于参考电压Vref。在这种情况下，在被选择的字线WL的电压高于参考电压Vref时，可以确定被选择的存储器单元S处于低电阻状态。在被选择的字线WL的电压低于参考电压Vref时，可以确定被选择的存储器单元S处于高电阻状态。考虑图19中被选择的WL(被选择的单元：LRS，情况2)的线的示例，期望在图19中的Tsenes2定时而不是在图19中的Tsenes1定时做出这样的确定。在图19被选择的WL(被选择的单元：LRS，情况2)的线的示例发生的可能性相当低的情况下，读取电路26可以在图19中的Tsenes1定时做出如上面所提到的确定。在这种情况下，可以省略“(iv)检测”的处理。

[效果]

接下来描述根据这个实施例的存储器系统200的效果。

在图11中所述的解码器的后解码器PstD中，以每条布线两个的比例设置开关元件。开关元件对于各个输出端子线路是专用的，而不被其它输出端子线路共享。换句话说，图11中所述的解码器是2T解码器。因而，在图11所示的解码器中，由于后解码器PstD中的开关元件数量较大，因此后解码器PstD的电路面积变得较大。

同时，在根据这个实施例的存储器系统200中，两个解码器电路(解码器电路24A和24B)在一对一的基础上耦合到要耦合到作为选择的目标的存储器单元S的字线WL(待选的字线WL)和与待选的字线WL相邻的字线WL。这两个解码器电路由相互独立的电路构成。此外，在根据这个实施例的存储器系统200中，两个解码器电路(解码器电路23A和23B)在一对一的基础上耦合到要耦合到作为选择的目标的存储器单元S的位线BL(待选的位线BL)和与该位线BL相邻的位线BL。这两个解码器电路由相互独立的电路构成。以那种方式，允许从解码器电路24A输出的电压与从解码器电路24B输出的电压相互不同，使得可以将相互不同的两种电压施加到待选的字线WL和与待选的字线WL相邻的字线WL。同样，允许从解码器电路23A输出的电压与从解码器电路23B输出的电压相互不同，使得可以将相互不同的两种电压施加到待选的位线BL和与待选的位线BL相邻的位线BL。因此，在访问电压被施加到被选择的存储器单元S的情况下，可以抑制未被选择的存储器中由于布线间的电容性耦合的电压变化。

而且，在根据这个实施例的存储器系统200中，待选的字线WL和与待选的字线WL相邻的字线WL由相互不同的解码器电路(解码器电路24A和24B)驱动。此外，待选的位线BL和与待选的位线BL相邻的位线BL由相互不同的解码器电路(解码器电路23A和23B)驱动。因而，每条布线使用包括单个开关元件10S的解码器电路来作为每个解码器电路(解码器电路24A和24B以及解码器电路23A和23B)就足够了。每条布线使用包括至少两个开关元件的解码器电路是不必要的。因此，可以抑制布线间电容性耦合的影响，同时抑制解码器电路的占地面积的增加。

[2.修改例]

在下文中，描述根据前述实施例的存储器单元阵列部件400或根据前述实施例的存储器系统200的修改例。注意，在下文中，向前述实施例共同的组成部分分派与前述实施例中分派的参考符号相同的参考符号。而且，主要给出与前述实施例不同的组成部分的描述。与前述实施例共同的组成部分的描述被适当地省略。

[修改例A]

图20示出了根据前述实施例的存储器单元阵列部件400的功能块的一个修改例。根据这个修改例的存储器单元阵列部件400在构造上与根据前述实施例的存储器单元阵列部件400的不同之处在于，存储器单元阵列部件400包括Vcom电路27而不是预充电电路25。因此，在下文中，主要给出与Vcom电路27相关的内容的描述，适当地省略与其它内容相关的描述。

图21示出了Vcom电路27的电路构造的一个示例。Vcom电路27具有与处于低电平(Low)被恒定地施加到预充电电路25中的端子Vg1和Vg2的状态的预充电电路25的功能相当的功能。Vcom电路27根据存储器控制器300的控制将从电源电路500供给的单种电压(Vcom)输出到每一个解码器电路(解码器电路24A和24B以及解码器电路23A和23B)中的输入端子com。因而，在这个修改例中，在“(ii)浮动”的处理中开始写入操作、复位操作和读取操作的执行，而不包括“(i)预充电”的处理。但是，在这个修改例中，在“(ii)浮动”的处理开始时，每一个解码器电路(解码器电路23A或解码器电路23B)中的输出电压Vcom而不是电压Vpre_w和电压Vpre_b。换句话说，解码器电路(解码器电路23A或解码器电路23B)输出具有相互相等的电压值(电压Vcom)的各个电压。

在这个修改例中，通过省略预充电，每一个解码器电路(解码器电路23A或解码器电路23B)输出电压Vcom而不是电压Vpre_w和电压Vpre_b。以那种方式，在每一个解码器电路(解码器电路23A或解码器电路23B)重复地访问存储器单元阵列10的情况下，不需要在对存储器单元阵列10的每次访问时执行预充电。

而且，在这个修改例中，当解码器电路23A访问存储器单元阵列10时，解码器电路23B恒定地向未被选择的位线BL和字线WL输出Vcom。此外，通过从被选择的位线BL和字线WL流入或流出未被选择的位线BL和字线WL的电流的一部分电流对布线间寄生电容充电没有贡献。此外，如上面所提到的电流的一部分流向处于浮动状态的未被选择的位线BL与向其施加Vcom的未被选择的字线WL之间的存储器单元10A或者处于浮动状态的未被选择的字线WL与向其施加Vcom的未被选择的位线BL之间的未被选择的存储器单元10A。因而，与执行预充电的前述实施例的情况相比，在处于浮动状态的未被选择的布线中发生的电压变化相当小。

因此，在这个修改例中，有可能减少由每一个解码器电路(解码器电路23A和解码器电路23B)对存储器单元阵列10的伴随的重复访问的延迟时间。但是，在施加访问电压期间，流过半被选择的存储器单元的电流量变得大于在前述实施例中在施加访问电压期间流过半被选择的存储器单元的电流量。因而，从施加访问电压时的功耗量的观点出发，前述实施例比这个修改例更优选。

注意，在这个修改例中，可以提供预充电电路25而不是Vcom电路27。但是，在这种情况下，存储器控制器300可以恒定地向预充电电路25的端子Vg1和Vg2输出低电平，并且在预充电电路25具有与Vcom电路27相似的功能的假设下利用预充电电路25。

[修改例B]

图26示出了根据这个修改例的存储器系统200中的写入过程的一个示例。在前述实施例中，只有在写入失败的情况下，存储器控制器300才可以在执行预充电之后对被选择的存储器单元S执行写入。

首先，存储器控制器300在省略预充电的情况下执行对作为选择的目标的存储器单元10A(被选择的存储器单元S)的写入(步骤S101)。具体地，在第一写入操作中，存储器控制器300恒定地向预充电电路25的端子Vg1和Vg2输出低电平，并且在预充电电路25具有与Vcom电路27相似的功能的假设下利用预充电电路25。换句话说，在第一写入操作中，存储器控制器300向预充电电路25输出控制信号，以向每个解码器电路(解码器电路24A和24B以及解码器电路23A和23B)的输入端子com输出从电源电路500供给的单种电压(Vcom)。因而，在第一写入操作中，预充电电路25根据存储器控制器300的控制向各个解码器电路(解码器电路24A和24B以及解码器电路23A和23B)的输入端子com输出具有相互相等的电压值的电压Vcom。

存储器控制器300确定对被选择的存储器单元S的写入是否已经成功(步骤S102)，作为预充电电路25的控制的结果，以向各个解码器电路(解码器电路24A和24B以及解码器电路23A和23B)的输入端子com输出具有相互相等的电压值的电压Vcom。具体地，存储器控制器300确定被选择的存储器单元S是否处于低电阻状态。因此，在被选择的存储器单元S处于低电阻状态的情况下，存储器控制器300通知主计算机100向被选择的存储器单元S写入成功(步骤S103)。

在被选择的存储器单元S处于高电阻状态的情况下，存储器控制器300在执行预充电之后再次对被选择的存储器单元S执行写入(步骤S104)。其后，存储器控制器300确定对被选择的存储器单元S的写入是否成功。具体地，存储器控制器300确定被选择的存储器单元S是否处于低电阻状态(步骤S105)。因此，在被选择的存储器单元S处于低电阻状态的情况下，存储器控制器300通知主计算机100向被选择的存储器单元S写入成功(步骤S103)。在被选择的存储器单元S处于高电阻状态的情况下，存储器控制器300通知主计算机100向被选择的存储器单元S写入失败(步骤S106)。

在这个修改例中，仅在第一次写入被选择的存储器单元S时省略预充电。因此，有可能减少由每一个解码器电路(解码器电路23A和解码器电路23B)对存储器单元阵列10的伴随的重复访问的延迟时间，同时抑制写入失败的频繁发生。

[修改例C]

图27示出了根据这个修改例的存储器系统200中的写入过程的一个示例。在前述实施例以及修改例A和B中，根据被选择的存储器单元S的物理位置，存储器控制器300可以控制预充电电路25，以输出电压值相互不同的两种电压(电压Vpre_w和电压Vpre_b)，或者电压值相互相等的电压(电压Vcom)。

具体地，首先，存储器控制器300检测被选择的存储器单元S的写入位置(步骤S201)。其后，存储器控制器300确定被选择的存储器单元S的写入位置是否离解码器电路(解码器电路23A或解码器电路23B)中的每一个的位置达到规定的距离或更元(步骤S202)。在被选择的存储器单元S的写入位置离每个解码器电路的位置没有达到规定的距离或更远的情况下，存储器控制器300省略预充电并对被选择的存储器单元S执行写入(步骤S203)。在被选择的存储器单元S的写入位置离每个解码器电路的位置达到规定的距离或更远的情况下，存储器控制器300在执行预充电之后对被选择的存储器单元S执行写入(步骤S204)。

在这个修改例中，根据被选择的存储器单元S的写入位置，省略预充电。因此，有可能减少由解码器电路(解码器电路23A和解码器电路23B)中的每一个对存储器单元阵列10的伴随的重复访问的延迟时间，同时抑制写入失败的频繁出现。

[修改例D]

图28、图29和图30示出了根据这个修改例的预充电电路25的电路构造的一个修改例。例如，如图28中所示，预充电电路25可以包括作为相互分离的部分的用于位线BL的预充电电路和用于字线WL的预充电电路。而且，例如，如图29或图30中所示的预充电电路可以为位线BL和字线WL提供。在这种情况下，在预充电时，有可能相互独立地控制位线BL的电压和字线WL的电压。

[修改例E]

图31示出了根据这个修改例的存储器单元阵列10的透视构造的一个示例。图32示出了图31中的存储器单元阵列10的等效电路的一个示例。在前述实施例及其修改例中，多个存储器单元10A处于层叠布置。但是，例如，如图31中所示，在上述实施例及其修改例中，多个存储器单元10A可以是单层布置。此时，在存储器单元阵列10中，例如，如图31中所示，多条垂直位线VBL和多条字线WL可以在水平平面中以之间预定的间隙相互面对布置。此外，例如，如图31中所示，每个存储器单元10A可以在水平平面中由垂直位线VBL和字线WL保持。换句话说，在这个修改例中，如对于前述实施例及其修改例相同，存储器单元阵列10可以具有V3D结构。

此外，在前述实施例及其修改例中，提供了用于字线WL的两个解码器和用于位线BL的两个解码器。但是，例如，如图32中所示，在前述实施例及其修改例中，可以提供用于字线WL的三个或更多个解码器和用于位线BL的三个或更多个解码器。注意，在图32中的等效电路中，在相同的层中设置存储器单元10A。要理解的是，被表示为图32中的等效电路的存储器单元阵列10等同于交叉点存储器单元阵列。

虽然通过给出如上面所提到的实施例及其修改例A至修改例E进行了描述，但是本技术的内容不限于上面提到的示例实施例并且可以以各种方式进行修改。注意，本文描述的效果仅仅是示例。本技术的效果不限于本文所述的效果。本技术的效果还可以包括除本文所述的效果之外的其它效果。

例如，在前述实施例及其修改例中，用在预充电电路25中的开关元件由例如NMOS晶体管或PMOS晶体管构成。而且，例如，在前述实施例及其修改例A至修改例E中，在预充电电路25中使用的开关元件可以由NMOS晶体管和PMOS晶体管配对的CMOS模拟开关构成，它们的源极和漏极耦合。

而且，例如，在前述实施例及其修改例中，在行方向上的解码器电路的数量可以是三个或更多。此外，例如，在前述实施例及其修改例A至修改例E中，在列方向上的解码器电路的数量可以是三个或更多。

而且，例如，在前述实施例及其修改例中，WL解码器24A可以耦合到所有字线WL，而省略WL解码器24B。在这种情况下，例如，WL解码器24A可以选择耦合到被选择的存储器单元S的字线WL。在每条字线WL的电位稳定之后，BL解码器23A和23B可以选择耦合到被选择的存储器单元S的位线WL。因此，在多条字线WL中，有可能抑制由每条字线WL的电位变化造成的串扰。

而且，例如，在前述实施例及其修改例中，如图7中所示，读取电路26可以耦合到WL驱动器22的C点。在这种情况下，在复位操作和写入操作中，将Vgsense设为Low使得有可能将读取电路26与字线WL分离。

而且，例如，在前述实施例及其修改例中，存储器控制器300可以将预充电电路25的端子Vg0和Vg3设为High，而不是将预充电电路的端子Vgcom 25设为High并将每条位线BL和每条字线WL的电压设为电压Vcom。在这种情况下，在预充电电路25中，可以省略端子Vcom耦合到的开关元件。还在这种情况下，将预充电电路25的端子Vg0和Vg3设为High使得有可能将每条位线BL和每条字线WL的电压设为接近Vcom的值。

在前述实施例及其修改例中，存储器单元阵列10具有V3D结构。但是，如上所述，表示为等效电路的存储器单元阵列10等同于交叉点结构。因而，本公开的内容不仅适用于V3D结构的存储器单元阵列，而且也适用于交叉点结构的存储器单元阵列。

而且，例如，该技术可以具有以下构造。

(1)一种存储器系统，包括：

布置为矩阵的多个存储器单元，所述多个存储器单元各自包括电流路径，所述电流路径包括相互串联耦合的选择元件和可变电阻元件；

在行方向延伸的多条行布线，所述多条行布线各自耦合到电流路径的一端；

在列方向延伸的多条列布线，所述多条列布线各自耦合到电流路径的另一端；

第一解码器电路，耦合到偶数行的行布线中的每一条行布线；

第二解码器电路，耦合到奇数行的行布线中的每一条行布线；

第三解码器电路，耦合到偶数列的列布线中的每一条列布线；

第四解码器电路，耦合到奇数列的列布线中的每一条列布线；

控制施加到第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路的电压的电压控制电路；以及

控制器，所述控制器控制所述电压控制电路，并且相互独立地控制第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路。

(2)根据(1)所述的存储器系统，其中

第一解码器电路和第二解码器电路各自包括两个第一电压输入端子和多个第一地址输入端子，并且各自对输入到多个第一地址输入端子的行地址执行解码，以设置多条行布线与多个第一电压输入端子的耦合模式，

第三解码器电路和第四解码器电路各自包括两个第二电压输入端子和多个第二地址输入端子，并且各自对输入到多个第二地址输入端子的列地址执行解码，以设置多条列布线与多个第二电压输入端子的耦合模式，以及

控制器生成行地址和列地址，并将行地址和列地址输出到第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路。

(3)根据(2)所述的存储器系统，其中

第一解码器电路和第二解码器电路各自包括用于解码的、数量与分派的行布线相等的多个第一开关元件，所述多个第一开关元件以每条行布线一个的比例设置，以及

第三解码器电路和第四解码器电路各自包括用于解码的、数量与分派的列布线相等的多个第二开关元件，所述多个第二开关元件以每条列布线一个的比例设置。

(4)根据(2)或(3)所述的存储器系统，其中

电压控制电路分别将第一电压和第二电压输出到第一解码器电路的两个第一电压输入端子和第二解码器电路的两个第一电压输入端子，并分别将第三电压和第四电压输出到第三解码器电路的两个第二电压输入端子和第四解码器电路的两个第二电压输入端子。

(5)根据(2)或(4)中任一项所述的存储器系统，其中

控制器将第一行地址作为行地址输出到第一解码器电路和第二解码器电路当中耦合到作为选择的目标的存储器单元的那个解码器电路，以及

控制器还将第二行地址作为行地址输出到第一解码器电路和第二解码器电路当中没有耦合到作为选择的目标的存储器单元的那个解码器电路，

第一行地址是将耦合到作为选择的目标的存储器单元的行布线耦合到被输出了第一电压的第一电压输入端子，并且将没有耦合到作为选择的目标的存储器单元的行布线中的每一条行布线设为浮动状态的行地址，以及

第二行地址是将多条行布线当中至少与耦合到作为选择的目标的存储器单元的行布线相邻的行布线中的每一条行布线的电压设置为第二电压的行地址

(6)根据(5)所述的存储器系统，其中

控制器将第一列地址作为列地址输出到第三解码器电路和第四解码器电路当中耦合到作为选择的目标的存储器单元的那个解码器电路，以及

控制器还将第二列地址作为列地址输出到第三解码器电路和第四解码器电路当中没有耦合到作为选择的目标的存储器单元的那个解码器电路，

第一列地址是将耦合到作为选择的目标的存储器单元的列布线耦合到输出向其输了出第三电压的第二电压输入端子，并且将没有耦合到作为选择的目标的存储器单元的列布线中的每一条列布线设为浮动状态的列地址，以及

第二列地址是将多条列布线当中至少与耦合到作为选择的目标的存储器单元的列布线相邻的列布线中的每一条列布线的电压设置为第四电压的列地址。

(7)根据(6)所述的存储器系统，其中

在将数据写入作为选择的目标的存储器单元时，电压控制电路输出作为第一电压和第三电压的、量值大到足以使等于或大于写入阈值电压的电压被施加到在作为选择的目标的存储器单元中的可变电阻元件的电压，其中所述写入阈值电压是可变电阻元件从高电阻状态变为低电阻状态的电压。

(8)根据(7)所述的存储器系统，其中

在读取作为选择的目标的存储器单元的数据时，电压控制电路输出作为第一电压和第三电压的、量值大到足以使小于阈值电压的电压被施加到作为选择的目标的存储器单元中的可变电阻元件的电压，该电压的量值大到足以使得高于关断选择元件的电压的电压被施加到作为选择的目标的存储器单元中的选择元件。

(9)根据(6)至(8)中任一项所述的存储器系统，其中

控制器向第一解码器电路和第二解码器电路输出第三行地址作为行地址，并向第三解码器电路和第四解码器电路输出第三列地址作为列地址，然后，向第一解码器电路和第二解码器电路输出第一行地址和第二行地址，并向第三解码器电路和第四解码器电路输出第一列地址和第二列地址，第三行地址将行布线中的每一条行布线耦合到被输出了第二电压的第一电压输入端子，并且第三列地址将列布线中的每一条列布线耦合到被输出了第四电压的第二电压输入端子。

(10)根据(6)至(8)中任一项所述的存储器系统，其中

电压控制电路输出电压值相互不同的两种电压作为第二电压和第四电压。

(11)根据(6)至(8)中任一项所述的存储器系统，其中

电压控制电路输出电压值相互相等的电压作为第二电压和第四电压。

(12)根据(6)至(8)中任一项所述的存储器系统，其中

根据作为选择的目标的存储器单元的物理位置，控制器控制电压控制电路输出电压值相互不同的两种电压或者电压值相互相等的电压作为第二电压和第四电压。

(13)根据(6)至(8)中任一项所述的存储器系统，其中

在作为控制电压控制电路输出电压值相互相等的电压作为第二电压和第四电压的结果而控制器向作为选择的目标的存储器单元写入失败的情况下，在控制电压控制电路输出电压值相互不同的两种电压作为第二电压和第四电压之后，控制器再次执行向作为选择的目标的存储器单元写入。

(14)根据(6)至(8)中任一项所述的存储器系统，其中

在进行了作为选择的目标的存储器单元的选择之后，控制器输出第三行地址作为行地址，其中所述第三行地址将没有耦合到作为选择的目标的存储器单元的行布线中的每一条行布线和列布线中的每一条列布线设置为浮动状态。

(15)根据(6)至(8)中任一项所述的存储器系统，其中

在进行了作为选择的目标的存储器单元的选择之后，控制器输出第三列地址作为列地址，其中所述第三列地址将耦合到作为选择的目标的存储器单元的列布线设置的电压为小于第三电压的电压。

(16)一种存储器设备，包括：

第三解码器电路，耦合到偶数列的列布线中的每一条列布线；以及

第四解码器电路，耦合到奇数列的列布线中的每一条列布线，

第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路由相互独立的电路构成。

(17)一种存储器设备中的存储器控制方法，其中存储器设备包括：

布置为矩阵的多个存储器单元，所述多个存储器单元各自包括电流路径，所述电流路径包括相互串联耦合的选择元件和可变电阻元件，

在行方向延伸的多条行布线，所述多条行布线各自耦合到电流路径的一端，

在列方向延伸的多条列布线，所述多条列布线各自耦合到电流路径的另一端，

第一解码器电路，耦合到偶数行的行布线中的每一条行布线，

第二解码器电路，耦合到奇数行的行布线中的每一条行布线，

第三解码器电路，耦合到偶数列的列布线中的每一条列布线，以及

所述存储器控制方法包括

相互独立地控制第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路。

(18)根据(17)所述的存储器控制方法，包括：

从第一解码器电路和第二解码器电路当中耦合到作为选择的目标的存储器单元的那个解码器电路，向耦合到作为选择的目标的存储器单元的行布线输出第一电压，并且将没有耦合到作为选择的目标的存储器单元的行布线中的每一条行布线设为浮动状态；

从第一解码器电路和第二解码器电路当中没有耦合到作为选择的目标的存储器单元的那个解码器电路，至少向与耦合到作为选择的目标的存储器单元的行布线相邻的行布线输出第二电压；

从第三解码器电路和第四解码器电路当中耦合到作为选择的目标的存储器单元的那个解码器电路，向耦合到作为选择的目标的存储器单元的列布线输出第三电压，并且将没有耦合到作为选择的目标的存储器单元的列布线中的每一条列布线设为浮动状态；以及

从第三解码器电路和第四解码器电路当中没有耦合到作为选择的目标的存储器单元的那个解码器电路，至少向与耦合到作为选择的目标的存储器单元的列布线相邻的列布线中的每一条列布线输出第四电压。

(19)根据(18)所述的存储器控制方法，包括

向耦合到作为选择的目标的存储器单元的行布线和列布线施加作为第一电压和第三电压的、量值大到足以使等于或大于写入阈值电压的电压被施加到作为选择的目标的存储器单元中的可变电阻元件的电压，以将数据写入作为选择的目标的存储器单元，其中所述写入阈值电压是可变电阻元件从高电阻状态变为低电阻状态的电压。

(20)根据(19)所述的存储器控制方法，包括

向耦合到作为选择的目标的存储器单元的行布线和列布线施加作为第一电压和第三电压的、量值大到足以使小于阈值电压的电压被施加到作为选择的目标的存储器单元中的可变电阻元件的电压，该电压的量值大到足以使高于选择元件被关断的电压的电压被施加到作为选择的目标的存储器单元中的选择元件，以读取作为选择的目标的存储器单元中的数据。

(21)根据(18)所述的存储器控制方法，包括

在从第一解码器电路和第二解码器电路向行布线中的每一条行布线输出第二电压并且从第三解码器电路和第四解码器电路向列布线中的每一条列布线输出第四电压之后，执行以下四个步骤，

(A)从第一解码器电路和第二解码器电路当中耦合到作为选择的目标的存储器单元的那个解码器电路，向耦合到作为选择的目标的存储器单元的行布线输出第一电压，并且将没有耦合到作为选择的目标的存储器单元的行布线中的每一条行布线设为浮动状态，

(B)从第一解码器电路和第二解码器电路当中没有耦合到作为选择的目标的存储器单元的那个解码器电路，至少向所述多条行布线中与耦合到作为选择的目标的存储器单元的行布线相邻的行布线中的每一条行布线输出第二电压，

(C)从第三解码器电路和第四解码器电路当中耦合到作为选择的目标的存储器单元的那个解码器电路，向耦合到作为选择的目标的存储器单元的列布线输出第三电压，并且将没有耦合到作为选择的目标的存储器单元的列布线中的每一条列布线设为浮动状态，以及

(D)从第三解码器电路和第四解码器电路当中没有耦合到作为选择的目标的存储器单元的那个解码器电路，至少向所述多条列布线中与耦合到作为选择的目标的存储器单元的列布线相邻的列布线中的每一条列布线输出第四电压。

(22)根据(21)所述的存储器控制方法，其中

第二电压与第四电压相互不同。

(23)根据(21)所述的存储器控制方法，其中

第二电压与第四电压相互相等。

(24)根据(21)所述的存储器控制方法，包括

根据作为选择的目标的存储器单元的物理位置，允许第二电压与第四电压相互不同或相互相等。

(25)根据(21)所述的存储器控制方法，包括

在作为允许第二电压与第四电压相互不同的结果而使得向作为选择的目标的存储器单元写入失败的情况下，在允许第二电压与第四电压相互相等之后再次执行向作为选择的目标的存储器单元写入。

(26)根据(21)所述的存储器控制方法，包括

在选择作为选择的目标的存储器单元之后，将没有耦合到作为选择的目标的存储器单元的行布线中的每一条行布线和列布线中的每一条列布线设为浮动状态。

(27)根据(21)所述的存储器控制方法，包括

在选择作为选择的目标的存储器单元之后，允许耦合到作为选择的目标的存储器单元的列布线的电压是小于第三电压的电压。

本申请要求于2015年4月27日提交的日本优先权专利申请JP2015-090176的优先权，该申请的全部内容通过引用并入本文。

本领域技术人员应当理解的是，取决于设计要求和其它因素，可以进行各种修改、组合、子组合和变更，只要它们在所附权利要求或其等同物的范围内即可。

Claims

1.一种存储器系统，包括：

控制器，所述控制器控制所述电压控制电路，并且相互独立地控制第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路；其中

2.根据权利要求1所述的存储器系统，其中

3.根据权利要求1所述的存储器系统，其中

4.根据权利要求3所述的存储器系统，其中

第二行地址是将多条行布线当中至少与耦合到作为选择的目标的存储器单元的行布线相邻的行布线中的每一条行布线的电压设置为第二电压的行地址。

5.根据权利要求4所述的存储器系统，其中

第一列地址是将耦合到作为选择的目标的存储器单元的列布线耦合到向其输出了第三电压的第二电压输入端子，并且将没有耦合到作为选择的目标的存储器单元的列布线中的每一条列布线设为浮动状态的列地址，以及

6.根据权利要求5所述的存储器系统，其中

7.根据权利要求6所述的存储器系统，其中

8.根据权利要求5所述的存储器系统，其中

9.根据权利要求5所述的存储器系统，其中

10.根据权利要求5所述的存储器系统，其中

11.根据权利要求5所述的存储器系统，其中

12.根据权利要求5所述的存储器系统，其中

13.根据权利要求5所述的存储器系统，其中

在进行了作为选择的目标的存储器单元的选择之后，控制器输出第三行地址作为行地址，其中所述第三行地址将没有耦合到作为选择的目标的存储器单元的行布线中的每一条行布线设置为浮动状态。

14.根据权利要求5所述的存储器系统，其中

15.一种存储器设备，包括：

第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路由相互独立的电路构成，并将生成的行地址和列地址输出到第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路；其中

第三解码器电路和第四解码器电路各自包括两个第二电压输入端子和多个第二地址输入端子，并且各自对输入到多个第二地址输入端子的列地址执行解码，以设置多条列布线与多个第二电压输入端子的耦合模式。

16.一种存储器设备中的存储器控制方法，其中所述存储器设备包括：

第四解码器电路，耦合到奇数列的列布线中的每一条列布线，其中

第一解码器电路和第二解码器电路各自包括两个第一电压输入端子和多个第一地址输入端子，并且第三解码器电路和第四解码器电路各自包括两个第二电压输入端子和多个第二地址输入端子，

所述存储器控制方法包括

相互独立地控制第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路；

生成行地址和列地址，并将行地址和列地址输出到第一解码器电路、第二解码器电路、第三解码器电路和第四解码器电路,其中

由第一解码器电路和第二解码器电路各自对输入到多个第一地址输入端子的行地址执行解码，以设置多条行布线与多个第一电压输入端子的耦合模式，以及

由第三解码器电路和第四解码器电路各自对输入到多个第二地址输入端子的列地址执行解码，以设置多条列布线与多个第二电压输入端子的耦合模式。