JP5542742B2

JP5542742B2 - 半導体記憶装置

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Publication number: JP5542742B2
Application number: JP2011117555A
Authority: JP
Inventors: 淳出口; 春希戸田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-05-26
Filing date: 2011-05-26
Publication date: 2014-07-09
Anticipated expiration: 2031-05-26
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Description

実施形態は、半導体記憶装置に関する。

大容量のデータを記憶して利用する半導体記憶装置として三次元化が容易な抵抗変化メモリ（ＲｅＲＡＭ：ＲｅｓｉｓｔａｎｃｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等が注目されている。これら抵抗変化メモリセルの特性は、メモリセルに印加する電圧の極性によって電圧−電流特性が大きく変わる非対称性にある。

従来、これらの抵抗変化メモリセルを用いた半導体記憶装置では、選択するメモリセル（以下、「選択メモリセル」と呼ぶ）を他のメモリセル（以下、「非選択メモリセル」と呼ぶ）と区別するために、全ての非選択メモリセルに対して選択メモリセルとは異なるバイアスを外部から印加しつつ、選択メモリセルにアクセスしている。このバイアスの設定によって非選択メモリセルの誤動作のマージンを大きくすることができ、セルアレイの確実な動作を保証することができる。しかし、バイアスの設定は容易ではなく、最適なバイアス条件の下でアクセスさせる場合、消費電流が増加するなどの問題があった。

そのため、これら抵抗変化メモリを大容量の半導体記憶装置に利用する場合、アクセス対象となるセルアレイのサイズを十分大きくできなかった。その結果、半導体記憶装置におけるメモリセルの占有率が低下してしまい、三次元構造の長所が十分に発揮されていなかった。

特開２０１０−３３６７５号

信頼性の高い書き込み動作を実現した半導体記憶装置を提供することを目的とする。

実施形態に係る半導体記憶装置は、複数の第１配線、前記第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び第２配線の各交差部に設けられており異なる抵抗状態によってデータを記憶する複数のメモリセルからなるメモリセルアレイと、前記複数のメモリセルのうちデータ書き込みの対象である選択メモリセルに対して書き込み動作を実行する書き込み回路とを備え、前記メモリセルは、第１極性のセット電圧が印加されると前記抵抗状態が第１抵抗状態から第２抵抗状態に遷移するセット動作、及び前記第１極性とは逆極性の第２極性のリセット電圧が印加されると前記抵抗状態が前記第２抵抗状態から前記第１抵抗状態に遷移するリセット動作を有し、前記第１極性における電圧−電流特性と前記第２極性における電圧−電流特性とが非対称であり、前記書き込み回路は、前記書き込み動作を実行する際、前記選択メモリセルに接続された前記第１配線及び第２配線間と、前記複数のメモリセルのうちデータ書き込みの非対象である非選択メモリセルに接続された前記第１配線及び前記第２配線間とに、それぞれ異なる電圧を印加する第１ステップを実行し、前記第１ステップの実行後、前記選択メモリセルに接続された第１配線及び第２配線間にデータ書き込みに必要な電圧を印加すると共に、前記非選択メモリセルに接続された前記第１配線及び第２配線の少なくとも一方をフローティング状態にする第２ステップを実行することを特徴とする。

第１の実施形態に係る半導体記憶装置の構成を示す図である。同実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。同実施形態に係る半導体記憶装置のメモリセルの回路記号及び電圧−電流特性を示す図である。同実施形態に係る半導体記憶装置のメモリセルアレイの一部の等価回路図である。同実施形態に係る半導体記憶装置のフローティングアクセス方式による書き込み動作（セット動作）時のメモリセルアレイのバイアス状態を示す図である。同実施形態に係る半導体記憶装置のフローティングアクセス方式による書き込み動作（セット動作）時の各配線の具体的な電位変化を示す図である。同実施形態に係る半導体記憶装置のフローティングアクセス方式による書き込み動作（リセット動作）時の各配線の具体的な電位変化を示す図である。同実施形態に係る半導体記憶装置のフローティングアクセス方式による書き込み動作（セット動作）時の各配線の一般的な電位変化を示す例である。同実施形態に係る半導体記憶装置のフローティングアクセス方式による書き込み動作（リセット動作）時の各配線の一般的な電位変化を示す例である。第２の実施形態に係る半導体記憶装置のフローティングアクセス方式による書き込み動作時の配線の選択例を説明する図である。同実施形態に係る半導体記憶装置のフローティングアクセス方式による書き込み動作時の配線の他の選択例を説明する図である。比較例に係る半導体記憶装置のフローティングアクセス方式による書き込み動作（セット動作）時のメモリセルアレイのバイアス状態を示す図である。図１２において、配線間の容量性結合を考慮した場合のメモリセルアレイのバイアス状態を示す図である。

以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。

［第１の実施形態］
図１は、第１の実施形態に係る半導体記憶装置の構成を示す図である。この半導体記憶装置は、メモリセルアレイ１を備える。メモリセルアレイ１は、複数積層されたメモリセルマット（メモリセル層）から構成されている。各メモリセルマットは、複数のビット線ＢＬ（第１配線）及び複数のワード線ＷＬ（第２配線）と、これらワード線ＷＬ及びビット線ＢＬで選択されるメモリセルＭＣを有する。以下において、ビット線ＢＬ及びワード線ＷＬの総称として「配線」と呼ぶこともある。なお、本実施形態において、メモリセルマットは必ずしも複数積層されていなくても良い。

メモリセルマットのビット線ＢＬには、ビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み及びメモリセルＭＣからのデータ読み出しをするカラム制御回路２が電気的に接続されている。以下において、メモリセルＭＣのデータ消去或いはメモリセルＭＣへのデータ書き込みする動作をまとめて「書き込み動作」と呼ぶこともある。また、この書き込み動作或いはメモリセルＭＣからのデータ読み出しをまとめて「アクセス動作」と呼ぶこともある。カラム制御回路２には、アクセス動作に必要な電圧をビット線ＢＬに供給するビット線ドライバ２´と、読み出し動作時にメモリセルＭＣに流れる電流を検知・増幅してメモリセルＭＣが記憶するデータを判定するセンスアンプＳＡを有する。

一方、メモリセルマットのワード線ＷＬには、アクセス動作時にワード線ＷＬを選択するロウ制御回路３が電気的に接続されている。ロウ制御回路３は、アクセス動作に必要な電圧をワード線ＷＬに供給するワード線ドライバ３´を有する。なお、このロウ制御回路３は、カラム制御回路２と共に書き込み回路に含まれる。

図２は、メモリセルアレイ１の一部を示す斜視図である。
メモリセルアレイ１は、クロスポイント型のメモリセルアレイである。メモリセルアレイ１のメモリセルマットＭＭは、平行に配設された複数のビット線ＢＬと、これらビット線ＢＬと交差する方向に平行に配設された複数のワード線ＷＬを有する。ビット線ＢＬ及びワード線ＷＬの各交差部には、両配線に挟まれるようにメモリセルＭＣが設けられている。メモリセルアレイ１は、前述の通り、このような複数のメモリセルマットＭＭが多層に積層されており、上下に隣接するメモリセルマットＭＭ同士は、ワード線ＷＬ或いはビット線ＢＬを共有している。図２の場合、メモリセルアレイ１の最下層のメモリセルマットＭＭ０と、このメモリセルマットＭＭ０の上に隣接するメモリセルマットＭＭ１は、ワード線ＷＬ００〜ＷＬ０２を共有している。

図３中（Ａ）は、メモリセルＭＣの回路記号を示す図であり、図３中（Ｂ）は、メモリセルＭＣの電圧−電流特性を示す図である。以下では、図３中（Ａ）に示すノードＮａを「アノード」、ノードＮｃを「カソード」と呼ぶ。また、図３中（Ａ）の矢印で示されたアノードＮａからカソードＮｃに向かう方向を「順方向」、その逆の方向を「逆方向」と呼ぶ。したがって、アノードＮａよりもカソードＮｃの電圧が小さいバイアスが順方向バイアス（第１極性）となり、アノードＮａよりもカソードＮｃの電圧が大きいバイアスが逆方向バイアス（第２極性）となる。

メモリセルＭＣは、可変抵抗素子からなり、この可変抵抗素子の異なる抵抗状態によってデータを記憶する。以下では、可変抵抗素子が高抵抗状態（第１抵抗状態）であるメモリセルＭＣの状態を「リセット状態」、可変抵抗素子が低抵抗状態（第２抵抗状態）であるメモリセルＭＣの状態を「セット状態」と呼ぶ。また、リセット状態のメモリセルＭＣをセット状態に遷移させる動作を「セット動作」、セット状態のメモリセルＭＣをリセット状態に遷移させる動作を「リセット動作」と呼ぶ。したがって、書き込み動作は、メモリセルＭＣにセット動作或いはリセット動作させることをいう。

このメモリセルＭＣは、固体電解質の性質を有する。これは、図３中（Ｂ）に示すように、バイアスの方向（印加電圧の極性）によって電圧−電流特性が非対称となる性質である。図３中（Ｂ）から分かるように、メモリセルＭＣの電圧−電流特性は、印加電圧Ｖ＝０の近傍を除いて、セル電流は、Ｉ〜Ａｅｘｐ（αＶ）（Ａ、αは定数）で近似することができる。リセット状態のメモリセルＭＣに順方向バイアスをかけた場合、リセット状態のメモリセルＭＣに逆方向バイアスをかけた場合及びセット状態のメモリセルＭＣに逆方向バイアスをかけた場合の係数αは同程度となる。これに対して、セット状態のメモリセルＭＣに順方向バイアスをかけた場合の係数αは格段に大きくなる。なお、印加電圧Ｖ＝０の近傍では、ｌｎＩは、±∞になる。

リセット状態のメモリセルＭＣに順方向バイアスをかけた場合、印加電圧Ｖが０Ｖ近傍からセット電圧Ｖｓｅｔまでの範囲では、メモリセルＭＣはリセット状態のままであり、メモリセルＭＣに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（矢印ａ０）。そして、印加電圧Ｖがセット電圧Ｖｓｅｔ以上になると、メモリセルＭＣの状態は、リセット状態からセット状態に非可逆的に遷移する（セット動作）（矢印ａ１）。

一方、セット状態のメモリセルＭＣに順方向バイアスをかけた場合、メモリセルＭＣに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（矢印ａ２）。しかし、セット状態のメモリセルＭＣは、順方向バイアスをかけている限り、印加電圧Ｖを大きくしていってもリセット状態に遷移しない。

リセット状態のメモリセルＭＣに逆バイアスをかけた場合、メモリセルＭＣに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（矢印ａ３）。しかし、リセット状態のメモリセルＭＣは、逆方向バイアスをかけている限り、印加電圧Ｖを大きくしていってもセット状態に遷移しない。

一方、セット状態のメモリセルＭＣに逆方向バイアスをかけた場合、印加電圧が０Ｖからこの逆バイアスが０Ｖから電圧−Ｖｒｅｓｅｔ（以下では、Ｖｒｅｓｅｔを、「リセット電圧」と呼ぶ）までの範囲では、メモリセルＭＣはセット状態のままであり、メモリセルＭＣに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（矢印ａ３）。そして、印加電圧Ｖが電圧−Ｖｒｅｓｅｔ以下になると、メモリセルＭＣの状態は、セット状態からリセット状態に非可逆的に遷移する（リセット動作）。

図４は、メモリセルアレイ１の一部の等価回路図である。この図には、メモリセルアレイ１の一部として、メモリセルマットＭＭ０のビット線ＢＬ０〜ＢＬ２、ワード線ＷＬ００〜ＷＬ０２、及び複数のメモリセルＭＣが示されている。

図４の場合、各メモリセルＭＣは、ビット線ＢＬにアノードＮａ、ワード線ＷＬにカソードＮｃが接続されている。

次に、図４の等価回路を参照しながら、メモリセルＭＣに対する書き込み動作について説明しておく。なお、説明の便宜上、アクセス対象となるメモリセルを「選択メモリセル」、その他のメモリセルを「非選択メモリセル」、選択メモリセルに接続されたビット線を「選択ビット線」、選択メモリセルに接続されたワード線を「選択ワード線」、非選択メモリセルに接続されたビット線を「非選択ビット線」、非選択メモリセルに接続されたワード線を「非選択ワード線」と呼ぶこともある。また、選択ビット線及び選択ワード線の総称として「選択配線」、非選択ビット線及び非選択ワード線の総称として「非選択配線」と呼ぶこともある。

ここでは、全てのメモリセルＭＣがリセット状態であった場合において、メモリセルマットＭＭ０のメモリセルＭＣ００１を選択メモリセルとし、この選択メモリセルＭＣ００１をセット動作させる場合について説明する。

選択メモリセルＭＣ００１をセット動作させる場合、選択メモリセルＭＣ００１に接続された選択ビット線ＢＬ００にセット電圧Ｖｓｅｔ、選択メモリセルＭＣ００１に接続された選択ワード線ＷＬ０１に０Ｖを印加すれば良い。但し、その際には、メモリセルＭＣ０００、ＭＣ００２等などその他の非選択メモリセルＭＣのデータディスターブを防止するために工夫が必要となる。

その一つの方法として、非選択ビット線ＢＬ０１及びＢＬ０２並びに非選択ワード線ＷＬ００及びＷＬ０２に、セット電圧Ｖｓｅｔの半分の電圧Ｖｓｅｔ／２を印加する方法がある。

この場合、非選択ビット線ＢＬ０１及びＢＬ０２並びに非選択ワード線ＷＬ００及びＷＬ０の各交差部に接続された非選択メモリセルＭＣ０１０、ＭＣ０１２、ＭＣ０２０及びＭＣ０２２には、バイアスがかからない。また、選択ビット線ＢＬ００に接続された非選択メモリセルＭＣ０００及びＭＣ００２並びに選択ワード線ＷＬ０１に接続された非選択メモリセルＭＣ０１１及びＭＣ０２１には電圧Ｖｓｅｔ／２の順方向バイアスはかかるものの、この電圧Ｖｓｅｔ／２は、図３中（Ｂ）に示すメモリセルＭＣの特性から分かるように、セット動作が生じるほどの順方向バイアスではない。

以上の方法によれば、非選択メモリセルＭＣのデータディスターブを招くことなく、選択メモリセルＭＣ００１にのみセット動作させることができる。

しかし、この方法を用いた場合、固定電位間で順方向バイアスがかかる非選択メモリセルが多数発生するため、消費電流が増大する点などが問題となる。そのため、例えば、大容量のファイルメモリとして、これらメモリセルを利用する場合、書き込み動作に関係するメモリセルの範囲をできるだけ抑えて対処する必要がある。その結果、装置全体に占めるメモリセルの占有率の低下を招くことになり、３次元化が容易なクロスポイント型のメモリセルの特徴を十分に発揮することができない。

以上の問題を解決する方法として、フローティングアクセス方式による書き込み動作がある。

図１２は、フローティングアクセス方式による書き込み動作（セット動作）時のメモリセルアレイのバイアス状態を示す図であり、本実施形態の比較例となるものである。なお、図１２中において“〜”は、フローティング状態であることを表わしている。例えば、“Ｖｓｅｔ／２〜”は、電圧Ｖｓｅｔ／２が印加された状態でフローティング状態になったことを意味している。

フローティングアクセス方式は、選択メモリセルに対してセット電圧或いはリセット電圧を印加する一方、非選択メモリセルに接続されたビット線或いはワード線の少なくとも一方をフローティング状態にする方式であり、非選択メモリセルを自己整合的に分布されたバイアス状態に置く方式である。

ここでは、具体例として、全てのメモリセルＭＣがリセット状態であった場合において、メモリセルマットＭＭ０のメモリセルＭＣ００１を選択メモリセルとし、この選択メモリセルＭＣ００１にセット動作させる場合を説明する。

フローティングアクセス方式よる書き込み動作は、メモリセルＭＣの抵抗状態を保持している状態（以下、「スタンバイ状態」と呼ぶ）にあるメモリアレイを、メモリセルＭＣをアクセス可能な状態（以下、「アクティブ・スタンバイ状態」と呼ぶ）にするアクセス準備ステップ（第１ステップ）と、アクティブ・スタンバイ状態のメモリセルアレイのメモリセルＭＣに対して実際にアクセスするアクセスステップ（第２ステップ）の２つのステップによって実現される。なお、アクセスステップにおけるメモリセルアレイの状態を「アクセス状態」と呼ぶ。

セット動作前、メモリセルアレイ１はスタンバイ状態にある。ここでは、ビット線ドライバ及びワード線ドライバ（図示せず）から全てのビット線ＢＬ００〜ＢＬ０２及びワード線ＷＬ００〜ＷＬ０２に対して、接地電圧（０Ｖ）程度の電圧を印加しておく。

続いて、アクセス準備ステップでは、図１２に示すように、ビット線ドライバ及びワード線ドライバから全てのビット線ＢＬ００〜ＢＬ０２及びワード線ＷＬ００〜ＷＬ０２に対して、セット電圧Ｖｓｅｔの半分の電圧Ｖｓｅｔ／２を印加する。

そして、アクセスステップでは、図１２に示すように、非選択ビット線ＢＬ０１及びＢＬ０２並びに非選択ワード線ＷＬ００及びＷＬ０２をフローティング状態（Ｖｓｅｔ／２〜）にした後（図１２中ｓ１）、ビット線ドライバ及びワード線ドライバから選択ビット線ＢＬ００に対してセット電圧Ｖｓｅｔ、選択ワード線ＷＬ０１に対して０Ｖをそれぞれ印加する（図１２中ｓ２）。

このアクセスステップによって、選択メモリセルＭＣ００１には、セット電圧Ｖｓｅｔの順方向バイアスがかかる。一方、非選択メモリセルＭＣにも、選択ビット線ＢＬ００から選択ワード線ＷＬ００に向かう電流パスによって、何らかのバイアスがかかることになる。

但し、非選択メモリセルＭＣを経由する電流パスは、少なくとも３つの非選択メモリセルＭＣを経由することになる。例えば、図１２中点線矢印で示す電流パスＰ０の場合、選択ビット線ＢＬ００から選択ワード線ＷＬ０１に向けて、３つの非選択メモリセルＭＣ０００、ＭＣ０１０及びＭＣ０１１を経由する。

つまり、非選択メモリセルを経由する電流パスでは、セット電圧Ｖｓｅｔが少なくとも３つの非選択メモリセルＭＣによって分圧されることになる。その結果、非選択メモリセルＭＣには、その配置場所に応じて自己整合的に決まるセット電圧Ｖｓｅｔ未満の電圧しか印加されないことになる。

また、非選択メモリセルＭＣを経由する電流パスには、電流パスＰ０における非選択メモリセルＭＣ０１０のように、必ず逆方向バイアスがかかる非選択メモリセルＭＣが存在するため、ごく僅かな電流しか流れない。その結果、メモリセルアレイにおける消費電力を抑えることができる。

さらに、このフローティングアクセス方式による書き込み動作は、アクセスステップにおいて、非選択配線をフローティング状態にすれば良いだけなので、特別な周辺回路を必要とせずチップ面積の増大を伴うことなく実現することができる。

但し、以上説明した比較例に係る書き込み動作は、理想的な特性を持つメモリセルアレイを想定したものである。そして、実際には、メモリセルアレイの微細加工などによって、メモリセルアレイには、図１３中点線で示すように、ビット線ＢＬ間、ワード線ＷＬ間、ビット線ＢＬ−接地線ＧＮＤ間及びワード線ＷＬ−接地線ＧＮＤ間において、寄生容量Ｃｂｂ、Ｃｗｗ、Ｃｂｇ及びＣｗｇがそれぞれ発生することになる。そのため、比較例に係る書き込み動作では、以下のような問題が生じる。

メモリセルアレイを微細加工した場合、ビット線ＢＬ−接地線ＧＮＤ間或いはワード線ＷＬ−接地線ＧＮＤ間の距離と比べて、ビット線ＢＬ間或いはワード線ＷＬ間の距離が非常に小さくなる。そのため、上記寄生容量は、Ｃｂｂ＞＞Ｃｂｇ、Ｃｗｗ＞＞Ｃｗｇの関係になる。

したがって、実際には、非選択ビット線ＢＬ０１及びＢＬ０２をフローティング状態にした後（図１３中ｓ１）、選択ビット線ＢＬ００の電位を電圧Ｖｓｅｔ／２からセット電圧Ｖｓｅｔにすると（図１３中ｓ２）、寄生容量Ｃｂｂによる容量性結合によって非選択ビット線ＢＬ０１及びＢＬ０２の電圧が上昇する（図１１中ａ１、ｓ３）。例えば、ビット線ＢＬ間の容量性結合の結合係数が１であった場合、フローティング状態の非選択ビット線ＢＬ０１及びＢＬ０２の電位は、電圧Ｖｓｅｔ／２付近からセット電圧Ｖｓｅｔ付近まで、電圧Ｖｓｅｔ／２だけ上昇してしまう。

ワード線ＷＬについても同様であり、例えば、ワード線ＷＬ間の容量性結合の結合係数を１とした場合、非選択ワード線ＷＬの電位は、電圧Ｖｓｅｔ／２付近から０Ｖ付近まで、電圧Ｖｓｅｔ／２だけ降下してしまう（図１３中ｓ３）。

その結果、非選択メモリセルＭＣにもセット電圧Ｖｓｅｔの順方向バイアスがかかることになり、延いては、非選択メモリセルＭＣのデータディスターブが発生することになる。

メモリセルＭＣにリセット動作させる場合については詳しい説明は省略するが、上記セット動作させる場合と同様に、配線間の結合容量の影響によってデータディスターブが発生するおそれがある。

そこで、本実施形態では、容量性結合の影響によるデータディスターブを抑制すべく、アクセスステップにおけるディスターブマージンが十分に確保できるフローティングアクセス方式による書き込み動作を用いる。

図５は、本実施形態に係るフローティングアクセス方式による書き込み動作（セット動作）時のメモリセルアレイ１のバイアス状態を示す図である。なお、図中の各表示については、図１３に倣っている。

また、図６は、本実施形態に係るセット動作時の各配線の電位変化を示す図である。なお、図中太実線で示す電位は、アクセス準備ステップ完了時の電位であり、細実線で示す電位は、選択ビット線に対するセット電圧印加後の電位を示している。なお、この細実線は、配線間の容量性結合の結合係数を１とした場合の電位である。

ここでは、具体例として、全てのメモリセルＭＣがリセット状態であった場合において、メモリセルマットＭＭ０のメモリセルＭＣ００１を選択メモリとし、この選択メモリセルＭＣ００１にセット動作させる場合を説明する。

なお、ここでは、理解を容易にするため、セット電圧Ｖｓｅｔを、例えば、３．０Ｖであるとし、ビット線ＢＬ間及びワード線ＷＬ間の容量性結合の結合係数を１として具体的な数値を示して説明しているが、本実施形態は、後述の通り、これら示された数値に限定されるものではないことに留意されたい。

本実施形態に係るセット動作は、以下に説明するように、比較例に係るセット動作と比べ、アクセス準備ステップにおけるメモリセルアレイ１のバイアス状態が異なる。

セット動作前のスタンバイ状態については、比較例の場合と同様であるため説明を省略する。

続いて、アクセス準備ステップでは、図５に示すように、ビット線ドライバ２´から、選択ビット線ＢＬ００に対して１．５Ｖ、非選択ビット線ＢＬ０１及びＢＬ０２に対して０．５Ｖをそれぞれ印加する。また、ワード線ドライバ３´から、選択ワード線ＷＬ０１に対して１．５Ｖ、非選択ワード線ＷＬ００及びＷＬ０２に対して２．５Ｖをそれぞれ印加する。

そして、アクセスステップでは、図５に示すように、非選択ビット線ＢＬ０１及びＢＬ０２並びに非選択ワード線ＷＬ００及びＷＬ０２をフローティング状態（０．５Ｖ〜並びに２．５Ｖ〜）にした後（図５中ｓ１）、ビット線ドライバ２´から選択ビット線ＢＬ００に対して３．０Ｖを印加すると共に、ワード線ドライバ３´から選択ワード線ＷＬ０１に対して０Ｖを印加する（図５中ｓ２）。

このアクセスステップによって、選択メモリセルＭＣ００１には、セット電圧Ｖｓｅｔである３．０Ｖの順方向バイアスがかかる。

一方、選択ビット線ＢＬ００の電位を１．５Ｖから３．０Ｖにすると（図５及び図６中ｓ２）、寄生容量Ｃｂｂによる容量性結合によって非選択ビット線ＢＬ０１及びＢＬ０２の電位が上昇する（図５中ａ１、図５及び図６中ｓ３）。具体的には、フローティング状態の非選択ビット線ＢＬ０１及びＢＬ０２の電位は、０．５Ｖ付近から２．０Ｖ付近まで１．５だけ上昇する。

ワード線ＷＬについても同様であり、選択ワード線ＷＬ０１の電位を１．５Ｖから０Ｖにすると（図５及び図６中ｓ２）、寄生容量Ｃｗｗを介して非選択ワード線ＷＬ００及びＷＬ０２の電位が下降する（図５中ａ２、図５及び図６中ｓ３）。具体的には、フローティング状態の非選択ワード線ＷＬ００及びＷＬ０２の電位は、２．５Ｖ付近から１．０Ｖ付近まで１．５Ｖだけ下降する。

しかし、本実施形態の場合には比較例の場合とは異なり、いずれの非選択メモリセルＭＣにもセット電圧Ｖｓｅｔに満たない３．０Ｖ未満の順方向バイアスしかかからない。具体的には、選択ビット線ＢＬ００に接続された非選択メモリセルＭＣ００及びＭＣ０２には２．０Ｖ、その他の非選択メモリセルＭＣには１．０Ｖの順方向バイアスしかかからない。つまり、本実施形態の係るセット動作によれば、配線間の容量性結合の結合係数が１という最悪の条件を想定した場合であっても、最低１．０Ｖのディスターブマージンを確保することができる。

図７は、本実施形態に係るフローティングアクセス方式の書き込み動作（リセット動作）時の各配線の電位変化を示す図である。なお、図中の各表示については、図６に倣っている。また、本実施形態に係るリセット動作時のメモリセルアレイ１のバイアス状態を示す図については具体的な数値を除き図５と同様であるため省略している。

ここでは、理解を容易にするため、リセット電圧Ｖｒｅｓｅｔを、例えば、３．０Ｖであるとし、ビット線ＢＬ間及びワード線ＷＬ間の容量性結合の結合係数を１として具体的な数値を示して説明しているが、本実施形態は、後述の通り、これら示された数値に限定されるものではないことに留意されたい。

リセット動作前のスタンバイ状態については、比較例の場合と同様であるため説明を省略する。

続いて、アクセス準備ステップでは、図７に示すように、ビット線ドライバ２´から、選択ビット線ＢＬに対して０．５Ｖ、非選択ビット線ＢＬに対して１．５Ｖをそれぞれ印加する。また、ワード線ドライバ３´から、選択ワード線ＷＬに対して２．５Ｖ、非選択ワード線ＷＬに対して１．５Ｖをそれぞれ印加する。

そして、アクセスステップでは、非選択ビット線ＢＬ及び非選択ワード線ＷＬをそれぞれフローティング状態にした後、図７に示すように、ビット線ドライバ２´から選択ビット線ＢＬに対して０Ｖを印加すると共に、ワード線ドライバ３´から選択ワード線ＷＬに対して３．０Ｖを印加する（図７中ｓ２）。

このアクセスステップによって、選択メモリセルＭＣにはリセット電圧Ｖｒｅｓｅｔである３．０Ｖの逆方向バイアスがかかる。

一方、選択ビット線ＢＬの電位を０．５Ｖから０Ｖにすると（図５中ｓ２）、寄生容量Ｃｂｂを介して非選択ビット線ＢＬの電位が下降する（図５中ｓ３）。具体的には、フローティング状態の非選択ビット線ＢＬの電位は、１．５Ｖ付近から１．０Ｖ付近まで０．５Ｖだけ下降する。

ワード線ＷＬについても同様であり、選択ワード線ＷＬの電位を２．５Ｖから３．０Ｖにすると（図７中ｓ２）、寄生容量Ｃｗｗによる容量性結合によって非選択ワード線ＷＬの電位が上昇する（図７中ｓ３）。具体的には、フローティング状態の非選択ワード線ＷＬの電位は、１．５Ｖ付近から２．０Ｖ付近まで０．５Ｖだけ上昇する。

しかし、いずれの非選択メモリセルＭＣにもリセット電圧Ｖｒｅｓｅｔに満たない３．０Ｖ未満の逆方向バイアスしかかからない。具体的には、選択ビット線ＢＬ及び非選択ワード線ＷＬ間に接続された非選択メモリセルＭＣ並びに非選択ビット線ＢＬ及び選択ワード線ＷＬ間に接続された非選択メモリセルには２．０Ｖ、その他の非選択メモリセルＭＣには１．０Ｖの逆方向バイアスしかかからない。つまり、本実施形態の係るリセット動作によれば、配線間の容量性結合の結合係数が１という最悪の条件を想定した場合であっても、最低１．０Ｖのディスターブマージンを確保することができる。

なお、図５〜図７に示した書き込み動作の例では、容量性結合の結合係数を１とし、選択配線の電位変化によって、全ての非選択配線の電位もこれと同じだけ変化する場合を想定していた。

しかし、実際には、選択配線−非選択配線間の全ての容量性結合の結合係数が１であることはなく、０〜１の範囲で分布している。そして、その分布は、選択配線に対する非選択配線の距離が長くなるほど小さくなる傾向にある。

したがって、セット動作時においては、アクセスステップで選択メモリセルＭＣに対してセット電圧Ｖｓｅｔである３．０Ｖの順方向バイアスをかけた時、電位が０．５Ｖ付近から２．０Ｖ付近まで上昇してしまう非選択ビット線ＢＬが存在し得る一方、電位が０．５Ｖ付近からほぼ変化しない非選択ビット線ＢＬも存在し得る。つまり、実際には、選択メモリセルＭＣに対してセット電圧Ｖｓｅｔの順方向バイアスをかけた後の非選択ビット線ＢＬの電位は、０．５Ｖ〜２．０Ｖの範囲で分布することに注意されたい。

また、これと同様に、リセット動作時においても、選択メモリセルＭＣに対してリセット電圧Ｖｒｅｓｅｔの逆方向バイアスをかけた後の非選択ビット線ＢＬの電位は、１．０Ｖ〜１．５Ｖの範囲で分布することに注意されたい。

いずれの場合であっても、図５〜図７を用いて説明した本実施形態に係る書き込み動作によれば、アクセスステップにおけるディスターブマージンを最低でも１．０Ｖ確保することができる。

ここまでは、具体的な数値を用いて本実施形態に係る書き込み動作を説明したが、一般的には、各配線の電位は、次のように説明することができる。

図８は、本実施形態に係るセット動作時の各配線の電位変化を説明する図である。なお、図中の各表示については、図６に倣っている。

アクセス準備ステップ完了時の選択ビット線、非選択ビット線、選択ワード線、非選択ワード線の電位をそれぞれＵｂ（Ｕ１）、Ｕ、Ｖｗ（Ｖ１）、Ｖとし、確保したいディスターブマージンをΔで表すと、それらの関係は、一般的に数１のように表すことができる。
［数１］
Ｖ−Ｕ≦Ｖｒｅｓｅｔ−Δ （１）
（Ｕ＋Ｖｓｅｔ−Ｕｂ）−（Ｖ−Ｖｗ）≦Ｖｓｅｔ−Δ （２）
Ｖｗ＋Δ≦Ｖ（３）
Ｕ＋Δ≦Ｕｂ（４）
Ｕ＜Ｕｂ≦Ｖｗ＜Ｖ（５）

数１において、（１）及び（２）式は、非選択ビット線−非選択ワード線間、（３）式は、選択ビット線−非選択ワード線間、（４）式は、非選択ビット線−選択ワード線間の電位の関係を示し、（５）式は、アクセス準備ステップにおいて、全てのメモリセルに逆方向バイアスがかかるための条件を示している。

セット動作において、ディスターブマージンΔを確保するには、アクセス準備ステップにおいて、全てのメモリセルに順方向バイアスがかからないように各配線の電位を設定する必要がある。

したがって、数１中（５）式から、Ｖｗ−Ｕｂ＞Ｖ−Ｕを具備するように、各配線の電位を設定する。

なお、ビット線ドライバ２´、ワード線ドライバ３´の設計等の都合から、多くの電位を用意できないような場合には、例えば、図５及び図６に示す具体例のように、Ｖｗ＝Ｕｂとし、Ｕ＋２Δ≦Ｖとすれば良い。

図９は、本実施形態に係るリセット動作時の各配線の電位変化を説明する図である。なお、図中の各表示については、図７に倣っている。

リセット動作の場合、各配線のアクセス準備ステップ完了時の選択ビット線、非選択ビット線、選択ワード線、非選択ワード線の電位の関係は、一般的に数２のように表すことができる。
［数２］
Ｖ＋Δ≦Ｖｗ（６）
Ｕｂ＋Δ≦Ｕ（７）
Ｖｗ−Ｕｂ≦Ｖｒｅｓｅｔ−Δ （８）
（Ｖ＋Ｖｒｅｓｅｔ−Ｖｗ）−（Ｕ−Ｕｂ）≦Ｖｒｅｓｅｔ−Δ （９）
Ｕｂ＜Ｕ≦Ｖ＜Ｖｗ（１０）

数２において、（６）式は、選択ビット線−非選択ワード線間、（７）式は、非選択ビット線−選択ワード線間、（８）式は、選択ビット線−選択ワード線間、（９）式は、非選択ビット線−非選択ワード線間の電位の関係を示し、（１０）式は、アクセス準備ステップにおいて、全てのメモリセルに逆方向バイアスがかかるための条件を示している。

リセット動作において、ディスターブマージンΔを確保するには、セット動作時と同様、アクセス準備ステップにおいて、全てのメモリセルに順方向バイアスがかからないように各配線の電位を設定する必要がある。

つまり、数２中（１０）式から、Ｖｗ−Ｕｂ＞Ｖ−Ｕを具備するように、各配線の電位を設定する。

なお、ビット線ドライバ２´、ワード線ドライバ３´の設計等の都合から、多くの電位を用意できないような場合には、例えば、図７に示す具体例のように、Ｖ＝Ｕとし、Ｕｂ＋２Δ≦Ｖｗとすれば良い。

以上、本実施形態によれば、比較例の場合と同様にチップ面積の増大を伴うことなく低消費電力化を実現できる共に、比較例の場合と比べ、信頼性の高い書き込み動作を実現した半導体記憶装置を提供することができる。

［第２の実施形態］
第１の実施形態では、１つのメモリセルＭＣに書き込み動作する場合について説明したが、第２の実施形態では、複数のメモリセルＭＣに同時に書き込み動作する場合について説明する。

図１０は、本実施形態に係るフローティングアクセス方式による書き込み動作時の配線の選択例を示す図である。

メモリセルＭＣに過剰なセル電流が流れると、メモリセルＭＣの特性が変化してしまうため、書き込み動作する際には、センスアンプＳＡによって、メモリセルＭＣに流れるセル電流をモニタする必要がある。

この点、複数のメモリセルＭＣに同時に書き込み動作する際、例えば、１本のビット線ＢＬ００を選択ビット線とし、これに接続されている複数のメモリセルＭＣ０００、ＭＣ００１、・・・を選択メモリセルとしてしまうと、選択ビット線ＢＬ００には、これら選択メモリセルＭＣ０００、ＭＣ００１、・・・に流れるセル電流が重畳的に流れてしまい、センスアンプＳＡは、個々の選択メモリセルＭＣ０００、００１、・・・のセル電流をモニタすることはできない。

したがって、本実施形態では、複数のメモリセルＭＣに対して同時に書き込み動作する場合、例えば、図１０に示すように、１本のワード線ＷＬ０１を選択ワード線とし、これに接続された複数のメモリセルＭＣ０００、ＭＣ０１１、ＭＣ０２１、ＭＣ０３１、・・・を選択メモリセルとする。

このように選択することで、各メモリセルＭＣのセル電流をそれぞれに対応したセンスアンプＳＡでモニタしながら、複数のメモリセルＭＣに対して同時にデータを書き込むことができる。

また、本実施形態では、上述のように、１本のワード線ＷＬに共通に接続されたメモリセルＭＣであれば同時にデータを書き込むことができる。したがって、図２に示すようなメモリセルアレイ１の場合、例えば、ワード線ＷＬ０１を選択ワード線にすると、このワード線ＷＬ０１を共有する２つのメモリセルマットＭＭ０及びＭＭ１のメモリセルＭＣに対して同時にデータを書き込むことができる。そのため、複数のメモリセルに対する書き込み動作をより高速に処理することができる。

逆に、例えば、図１１に示すように、ワード線ＷＬ０１を選択ワード線とし、それに接続されたメモリセルＭＣを１個おきに選択メモリセルとし、同時にデータを書き込むメモリセル数を少なくすることもできる。この場合、メモリセルＭＣ００１、ＭＣ０２１、・・・が選択メモリセルとなり、ビット線ＢＬ００、ＢＬ０２、・・・が選択ビット線となる。

このように配線の選択方法は、隣接する２本のビット線ＢＬ、例えば、ＢＬ００及びＢＬ０１で１つのセンスアンプＳＡを共有している場合などに有効である。また、ワード線ドライバ３´の駆動能力の点から、同時にデータを書き込むメモリセル数を制限したい場合などにも使える。

なお、セット動作時及びリセット動作時のメモリセルアレイ１のバイアス状態や各配線の電位変化については、第１の実施形態と同様であるため省略する。

［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・メモリセルアレイ、２・・・カラム制御回路、２´・・・ビット線ドライバ、３・・・ロウ制御回路、３´・・・ワード線ドライバ。

Claims

複数の第１配線、前記第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び第２配線の各交差部に設けられており異なる抵抗状態によってデータを記憶する複数のメモリセルからなるメモリセルアレイと、
前記複数のメモリセルのうちデータ書き込みの対象である選択メモリセルに対して書き込み動作を実行する書き込み回路と
を備え、
前記メモリセルは、第１極性のセット電圧が印加されると前記抵抗状態が第１抵抗状態から第２抵抗状態に遷移するセット動作、及び前記第１極性とは逆極性の第２極性のリセット電圧が印加されると前記抵抗状態が前記第２抵抗状態から前記第１抵抗状態に遷移するリセット動作を有し、前記第１極性における電圧−電流特性と前記第２極性における電圧−電流特性とが非対称であり、
前記書き込み回路は、前記書き込み動作を実行する際、
前記選択メモリセルに接続された前記第１配線及び第２配線間と、前記複数のメモリセルのうちデータ書き込みの非対象である非選択メモリセルに接続された前記第１配線及び前記第２配線間とに、それぞれ異なる電圧を印加する第１ステップを実行し、
前記第１ステップの実行後、前記選択メモリセルに接続された第１配線及び第２配線間にデータ書き込みに必要な電圧を印加すると共に、前記非選択メモリセルに接続された前記第１配線及び第２配線の少なくとも一方をフローティング状態にする第２ステップを実行する
ことを特徴とする半導体記憶装置。
前記選択メモリセルに接続された第１配線及び第２配線の電位をそれぞれＵ１及びＶ１、前記非選択メモリセルに接続された第１配線及び第２配線の電位をそれぞれＵ及びＶとした場合、
前記書き込み回路は、前記書き込み動作によって前記選択メモリセルにセット動作させる際、Ｖ−Ｕ＞Ｖ１−Ｕ１を条件とする前記第１ステップを実行する
ことを特徴とする請求項１記載の半導体記憶装置。
前記書き込み回路は、前記書き込み動作によって前記選択メモリセルにセット動作させる際、Ｕ１＝Ｖ１の場合はＶ＞Ｕを条件とする前記第１ステップを実行する
ことを特徴とする請求項２記載の半導体記憶装置。
前記選択メモリセルに接続された第１配線及び第２配線の電位をそれぞれＵ１及びＶ１、前記非選択メモリセルに接続された第１配線及び第２配線の電位をそれぞれＵ及びＶとした場合、
前記書き込み回路は、前記書き込み動作によって前記選択メモリセルをリセット動作させる際、Ｖ１−Ｕ１＞Ｖ−Ｕを条件とする前記第１ステップを実行する
ことを特徴とする請求項１〜３のいずれか１項記載の半導体記憶装置。
前記書き込み回路は、前記書き込み動作によって前記選択メモリセルをリセット動作させる際、Ｖ＝Ｕの場合はＶ１＞Ｕ１を条件とする前記第１ステップを実行する
ことを特徴とする請求項４記載の半導体記憶装置。
前記書き込み回路は、前記複数の第２配線のうち一の前記第２配線に接続された所定数の前記メモリセルを選択メモリセルとし、これら選択メモリセルに隣接する前記メモリセルを非選択メモリセルとし、
前記所定数の選択メモリセルに対して同時に書き込み動作を実行する
ことを特徴とする請求項１〜５のいずれか１項記載の半導体記憶装置。