JP5214566B2

JP5214566B2 - 抵抗変化メモリ装置

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Publication number: JP5214566B2
Application number: JP2009203056A
Authority: JP
Inventors: 春希戸田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-09-02
Filing date: 2009-09-02
Publication date: 2013-06-19
Anticipated expiration: 2029-09-02
Also published as: US8194434B2; US20110051492A1; JP2011054246A

Description

この発明は、抵抗変化メモリ装置に係り、特に安定なデータ状態遷移を可能とする書き込みバッファ回路に関する。

電圧、電流や熱などで物質の抵抗状態を変えてメモリセルとして利用する抵抗変化メモリ（ＲｅｓｉｓｔｉｖｅＲＡＭ；ＲｅＲＡＭ）がＮＡＮＤ型フラッシュメモリの後続候補として注目されている。ＲｅＲＡＭは、微細化に向いていると同時にクロスポイントセルを構成でき、さらにセルアレイ積層化が容易である。このため、三次元（３Ｄ）セルアレイを持つ大容量ファイルメモリとして有望視されている（例えば、特許文献１参照）。

ＲｅＲＡＭセルの一つの大きな特徴は、メモリセルを高抵抗状態から低抵抗状態へと遷移させる動作と、低抵抗状態から高抵抗状態へと遷移させる動作とで、電気的設定条件が大きく異なることである。具体的に例えば、前者は電圧で設定され、後者は電流で設定される。

また例えば、一方のデータ遷移は、電圧の印加で高速の状態遷移が可能であるのに対し、他方は、長い時間の電流印加を必要とする。セルの状態遷移後にそのデータ状態を安定に維持するためには、回路負担も大きいものとなる。更に、大規模セルアレイでは、セルの位置によって配線の寄生抵抗や容量の影響が大きく異なり、広いマージンを持って書き込みを行なうことが困難になる。

特開２００９−００９６５７号公報

この発明は、安定なデータ状態遷移を可能とする書き込み制御回路を備えた抵抗変化メモリ装置を提供することを目的とする。

この発明の一態様による抵抗変化メモリ装置は、
抵抗状態をデータとして不揮発に記憶するメモリセルを配列してなるセルアレイと、
前記セルアレイ内の選択メモリセルに書き込むべきデータに応じて電圧及び電流を供給する書き込みバッファと、
書き込み時に前記選択メモリセルの抵抗状態変化に応じて前記書き込みバッファから前記選択メモリセルに供給される電流の一部をバイパスさせる制御を行なう書き込み制御回路と、
を有することを特徴とする。

この発明によると、安定なデータ状態遷移を可能とする書き込み制御回路を備えた抵抗変化メモリ装置を提供することができる。

抵抗変化型メモリセルの特性を示す図である。抵抗変化型メモリセルの自動的な状態遷移安定化回路を示す図である。図２の各素子の電圧電流特性を示す図である。図２の方式を用いた書き込み回路を持つセンス系システムを示す図である。同書き込み回路の動作モードと制御電圧の関係を示す図である。多ビット対応センス系システムを示す図である。スイッチ方式の問題点を説明するための図である。スイッチ方式の場合の高抵抗状態から低抵抗状態へのセル状態遷移に伴うノード電位変化を示す図である。スイッチ方式の場合の低抵抗状態から高抵抗状態へのセル状態遷移に伴うノード電位変化を示す図である。本発明における電流バイパス方式を説明するための図である。電流バイパスの場合の高抵抗状態から低抵抗状態へのセル状態遷移に伴うノード電位変化を示す図である。電流バイパス方式の場合の低抵抗状態から高抵抗状態へのセル状態遷移に伴うノード電位変化を示す図である。実施形態における書き込みバッファ回路（ＢＷＢ回路）の基本構成例を示す図である。ＢＷＢ回路の具体例を示す図である。ＢＷＢ回路の他の具体例を示す図である。二つの状態遷移モードに従う電圧Ｖｍ，Ｖｂ及び選択信号／ｒ２ｓ，／ｓ２ｒの設定例を示す図である。同じく状態遷移モードに従うセンスアンプ出力と電流バイパス状態を示す図である。ＢＷＢ回路の概念説明図である。同ＢＷＢ回路のコンパレータ入出力関係を示す図である。実施形態の三次元セルアレイブロックの積層構造を示す図である。セルアレイブロックを配列してなるメモリコアの構成の示す図である。一つのセルアレイブロックの構成を示す図である。同じくセルアレイブロックのデータバスとの関係及び記号化を示す図である。長いワード線でのセ状態遷移の問題を説明するための図である。セット状態からリセット状態への遷移後にセット電圧がセルにかかる様子を示す電圧波形図である。セルアレイ位置の区分化とＢＷＢ回路の設定を説明するための図である。バイパス電流制御により、状態遷移の安定化を図る概念説明図である。ワード線区分動作のシステム説明図である。ワード線定常充電回路の構成を示す図である。ＢＷＢ用模擬ワード線の構成を示す図である。ＢＷＢ回路の最適化を説明するための図である。ＢＷＢ回路の構成と記号化を示す図である。ワード線駆動端を揃えた駆動の場合の模擬ワード線、ローカルバス及びＢＷＢの配置例を示す図である。ワード線駆動端を交互にした場合の模擬ワード線、ローカルバス及びＢＷＢの配置例を示す図である。ＢＷＢの効果を検証するためのシミュレーション上のワード線区分を示す図である。シミュレーションで使用した同時書き込みセルの条件を示す図である。同じくシミュレーションで使用したワード線及び模擬ワード線の区分を示す図である。同じくシミュレーションで使用したＢＷＢの参照抵抗設定例を示す図である。ワード線区分Ｉのセル位置Ｐ１でのセット書き込みのシミュレーション結果である。ワード線区分Ｉのセル位置Ｐ１でのリセット書き込みのシミュレーション結果である。ワード線区分Ｉのセル位置Ｐ２でのセット書き込みのシミュレーション結果である。ワード線区分Ｉのセル位置Ｐ２でのリセット書き込みのシミュレーション結果である。ワード線区分IIのセル位置Ｐ３でのセット書き込みのシミュレーション結果である。ワード線区分IIのセル位置Ｐ３でのリセット書き込みのシミュレーション結果である。ワード線区分IIIのセル位置Ｐ４でのセット書き込みのシミュレーション結果である。ワード線区分IIIのセル位置Ｐ４でのリセット書き込みのシミュレーション結果である。ワード線区分IVのセル位置Ｐ５でのセット書き込みのシミュレーション結果である。ワード線区分IVのセル位置Ｐ５でのリセット書き込みのシミュレーション結果である。ワード線区分IVのセル位置Ｐ６でのセット書き込みのシミュレーション結果である。ワード線区分IVのセル位置Ｐ６でのリセット書き込みのシミュレーション結果である。ワード線区分とスピード仕様の関係を示す図である。

以下、図面を参照して、この発明の実施の形態を説明する。

具体的な実施形態の説明に先立ち、この発明の技術的な背景を説明する。ＲｅＲＡＭのメモリセルは、抵抗変化素子（可変抵抗素子）ＶＲとダイオードＤｉを直列接続して構成されるものとする。また可変抵抗素子ＶＲは、高抵抗状態と低抵抗状態を持ち、ここではそれぞれをリセット状態とセット状態と定義して、高抵抗状態（リセット状態）の可変抵抗素子にセット電圧（Ｖｓｅｔ）以上の電圧を印加すると低抵抗状態（セット状態）に遷移し、低抵抗状態の可変抵抗素子にリセット電流（Ｉｒｅｓｅｔ）以上の電流を流すとジュール熱によって高抵抗状態に遷移するものとする。

以上の基本的なメモリセル構成と動作において、なんらかの手当てをしないと、書き込み時にデータ状態が振動する。このことを、図１を参照して説明する。図１は、メモリセルの状態遷移を可変抵抗素子ＶＲとダイオードＤｉの特性上で説明するものである。

即ち、ダイオードＤｉと可変抵抗素子ＶＲの直列回路からなるメモリセルＭＣの両端に、リセット電流Ｉｒｅｓｅｔを流せるような高レベル側電圧Ｖａ（＞Ｖｓｅｔ）と低レベル側電圧Ｖｓを与えると、素子ＶＲがリセット状態（高抵抗）にあると素子ＶＲにセット電圧Ｖｓｅｔ以上がかかってセット状態（低抵抗）に遷移し、セット状態になるとリセット電流Ｉｒｅｓｅｔ以上の電流が素子ＶＲに流れて、リセット状態に遷移する、という振動が起こる。

このため、可変抵抗素子ＶＲのリセット状態を例えばデータ“０”、セット状態をデータ“１”と対応付けてメモリセルとして利用する場合、セルにデータを設定する書き込み（プログラム）時にはＶａを一定にせずに、可変抵抗素子ＶＲの状態が振動しないで安定状態になるように制御することが必要となる。

本実施形態では、書き込み時に上述の状態振動を抑えて、メモリセルの印加電圧Ｖａの制御を行なう簡便な書き込みバッファ方式を提案する。その書き込み制御の内容は、（１）ＭＯＳトランジスタの飽和領域と非飽和領域の特性を利用して、自律的に安定状態を実現するパッシブな書き込み制御法と、（２）寄生抵抗等の大きな変動要因に応じて、書かれるべきデータ状態を適応的に安定化させるアクティブな書き込み制御法とを備える。

この実施の形態は、同一の選択線に多くのセルをぶら下げてセル占有率を増やすために多ビット同時に書き込みを行う場合に、特に適している。さらにこの様な書き込み方式に際して、書き込みスピードに適した仕様の検討も行う。

前述の（１）パッシブな書き込み制御法については、先に本発明者による提案がなされている（特願２００８−１２１５９４号）。その概要をまず説明する。

基本的な考え方は、リセット状態への遷移の際には、遷移後可変抵抗素子にセット電圧Ｖｓｅｔがかからず、セット状態への遷移の際には、遷移後可変抵抗素子にリセット電流Ｉｒｅｓｅｔを超える電流が流れないように、メモリセルの電流経路に挿入したＰＭＯＳトランジスタとＮＭＯＳトランジスタのセル状態遷移に伴う自動的な特性変化を利用する。

図２は、その状態安定化手法の一つであり、可変抵抗素子ＶＲとダイオードＤｉの直列接続に更に直列に、ＮＭＯＳトランジスタＱＮとＰＭＯＳトランジスタＱＰを挿入して、書込みバッファを構成している。これらＮＭＯＳトランジスタＱＮとＰＭＯＳトランジスタＱＰのゲート電圧Ｖｇ，Ｖｍは、セット状態とリセット状態の遷移に際して独立に最適設定され、自動的に状態遷移が安定化されるようにしている。

具体的に説明する。図２の各素子の電圧−電流特性は、ＰＭＯＳトランジスタＱＰのソースに与えられる電圧をＶｄｄ、ＮＭＯＳトランジスタＱＮのドレイン電圧をＶｄ、ダイオードＤｉのアノード電圧をＶａ、可変抵抗素子ＶＲの低レベル側端子電圧をＶｓとして、以下のように表される。但し、Ｖｓ＜Ｖａ＜Ｖｄ＜Ｖｄｄである。

・可変抵抗素子ＶＲ：Ｉ＝（Ｖｃ−Ｖｓ）／Ｒ
・ダイオードＤｉ：
Ｉ_０［ｅｘｐ｛（Ｖａ−Ｖｃ）／Ｖｆ｝−１］；Ｖａ−Ｖｃ≧Ｖｆ
・ＮＭＯＳトランジスタＱＮ：
３極管領域（電流非飽和領域）では、
Ｉ＝Ｋ{(Ｖｇ-Ｖａ-Ｖｔ)(Ｖｄ-Ｖａ)-(Ｖｄ-Ｖａ)^２／２}；Ｖｇ-Ｖｔ≧Ｖｄ
５極管領域（電流飽和領域）では、
Ｉ＝(Ｋ／２)(Ｖｇ-Ｖａ-Ｖｔ)^２；Ｖｇ-Ｖｔ＜Ｖｄ
・ＰＭＯＳトランジスタＱＰ
３極管領域（電流非飽和領域）では、
Ｉ＝Ｋp{(Ｖｍ-Ｖｄｄ+Ｖｔｐ)(Ｖｄ-Ｖｄｄ)-(Ｖｄ-Ｖｄｄ)^２／２}；Ｖｄ≧
Ｖｍ+Ｖｔｐ
５極管領域（電流飽和領域）では、
Ｉ＝(Ｋp／２)(Ｖｍ-Ｖｄｄ+Ｖｔｐ)^２；Ｖｄ＜Ｖｍ+Ｖｄ
である。

図３は、以上の各素子の特性のセット、リセットに伴う変化を、電圧軸（横軸）に沿って並べて示している。

セット状態への遷移では、ＮＭＯＳトランジスタＱＮのゲート電圧Ｖｇを高くして、ＮＭＯＳトランジスタＱＮを十分に非飽和状態にしてその抵抗を下げ、ＰＭＯＳトランジスタＱＰのゲート電圧Ｖｍも上げて飽和領域での電流値を十分に小さくし、リセット電流Ｉｒｅｓｅｔよりかなり小さい電流しか流れないように、電流をクランプする。

一方、リセット状態への遷移では、Ｖｍを下げて、ＰＭＯＳトランジスタを十分な非飽和状態にして低抵抗とし、もってＶｄの変動を小さくし、またＶｇを下げてＮＭＯＳトランジスタＱＮを飽和領域で動作させて、リセット状態になっても可変抵抗素子にかかる電圧をセット電圧Ｖｓｅｔ以下に抑えるようにする。

このように、メモリセルのセット、リセット動作に伴うＮＭＯＳトランジスタＱＮとＰＭＯＳトランジスタＱＰの特性変化により、自動的に状態遷移の安定化が図られる。

図４は、上述したパッシブな書き込み制御方式を適用した書き込みシステムの例を示している。メモリセルＭＣの記号は、可変抵抗素子ＶＲとダイオードＤｉの直列接続されたものを統合的に表したもので、以下同様である。

ここでは、セルダイオードのアノード側をビット線ＢＬに接続してクロスポイントセルアレイを構成した場合を想定している。メモリセルＭＣのカソード側のワード線ＷＬは、ワード線選択スイッチＷＳを介してＶｓｓに接続され、ビット線ＢＬは、ビット線選択スイッチＢＳを介してローカルバス線ＬＢに接続される。ローカルバス線ＬＢは、書き込みバッファ４１を構成するＮＭＯＳトランジスタＱＮ及びＰＭＯＳトランジスタＱＰを介してＶｄｄに接続される。

それぞれゲート電圧Ｖｇ及びＶｍが与えられるＮＭＯＳトランジスタＱＮ及びＰＭＯＳトランジスタＱＰは、図２で説明したそれらに対応し、状態安定化のためにセルに直列に挿入されたものである。これらＮＭＯＳトランジスタＱＮとＰＭＯＳトランジスタＱＰの接続ノードが読み出しスイッチＲＳを介してセンスアンプ４２に接続される。センスアンプ４２は、参照電流値との微小電流の差を検出できるものであればどの様なものでも良い。

ワード線スイッチＷＳは、ロウデコーダからの信号“from rdec.”でゲート電圧が高レベルの選択状態になる。ビット線スイッチＢＳは、カラムデコーダからの信号“from cdec.”でゲート電圧が高レベルの選択状態になる。読み出しスイッチＲＳは、読み出し時、読み出し信号“ｒｅａｄ”が高レベルになり選択される。これらのスイッチにＮＭＯＳトランジスタを用いた場合は、ゲート電圧の高レベルをＶｄｄ＋Ｖｔ以上にする。

読み出しスイッチＲＳの読み出し信号“ｒｅａｄ”と、書き込み回路４１を構成するＮＭＯＳトランジスタＱＮ及びＰＭＯＳトランジスタＱＰのゲート電圧Ｖｇ，Ｖｍのレベルについて、先に説明した状態安定化手法に従って、例えば図５に示すように設定する。

図５において、Ｖｓｓ＜Ｖｍ_set〜Ｖｇ_read＜Ｖｇ_reset＜Ｖｄｄである。即ち、Ｖｍは、リセット時にはＶｓｓ、セット時は高くＶｍ_setに設定する。Ｖｇは、リセット時Ｖｇ_resetであり、セット時は高くＶｄｄ＋Ｖｔ以上に設定する。以上のセット又はリセット時、即ち書き込み時、読み出し信号“ｒｅａｄ”はＶｓｓであり、読み出しスイッチＲＳはオフである。

読み出し時、読み出し信号“ｒｅａｄ”がＶｄｄになり、セルデータがセンスアンプＳＡに転送される。

以上のように、モードに応じて各ノードの制御レベルを選ぶことにより、各書き込みモードや読み出しモードを安定的に行なうことが可能になる。

しかし、以上に説明したパッシブな書き込み制御による状態安定化の方式は、可変抵抗素子ＶＲの低レベル側ノードの電圧Ｖｓは安定しているという前提の下で考えられている。もし、電圧Ｖｓが変動するものとすると、その変動分、動作マージンが低下し、トランジスタＱＮ，ＱＰや可変抵抗素子ＶＲの特性、ダイオードＤｉの特性のばらつきと相俟って状態安定化を実現できる実用的条件が満たされなくなる可能性もある。

例えば、用途によって大容量メモリシステムを実際に実現する場合では、次に説明するようにデータの転送効率を上げるために長いワード線ＷＬに対して多くのセルをぶら下げてこれらに出来るだけ多くの情報を並列に書き込むことが必要となる。この際に問題となるのはビット線ＢＬやワード線ＷＬに存在する寄生抵抗と寄生容量である。

図６は、図４で説明した書き込みシステムを、多ビットアクセス対応のセンスシステムとしてまとめたものであり、これを用いて問題点を明らかにする。長いワード線ＷＬ（ＷＬ１，ＷＬ２…）に対して、個別にアクセスが可能なビット線群（ＢＬ１，ＢＬ２，…）が設けられ、これらに並列にデータが書き込まれる。複数のビット線に対して一つの参照ビット線ＲＢＬが用意される。

書き込みは２ステップにて行われる。これは同時並列書き込みの際のバッファの設定をすべて同一に出来るので共通部分を多く出来るからである。すなわちセルをセット状態からリセット状態にする“０”書き込みのステップと、リセット状態からセット状態にする“１”書き込みステップとが行われる。

もちろん、システムの複雑さを増すことが出来れば、“０”と“１”を同時に１ステップで書き込むことも可能であるが、これはデータ転送効率を犠牲にすることになる（例えば、特願２００９−６０９４５号）。

ワード線スイッチＷＳにつながった連続するワード線ＷＬに多数のセルをぶら下げて、参照ビット線ＲＢＬと同時に複数のビット線ＢＬをビット線スイッチＢＳにより選択してアクセスする。ローカルバスＬＢ（ＬＢ１，ＬＢ２，…）は、複数のビット線に共通であって、このローカルバスＬＢに書き込みおよびデータ読み出し用のセンスバッファ回路が各々設けられるものとする。

そして、同時書き込みのローカルバスＬＢが選択され、さらに1本のビット線ＢＬが各々のローカルバスで選択されて、それらの複数の選択ビット線と一つの選択ワード線の各交点でセルに書込みが行われる。

同時書き込みのセル数を増やし、デコーダなどの数を極力減らすためには、ワード線ＷＬは長く設定され、その結果ワード線ＷＬは大きな寄生抵抗と寄生容量を持つ。この場合、前述のパッシブな書き込み制御方式を適用するには、ワード線の寄生抵抗と容量を勘案して、書き込みバッファのトランジスタＱＮ，ＱＰのサイズやゲートレベルの設定を、バスの書き込みバッファ毎に細かく設定することが必要になる。

これは、パッシブな自律的な状態安定化方式の場合、その性能がトランジスタの特性に全面的に依存するので、大きな寄生抵抗と容量の変動に対してマージンをもった設定をする必要があるからである。しかしこのような細分化した設定には限界があり、トランジスタの特性限界を超えた設定が求められる場合は、それ以上ワード線ＷＬを長くすることができないことになる。

従って、大きな容量のセルアレイに対応できる書き込みバッファを新たに考案しないと、メモリのセル占有率を上げてかつ高速なデータ転送を実現することは困難となる。そのひとつの方法としては、セルの状態遷移が完了したらセルへの電源供給パスを積極的に切るスイッチ方式が考えられる。しかしこの方式には以下のような問題点がある。

まず、高抵抗状態から低抵抗状態への遷移（reset to set）に関しては、セル抵抗が低くなったときに大きな電流が流れてセル状態を再び高抵抗状態に遷移しないようにすること、低抵抗状態から高抵抗状態への遷移（set to reset）に関してはセル抵抗が高くなったときにセルに高電圧がかかり再び低抵抗状態への遷移が起こらないようにすることが、スイッチ方式などの書き込み制御の役割になる。

図７に示すように、メモリセルＭＣにスイッチ素子ＳＷが接続されていて、セル状態遷移に伴う発生電圧がＡからＢになるとして、スイッチＳＷの電源側ノード電圧“ａ”とセル側ノード電圧“ｂ”を、スイッチＳＷのオンとオフ時で比較して見る。

スイッチＳＷのオン・オフ制御は、図７のノード電圧aとbの変化をモニターして、スイッチＳＷをオフし、オフ後のノード電圧a'とb'をモニターしてスイッチＳＷのオフ状態を維持するものとする。

電圧Ａがセルの高抵抗（高Ｒ）状態で、電圧Ｂがセルの低抵抗（低Ｒ）状態での発生電圧とした場合の各々の電位レベルは、図８の表のようになる。すなわちスイッチＳＷがオンでは、ノード電圧がａ＝ｂを維持して発生電圧がＡからＢに変化するが、セルの低抵抗化により、電源に強い電流制限を設ければ、電圧ＢはＡよりかなり低くなる。

この状態変化を受けてスイッチＳＷをオフにすると、電圧a'は〜Ａに、b'は〜Ｂになる。ａ’〜Ａは、スイッチＳＷがオフしたことにより電源側は、電源出力レベルと等しいレベル、即ち発生電圧Ａより高いレベルになることを意味する。ｂ’〜Ｂは、低抵抗化したセルＭＣの放電により、セルＭＣが状態遷移する前の電圧Ａより低いレベル〜Ｂになることを意味する。

従ってこの状態遷移の場合は、セルが状態遷移後にスイッチをオフにすることで、遷移状態が影響を受けることはない。即ち、高抵抗から低抵抗の状態遷移（reset to set）ではスイッチ方式に特に問題はないが、これはわざわざスイッチを設けなくても抵抗性素子の直列挿入で簡単に対応できる。

一方、図９は、電圧Ａがセルの低抵抗（低Ｒ）状態で、電圧Ｂがセルの高抵抗（高Ｒ）状態での発生電圧とした場合の電位レベル変化を示している。すなわちスイッチＳＷがオンでは、ａ＝ｂを維持して、電圧はＡから、より高いレベルＢに変化する。これは低抵抗に電圧を印加するために出力インピーダンスの小さな電圧源を用いているとして、セルＭＣが高抵抗状態に遷移することにより、セル電位が急激に上がるためである。

この状態変化を受けてスイッチＳＷがオフすると、電圧a'は〜Ｂに、電圧b'はＢから〜Ａなるレベルになる。ａ’〜Bは、スイッチＳＷがオフしたことにより、電源側は電源の出力レベルとほぼ等しく、Ｂより高いレベル〜Ｂになることを意味する。電圧ｂ’の変化Ｂ→〜Ａは、高抵抗セルの放電により、セルＭＣに電圧が発生しないときの低抵抗状態での電圧Ａより低いレベルになることを意味する。

但し電圧b' の変化Ｂ→〜Ａは、高抵抗セルの自然放電によっているのでゆっくりであり、Ｂのレベルとセルの特性によっては高抵抗から低抵抗への遷移のセル電圧閾値を超えるので、この遷移に必要な十分な時間をセルに与えることがある。これによってセルは再び低抵抗状態に遷移する可能性が大きくなる。b' の電位を急速に放電したくてもスイッチＳＷがオフであるのでセルの時間の長い放電に頼るしかない。

このように低抵抗状態から高抵抗状態への遷移（set to reset）では、スイッチ方式には問題点がある。

この実施形態では、上述したスイッチ方式の欠点を考慮して、改善したアクティブな書き込み制御方式として、電流バイパス方式を採用する。この電流バイパス方式は、セルの状態遷移に合わせてセルの電流経路に並列に、新たな電流バイパスを接続するものである。

図１０は、電流バイパス方式の説明図である。図示のように、メモリセルＭＣに対して、スイッチＳＷにより並列に接続される、電流バイパスとなる電流制限抵抗ＣＲＲを設ける。電流制限抵抗ＣＲＲは、メモリセルＭＣの高抵抗状態の抵抗値よりかなり低い抵抗値になるようにする。

図１０に示したように、セルの抵抗状態変化は、前述のスイッチ方式のときと同じ電圧ＡからＢへと変化するものとする。書き込みの初期にはバイパススイッチＳＷはオフである。書き込みが行なわれてセルＭＣの状態遷移（電圧Ａ→Ｂ）が起こり、セルの電圧aがＡからＢに遷移すると、これをモニターしてスイッチＳＷをオンにする。

電圧Ａが高Ｒであり、Ｂが低Ｒの場合について、スイッチＳＷがオフのときのセルＭＣのノード電圧ａと電流制限抵抗ＣＲＲのノード電圧ｂ、オンした後のそれらのノード電圧ａ’，ｂ’の変化を、図１１にまとめている。電圧bの初期値は〜Ｂであり、スイッチがオンでa'＝b'のレベルは、Ｂと〜Ｂの中間Ｂ’となる。ここで、〜Ｂは、電圧Ｂより低いレベルであり、Ｂ’は〜Ｂより高く、Ｂに近いレベルである。

従って電圧Ｂで流れるセル電流が、スイッチオンによってセルＭＣと電流制限抵抗ＣＲＲにバイパスして分散され、セルＭＣが再び高Ｒに状態遷移するのを抑制する。

図１２は、Ａが低Ｒであり、Ｂが高Ｒの場合である。この場合は電圧bの初期値は〜Ａであり、スイッチＳＷがオンでa'＝b'のレベルは〜Ａから急速にＢと〜Ａの中間レベルＡ’ となる。〜Ａは電圧Ａより低いレベルであり、Ａ’は〜Ａより高く、Ａに近いレベルである。

従って高Ｒに遷移したセルＭＣに替わり、電流制限抵抗ＣＲＲがその低抵抗値分の電流をバイパスして、セルＭＣの電圧をＡ’に抑制する結果、セルＭＣには遷移の閾値電圧が発生せず、安定した状態遷移となる。

このようにスイッチＳＷのオンの制御を状況に合わせてセル状態の情報から自動的に行うことが出来るようなコンプライアントな、適応的なシステムを用いることにより、長いワード線の寄生抵抗や寄生容量の影響による誤動作を防止した書込みが可能になる。

図１３は、以上の電流バイパス方式の考えをもとにした、コンプライアントな書き込みバッファ回路の基本構成を示す。この書き込みバッファ回路は、電流バイパス（Ｂｙｐａｓｓ）を備えた書き込みバッファ（ＷｒｉｔｅＢｕｆｆｅｒ）という意味で、以下ＢＷＢ回路と呼ぶ。

ソースが電圧源Ｖ１に接続されたＰＭＯＳトランジスタＱＰとこれに直列接続されたＮＭＯＳトランジスタＱＮを含む書き込みバッファ１３１が、ローカルバス線ＬＢに接続される。これは、図４の書き込みバッファ４１に対応し、ローカルバス線ＬＢはビット線選択スイッチＢＳを介してビット線ＢＬに接続される。図では省略したが、ビット線ＢＬは更に選択メモリセルを介して選択ワード線ＷＬにつながる。

ＮＭＯＳトランジスタＱＮのドレインノード“ｃ”に抵抗Ｒｃｏｍと抵抗Ｒ０が直列に挿入され、抵抗Ｒｃｏｍ，Ｒ０の接続ノードには、抵抗Ｒ０を介し、ＮＭＯＳトランジスタＱＮ’を介して参照抵抗素子Ｒｒｅｆが接続された、参照セル回路１３２が設けられている。

参照抵抗Ｒｒｅｆは、対をなしてゲートが共通駆動されるＮＭＯＳトランジスタＱＮ，ＱＮ’のドレインノード“ｃ”，“ｒ”の間で、ビット線を介して選択メモリセルにつながる電流経路のノード電圧（書き込みバッフアの出力ノード電圧）をモニターするためのものである。即ち参照抵抗Ｒｒｅｆは、セルの抵抗変化の基準となる参照電圧を発生するためのもので、その抵抗値はビット線選択スイッチＢＳ以降のセルへのパスの寄生抵抗を考慮して決められる。

抵抗Ｒｃｏｍ，Ｒ０の接続ノードに更に、電流バイパス回路１３３が接続されている。電流バイパス回路１３３は、二つのスイッチＮＭＯＳトランジスタＮ１，Ｎ２と、バイパス抵抗素子としてのダイオード接続された二つのＮＭＯＳトランジスタＮ３，Ｎ４により構成される。

一方のスイッチＮＭＯＳトランジスタＮ１は、セルがセット状態からリセット状態へと遷移する書き込みモードの場合に発生される信号“ｓ２ｒ”（set to reset）によりオン駆動される。もう一方のスイッチＮＭＯＳトランジスタＮ２は、ノード“ｃ”，“ｒ”をモニターするセンスアンプ１３４の出力、より具体的にはその出力段インバータ１３５の出力信号“ｓｗ”により、オン駆動される。

Ｖｍがゲートに入ったＰＭＯＳトランジスタＱＰは、セルが高抵抗から低抵抗に遷移する“reset to set”の書込みモードでは、低抵抗になったセルに過剰な電流が流れて再びリセットされないように電流を制限する電流制限素子として機能する。ゲートレベルが高いＰＭＯＳトランジスタが定電流特性で電流を制限する働きのあることは前に説明したとおりである。

そして、この状態遷移の書込みモードでは、信号“ｓ２ｒ”が“Ｌ”であり、ＮＭＯＳトランジスタＮ１がオフで、電流バイパスは機能しない。基本的な動作ではこの様にバイパスは“reset to set”では機能しなくても問題ないことは先のスイッチ方式で説明したとおり、電流制限を十分に行えば対応できるからである。

電源となるＰＭＯＳトランジスタＱＰのドレインからの電流パスはセルに向かうもの、参照セル回路１３２に向かうもの、電流バイパス１３３に向かうものそしてセルの状態をモニターするセンスアンプ１３４の電源Ｖｓへ向かうもの、と４つの電流パスに分岐する。セルと参照抵抗Ｒｒｅｆと電流バイパス１３３に向かうパスには共通に挿入されている抵抗Ｒｃｏｍは、電流バイパスの効果をセンスアンプ１３３の入力となるノード“ｃ”と“ｒ”に共通に反映させるためである。

センスアンプ１３３の入力となるノード“ｃ”と“ｒ”へは同じ大きさの抵抗Ｒ０が挿入され、これによりビット線ＢＬを介してセルに流れる電流と参照セル（参照抵抗Ｒｒｅｆ）に流れる電流を電位レベルに変換する。参照抵抗Ｒｒｅｆは、ビット線選択スイッチＢＳ以降のセルへのパスの寄生抵抗値を込みで決められる抵抗値である。

また、ゲートがセンスアンプ１３４の電源レベルに等しいＮＭＯＳトランジスタＱＮ，ＱＮ’がいずれのパスにもモニターノードの後に挿入されていて、電流値を非線形に制御してモニターノード“ｃ”と“ｒ”の電位レベルの変化がセル状態変化をよりはっきりと反映できるようにしている。これらのトランジスタＱＮ，ＱＮ’はセルの抵抗が低いとソース側のレベルが低くなるので、より電流を流す様になり実効的により低抵抗に見え、セルの抵抗が高いとソース側のレベルが高くなるのでより電流を流さない様になり実効的により高抵抗に見える。

電流バイパス回路１３３は、リセット書き込みの場合に選択的に活性化されるものであって、セル状態が高抵抗に遷移したらオンして、抵抗Ｒｃｏｍを介してセルに流れていた電流をバイパスさせる。即ち、セルの低抵抗状態から高抵抗状態への遷移“set to reset”に際して、高抵抗になったセルに大きな電圧がかからない様にするためのバイパスとして機能するように、信号“ｓ２ｒ”と“ｓｗ”によりオン制御されたＮＭＯＳトランジスタＮ１，Ｎ２を介して、ダイオード接続されたＮＭＯＳトランジスタＮ３，Ｎ４のスタックを介して電源Ｖｂに電流を流す。電源ＶｂはＶｓと同じでも良いが、さらに電流値の制御が可能なようにここでは別電源とした。

センスアンプ１３４は、ノード“ｃ”と“ｒ”の電位を入力とするドライバＰＭＯＳトランジスタＰ１，Ｐ２の対と、ＮＭＯＳトランジスタＮ５，Ｎ６によるカレントミラーとを用いた差動増幅回路を用いているが、同様のモニターができる他のセンスアンプ構成を用いてもよい。電源は微妙な変化をセンス出来る様に電源用トラジスタから直接持ってくる。

センスアンプ１３４からの出力はインバータ１３５で信号“ｓｗ”に必要な振幅レベルを得るように変換する。インバータ１３５の電源は電流パスとは別に設けてセンスアンプ１３４の出力の振幅が小さいのに伴うインバータ１３５の貫通電流が大きくならないよう、電源レベルＶ１からダイオード接続のＮＭＯＳトランジスタＮ７で供給している。

ここでこのセンスアンプ１３４は、読み出し時に用いられるセンスアンプとは共用することは出来ない。その理由は、書き込みと読み出しでは、電圧環境が全く異なり、書込みではより高電圧を使用すること、読み出しは微少電流の差をセンスするが、書き込みでは大きな電流変化を検知すること、読み出し時のセンスはタイミングで動作を制御するが、書込みではセルの状態変化を自己検出する、などである。

以上のようにこのＢＷＢ回路では、書き込みバッファ１３１の部分は、“reset to set”遷移時、自動的に電流制限がかかって状態遷移を安定化させる働きをするパッシブ（Passive）部１３０ａとなる。一方、参照セル回路１３２、電流バイパス回路１３３、センスアンプ１３４及びインバータ１３５の部分は、“set to reset”遷移時に選択的に活性化されて、セル電流をバイパスさせることにより状態遷移を安定化させるコンプライアント（Compliant）部或いはリアクティブ（Reactive)部１３０ｂということができる。

リアクティブ部１３０ｂは、いいかえれば、書き込み時に書き込みバッファ１３１から選択メモリセルに供給される電流の一部を、セルの書き込み状態変化に応じてバイパスさせるという制御を行なう書き込み制御回路である。

図１４は、図１３のＢＷＢ回路を、抵抗をトランジスタに置き換えたより実際的な回路としたものである。即ち抵抗ＲｃｏｍをＮＭＯＳトランジスタＮ１１に置き換えている。また、二つの抵抗Ｒ０の部分をＮＭＯＳトランジスタＮ１２，Ｎ１３に置き換え、かつそれらに前述のＮＭＯＳトランジスタＱＮ，ＱＮ’の働きをさせている。電圧レベルモニターノード“ｃ”，“ｒ”は、ＮＭＯＳトランジスタＮ１２，Ｎ１３のソース側に変更している。

図１３及び図１４で説明したＢＷＢ回路は、“set to reset”遷移で高抵抗になったセルが過剰な電圧を受けて再びセットされないように、電流バイパスを機能させるものであった。これに対して、“reset to set”遷移の場合にも、自動的な電流の制限に加えて電流バイパスを効かせて、動作マージンをさらに拡大することが出来る。そのようなＢＷＢ回路方式を次に説明する。

図１５は、そのようなＢＷＢ回路の一つである。図１４と対応する部分には同一符号を付して詳細な説明は省く。図１４のＢＷＢ回路との相違を説明すれば、次の通りである。

参照セル回路１３２には、２系統の参照抵抗Ｒｒｅｆ１とＲｒｅｆ２を、スイッチＮＭＯＳトランジスタＮ２１，Ｎ２２で選択できるように用意している。ＮＭＯＳトランジスタＮ２１及び２２はそれぞれ、“set to reset”遷移時及び“reset to set”遷移時にリセット書き込み選択信号“ｓ２ｒ”及びセット書き込み選択信号“ｒ２ｓ”によりオン駆動される。即ち参照抵抗Ｒｒｅｆ１及びＲｒｅｆ２は、それぞれ“set to reset”遷移時及び“reset to set”遷移時に必要な最適参照抵抗値に設定されている。

またこれらの参照抵抗Ｒｒｅｆ１，Ｒｒｅｆ２は、直接電源ではなく、実際のセルアレイにおけるワード線とワード線スイッチと同様の模擬ワード線minicＷＬに接続される。模擬ワード線は、ワード線と同じ長さをもち、その複数個所に接続ノードが設けられて、どのワード線位置のセルが選択されたかに応じて、ＢＷＢ回路の参照抵抗Ｒｒｅｆに接続される接続ノードを切り換えるように構成される。

ワード線が長い場合に、このような模擬ワード線を採用することによって、参照セル回路の参照抵抗Ｒｒｅｆの抵抗値に、ワード線位置の影響を相殺するような付加抵抗を与えることができる。この模擬ワード線minicＷＬの具体例は後述する。

電流バイパス回路１３３は、選択信号“／ｒ２ｓ”及び“／ｓ２ｒ”により選択されるスイッチＰＭＯＳトランジスタＰ１１及びＰ１２を有し、更にこれらに直列接続されてノード“ｃ”，“ｒ”の電圧センス結果の信号／ｓｗ，ｓｗにより制御されるスイッチＮＭＯＳトランジスタＮ２３及びＮ２４を有する。抵抗素子を構成するダイオード接続されたＮＭＯＳトランジスタＮ３，Ｎ４の一方は、電源Ｖ１の設定によっては省略される。

即ち、ＰＭＯＳトランジスタＰ１１，Ｐ１２及びＮＭＯＳトランジスタＮ２３，Ｎ２４の部分は、書き込みモードに応じ、かつ書き込み状態変化に応じて電流バイパスを活性化するためのスイッチ回路を構成している。

電流バイパス回路１３３に相補信号／ｓｗ，ｓｗを必要とするため、出力段インバータ１３５でこれらを出力する。

このＢＷＢ回路は、“reset to set”の際には、ＰＭＯＳトランジスタＱＰにより電流制限を行なうパッシブ部１３０ａと、低抵抗になったセルを流れる電流を電流バイパスで逃がすリアクティブ部（書き込み制御回路）１３０ｂとを、同時並行的に利用する。“set to reset”の際の電流バイパスの役割は先のＢＷＢ回路と同じである。

以上のようなリアクティブ部１３０ｂの機能の追加利用により、選択ワード線への電流集中を緩和して同一ワード線への多ビット同時書き込みのビット数を増やすことが可能になる。

なお電流バイパス１３３への動作モード信号／ｒ２ｓと／ｓ２ｒによるスイッチ回路はＰＭＯＳトランジスタＰ１１とＰ１２として電流バイパスへの電流パスの抵抗を下げカスケード接続されたＮＭＯＳトランジスタＮ３，Ｎ４の寸法によってのみ電流量が決められるようにしている。

電流制限トランジスタＱＰのゲートレベルＶｍ、電流バイパス回路１３３の電流の流れる先の電源レベルＶｂ、信号／ｒ２ｓと／ｓ２ｒの論理レベルは、図１６に示した。“set to reset”遷移及び“reset to set”遷移のそれぞれの書き込みモードでＶｍやＶｂは変えなくても良い。

しかし、書き込みモードに応じてＶｍ，Ｖｂを変えてより細かい制御をすることもできる。その場合には、図１６に示すように、Ｖｍは、“reset to set”遷移で“set to reset”遷移より高くして電流制限を効かし、Ｖｂは、“reset to set”遷移で“set to reset”遷移より低くしてセルへの電流を小さくする。

センスアンプ１３４の出力はノードcとrのレベルを比較してその結果を出力するだけではない。セルが低抵抗の場合でかつ電流バイパスが有効になるとその電源レベルが極端に下がるので、そのときは入力比較よりもセンスアンプの不感帯に入ることになるが、このときには信号／ｓｗがＨで信号ｓｗがＬとなるように、センスアンプ出力はＬとみなされるようにして、電流バイパスが“reset to set”でも維持されるようにする。

更に補足すると、電流バイパス１３３の電流量は書き込みモードによって変えてそれぞれに最適な動作となるように出来る。“reset to set”では一般に電圧印加後の遷移時間は短いので多数のセルに書き込みを行っても直ぐに全書き込みは短時間で終了する。そこでバイパス電流を大きくしても消費電流が問題となるほど長い時間バッファを有効にしなくても良い。むしろ遷移後のセット状態でのセル電流を減らして同一ワード線への同時書き込みセル数の増加が出来るようにしてやることが重要となる。

“set to reset”ではセル状態の遷移に長い時間を要するので、セル遷移の時間のばらつきによりバイパス電流を長い時間流し続けることになる。必要最小限にバイパスの電流値を絞ってやる。

図１７は、センスアンプ１３４についてその出力と電流バイパス回路１３３のオンとオフをまとめた。“reset to set (r2s)”ではセルの低抵抗状態（セット）とバイパスのオンが重なりセンスアンプの電源が極端に低くなるが、それでもセンスアンプの“Ｌ”レベル出力を維持しないとバイパスがオフしてしまう。そこでセンスアンプの特性として電源が低く入力信号の差がないときには出力が“Ｌ”を維持する特性を持たせる必要がある。

またこれに関連して出力レベルの変換の役目をするインバータ１３５の閾値設定も信号／ｓｗやｓｗがセンスアンプ１３４の出力に対して所望のレベルが出るように調整する。これらの回路はアナログ動作を基本として動作を考える必要がある。

図１８は、以上の説明したＢＷＢ回路即ち、電流バイパスを利用した書き込み制御システムの概念をまとめたものである。書き込みバッファ１３１の電流制限素子ＣＲＲ０の出力ノードＶａｐｐに３つの回路ブロックがぶら下がる形になる。

一つ目は抵抗の状態変化を起こさせる可変抵抗型メモリセルＭＣであり、電流電圧変換素子ＩＶＤ１を介して電流パスを形成する。この電流電圧変換素子ＩＶＤ１の出力は電位レベルＶｃである。

二つ目は参照抵抗素子Ｒｅｆに向かう電流パスで、セルまでのパスに挿入された電流電圧変換素子ＩＶＤ１と同様の電流電圧変化素子ＩＶＤ２を介して参照抵抗素子Ｒｅｆがつながる。この電流電圧変換素子ＩＶＤ２の出力は電位レベルＶｒである。

三つ目は電流バイパスを形成するスイッチ素子ＳＷと電流制限素子ＣＲＲ１である。スイッチ素子ＳＷは信号ｓｗｔと／ｓｗｔによってオンとオフが制御され電流制限素子ＣＲＲ１に電流を共通ノードＶａｐｐからバイパスする。

信号ｓｗｔと／ｓｗｔはコンパレータＣＭＰとそれに続くインバータＩＮＶによって作られる。電圧比較を行なうコンパレータＣＭＰの入力はＶｃとＶｒであり、その入出力の関係は、図１９に示した。

このコンパレータＣＭＰの特性の特徴は、ＶｃとＶｒがほぼ等しいかコンパレータのゲインが１に近いときは、出力ｏｕｔとして論理レベルＬを出力しなければならないことである。出力ｏｕｔをインバータＩＮＶで受けて信号／ｓｗｔとｓｗｔを作りバイパスのスイッチ回路ＳＷのオンオフ制御を行う。

信号ｓｗｔと／ｓｗｔによるスイッチ回路ＳＷの制御は用いられるセルＭＣの可変抵抗素子特性に依存し、遷移後の状態と抵抗との関係でセル状態が遷移した後にノードＶａｐｐのレベルが下がる様にオンオフの制御を行う。

さてメモリチップをセルアレイから構成する場合に、コスト面からはメモリセル占有率の高さ、性能面からはデータ転送効率の高さが重要となる。セルアレイから見たときにここで重要となるのがセルアレイの一本のワード線にぶら下がるセルの数と同時に並列アクセスできるセルの数である。

以下に、セルアレイブロックとデータバスなどの関係を具体的なメモリチップ構成例について検討する。

図２０は、ＲｅＲＡＭセルアレイブロック１４０の一例の積層構造を示している。この例では、セルアレイブロック１４０が、半導体基板１５０上に８層のセルアレイＭＡ０−ＭＡ７を積層して構成されている。各セルアレイ層のワード線ＷＬとビット線ＢＬは、上下の隣接セルアレイで共有されるものとする。

ワード線ＷＬは、例えばセルアレイブロック１４０の両側に交互に引き出されて、下地半導体基板１５０に垂直配線で接続される。この場合例えば、偶数層のワード線ＷＬ０，ＷＬ２，ＷＬ４は、垂直配線で互いに共通接続されて引き出され、奇数層のワード線ＷＬ１，ＷＬ３は同様に垂直配線で共通接続されて引き出されて、それぞれワード線選択回路（ワード線デコーダ／ドライバＤＥＣ／ＤＲＶ）１５１に入る。

各層のビット線ＢＬ０−ＢＬ３は、一方の端部からそれぞれ独立に垂直配線により引き出されて、ビット線選択回路１５２に入る。ビット線選択回路（ビット線デコーダ／マルチプレクサＤＥＣ／ＭＵＸ）１５２で選択されたビット線がデータバス領域１５３のローカルバス線ＬＢに接続される。

実際にはこのようなセルアレイブロック１４０を単位として、複数のセルアレイブロックが並べて配列されて、必要な容量が実現される。この例では、ワード線ＷＬをセルアレイブロックの両側から引き出し、ビット線ＢＬを片側から引き出す場合を示しているが、これに限られるわけではない。例えば、各層内のビット線を１本ずつ交互に両側から引き出し、ワード線を片側から引き出すようにしてもよいし、或いは双方とも両側から引き出すようにしてもよい。

図２１は、細長い四角形で示すセルアレイブロックＣＡＢを配列して構成される、１マット当たり８Ｇｂ＋８３２Ｍｂのメモリコア２００を示している。ここでセアレイブロックＣＡＢは、図２０に示した一つのセルアレイブロック１４０でもよいし、或いはこれを例えばワード線方向に複数個並べてユニット化したものでもよい。この構成例は、１６ビットのデータを並列に読み書きする×１６ＩＯタイプの例である。

具体的には、セルアレイブロックＣＡＢが４６Ｍｂであり、これがｘ方向に８個、ｙ方向に２４個並べたマトリクスを構成する。一層で８Ｇｂ＋８３２Ｍｂのセルを持ち、積層数をｍとして、８Ｇｂ×ｍ＋８３２Ｍｂ×ｍの容量を持つ。

この例では全体のメモリマットのうち1層が選択され、その中で４分の1の分割動作を行っている。図の破線で囲ったセルアレイブロック部分が、あるアクセスのときに同時活性化される部分のイメージである。チップの中でなるべく均等になる活性化としている。

このメモリシステムではＥＣＣ回路２０２をオンチップで搭載して、４ビットまでのエラー訂正を可能とした例を示している。このＥＣＣのためのチェックビットは、エラー訂正のデータ範囲５１２ビットに対して４０ビットであり、このチェックビット分のメモリ容量が各マットでの８３２Ｍｂである。

セルアレイから一括で読み書きされるデータは、１２８ビット×１６＋４０ビット×４であり、これらのデータはセルアレイブロックからの１３８ビットバスによって転送される。１３８ビット×４＝５１２ビット（データ分)＋４０ビット（チェックビット分）である。

各ＩＯあたり１２８ビットのデータがチップ外部とやり取りされるがこの単位をバーストと以下呼ぶ。バースト用のデータを一時保持するのがバッファレジスタ２０１であり、ＥＣＣのチェックビット（４０ビット）と合わせて各ＩＯあたり１３８ビットのバッファである。

このバッファレジスタ２０１とＥＣＣシステム２０２がデータをやり取りしてエラー訂正を行い、バッファレジスタ２０１上にこのデータを上書きして保持し、外部に、またはメモリセルアレイに転送する。

例えば、バッファレジスタ２０１を複数系統設け、これをインターリーブして使うことにより、ギャップレスのデータ読み書きをチップ外部と行うことができる。このバッファレジスタのインターリーブ動作によるデータ転送手法の具体例は、例えば本発明者による先の特許出願、特願２００８−３２３５２４号明細書に説明されている。

このメモリを構成するセルアレイブロックの大きさがセル占有率を大きく左右するのは、図２１の構成を見ればあきらかである。全体のセルの数を維持しセルアレイブロックが小さくなればチップに占めるバス領域やバスへのデータ接続とデコードのための領域がどんどん増えていく。

次にセルアレイブロックの構成例を見てみる。

図２２は、先のメモリコア２００を構成する一つのセルアレイブロックＣＡＢの回路構成例であり、図２３はそのセルアレイブロックＣＡＢを、図２１との対応を明らかにするため等価回路的に示したものである。選択ワード線への多ビットアクセスを利用して、セルアレイユニットが多くのセルからなる構成になっている。

セルアレイブロックＣＡＢを構成するマット（＝セルアレイユニット）の大きさは、４ｋ本のワード線ＷＬと１ｋ本のビット線ＢＬの単位セルアレイ（その中に破線で示す１本の参照ビット線ＲＢＬが配置される）を、ワード線方向に１１．５個一列に並べて構成される。すなわち４ｋＷＬ×１ｋＢＬの容量を単位として、マット当たり４６ＭｂのセルアレイブロックＣＡＢが構成される。

セルアレイブロックＣＡＢには、単位セルアレイ毎に４個、全体で４６個のセンスアンプＳＡが設けられる。即ち図の例では、マットの両辺からビット線デコーダ／マルチプレクサＢＬ−ＤＥＣ／ＭＵＸ１，２にそれぞれ接続される２３個ずつのセンスアンプＳＡが設けられる。具体的に、バスＢＵＳ１，２は、アドレス線と共に、前述の選択ビット線が接続される２３本ずつのローカルバスＬＢを含み、これらにセンスアンプＳＡが接続される。

この例ではまたセルアレイブロックＣＡＢのワード線方向両端に、ワード線デコーダ／ドライバＷＬ−ＤＥＣ／ＤＲＶ１，２が配置される。そして１本のワード線ＷＬが選択されると、４６本のビット線ＢＬが両辺から２３本ずつ選択され、４６個のセルがアクセスされることになる。

ビット線デコーダ／マルチプレクサＤＥＣ／ＭＵＸ１，２と、ワード線デコーダ／ドライバＤＥＣ／ＤＲＶ１，２の交点位置には、ワード線デコーダ／ドライバを選択駆動するプリデコーダＰｒｅ−ＤＥＣが設けられる。その具体的な回路構成については、例えば、本発明者による先の特許出願、特願２００８−２２１６２０号明細書に説明されている。

図２３には、セルアレイブロックＣＡＢのデータバスとの関係を具体的に示している。１１．５個の単位セルアレイのＢＬ−ＤＥＣ／ＭＵＸ回路を貫通して走るデータバス（ローカルバス）は、それぞれ２３ビットである。セルアレイユニットＣＡＵの一端にはさらに１３８ビットのデータバスが走り、このデータバスにバスゲートを介して各単位セルアレイからのバスが選択的に接続される。

セルアレイブロックでひとつのワード線ＷＬを選択した場合にアクセスする４６個のセルをどの様な場合でも同時にアクセスできればよいが、電流モードでの書き込みの際には、１本のワード線ＷＬに電流が集中するのを避けるために、セルをグループに分けて少しずつ書き込み動作を行うことが好ましい。すなわち、“set to reset”遷移の“０”書き込みでは、ワード線ＷＬにつながる４６個のセルを小分けして順にシリアル書き込みを行う。

図２３には、その小分けするグループとそのアクセス順番の一例を示している。図では同時に電流モードで書き込むセルの数は２つとして、２ＭｂからなるグループによってメモリセルアレイブロックＣＡＢをマット当たり２３のグループに分割している。セルアレイブロックＣＡＢ内の１から２３の番号がそれぞれのグループを表している。順次のグループ選択はシフトレジスタなどで行ってもよい。

この同時書き込みのセルの数を２以上に増やして大きく出来れば、データ転送効率が上がる。そこで書き込みバッファの設定の工夫が必要になる。

なお、“reset to set”遷移、即ち電圧モードでの“１”書き込みや、微小電流を流す読み出しモードでは、全てのグループの同時アクセスを行なう。また、読み出しの際に用いる参照ビット線ＲＢＬは、前述のように１ｋＢＬ毎に１本設けて、センスするセルの環境に近い参照セルを用いてセルと参照セルの共通のディスターブ成分を除くようにしている。

セルアレイブロックを構成する長いワード線ＷＬに書き込みを行う際の問題点を、図２４及び図２５を参照して説明する。

セルの書き込み（set to reset）ではセルの初期抵抗は低く電流ｉが流れてセルの状態遷移を準備する。このときワード線ＷＬの抵抗Ｒｗとダイオードのオン抵抗Ｒｄの和に比例した電圧降下が生じてセルの可変抵抗体ＶＲにかかる電圧ｖｂ−ｖａを減少させる。このためセルがワード線ＷＬ上に占める位置によってビット線ＢＬにかけるレベルｖｂを変えて、リセットに必要な電流が得られる電圧を確保する必要がある。

セルに状態遷移が生じて高抵抗になると電流ｉはほぼ0になる。そうすると抵抗Ｒｗ＋Ｒｄによる電圧降下はなくなり、さらにビット線ＢＬに印加したレベルも電源の出力電流が減るので出力インピーダンス分の電圧降下がなくなり高いレベルへとシフトする。このためワード線ＷＬの電圧降下が大きな場合は、図２５に示すように、セルがリセットされるとセルに印加される電圧がセルを低抵抗状態（セット状態）に遷移させるＶｓｅｔよりも大きくなり、高抵抗になったセルが再び低抵抗に遷移してセルをリセットすることが出来なくなる。

この問題は、書き込みバッファとして前述したＢＷＢ回路を用いてワード線ＷＬの抵抗の環境ごとにＢＷＢ回路の設定を変えることによって解決することができる。次にこのＢＷＢ設定方法を説明する。

ＢＷＢでは電流バイパスを設けるので、ビット線ＢＬ側の電位レベルを大きく変えることが出来る。そこでセルアレイをＢＷＢの設定でカバーできる抵抗値の大きさの範囲に区分して、その区分ごとに一定の設定を行ったＢＷＢを設けることにする。

たとえば、図２６に示すように、ビット線ＢＬの抵抗がｂ［ｋΩ］であり、ワード線ＷＬの抵抗がｗ［ｋΩ］であるとして、セルアレイを破線で示すように格子状に区切り、その区切りのアドレスごとにＢＷＢの設定を変えて書き込みを行う。設定の変更は同じＢＷＢのアドレスに応じたパラメータ設定の変更でもよいし、予め異なったパラメータ設定が施された複数のＢＷＢを区分領域ごとに設けてもよい。

このセルアレイ区分はＢＷＢから見た抵抗で決まるので、ビット線ＢＬの抵抗の効果が大きいと区分領域の形は、矩形ではなく、区分の隣接辺が直交しない平行四辺形のような形になることもある。

また、セルアレイのビット線ＢＬ方向をワード線ＷＬに比べて短くして、ｂ［ｋΩ］の変動では設定を変える必要がないようにしておけば、ワード線ＷＬ方向の区分のみで対応できるので、システムが簡単になる。以下の具体的な実施例ではこのビット線ＢＬ方向の区分がない場合を用いる。

図２７に示すように、ＢＷＢの設定は主に、その電流制限素子の実効抵抗値を変えてセル抵抗変化前のＢＬ電位レベルの値と抵抗が遷移した後のバイパス電流での電圧降下が寄生抵抗の遷移前の電圧降下程度またはそれ以上になるように設定する。このためにバイパス電流は遷移前のセル電流以上の電流が流れるようにしておくことにより、電流制限素子の等価抵抗での電圧降下が遷移後の方が大きくなり、寄生抵抗による電圧降下の減少分を補うことが出来る。

従って区分ごとにＢＷＢで値が変わるものとしては、セル抵抗状態をモニターする基準となる参照抵抗Ｒｅｆの抵抗値か、ビット線ＢＬに電流を供給する電源回路の電流制限素子のパラメータかバイパス電流の値となる。

図２８は、長いワード線ＷＬに対して区分的にＢＷＢを設定するものとして、ワード線ＷＬとビット線ＢＬの具体的システムを示す。多数あるビット線ＢＬとワード線ＷＬは、ワード線ＷＬの抵抗環境が似た範囲で一つのワード線抵抗区分としてまとめられる。

図２８では、ＢＬ１とＢＬ２がその区分のひとつに属するビット線であり、これらは同時書き込みされるビット線ＢＬである。これらのビット線ＢＬ１，ＢＬ２はそれぞれローカルバスＬＢ１，ＬＢ２を介して異なるＢＷＢに接続されるが、これらのＢＷＢの設定は同一である。

また参照ビット線ＲＢＬは、いくつかのワード線区分に共通に、または区分内で複数設けられて、ビット線ＢＬからのデータ読み出しの際の参照電流を供給する。参照ビット線ＲＢＬは選択スイッチＲＢＳを介して参照ローカルバス線ＲＬＢに接続される。書き込みの際のワード線区分と読み出しの際の参照ビット線ＲＢＬを共有するビット線ブロックとは、動作の際の電圧環境がまったく異なるので直接的な関係はない。

なお、参照ビット線ＲＢＬに接続されるメモリセルは、常に低抵抗状態（データ“１”）に設定されて、ビット線ＢＬとの間で寄生抵抗や容量の影響を相殺して参照電流を読み出しセンスアンプに供給する働きをする。即ち参照ビット線ＲＢＬが属するワード線区分では参照セルとしてのメモリセルに“１”が書かれるので、ワード線区分に対応するＢＷＢの設定によって参照セルが書き込まれることになる。

各ローカルバスＲＬＢ，ＬＢに属するビット線ＲＢＬ，ＢＬは、ＮＭＯＳトランジスタを十分オンするレベルの選択信号“Ref.dec”，“from cdec-1”，“from cdec-2”などにてビット線選択スイッチＲＢＳ，ＢＳが選択されてローカルバスにつながり、それぞれのローカルバスを駆動するＢＷＢによって並列書き込みが行なわれる。

ワード線ＷＬの選択スイッチＷＳを構成するＮＭＯＳトランジスタＮ３１は、選択信号“from rdec-1”や“from rdec-2”などでオンすることによって、ワード線ＷＬを低電位電源Ｖｓｓに接続する。ワード線ＷＬにはまた、非選択時にワード線レベルを持ち上げておいてセルの選択ダイオードのリークを減らしかつアクセス時のビット線からの非選択ワード線への余分な電荷供給によるアクセス遅延などを抑えるため、ゲートレベルがＶd_iのＮＭＯＳトランジスタＮ３２が電源ＶｄｄとＮＭＯＳトランジスタＮ３１との間に設けられている。

各ワード線ＷＬには図のような抵抗と容量が等価的に分布寄生しているので、ＢＷＢでのセル状態の変化のモニターの際の参照抵抗には、後述するように、ワード線を模倣した模擬ワード線（mimicＷＬ）が接続される。

図２９は、ワード線ＷＬの充電用ＮＭＯＳトランジスタＮ３２のゲートレベルＶd_iを発生するワード線定常充電回路の構成例である。各ワード線での充電用ＮＭＯＳトランジスタＮ３２に大きな電流を流す必要はなく、また流し過ぎても選択ワード線のドライブ能力に影響するので問題となる。

そこでこの充電回路は、ワード線を一定範囲でグループ化し、そのグループでワード線が選択された場合に対応ワード線のＶd_iを下げて充電用ＮＭＯＳトランジスタＮ３２をオフする。

ＷＬ定常充電回路ゲートレベルＶｄの発生回路は、例えば１μＡの定電流回路３０１と、その出力電流を受けるダイオード接続したＮＭＯＳトランジスタＮ３３とからなり、これによりＮＭＯＳトランジスタＭ３３のしきい値電圧に相当するゲートレベルＶｄを発生させる。このゲートレベルＶｄをグループ化したワード線範囲のＷＬスイッチゲート群３０２の充電用ＮＭＯＳトランジスタＮ３２のゲートに供給する。

ここで、ＮＭＯＳトランジスタＮ３３は、充電用ＮＭＯＳトランジスタＮ３２のチャネル幅の１００倍のチャネル幅を持つものとする。これにより、各ワード線の充電用ＮＭＯＳトランジスタＮ３２において最大約１０ｎＡの定常充電電流を発生させることができる。

ゲートレベルＶｄから高抵抗Ｒ０を介して、各ワード線毎の電圧信号Ｖｄ_iが得られる。Ｖｄ_iの出力端は、ワード線グループを表す選択信号ＷＬＳ_iにより駆動されるＮＭＯＳトランジスタＮ３５を介してＶｓｓに接続されている。したがって、選択ワード線ではＶｄ_iがＶｓｓに引き下げられて充電用ＮＭＯＳトランジスタＮ３２はオフになり、それ以外の非選択ワード線は、Ｖｄ_iにより駆動される充電用ＮＭＯＳトランジスタＮ３２により定常充電されることになる。

書き込みバッファ回路ＢＷＢのセル状態のモニターに使用する参照抵抗Ｒｒｅｆは長いワード線ＷＬのどこの位置のビット線ＢＬをアクセスするかでワード線抵抗を反映させるべく、区分的に変化させる。図３０は、その際に用いるＢＷＢ用の模擬ワード線mimicＷＬの説明図である。

ワード線スイッチを設けたワード線と出来るだけ環境をそろえた長い配線を作り、これにワード線区分の長さに相当する部分部分から接続用ノードを作る。図ではこの接続用ノードを番号１，２，３，４で示した。

各ワード線区分で使用されるＢＷＢに対して、対応するこれらの接続ノードを切り換えてＢＷＢの参照抵抗Ｒｒｅｆ１，Ｒｒｅｆ２への接続を行なうと、選択セルのワード線ＷＬと参照抵抗の寄生抵抗と容量の環境をそろえることが出来る。

なお、ワード線スイッチゲートのＮＭＯＳトランジスタＮ３１’への入力信号“from rdec”はセルアレイのワード線スイッチゲートを選択する信号を活性化するタイミング信号であり、充電用ＮＭＯＳトランジスタＮ３２’のゲートレベルＶｄ_iは“from rdec”信号で“Ｌ”になるようにした、図２９のゲート信号と同様にして作られるものである。

次に、上述したワード線の区分動作に対応したＢＷＢの構成の詳細を、図３１を参照して説明する。基本的に先に説明したＢＷＢと同じ構成であるが、寄生抵抗と容量を考慮した対応が必要である。

先ず、ＢＷＢが接続されるローカルバスＬＢやその先のビット線ＢＬなどには寄生容量などがかなりつくので、ＢＷＢをすぐには動作させることは出来ない。動作の初期状態を一定にしてセルの状態変化を正確にモニターできるようにしなければならない。

そこで、ローカルバスＬＢがビット線ＢＬに選択開始信号ＢＬＳで接続された後にＢＷＢを働かせるまでの間は、モニターすべきノード“ｃ”と“ｒ” の電位レベルをＢＷＢの初期状態として期待される値に設定しておく。すなわちビット線ＢＬとローカルバスＬＢが選択開始信号ＢＬＳによってつながる前と後もしばらく間、書き込みのモードによってノード“ｃ”（即ちローカルバスＬＢ自体）またはノード“ｒ”を低い電源レベルＶｓへと引いておくための、初期化回路４０１を設ける。

具体的に初期化回路４０１は、モード“set to reset”では、ローカルバスのセル側のノード“ｃ”を、モード“reset to set”では参照セル側のノード“ｒ”を、それぞれ選択開始信号ＢＬＳより遅れて立ち上がる信号ｄＢＬＳによってレベル設定する。これは“set to reset”では書き込むビット線のセルが低抵抗状態でノード“ｃ”が低いレベルであること、“reset to set”では書き込むビット線のセルが高抵抗状態でノード“ｃ”よりノード“ｒ”が低いレベルであることを寄生容量にかかわらず初期設定するためである。

ＢＷＢでワード線区分の抵抗状態によって設定を変える部分は、書き込み回路１３１の電流制限素子である、ＰＭＯＳトランジスタＱＰのゲートレベルＶｍとトランジスタ寸法、参照セル回路１３２のノード“ｒ”の電位を決める参照抵抗Ｒｒｅｆ１，Ｒｒｅｆ２の値である。

Ｒｒｅｆ１は、“set to reset”の書き込みモード（リセット書き込み）で使い、Ｒｒｅｆ２は“reset to set”の書き込みモード（セット書き込み）で使用する。これらの値は各区分でそれぞれの書き込みモードに対して最適な値が設定される。

またそれぞれの書き込みモードで、図３０に示した各接続ノード１〜４からmimicＷＬへのパスを形成するスイッチも、ビット線選択のスイッチと同じタイミングでオンするように、信号ＢＬＳとそれぞれのモード選択信号“ｓ２ｒ”や“ｒ２ｓ”とのＡＮＤによって発生される選択信号“ｓ２ｒ’”と“ｒ２ｓ’”で制御される。

電流バイパス１３３についても、書き込みモードとワード線区分によってスイッチトランジスタＰ１１，Ｐ１２，Ｎ２３，Ｎ２４の寸法を変えてバイパス電流を調節すれば、最適な動作とそこでの消費電流を減らせる。しかし、ＢＷＢの区分動作上は、書き込みバッファ部１３１の電流制限用ＰＭＯＳトランジスタＱＰの寸法とそのゲートレベルＶｍの調整により、電源特性を変える方がより本質的である。

図３２は、以下の説明の便のために、以上のＢＷＢの回路構成とその記号化を示している。図のようにＢＷＢの出力ノードは、二つの模擬ワード線mimic ＷＬ１，mimic ＷＬ２とローカルバスＬＢであり、入力信号はｓ２ｒ，ｒ２ｓ，ＢＬＳ，ｄＢＬＳである。電源は省略している。

また参照抵抗Ｒｒｅｆ１，Ｒｒｅｆ２はその抵抗値を環境によって変更するので、その値Ｒ１，Ｒ２を参考のために回路ブロック内に記入する。その他環境によって設定を変える可能性のあるトランジスタ寸法などもあるが具体的な設計に用いるトランジスタ特性によるので省略する。

図３３は、セルアレイブロックの全てのワード線ＷＬが一方のアレイ端から駆動される場合のワード線区分とＢＷＢ配置の例を示している。ここではアレイブロックをワード線方向に３つに区分した場合を示している。

ここでは、セルアレイブロックのビット線ＢＬはセルアレイブロックの両側から交互に引き出されるものとしている。従って下地半導体基板のセルアレイブロックのビット線方向両端に対応する位置にローカルバスＬＢｉとＬＢｉ’（ｉ＝１〜３）が配置される。そして、これらの各ローカルバスを駆動するように、ＬＢｉ，ＬＢｉ’に対応してＢＷＢが配置される。これによりローカルバスとビット線を選択的に接続してセルへの書き込みが行なわれる。

また、参照ビット線ＲＢＬ用に特別の参照ローカルバスＲＬＢｉ，ＲＬＢｉ’が設けられている。参照ビット線ＲＢＬはセルデータ読み出しに使うので、ワード線区分との対応関係は特にないが、書き込みの際は参照ビット線にはセル状態の例えば低抵抗状態を書き込むので、このときはワード線区分に従う。

なお、ワード線区分中には複数の参照ビット線があることもまた全くないこともあり得る。参照ビット線がないときには読み出し用の参照用ローカルバスとして隣の区分のものを利用する。図ではワード線区分にしたがって参照ローカルバスＲＬＢｉ，ＲＬＢｉ’が設けられるものとした。

模擬ワード線mimicＷＬは、この例の場合ワード線ＷＬがセルアレイブロックの一方の端部からドライブされるので、これの抵抗や容量の環境に出来るだけ似るように、ワード線ＷＬの場合と同様に一端部にワード線スイッチを備えて他端にまで連続するように配置される。模擬ワード線の本数は、同時に並列に書き込むビット線の数の倍の本数とこれと同時に書き込む参照ビット線の本数分である。

そして、各ワード線区分に、同時並列書き込みビット線数のＢＷＢ回路が配置される。

ビット線ＢＬに並列同時書き込みが行われるワード線区分上のＢＷＢに書き込みデータが送られ、これらのＢＷＢでmimicＷＬがその位置で接続されてセルの書き込み状態をモニターする参照抵抗が設定される。

図３４は、ビット線ＢＬと同様に、ワード線ＷＬもセルアレイブロックの両側から交互に引き出される場合について、ワード線区分とＢＷＢ配置の例を、図３３に対応させて示している。

ワード線ＷＬを交互にセルアレイ端両側から駆動するとき、セルアレイ上のビット線ＢＬを固定してみると、これと交差するワード線ＷＬが左から駆動されるか右から駆動されるかでそのビット線の属するワード線区分が変わる。ワード線区分が変わればＢＷＢの寸法設定なども変わるので、ＢＷＢは左から駆動されるワード線用と右から駆動されるワード線用との２種を同じビット線への書き込みで使い分ける必要がある。

図３４ではセルアレイブロックを左からの区分と右からの区分で二つに分けたような図を描いているが、実際は各ワード線毎にこのワード線区分の切り替えが起こることになる。また、左右駆動のワード線区分が渾然と重なるために、mimicＷＬやＢＷＢとローカルバスも左右駆動ワード線に対応したものをそれぞれ設ける必要があり、図３３の場合に比べて倍の数の要素が必要となる。

次に、ワード線区分に具体的な抵抗値を割り当てて、各区分でのセル書き込み動作をシミュレーションした結果を説明する。

図３５に示すように、ＢＷＢの効果を見るために長いワード線ＷＬを想定し、ワード線区分Ｉ,II,III,IVを設定し、これらの区分との関係で選択セル位置Ｐ１〜Ｐ６でのシミュレーションを行なった。ビット線ＢＬの抵抗は３ｋΩで容量が０．２ｐＦとし、ビット線スイッチから最も遠い位置のセルを考えた。

ワード線区分Ｉ―IVは具体的に、ＩがＷＬ抵抗５６ｋΩから１１２ｋΩの区間、IIは２８ｋΩから４６ｋΩの区間、IIIは２８ｋΩから７ｋΩの区間、IVは７ｋΩまでの区間であり、ワード線の総容量は９ｐＦとした。

ＷＬ抵抗が大きくなるにつれてＷＬ区分の範囲が広がるのは、ＷＬ抵抗変化の率がＷＬの抵抗が大きい領域では小さくなるためである。言い換えれば、ワード線区分が広くなれば、それだけＢＷＢの設定をこまめに変える必要がなくなる。

図３６〜３８は、ＢＷＢの効果を検討するために使用した回路システムの概要である。

図３６に示すように、セルアレイブロックの同時書き込みのビット線ＢＬに、セットセル（低抵抗状態のセル）とリセットセル（高抵抗状態のセル）を隣接させて設けて、セット状態の同時書き込みやリセット状態の同時書き込みで一方が状態を変化させ他方が状態を維持することを確認するようにした。

セットセルをリセット状態にする“set to reset”セルの遷移電圧は０．９Ｖ、リセットセルをセット状態にする“reset to set”セルの遷移電圧は２．０Ｖとした抵抗変化メモリのモデルを用いており、セット状態は１００ｋΩ、リセット状態は３０００ｋΩとしている。

図３７に示すように、セルのワード線端はワード線区分をモデル化した端子Ｉ〜IVにワード線区分に対応して接続する。ＢＷＢにも対応するmimicＷＬ１，１’及びmimicＷＬ２，２’の回路の端子Ｉ〜IVにワード線区分に対応して接続する。このワード線のモデルはセル用のワード線ＷＬと４つの模擬ワード線mimicＷＬ、合計５つある。

図３８に示すように、セルへの同時書き込み用に２つのＢＷＢ、セットセル用とリセットセル用ＢＷＢを設ける。そして、ワード線区分のそれぞれで端子を切り替えるとともに、その参照抵抗値を次のように設定している。

ワード線区分Ｉでは、Ｒ１＝７０ｋΩ、Ｒ２＝１２２０ｋΩ、ワード線区分IIでは、Ｒ１＝１４０ｋΩ、Ｒ２＝６２０ｋΩ、ワード線区分IIIでは、Ｒ１＝１８０ｋΩ、Ｒ２＝７４０ｋΩ、ワード線区分IVでは、Ｒ１＝２６０ｋΩ、Ｒ２＝９２０ｋΩ。この値は一例として示したもので実際のシステムではそれぞれ設定する。

以下、図３９〜５０にシミュレーション結果の波形を示し、セルへの状態設定が問題なく行なわれることを示す。これらの図で、横軸は秒単位の時間、左縦軸はボルト単位の電位レベル、右縦軸はアンペア単位の電流を示す。

図３９は、ワード線区分Ｉのセル位置Ｐ１（１１２ｋΩワード線の１１２ｋΩ位置）でのセット書き込みのシミュレーション結果である。（ｇ）ＢＬ選択信号に示すように、ビット線選択信号が６Ｖに立ち上がって（タイミングｔ１）、ビット線へ書き込み電圧と電流が供給される。この結果リセット状態のセルのビット線は、（ａ）reset cell BLに示されるように４Ｖ近い電位になる。セット状態のセルではＢＷＢのバイパス回路がオンして（タイミングｔ２）、１００μＡ程度の電流が流れて、（ｂ）set cell BLに示されるように２Ｖ以下のビット線電位になる。

（ｃ）リセットセルのダイオードノード、（ｄ）セットセルのダイオードノードも示されているが、ビット線電位レベルとの差から、リセットセルには２Ｖ程度の電圧がかかり、セットセルには電圧がかからないことが分かる。ワード線レベルは、（ｆ）ＷＬに示すように徐々に下がるが、ダイオードの２Ｖ近い電圧降下によりセルのワード線側のノードレベルが浮いているのが分かる。

２．５μs辺りでリセットセルがセット状態に遷移して抵抗が下がると（タイミングｔ３）、ビット線レベルが下がりそれとほぼ同時にバイパス回路がオンして、（ｅ）ｂｙｐａｓｓ電流に示すように、２００μＡ程度の電流が流れる。この電流バイパスの働きでセット状態のセルにはほとんど電圧がかからないことが分かる。

図４０は、同じセル位置Ｐ１でのリセット書き込みのシミュレーション結果である。（ｇ）ＢＬ選択信号が６Ｖに立ち上がって（タイミングｔ１）、ビット線へ書き込み電圧と電流が供給されると、（ａ）reset cell BL と（ｂ）set cell BL に示すように、これらのビット線はほぼ同じ３．５Ｖ程度のレベルに立ち上がる。

（ｄ）セットセルのダイオードノードの方が、電流が流れるだけ少し高いレベルであるが、（ｃ）リセットセルのダイオードノードとともに、２．５Ｖ近辺のレベルでセルには１Ｖほどの電圧がかかる。

２．４μs辺りでリセットセルのバイパス回路がオンして（タイミングｔ２）、（ｅ）ｂｙｐａｓｓ電流が１００μＡ流れて、（ａ）reset cell BL のレベルが下がり、リセットセルの電圧は更に低下する。従って、リセットセルが状態変化を起こすことはない。

４．３μs辺りでセットセルがリセット状態に遷移して抵抗が上がるとバイパス回路がオンして（タイミングｔ３）、（ｅ）ｂｙｐａｓｓ電流が１５０μＡ程度流れ、（ｂ）set cell BL のレベルが低下する。これにより、リセット状態のセルに過剰な電圧がかからないようになる。即ち状態遷移後のセルに状態を更に遷移させるような電圧が印加されないようになる。

図４１は、ワード線区分Ｉのセル位置Ｐ２（１１２ｋΩワード線の５６ｋΩ位置）でのセット書き込みのシミュレーション結果である。

各ノードの変化の様子は、図３９に示したセル位置Ｐ１の場合と同様であるが、リセットセルの状態遷移が１．３μs辺りで起こり（タイミングｔ３）、図３９の場合と比べて１μs以上早くなっている。これはワード線抵抗による電圧降下の減少によりセル電圧が速やかにかかるようになったことによる。

図４２は、同じセル位置Ｐ２でのリセット書き込みのシミュレーション結果である。各ノードの変化の様子は、図４０のセル位置Ｐ１の場合とほぼ同様であるが、セル位置Ｐ２でのリセット書き込みでは、（ｇ）ＢＬ選択信号が６Vに立ち上がってビット線へ書き込み電圧と電流が供給されると（タイミングｔ１）、（ａ）reset cell BL と（ｂ）set cell BL はほぼ同じ３．５Ｖ程度のレベルにゆっくり立ち上がる。

（ｄ）set cell のdiodeノードの方が電流が流れるだけ少し高いレベルであるが、（ｃ）reset cellのdiodeノードとともに２．５Ｖ近辺のレベルでセルには１Ｖほどの電圧がかかる。

７００ns辺りでセットセルがリセット状態に遷移して（タイミングｔ２）、（ｄ）set cell diode ノードのレベルが（ｃ）reset cell diode ノードのレベルに一致して２Ｖ以下になり、ゆっくりと下がる。

リセットセルにかかる電圧は徐々に大きくなり、セット状態に移行する遷移電圧Ｖｓｅｔに近くなる２μs辺りで、リセットセルとセットセル用のＢＷＢのバイパスがほぼ同時にオンして（タイミングｔ３）、（ｅ）ｂｙｐａｓｓ電流が１４０μＡ程度流れる。これでビット線のレベルが下がりリセットセルの電圧は低下して、Ｖｓｅｔ以下に抑えられて、リセットセルが状態変化を起こすことはない。しかし、状態遷移を生じる電圧Ｖｓｅｔぎりぎりとなり、これ以上このワード線区分を維持できないことが分かる。

図４３は、ワード線区分IIのセル位置Ｐ３（５６ｋΩワード線の５６ｋΩ位置）でのセット書き込みのシミュレーション結果である。

各ノードの変化の様子はセル位置Ｐ１の図３９の場合と同様である。リセットセルの状態遷移は１．６μs辺りで起こり（タイミングｔ３）、図３９のそれより１μs程度早くなっているが、図４１のセル位置ｐ２の場合より遅い。これはワード線抵抗による電圧降下の減少によりセル電圧が速やかにかかるようになったことと、mimic ＷＬの抵抗が下がったのでその分電源からのmimicＷＬに流れる電流が増えビット線への電圧供給がすぐとなりのセル位置Ｐ２の場合より下がったことによる。

図４４は、同じセル位置Ｐ３でのリセット書き込みのシミュレーション結果である。

各ノードの変化の様子はセル位置Ｐ１の場合と同様であるが、セットセルの状態遷移が１μs辺りで起こり（タイミングｔ３）、図４０と比べて３μs以上早くなっている。これはワード線抵抗による電圧降下の減少によりセル電圧が速やかにかかるようになったことによる。

また、リセットセルのバイパス回路がオンするのも、タイミングｔ１で（ｇ）ＢＬ選択信号によりビット線がつながった直後のタイミングｔ２で生じるようになっており、これは図４０の場合と比べて２μｓ以上早くなっている。これは各ノードの電位変化が抵抗減少により速やかになったことによる。

図４５は、ワード線区分IIIのセル位置Ｐ４（２８ｋΩワード線の２８ｋΩ位置）でのセット書き込みのシミュレーション結果である。

各ノードの変化の様子はセル位置Ｐ１の場合と同様であるが、リセットセルの状態遷移が１μs辺りで起こり（タイミングｔ３）、図３９の場合と比べて１．５μs程度早くなっている。これはワード線抵抗による電圧降下の減少によりセル電圧が速やかにかかるようになったことによる。

図４６は、同じセル位置Ｐ４でのリセット書き込みのシミュレーション結果である。

各ノードの変化の様子はセル位置Ｐ１と同様であるが、セットセルの状態遷移が４００ｎｓ辺りで起こり（タイミングｔ３）、図４０の場合と比べて４μsほど早くなっている。これはワード線抵抗による電圧降下の減少によりセル電圧が速やかにかかるようになったことによる。

また、リセットセルのバイパス回路がオンするのも、（ｇ）ＢＬ選択信号によりビット線がつながるタイミングｔ１の直後のタイミングｔ２で生じるようになっている。これも図４４の場合と同様、ワード線抵抗減少の効果である。

図４７は、ワード線区分IVのセル位置Ｐ５（７ｋΩワード線の７ｋΩ位置）でのセット書き込みのシミュレーション結果である。

各ノードの変化の様子はセル位置Ｐ１の場合と同様であるが、リセットセルの状態遷移が５００ｎｓ辺りで起こり（タイミングｔ３）、図３９の場合と比べて２μs程度早くなっている。これはワード線抵抗による電圧降下の減少によりセル電圧が速やかにかかるようになったことによる。

図４８は、同じくセル位置Ｐ５でのリセット書き込みのシミュレーション結果である。

各ノードの変化の様子はセル位置Ｐ１の場合と同様であるが、セットセルの状態遷移が約４００ｎｓ辺りで起こり（タイミングｔ３）、図４０の場合と比べて４μsほど早くなっている。これはワード線抵抗による電圧降下の減少によりセル電圧が速やかにかかるようになったことによる。

しかし、セル位置Ｐ４とほぼ同じであるのはワード線区分の幅が小さくなっていることによる。また、リセットセルのバイパス回路がオンするのも、ＢＬ選択信号によりＢＬがつながった直後に生じるようになっている。これは各ノードの電位変化が抵抗減少により速やかになったことによる。

図４９は、ワード線区分IVのセル位置Ｐ６（７ｋΩワード線の０ｋΩ位置）でのセット書き込みのシミュレーション結果である。

各ノードの変化の様子はセル位置Ｐ１の場合と同様であるが、リセットセルの状態遷移が４５０ｎｓ辺りで起こり（タイミングｔ３）、図３９の場合とくべて２μs以上早くなっている。これはワード線抵抗による電圧降下の減少によりセル電圧が速やかにかかるようになったことによる。

図５０は、同じセル位置Ｐ６でのリセット書き込みのシミュレーション結果である。

各ノードの変化の様子はセル位置Ｐ１の場合と同様であるが、セットセルの状態遷移が３００ｎｓ辺りで起こり（タイミングｔ２）、図４０の場合と比べて４μs以上早くなっている。これはワード線抵抗による電圧降下の減少によりセル電圧が速やかにかかるようになったことによる。

以上のシミュレーション結果から、ワード線区分によって書き込みの時間が大きく変化することがわかる。検証に用いたシステムではリセット状態をセット状態にする書き込みで、ワード線末端で２．５μsを要したものが、ワード線のドライブ端側で２μsも早くなっている。また、セット状態をリセット状態にする書き込みでは、ワード線末端で４．５μsを要したものが、ワード線のドライブ端側で４μsも早くなっている。

これは、ワード線のどの位置のセル領域にデータを書き込むかによってスピード仕様を変えてメモリを利用すれば、データ転送効率を最大限に利用できることを意味する。

例えば図５１に示すように、ワード線区分ＩとIIを低速アクセス領域、ワード線区分IIIとIVを高速アクセス領域として、それぞれの対応アドレス領域でスピード仕様を変えるのである。メモリを高速で利用したい場合は高速アクセス領域のアドレスを使用する。但し高速アクセス領域の総メモリ領域に占める割合は図から分かるように半分以下である。

対応するアドレスは同じワード線上について、ビット線のアドレスによって分かれることになる。

ＢＬ…ビット線、ＷＬ…ワード線、ＭＣ…メモリセル、ＷＳ…ワード線スイッチ、ＢＳ…ビット線スイッチ、ＬＢ…ローカルバス、ＲＳ…読み出しスイッチ、４１…書き込みバッファ、４２…センスアンプ、ＱＰ…ＰＭＯＳトランジスタ（電流制限素子）、ＱＮ…ＮＭＯＳトランジスタ、１３０ａ…書き込みバッフア・パッシブ部、１３０ｂ…書き込みバッファ・リアクティブ部、１３１…書き込みバッファ、１３２…参照セル回路、１３３…電流パイパス回路、１３４…センスアンプ、１３５…インバータ、Ｒｒｅｆ，Ｒｒｅｆ１，Ｒｒｅｆ２…参照抵抗、１４０…セルアレイブロック、１５０…半導体基板、２００…メモリコア、２０１…バッファレジスタ、２０２…ＥＣＣ回路、ＣＡＢ…セルアレイブロック、３０１…定電流回路、３０２…ワード線スイッチ群。

Claims

抵抗状態をデータとして不揮発に記憶するメモリセルを配列してなるセルアレイと、
前記セルアレイ内の選択メモリセルに書き込むべきデータに応じて電圧及び電流を供給する書き込みバッファと、
書き込み時に前記選択メモリセルの抵抗状態変化に応じて前記書き込みバッファから前記選択メモリセルに供給される電流の一部をバイパスさせる制御を行なう書き込み制御回路と、
を有することを特徴とする抵抗変化メモリ装置。
前記書き込み制御回路は、
前記書き込みバッファの出力ノードに選択的に接続されて、前記選択メモリセルに供給される電流の一部をバイパスさせる電流バイパス回路と、
前記選択メモリセルの状態変化検出のための参照電圧を発生する参照セル回路と、
前記選択メモリセルに供給される電圧と前記参照電圧を比較して前記電流バイパス回路を活性化するためのコンパレータとを有する
ことを特徴とする請求項１記載の抵抗変化メモリ装置。
前記メモリセルは、高抵抗の第１のデータ状態と低抵抗の第２のデータ状態を有し、
前記書き込みバッファは、前記選択メモリセルの第１のデータ状態から第２のデータ状態への書き込み時に、書き込み完了後の前記選択メモリセルの電流を自動的に抑圧する電流制限素子を含み、
前記電流バイパス回路は、前記選択メモリセルの第２のデータ状態から第１のデータ状態への書き込み時に活性化される
ことを特徴とする請求項２記載の抵抗変化メモリ装置。
前記参照セル回路は、前記選択メモリセルの第１のデータ状態から第２のデータ状態への書き込み時の参照電圧を発生するための第１の参照抵抗と、前記選択メモリセルの第２のデータ状態から第１のデータ状態への書き込み時の参照電圧を発生するための第２の参照抵抗とを有し、
前記電流バイパス回路は、電流バイパス素子と、この電流バイパス素子を書き込みモードに応じかつ前記選択メモリセルの書き込み状態変化に応じて前記書き込みバッファの出力ノードに接続するためのスイッチ回路とを有する
ことを特徴とする請求項２記載の抵抗変化メモリ装置。
前記セルアレイに、アドレスに従って複数区分が設定され、前記セルアレイの各区分に対応して前記書き込みバッファ及び前記書き込み制御回路の動作条件最適化がなされる
ことを特徴とする請求項１記載の抵抗変化メモリ装置。
前記セルアレイは、互いに交差する複数本ずつのワード線とビット線を有し、それらの各交差部にメモリセルが配置されて、一つのワード線に沿った複数のメモリセルで同時書き込みが行なわれるものであり、
前記ワード線に抵抗値に応じた複数区分が設定され、前記ワード線の各区分に対応して前記書き込みバッファ及び前記書き込み制御回路の動作条件最適化がなされる
ことを特徴とする請求項１記載の抵抗変化メモリ装置。