WO2006134732A1 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
WO2006134732A1
WO2006134732A1 PCT/JP2006/309086 JP2006309086W WO2006134732A1 WO 2006134732 A1 WO2006134732 A1 WO 2006134732A1 JP 2006309086 W JP2006309086 W JP 2006309086W WO 2006134732 A1 WO2006134732 A1 WO 2006134732A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory cell
voltage
bit line
word line
cell array
Prior art date
Application number
PCT/JP2006/309086
Other languages
English (en)
French (fr)
Inventor
Masayuki Tajiri
Atsushi Shimaoka
Kohji Inoue
Original Assignee
Sharp Kabushiki Kaisha
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US11/921,755 priority Critical patent/US7668001B2/en
Application filed by Sharp Kabushiki Kaisha filed Critical Sharp Kabushiki Kaisha
Priority to CN2006800215717A priority patent/CN101199023B/zh
Priority to KR1020087000541A priority patent/KR100909199B1/ko
Publication of WO2006134732A1 publication Critical patent/WO2006134732A1/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a nonvolatile semiconductor memory device using a nonvolatile variable resistance element.
  • MRAM Magnetic-resistance Random Access Memory
  • PRAM Phase-change Random Access Memory
  • OUM Olemic Universal Memory
  • RRAM Resistance Random Access Memory
  • PRAM and RRAM are configured to include a nonvolatile variable resistance element whose resistance value changes when a voltage pulse exceeding a certain threshold is applied, and includes a transistor, a diode, and a selection element.
  • a memory cell array is constituted by memory cells that do not use but have a variable resistance element force.
  • FIG. 2 is a schematic diagram showing a configuration example of the memory cell array.
  • a plurality of memory cells including the variable resistance elements 103 are arranged in the row direction and the column direction, and arranged in the same row.
  • each variable resistance element 103 is connected to the word line 102, and one end of the variable resistance elements 103 arranged in the same column is connected to the bit line 101.
  • the resistance value of the variable resistance element 103 changes when the potential difference between the bit line 101 and the word line 102 exceeds a certain threshold value V.
  • FIG. 13 shows an example of a memory cell array 200 configured without using a selection element.
  • the memory cell array 200 is a cross-point memory in which a variable resistor 202 and an upper electrode 203 that are orthogonal to the lower electrode 201 are stacked on a lower electrode 201. Since the selection element is not used, the area occupied by the memory cell can be reduced, and a larger capacity memory can be realized. Further, since such a cross-point memory has a simple structure, it can be easily multi-layered and a memory with a higher degree of integration can be realized. [0005] Patent Document 1: US Pat. No. 6,204,139B1
  • Patent Document 2 JP 2003-338607 A
  • variable resistance element in the memory cell vary greatly depending on the applied voltage.
  • the higher the effective voltage applied to the variable resistance element the greater the resistance value changes, and the faster the resistance change rate (pulse response).
  • the wiring length to each memory cell differs depending on the position in the memory cell array, so that the wiring resistance differs.
  • the value of the voltage pulse applied to the variable resistive element differs between the memory cells, and the resistance change of each variable resistive element may vary. is there.
  • the proportion occupied by the wiring resistance increases, and the influence of the wiring resistance due to the difference in wiring length on the resistance change increases between memory cells.
  • the resistance value of the variable resistance element has dropped to several tens to several hundreds of ⁇ for reasons such as being dissolved during the write operation, and has decreased to almost the same order as the wiring resistance.
  • the effect of differences in wiring resistance on resistance change is particularly large.
  • FIG. 14 shows a schematic configuration of a cross-point type memory.
  • Variable resistance elements exist at the intersections of the bit lines B0 to B7 and the respective word lines W0 to W7 to constitute a memory cell.
  • the resistance value of the variable resistive element in the memory cell is R
  • the total resistance value of the wiring resistance from each end of the selected word line and the selected bit line to the selected memory cell is R.
  • the effective voltage V applied to the variable resistance element at point A is 3.3 IV, the effective voltage V at point B
  • FIG. 15 is a graph showing the relationship between the resistance value of the variable resistance element and the pulse width of the applied voltage noise. From the graph, it can be seen that the variable resistance element has a resistance peak, and the applied voltage pulse has the optimum pulse width that maximizes the resistance change. It is considered that the shorter the pulse width, the faster the pulse response as an element in which the resistance change of the variable resistance element is faster.
  • the widths are 154ns and 253ns, respectively. It can be seen that slight voltage differences can have a significant effect on the pulse response.
  • the memory cell array shown in FIG. 14 is a small scale for explanation, and it can be said that the difference in effective voltage applied to the variable resistance element due to the difference in wiring length is relatively small.
  • the effective voltage is 3.34V at the maximum and 1.15V at the minimum when calculated using the parameters described above from Equation 1.
  • the pulse width of the applied voltage pulse when the resistance value of the variable resistance element reaches a peak is 144 ns and 4.46 ms, respectively, and there is a problem that a difference of 30,000 times or more occurs.
  • the present invention has been made in view of the above problems, and an object of the present invention is to correct nonuniformity in effective voltage applied to a variable resistance element due to a difference in wiring length caused by a difference in position in a memory cell array. Another object of the present invention is to provide a semiconductor memory device that can suppress variations in resistance change characteristics of variable resistance elements between memory cells.
  • a semiconductor memory device applies a voltage pulse.
  • a plurality of memory cells having variable resistance elements capable of storing information according to the change in the electrical resistance are arranged in at least one direction in the row direction and the column direction, and the memory cells in the same row are arranged in the same row.
  • a semiconductor memory device comprising a memory cell array in which one terminal of the memory cell is connected to a common word line and the other terminal in the memory cell in the same column is connected to a common bit line.
  • variable resistance after writing or erasing depending on the effective voltage amplitude or the width of the voltage applied to the variable resistance element of the selected memory cell to be written or erased in the memory cell in the cell array It is in contact with the selected memory cell in the word line so that the change in electric resistance of the element is within a certain range regardless of the arrangement location in the memory cell array.
  • the selected word line and the selected bit line connected to the selected memory cell of the bit line, at least one of the voltage amplitude or the pulse width of the voltage pulse applied to the end of the selected bit line The selected memory cell
  • the first feature is that adjustment is made based on the arrangement location in the memory cell array.
  • a semiconductor memory device includes a memory cell having a variable resistance element capable of storing information according to a change in electrical resistance that changes in electrical resistance when a voltage pulse is applied.
  • a plurality of elements are arranged in at least one direction in the row direction and the column direction, one terminal in the memory cells in the same row is connected to a common word line, and the other terminals in the memory cells in the same column are shared.
  • a semiconductor memory device comprising a memory cell array connected to a bit line, the memory cell in the memory cell array being applied to the variable resistance element of a selected memory cell to be written, erased or read
  • the selected memory cell in the word line is set so that the effective voltage amplitude of the voltage pulse is within a certain range regardless of the arrangement location in the memory cell array.
  • the voltage amplitude of the voltage pulse applied to at least one end of the selected bit line connected to the selected memory cell of the selected word line and the bit line is set in front of the selected memory cell.
  • the second feature is that the adjustment is made based on the arrangement location in the memory cell array.
  • the semiconductor memory device having any one of the above characteristics is further configured such that an end portion of an unselected word line is not connected to the selected memory cell of the word line during the memory operation.
  • a non-selected bit that is not connected to the selected memory cell in the bit line.
  • a third feature is that at least one of the voltages applied to the line is adjusted based on an arrangement position of the selected memory cell in the memory cell array.
  • the semiconductor memory device having any one of the above characteristics is characterized in that a voltage difference between each end of the selected word line and the selected bit line is V, and the variable resistance of the selected memory cell is
  • the effective voltage amplitude applied to the resistance element is V, and the electric resistance of the variable resistance element is
  • the resistance value is R, and each end force of the selected word line and the selected bit line is the total wiring resistance to the selected memory cell R RZ (R + R) XV
  • the voltage difference V is adjusted so that the effective voltage amplitude V given by the equation R LINE BW is constant.
  • the fourth feature is that
  • the power supply voltage is V
  • the fifth feature is that it is adjusted.
  • the semiconductor memory device further adjusts the voltage amplitude of a voltage pulse applied to at least one end of the selected word line and the selected bit line.
  • Voltage adjustment circuit and the voltage adjustment circuit includes a plurality of switch circuits equal to or less than the total number of the memory cells in the memory cell array, and selects at least one of the selected word line and the selected bit line.
  • the sixth feature is that the plurality of switch circuits are on / off controlled by the decode signal.
  • the semiconductor memory device provides a voltage for adjusting a voltage amplitude of a voltage pulse applied to at least one of the selected word line and the selected bit line.
  • An adjustment circuit, and the voltage adjustment circuit includes a plurality of switch circuits and amplifiers equal to or less than the total number of the memory cells in the memory cell array, and at least one of the selection node line and the selection bit line.
  • the voltage difference V is adjusted to satisfy the output voltage VI.
  • a semiconductor memory device includes a memory cell having a variable resistance element capable of storing information according to a change in electrical resistance that changes in electrical resistance when a voltage pulse is applied.
  • a plurality of elements are arranged in at least one direction in the row direction and the column direction, one terminal in the memory cells in the same row is connected to a common word line, and the other terminals in the memory cells in the same column are shared.
  • a semiconductor memory device comprising a memory cell array connected to a bit line, which is applied to the variable resistance element of a selected memory cell to be written or erased in the memory cell in the memory cell array Due to the effective panoramic width of the voltage pulse, the resistance change of the variable resistive element after writing or erasing is within a certain range regardless of the arrangement location in the memory cell array. Apply to at least one end of a selected word line connected to the selected memory cell in the word line and a selected bit line connected to the selected memory cell in the bit line.
  • the eighth feature is that the pulse width force of the voltage pulse is adjusted based on the arrangement position of the selected memory cell in the memory cell array.
  • the pulse width depends on the number of voltage pulses that are discretely applied to at least one end of the selected word line and the selected bit line.
  • the ninth feature is to be adjusted.
  • the memory cell array further includes a plurality of the memory cells arranged in the row direction and the column direction, respectively.
  • One end of the variable resistance element that is one terminal is connected to the common word line, and the other end of the variable resistance element that is the other terminal in the memory cell in the same column is connected to the common bit line.
  • the semiconductor memory device is configured to adjust the voltage amplitude of the voltage pulse to be applied based on the arrangement location in the memory cell array of the selected memory cell.
  • the effective voltage applied to the variable resistance element of each memory cell can be kept within a certain range, and a memory cell array can be realized with little variation in the characteristics of the variable resistance elements between the memory cells. As a result, it is possible to realize a semiconductor memory device with little variation in characteristics between the memory cells.
  • the effective voltage applied to the variable resistance element of each memory cell can be kept within a certain range, the pulse width of the voltage pulse at which the resistance value peaks in each memory cell. Can be reduced.
  • the effective voltage applied to the variable resistance element of each memory cell can be kept within a certain range, it is possible to reduce the variation in resistance value between the high resistance state and the low resistance state of each memory cell. Can do.
  • the pulse width of the voltage pulse to be applied is selected in the selected memory cell in order to adjust the difference in effective voltage at the time of writing or erasing. Since it is configured to adjust based on the arrangement location in the memory cell array, the difference in resistance value after writing or erasing due to the difference in effective voltage applied to the variable resistance element of each memory cell can be kept within a certain range. In addition, it is possible to realize a memory cell array in which there is little variation in the characteristics of the variable resistance elements between the memory cells. As a result, it is possible to realize a semiconductor memory device with little variation in characteristics between the memory cells.
  • FIG. 1 is a block diagram showing a schematic configuration of a first embodiment of a semiconductor memory device according to the present invention.
  • FIG. 2 is an explanatory diagram showing a schematic outline of a memory cell array of a semiconductor memory device according to the present invention.
  • FIG. 3 is a schematic circuit diagram showing the relationship between the potentials of the bit lines and the word lines in the memory cell array during the write operation in the first embodiment of the semiconductor memory device according to the invention.
  • FIG. 4 is a schematic circuit diagram showing the relationship between the potentials of the bit lines and the word lines in the memory cell array during the reset operation in the first embodiment of the semiconductor memory device according to the invention.
  • FIG. 5 is a schematic circuit diagram showing the relationship between the potential of each bit line and each word line in the memory cell array in the read operation of the semiconductor memory device according to the present invention.
  • FIG. 6 is a block diagram showing another schematic configuration example of the semiconductor memory device according to the present invention.
  • FIG. 7 is a graph showing the relationship between the resistance value of the variable resistance element of the conventional semiconductor memory device and the pulse width of the applied voltage.
  • FIG. 8 is a graph showing the relationship between the resistance value of the variable resistance element of the semiconductor memory device according to the present invention and the pulse width of the applied voltage.
  • FIG. 9 shows a semiconductor memory device according to the present invention and a semiconductor memory device according to the prior art.
  • the graph which shows the relationship between the upper limit bit number which can isolate
  • FIG. 10 A block diagram showing a schematic configuration of a second embodiment of a semiconductor memory device according to the present invention.
  • FIG. 11 is a schematic circuit diagram showing the relationship between the potentials of the bit lines and the word lines in the memory cell array during the write operation in the second embodiment of the semiconductor memory device according to the invention.
  • 12 A schematic circuit diagram showing the relationship between the potentials of the bit lines and the word lines in the memory cell array during the reset operation in the second embodiment of the semiconductor memory device according to the invention.
  • FIG. 13 is a schematic block diagram showing a configuration of a memory cell array having a cross-point structure according to the prior art.
  • FIG. 14 is a schematic explanatory diagram showing a configuration of a memory cell array having a cross-point structure according to the related art.
  • FIG. 15 is a graph showing the relationship between the resistance value of the variable resistance element and the pulse width of the applied voltage.
  • FIG. 16 is a graph showing the relationship between the pulse width of the applied voltage and the effective voltage applied to the variable resistance element when the resistance value of the variable resistance element reaches a peak.
  • FIG. 17 A block diagram showing a schematic configuration of the third embodiment of the semiconductor memory device according to the present invention. [18] A waveform diagram of voltage pulses generated in the third embodiment of the semiconductor memory device according to the present invention.
  • FIG. 20 A block diagram showing a schematic configuration of the fourth embodiment of the semiconductor memory device according to the present invention. 20] A waveform diagram of voltage pulses generated according to the fourth embodiment of the semiconductor memory device of the invention.
  • FIG. 1 is a schematic block diagram showing the configuration of the device of the present invention.
  • the device 1 of the present invention includes a memory cell array 100, a switching circuit group 601, an address decoder 602 for rewrite signals, a column decoder 605, a row decoder 606, and a row address decoder 608.
  • the memory cell array 100 has a circuit configuration similar to that of the prior art. As shown in FIG. 2, the electric resistance changes by applying a voltage pulse, and the variable can store information by changing the electric resistance.
  • a plurality of memory cells having resistance elements 103 are arranged in at least one of the row direction and the column direction, and one terminal in the memory cells in the same row is connected to the common word line 102, so that the memory cells in the same column The other terminals are connected to the common bit line 101. More specifically, as shown in FIG. 2, the memory cell array 100 includes a plurality of memory cells arranged in the row direction and the column direction, and one of the variable resistance elements 103 that is one terminal in the memory cells in the same row.
  • variable resistance element 103 One end is connected to a common word line 102, and the other end of the variable resistance element 103, which is another terminal in the memory cell of the same column, is connected to the common bit line 101.
  • the variable resistance element 103 exceeds the threshold value V that has a potential difference between the bit line 101 and the word line 102.
  • Switching circuit group 601 serves as a voltage adjustment circuit for adjusting the voltage amplitude of a voltage pulse applied to at least one end of a selected word line and a selected bit line, together with amplifier circuit 603 as an amplifier. It is configured to have switching circuits SW that function and are equal to or less than the number of memory cells in the memory cell array 100.
  • the plurality of switching circuits SW are controlled to be turned on / off by a decode signal for selecting at least one of the selected word line and the selected bit line.
  • the switching circuit SW selected by the signal from the address decoder 602 is turned on. Selected word line connected to the selected memory cell and selected The voltage difference V between each end of the selected bit line amplifies the output voltage V of the switching circuit SW
  • the device 1 of the present invention has an effective voltage amplitude of a voltage pulse applied to the variable resistance element 103 of a selected memory cell to be written or erased in a memory cell array 100 during a predetermined memory operation.
  • the selected word line connected to the selected memory cell in the word line 102 and the selected bit line connected to the selected memory cell in the bit line 101 so as to be within a certain range regardless of the location in the memory cell array 100
  • the voltage amplitude force of the voltage pulse applied to at least one end of the memory cell is configured to be adjusted based on the location in the memory cell array 100 of the selected memory cell.
  • the device 1 of the present embodiment further includes a voltage applied to the end of an unselected word line that is not connected to a selected memory cell in the word line 102 and a selection in the bit line 101 during memory operation. Do not connect to the memory cell! At least one of the voltages applied to the non-selected bit lines is configured to be adjusted based on the arrangement location in the memory cell array 100 of the selected memory cell.
  • the predetermined memory operation here is a write operation that increases or decreases the electric resistance of the variable resistance element 103, a reset operation that changes the electric resistance of the variable resistance element 103 to a state before the write operation, This is at least one of read operations for reading stored information in accordance with the state of electric resistance of the variable resistance element 103.
  • V X (R + R) XV
  • the effective voltage V can be determined by appropriately adjusting the weighting factor X.
  • the weighting factor X for example, the average value R AV of the wiring resistance
  • V Input to amplifier 604. V is output from amplifier 604, and column decoder 605
  • the data is input to one of the selected bit line or the selected word line via the row decoder 606.
  • the amplifier 607 receives the output V from the switching circuit group 601. V Z2 from Amp 607
  • FIG. 3 shows the relationship between the potentials of the bit lines and the word lines in the memory cell during the write operation.
  • the output of the amplifier 604 is input to the selected bit line 702 via the column decoder 605, and the potential of the selected bit line 702 becomes V. Also select
  • V is adjusted so that V ⁇ V.
  • FIG. 4 shows the relationship between the potentials of the bit lines and the node lines in the memory cell during the reset operation (erasing operation). As shown in FIG. 4, the potential of each bit line and each word line during the reset operation may be reversed between the potential of the selected bit line 702 and the potential of the selected word line 703 during the write operation.
  • the potentials of the unselected bit line and the unselected word line are the same, and the voltage applied to each unselected memory cell is 0 as in the write operation.
  • the resistance value does not change.
  • a plurality of switching circuits SW of the switching circuit group 601 are ON / OFF controlled by a signal from the read row address decoder 608.
  • the output voltage V of the switching circuit SW is expressed by Equation 4 below.
  • the data is input to the row decoder 606 through the amplifier 609 for reading out.
  • the amplifier 604 and the amplifier 607 for the write operation and the reset operation are inactive and their outputs are in a floating state.
  • FIG. 5 shows the relationship between the potentials of the bit lines and word lines in the memory cell array 100 during the read operation.
  • the potential of the selected word line 1203 connected to the selected memory cell 1201 is V
  • the potentials of the other non-selected word lines are 0.
  • V is set exclusively for read operation, nondestructive read to memory cell is possible.
  • the difference in the wiring resistance depending on the position in the memory cell array 100 does not affect as much as in the rewrite operation and the reset operation.
  • the output of the row address decoder 608 is set to a constant value V and directly input to the amplifier 609 without passing through the switching circuit group 601.
  • FIG. 7 and FIG. 8 show a case of a 64-bit memory cell array 100 having eight bit lines and eight word lines, and memory cells are formed at the intersections of the bit lines and the word lines.
  • the relationship between the resistance value of the variable resistance element 103 and the pulse width of the applied voltage is shown.
  • FIG. 7 there is a variation in the pulse width when the resistance value of the variable resistance element 103 reaches a peak between memory cells.
  • FIG. 8 it can be said that the device 1 of the present invention can suppress the variation in pulse width when the resistance value of the variable resistance element 103 peaks between memory cells.
  • FIG. 9 shows a high resistance state in a 32-bit memory cell array 100 having eight bit lines and four word lines, and memory cells are formed at the intersections of the bit lines and the word lines. Show the relationship between the maximum number of bits that can be separated from the low-resistance state and the pulse width of the applied voltage.
  • the device 1 of the present invention is improved by nearly 5000 bits with a pulse width of 3 ⁇ s.
  • a Norse width of 10 s it has been improved to over 1T bits.
  • a second embodiment of the device 1 of the present invention will be described with reference to FIGS.
  • the present embodiment a case will be described in which the configuration related to the write operation and the reset operation of the device 1 of the present invention is different from the first embodiment. Since the read operation is the same as that in the first embodiment, description thereof is omitted in this embodiment.
  • FIG. 10 is a block diagram showing a schematic configuration of the inventive device 1 of the present embodiment.
  • the output of the amplifier 607 of this embodiment branches into two, one is input to the column decoder 605 and the row decoder 606 as V, and the other is input to the amplifier circuit 901.
  • the amplifier circuit 901 amplifies V output from the amplifier 607 to 2 V and outputs the amplified V to the column decoder 605 and the row decoder 606.
  • the read operation amplifier 609 is inactive and its output is in a floating state.
  • the write operation and reset operation amplifiers 604 and 607 are inactive and their outputs are floating.
  • FIG. 11 shows the relationship between the potentials of the bit lines and the word lines in the memory cell during the write operation.
  • the output V from the amplifier 604 is passed through the column decoder 605.
  • the potential of the node line 1003 is 0V, and the potential difference of the selected memory cell 1001 is V as in the first embodiment. If V> V, the resistance value of variable resistance element 103 changes.
  • the output of the amplifier 607 is input to a non-selected bit line, and the potential of the non-selected bit line is V
  • Expression 5 is a condition that is easier to satisfy than Expression 3. It can be said. Therefore, the inventive device 1 of the present embodiment is useful when the voltage condition is severely restricted.
  • FIG. 17 is a schematic block diagram showing the configuration of the device of the present invention.
  • the inventive device 1 of this embodiment includes a memory cell array 100, a pulse width adjustment circuit 610, an address decoder 602 for rewrite signals, a column decoder 605, a row decoder 606, and a row address decoder 608. Composed.
  • the configuration of the memory cell array 100 is the same as that in each of the above embodiments, and the description thereof is omitted in this embodiment.
  • Norse width adjustment circuit 610 functions to adjust the pulse width of a voltage pulse applied to at least one end of a selected word line and a selected bit line, and a predetermined number of inverters are connected in series.
  • a delay circuit configured as described above, a switching circuit SW having a number of memory cells equal to or less than the number of memory cells in the memory cell array 100, a NAND circuit 614, and an inverter circuit 613.
  • the delay circuit here is composed of a pair of inverter circuits.
  • the plurality of switching circuits SW are controlled to be turned on / off by a decode signal that selects at least one of the selected word line and the selected bit line.
  • the switching circuit SW selected by the signal from the address decoder 602 is turned on.
  • the pulse width of the voltage pulse WritePW applied to the selected memory cell is adjusted by the number of delay circuits in the switching circuit group 601.
  • FIG. 18 shows an input waveform and an output waveform of the switching circuit group 610 of the present embodiment.
  • the voltage pulse WritePW is configured to rise in response to the rise of the signal CE and fall in response to the fall of the signal CE # D.
  • the pulse width of the voltage pulse WritePW is adjusted by selecting the signal CE # D with a proper nors width.
  • the device 1 of the present invention has an effective voltage amplitude of a voltage pulse applied to a variable resistance element 103 of a selected memory cell to be written or erased in a memory cell array 100 during a predetermined memory operation. Even if they are different, the pulse width of the voltage pulse is adjusted according to the arrangement location in the memory cell array 100 so that the resistance value after writing is within a predetermined range.
  • the inventive device 1 of the present embodiment includes at least one end of a selected word line connected to a selected memory cell in the word line 102 and a selected bit line connected to a selected memory cell in the bit line 101. The pulse width force of the voltage pulse to be applied to the selected memory cell is adjusted based on the arrangement location in the memory cell array 100.
  • the effective voltage V varies depending on the location of the memory cell due to the difference in the wiring length L.
  • the effective voltage V value (the wiring length
  • the pulse width should be changed accordingly.
  • the pulse width may be selected step by step according to the value of the effective voltage V based on the relationship of FIG.
  • the selected bit line is passed through the column decoder 605 by the voltage pulse WritePW output from the inverter circuit 613.
  • 702 force S is selected and the voltage V is written for the duration of the pulse width of the voltage pulse WritePW.
  • a voltage V Z2 is applied to the non-selected bit line and the non-selected word line via the column decoder 605 and the row decoder 606, and the non-selected memory connected to the selected bit line 702
  • V V.
  • the resistance value of the variable resistance element 103 of the non-selected memory cells other than the selected memory cell 701 connected to the selected bit line 702 is prevented from changing. For other non-selected memory cells, since the potentials of the non-selected bit line and the non-selected word line are the same and the applied voltage is 0, the resistance value of the variable resistance element 103 does not change.
  • the potential of each bit line and each word line during the reset operation may be reversed between the potential of the selected bit line 702 and the potential of the selected word line 703 during the write operation.
  • a voltage having the opposite polarity to that of the write operation is applied to the selected memory cell 701 for the duration of the pulse width of the voltage pulse WritePW.
  • a reverse polarity voltage is generated for the non-selected memory cells connected to the selected bit line 702 and the selected word line 703, but as in the write operation, If V ⁇ V, the resistance value of variable resistance element 103 changes.
  • the unselected bit line and the unselected word line have the same potential, and the voltage applied to each unselected memory cell is 0 as in the write operation.
  • the resistance value of the resistance element 103 does not change.
  • the voltage difference V satisfies Equation 3 from FIGS. 3 and 4.
  • a fourth embodiment of the device 1 of the present invention will be described with reference to FIGS.
  • the case where the configuration for the write operation and the reset operation of the device 1 of the present invention is different from that of the third embodiment will be described.
  • the force by which the variation in resistance value after writing due to the difference in effective voltage at the time of writing caused by the difference in wiring length is adjusted by the pulse width.
  • the pulse width is adjusted by changing the number of voltage pulses with a constant pulse width.
  • FIG. 19 is a block diagram showing a schematic configuration of the inventive device 1 of the present embodiment.
  • the device 1 of the present invention comprises a memory cell array 100, a pulse number adjustment circuit 620, an address decoder 602 for a rewrite signal, a column decoder 605, a row decoder 606, and a row address decoder 608. .
  • the configuration of the memory cell array 100 is the same as that of each of the above embodiments, and the description thereof is omitted in this embodiment.
  • the number-of-noise adjusting circuit 620 functions to adjust the number of voltage pulses applied to at least one of the selected word line and the selected bit line.
  • the memory cell array 100 includes a switching circuit SW, a counter circuit 611, and a pulse generation circuit 612 that are equal to or less than the number of memory cells.
  • the plurality of switching circuits SW are on / off controlled by a decode signal for selecting at least one of the selected word line and the selected bit line.
  • the switching circuit SW selected by the signal from the address decoder 602 is turned on.
  • the number of voltage pulses RPulse applied to the selected memory cell is adjusted by the counter circuit 611 and the pulse generation circuit 612.
  • FIG. 20 shows an input waveform and an output waveform of the switching circuit group 610 of the present embodiment. More specifically, the signal CL input to the switching circuit group 610, the signals Q1 to Q3 from the counter circuit 611, and the signal RPulse output from the switching circuit group 610 are shown depending on the arrangement of the selected memory cell. By selecting the signal RPulse with the appropriate number of pulses, the pulse width of the voltage pulse applied to the selected memory cell is adjusted.
  • the device 1 of the present invention has an effective voltage amplitude of a voltage pulse applied to a variable resistance element 103 of a selected memory cell to be written or erased in a memory cell array 100 during a predetermined memory operation.
  • Write The number of voltage pulses is adjusted according to the arrangement location in the memory cell array 100 so that the resistance value after insertion is within a predetermined range.
  • the inventive device 1 of the present embodiment includes at least one end of a selected word line connected to a selected memory cell in the word line 102 and a selected bit line connected to a selected memory cell in the bit line 101.
  • the pulse power of the voltage pulse applied to the memory cell 100 is configured to be adjusted based on the location in the memory cell array 100 of the selected memory cell.
  • the voltage difference V is constant.
  • the effective voltage V actually applied to the memory cell depends on the location of the memory cell due to the difference in the wiring length L.
  • the effective voltage V applied to the variable resistance element 103 of the selected memory cell is
  • the noise width is selected step by step according to the value of effective voltage V.
  • the pulse width is adjusted by selecting the number of voltage pulses having a constant pulse width according to the value of the effective voltage V.
  • either the voltage amplitude or the pulse width is adjusted so as to adjust both the voltage amplitude and the pulse width adjusted according to the arrangement of the selected memory cell. It doesn't matter.

Abstract

　メモリセルアレイ内での位置の違いに起因する配線長の違いによる可変抵抗素子に加わる実効電圧の不均一を是正し、メモリセル間の可変抵抗素子の抵抗変化特性のばらつきを抑制することができる半導体記憶装置を提供する。 　可変抵抗素子を有するメモリセルを、同一行のメモリセルを共通のワード線に接続し、同一列のメモリセルを共通のビット線に接続してなるメモリセルアレイ１００を備えてなる半導体記憶装置１であって、所定のメモリ動作時において、書き込みまたは消去対象となる選択メモリセルの可変抵抗素子に印加される電圧パルスの実効的な電圧振幅が、メモリセルアレイ１００内の配置個所に関係なく一定範囲内に収まるように、選択ワード線と選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅が、選択メモリセルのメモリセルアレイ１００内の配置個所に基づいて調整される。

Description

明 細 書
半導体記憶装置
技術分野
[0001] 本発明は、半導体記憶装置、特に、不揮発性の可変抵抗素子を用いた不揮発性 半導体記憶装置に関する。
背景技術
[0002] 現在、様々な不揮発メモリ（不揮発性半導体記憶装置)の研究開発が進められて!/、 るが、中でも、抵抗値の違いをデータとして読み取るタイプの MRAM (Magneto-re sistance Random Access Memory)、 OUM (Ovonic Universal Memory)等 に代表される PRAM (Phase-change Random Access Memory)や RRAM (Re sistance Random Access Memory)は、スケーリングに関して統計物理学的な限 界が無いという利点がある。
[0003] 一般的に、 PRAMや RRAMは、ある閾値以上の電圧パルスが加わると抵抗値が 変化する不揮発性の可変抵抗素子を備えて構成されており、トランジスタやダイォー ドと 、つた選択素子を 、つさ 、利用せずに、可変抵抗素子力もなるメモリセルでメモリ セルアレイを構成している。ここで、図 2は、メモリセルアレイの一構成例を示す模式 図であり、メモリセルアレイ 100は、可変抵抗素子 103からなるメモリセルを行方向及 び列方向に複数配列し、同一行に配列された各可変抵抗素子 103の一端をワード 線 102に接続し、同一列に配列された可変抵抗素子 103の一端をビット線 101に接 続して構成されている。可変抵抗素子 103は、ビット線 101とワード線 102の電位差 がある閾値 V を越えると、抵抗値が変化する。
TH
[0004] 図 13は、選択素子を使わずに構成したメモリセルアレイ 200の一例を示している。
このメモリセルアレイ 200は、下部電極 201上に下部電極 201と直交する可変抵抗 体 202と上部電極 203が積層されたクロスポイント型メモリである。選択素子を使用し ない分、メモリセルの占有面積を縮小させることができ、より大容量のメモリを実現で きる。更に、このようなクロスポイント型メモリは、構造が簡素であることから、多層化が 容易であり、より集積度の高いメモリを実現することができる。 [0005] 特許文献 1：米国特許第 6204139B1号明細書
特許文献 2 :特開 2003-338607号公報
発明の開示
発明が解決しょうとする課題
[0006] メモリセル内の可変抵抗素子は、印加される電圧によりその特性が大きく変化する 。前述の RRAMに関して言えば、可変抵抗素子に加わる実効電圧が高いほど、抵 抗値の変化が大きくなり、抵抗変化速度 (パルス応答)も向上する。
[0007] ここで、図 2に示すメモリセルアレイでは、メモリセルアレイ内での位置により、電源 等力ゝら各メモリセルまでの配線長が異なるため、配線抵抗に差が生じる。このため、 書き込み動作や消去動作 (リセット動作）において、各メモリセル間で可変抵抗素子 に印加される電圧パルスの値が異なることとなり、各可変抵抗素子の抵抗変化にばら つきが生じる可能性がある。特に、図 13のように、選択素子が無い場合、配線抵抗が 占める割合が大きくなり、配線長の違いによる配線抵抗の差が抵抗変化に与える影 響力 メモリセル間で大きくなる。更に、 PRAMや RRAMでは、書き込み動作中は溶 解した状態にある等の理由で、可変抵抗素子の抵抗値が数十〜数百 Ωまで低下し 、ほぼ配線抵抗と同じオーダーまで下がっており、配線抵抗の違いが抵抗変化に与 える影響は特に大きい。
[0008] 図 14は、クロスポイント型メモリの概略構成を示している。各ビット線 B0〜B7と各ヮ ード線 W0〜W7の交点夫々に可変抵抗素子が存在し、メモリセルを構成している。 ここで、メモリセル内の可変抵抗素子の抵抗値を R、選択ワード線と選択ビット線の各 端部から選択メモリセルに至る配線抵抗の抵抗値の合計を R
LINEとすると、ビット線 'ヮ ード線間にかかる電圧 V のうち可変抵抗素子にかかる実効電圧 Vは以下の数式 1
BW R
で表される。
[0009] [数式 1]
V =R/ (R+R ) XV
R LINE BW
[0010] ここで、配線長を L、配線の単位長当たりの抵抗値を簡単のためビット線、ワード線 ともに pとすると、 R = p Lとなる。そして、配線長 Lは、図 14の A点であれば L= (
LINE
ビット線） + (ワード線） = (1 +1 ) + (21 +1 ) = 31 + 21となり、 B点であれば L= (61
a b a b a b a +1 ) + (41 +1 ) = 101 +21となる。従って、配線の長い B点の方が可変抵抗素子 b a b a b
に加わる実効電圧が低くなるのは明らかである。尚、図 14において、 p =0. 6 ΩΖ /ζ πι、1 = 1. 5 /ζ πι、1 = 15 111、電源電圧¥ =4V、 R= 100 Qとすると、数式 1よ a b DD
り、 A点での可変抵抗素子に力かる実効電圧 V は 3. 3 IV, B点での実効電圧 V
RA RB
は 3. 15Vとなる。
[0011] 可変抵抗素子に加わる実効電圧の違いは、特に、抵抗変化速度 (パルス応答）に 大きな影響を及ぼす。図 15は、可変抵抗素子の抵抗値と印加電圧ノ ルスのパルス 幅の関係を示すグラフである。グラフからは、可変抵抗素子には抵抗値のピークが存 在し、印加電圧ノ ルスには抵抗変化を最大にする最適なパルス幅があることが分か る。このパルス幅が短いほど、可変抵抗素子の抵抗変化は速ぐ素子としてのパルス 応答は速いと考えられる。
[0012] 図 16は、可変抵抗素子の抵抗値がピークとなる際の印加電圧のノ ルス幅と可変抵 抗素子に加わる実効電圧の関係を示すグラフである。図 16より、 A点での実効電圧 V = 3. 31V及び B点での実効電圧 V = 3. 15Vの場合、抵抗ピーク時のパルス
RA RB
幅は夫々 154ns、 253nsとなる。わずかな電圧の差がパルス応答に大きな影響を及 ぼし得ることが理解できる。
[0013] 図 14に示すメモリセルアレイは、説明のため小規模なものであり、配線長の違いに よる可変抵抗素子に加わる実効電圧の差は比較的小さいと言える。し力しながら、例 えば、一般的な 16Kビットのメモリセルアレイの場合、数式 1より、上述した各パラメ一 タを用いて計算すると、実効電圧は最大 3. 34V、最小 1. 15Vとなる。この結果、可 変抵抗素子の抵抗値がピークとなるときの印加電圧パルスのパルス幅は夫々 144ns 、 4. 46msとなり、 3万倍以上の差が生じるという問題があった。
[0014] 本発明は上記の問題に鑑みてなされたものであり、その目的は、メモリセルアレイ内 での位置の違いに起因する配線長の違いによる可変抵抗素子に加わる実効電圧の 不均一を是正し、メモリセル間の可変抵抗素子の抵抗変化特性のばらつきを抑制す ることができる半導体記憶装置を提供する点にある。
課題を解決するための手段
[0015] 上記目的を達成するための本発明に係る半導体記憶装置は、電圧パルスの印加 により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素 子を有するメモリセルを行方向と列方向の少なくとも何れ力 1方向に複数配列し、同 一行の前記メモリセル内の 1つの端子を共通のワード線に接続し、同一列の前記メモ リセル内の他の端子を共通のビット線に接続してなるメモリセルアレイを備えてなる半 導体記憶装置であって、前記メモリセルアレイ内の前記メモリセルであって書き込み または消去対象となる選択メモリセルの前記可変抵抗素子に印加される電圧ノ ルス の実効的な電圧振幅若しくはノ ルス幅によって、書き込みまたは消去後の前記可変 抵抗素子の電気抵抗変化が前記メモリセルアレイ内の配置個所に関係なく一定範 囲内に収まるように、前記ワード線の内の前記選択メモリセルと接続する選択ワード 線と前記ビット線の内の前記選択メモリセルと接続する選択ビット線の少なくとも何れ か一方の端部に印加する電圧パルスの電圧振幅若しくはパルス幅の少なくとも何れ か一方力 前記選択メモリセルの前記メモリセルアレイ内の配置個所に基づいて調 整されることを第 1の特徴とする。
[0016] 上記目的を達成するための本発明に係る半導体記憶装置は、電圧パルスの印加 により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素 子を有するメモリセルを行方向と列方向の少なくとも何れ力 1方向に複数配列し、同 一行の前記メモリセル内の 1つの端子を共通のワード線に接続し、同一列の前記メモ リセル内の他の端子を共通のビット線に接続してなるメモリセルアレイを備えてなる半 導体記憶装置であって、前記メモリセルアレイ内の前記メモリセルであって書き込み 、消去または読み出し対象となる選択メモリセルの前記可変抵抗素子に印加される 電圧パルスの実効的な電圧振幅が、前記メモリセルアレイ内の配置個所に関係なく 一定範囲内に収まるように、前記ワード線の内の前記選択メモリセルと接続する選択 ワード線と前記ビット線の内の前記選択メモリセルと接続する選択ビット線の少なくと も何れか一方の端部に印加する電圧パルスの電圧振幅が、前記選択メモリセルの前 記メモリセルアレイ内の配置個所に基づいて調整されることを第 2の特徴とする。
[0017] 上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記メモリ動作時に ぉ 、て、前記ワード線の内の前記選択メモリセルと接続しな 、非選択ワード線の端部 に印加する電圧と、前記ビット線の内の前記選択メモリセルと接続しな 、非選択ビット 線に印加する電圧の少なくとも何れか一方力 前記選択メモリセルの前記メモリセル アレイ内の配置個所に基づいて調整されることを第 3の特徴とする。
[0018] また、上記何れかの特徴の本発明に係る半導体記憶装置は、前記選択ワード線と 前記選択ビット線の各端部間の電圧差を V とし、前記選択メモリセルの前記可変抵
BW
抗素子に印加される前記実効的な電圧振幅を Vとし、前記可変抵抗素子の電気抵
R
抗値を Rとし、前記選択ワード線と前記選択ビット線の各端部力 前記選択メモリセル に至る配線抵抗の合計を R RZ (R+R ) XV
LINEとした場合、 V =
R LINE BWなる数式で 与えられる前記実効的な電圧振幅 Vが一定となるように、前記電圧差 V が調整さ
R BW
れることを第 4の特徴とする。
[0019] 上記特徴の本発明に係る半導体記憶装置は、更に、電源電圧を V とし、前記メモ
DD
リセルアレイ内の全ての前記メモリセルに共通な定数を Xとした場合、 V =XX (R
BW
+R ) XV なる数式を満足するように、前記電圧差 V 力 S (R+R )に比例し
LINE DD BW LINE
て調整されることを第 5の特徴とする。
[0020] 上記第 4の特徴の本発明に係る半導体記憶装置は、更に、前記選択ワード線と前 記選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅を 調整するための電圧調整回路を備え、前記電圧調整回路が、前記メモリセルアレイ 内の前記メモリセルの総数以下の複数のスィッチ回路を備えてなり、前記選択ワード 線と前記選択ビット線の少なくとも何れか一方を選択するデコード信号によって、前 記複数のスィッチ回路がオンオフ制御されることを第 6の特徴とする。
[0021] 上記第 5の特徴の本発明に係る半導体記憶装置は、前記選択ワード線と前記選択 ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅を調整す るための電圧調整回路を備え、前記電圧調整回路が、前記メモリセルアレイ内の前 記メモリセルの総数以下の複数のスィッチ回路と増幅器を備えてなり、前記選択ヮー ド線と前記選択ビット線の少なくとも何れか一方を選択するデコード信号によって、前 記複数のスィッチ回路がオンオフ制御されオン状態に制御された前記スィッチ回路 の出力電圧 VIが、 Yを所定の定数として、 V1 =YX (R+R ) XV なる数式を
LINE DD
満足するように調整され、前記電圧差 V 前記増幅器が前記出力電圧 VIを電
BW
圧増幅して得られることを第 7の特徴とする。 [0022] 上記目的を達成するための本発明に係る半導体記憶装置は、電圧パルスの印加 により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可能な可変抵抗素 子を有するメモリセルを行方向と列方向の少なくとも何れ力 1方向に複数配列し、同 一行の前記メモリセル内の 1つの端子を共通のワード線に接続し、同一列の前記メモ リセル内の他の端子を共通のビット線に接続してなるメモリセルアレイを備えてなる半 導体記憶装置であって、前記メモリセルアレイ内の前記メモリセルであって書き込み または消去対象となる選択メモリセルの前記可変抵抗素子に印加される電圧ノ ルス の実効的なパノレス幅によって、書き込みまたは消去後の前記可変抵抗素子の抵抗 変化が前記メモリセルアレイ内の配置個所に関係なく一定範囲内に収まる様に、前 記ワード線の内の前記選択メモリセルと接続する選択ワード線と前記ビット線の内の 前記選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加す る電圧パルスのパルス幅力 前記選択メモリセルの前記メモリセルアレイ内の配置個 所に基づ 、て調整されることを第 8の特徴とする。
[0023] 上記特徴の本発明に係る半導体記憶装置は、前記パルス幅が、前記選択ワード線 と前記選択ビット線の少なくとも何れか一方の端部に離散的に印加される電圧パルス のパルス数によって調整されることを第 9の特徴とする。
[0024] 上記何れかの特徴の本発明に係る半導体記憶装置は、更に、前記メモリセルァレ ィが、前記メモリセルを行方向と列方向に夫々複数配列して、同一行の前記メモリセ ル内の 1つの端子である前記可変抵抗素子の一方端を共通の前記ワード線に接続 し、同一列の前記メモリセル内の他の端子である前記可変抵抗素子の他方端を共通 の前記ビット線に接続してなることを第 10の特徴とする。
発明の効果
[0025] 上記第 1または第 2の特徴の本発明に係る半導体記憶装置は、印加する電圧パル スの電圧振幅を選択メモリセルのメモリセルアレイ内の配置個所に基づいて調整する ように構成したので、各メモリセルの可変抵抗素子に加わる実効電圧を一定範囲内 に収めることができ、各メモリセル間で可変抵抗素子の特性のばらつきが少な 、メモ リセルアレイを実現できる。これによつて、各メモリセル間で特性のばらつきが少ない 半導体メモリ装置を実現できる。 [0026] 更に、本発明によれば、各メモリセルの可変抵抗素子に加わる実効電圧を一定範 囲内に収めることができるため、各メモリセルにおいて、抵抗値がピークになる電圧パ ルスのパルス幅のばらつきを低減させることができる。また、本発明によれば、各メモ リセルの可変抵抗素子に加わる実効電圧を一定範囲内に収めることができるため、 各メモリセルの高抵抗状態及び低抵抗状態における抵抗値のばらつきを低減させる ことができる。
[0027] 上記第 1または第 8の特徴の本発明に係る半導体記憶装置は、書き込みまたは消 去時の実効電圧の違 ヽを調整するために、印加する電圧パルスのパルス幅を選択メ モリセルのメモリセルアレイ内の配置個所に基づ 、て調整するように構成したので、 各メモリセルの可変抵抗素子に加わる実効電圧の違いによる書き込みまたは消去後 の抵抗値の違いを一定範囲内に収めることができ、各メモリセル間で可変抵抗素子 の特性のばらつきが少ないメモリセルアレイを実現できる。これによつて、各メモリセ ル間で特性のばらつきが少ない半導体メモリ装置を実現できる。
図面の簡単な説明
[0028] [図 1]本発明に係る半導体記憶装置の第 1実施形態の概略構成を示すブロック図。
[図 2]本発明に係る半導体記憶装置のメモリセルアレイの概略概要を示す説明図。
[図 3]本発明に係る半導体記憶装置の第 1実施形態における書き込み動作時のメモ リセルアレイ内の各ビット線及び各ワード線の電位の関係を示す概略回路図。
[図 4]本発明に係る半導体記憶装置の第 1実施形態におけるリセット動作時のメモリ セルアレイ内の各ビット線及び各ワード線の電位の関係を示す概略回路図。
[図 5]本発明に係る半導体記憶装置の読み出し動作におけるメモリセルアレイ内の各 ビット線及び各ワード線の電位の関係を示す概略回路図。
[図 6]本発明に係る半導体記憶装置の他の概略構成例を示すブロック図。
[図 7]従来技術に係る半導体記憶装置の可変抵抗素子の抵抗値と印加電圧のパル ス幅の関係を示すグラフ。
[図 8]本発明に係る半導体記憶装置の可変抵抗素子の抵抗値と印加電圧のパルス 幅の関係を示すグラフ。
[図 9]本発明に係る半導体記憶装置及び従来技術に係る半導体記憶装置における 、高抵抗状態と低抵抗状態とを分離できる上限のビット数と印加電圧のパルス幅の関 係を示すグラフ。
圆 10]本発明に係る半導体記憶装置の第 2実施形態の概略構成を示すブロック図。
[図 11]本発明に係る半導体記憶装置の第 2実施形態における書き込み動作時のメ モリセルアレイ内の各ビット線及び各ワード線の電位の関係を示す概略回路図。 圆 12]本発明に係る半導体記憶装置の第 2実施形態におけるリセット動作時のメモリ セルアレイ内の各ビット線及び各ワード線の電位の関係を示す概略回路図。
[図 13]従来技術に係るクロスポイント構造のメモリセルアレイの構成を示す概略ブロッ ク図。
[図 14]従来技術に係るクロスポイント構造のメモリセルアレイの構成を示す概略説明 図。
[図 15]可変抵抗素子の抵抗値と印加電圧のパルス幅の関係を示すグラフ。
[図 16]可変抵抗素子の抵抗値がピークとなる際の印加電圧のパルス幅と可変抵抗素 子に印加される実効電圧の関係を示すグラフ。
圆 17]本発明に係る半導体記憶装置の第 3実施形態の概略構成を示すブロック図。 圆 18]本発明に係る半導体記憶装置の第 3実施形態において生成する電圧パルス の波形図。
圆 19]本発明に係る半導体記憶装置の第 4実施形態の概略構成を示すブロック図。 圆 20]本発明に係る半導体記憶装置の第 4実施形態にぉ ヽて生成する電圧パルス の波形図。
符号の説明
1： 本発明に係る半導体記憶装置
100 メモリセルアレイ
101 ビット線
102 ワード線
103 可変抵抗素子
200 メモリセルアレイ
201 下部電極 202: 可変抵抗体
203: 上部電極
601: スイッチング回路群
602: アドレスデコーダ
603: 増幅回路
604: アンプ
605: カラムデコーダ
606: ローデ: π—ダ
607: アンプ
608: ローアドレスデコーダ
609: アンプ
610: パルス幅調整回路
611: カウンタ回路
612: パノレス生成回路
613: インバータ回路
614: NAND回路
610: パルス幅調整回路
620: パルス数調整回路
701: 選択メモリセル
702: 選択ビット線
703: 選択ワード線
901: 増幅回路
1001 ：選択メモリセル
1002 ：選択ビット線
1003 選択ワード線
1201 選択メモリセル
1202 選択ビット線
1203 選択ワード線 1204 :センスアンプ
発明を実施するための最良の実施形態
[0030] 以下、本発明に係る半導体記憶装置 (以下、適宜「本発明装置」と略称する）の実 施形態を図面に基づいて説明する。
[0031] 〈第 1実施形態〉
本発明装置の第 1実施形態について、図 1〜図 5を基に説明する。ここで、図 1は、 本発明装置の構成を示す概略ブロック図である。図 1に示すように、本発明装置 1は 、メモリセルアレイ 100、スイッチング回路群 601、書き換え信号用のアドレスデコーダ 602、カラムデコーダ 605、ローデコーダ 606及びローアドレスデコーダ 608を備えて 構成される。
[0032] メモリセルアレイ 100は、従来技術と同様の回路構成であり、図 2に示すように、電 圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記憶可 能な可変抵抗素子 103を有するメモリセルを行方向と列方向の少なくとも何れか 1方 向に複数配列し、同一行のメモリセル内の 1つの端子を共通のワード線 102に接続し 、同一列のメモリセル内の他の端子を共通のビット線 101に接続してなる。より詳細に は、図 2に示すように、メモリセルアレイ 100は、メモリセルを行方向と列方向に夫々 複数配列して、同一行のメモリセル内の 1つの端子である可変抵抗素子 103の一方 端を共通のワード線 102に接続し、同一列のメモリセル内の他の端子である可変抵 抗素子 103の他方端を共通のビット線 101に接続して構成されている。尚、ここでの 可変抵抗素子 103は、ビット線 101とワード線 102の電位差がある閾値 V を越える
TH
と抵抗値が変化する。
[0033] スイッチング回路群 601は、増幅器としての増幅回路 603とともに、選択ワード線と 選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスの電圧振幅を調 整するための電圧調整回路として機能し、メモリセルアレイ 100のメモリセル数以下の スイッチング回路 SWを備えて構成される。また、選択ワード線と選択ビット線の少なく とも何れか一方を選択するデコード信号によって、複数のスイッチング回路 SWがォ ンオフ制御される。本実施形態では、アドレスデコーダ 602からの信号により選択さ れたスイッチング回路 SWが ONとなる。選択メモリセルに接続する選択ワード線と選 択ビット線の各端部間の電圧差 V は、スイッチング回路 SWの出力電圧 Vを増幅
BW 1 回路 603により電圧増幅して得られる。
[0034] 以下、本発明装置 1における電圧パルスの調整について図 3〜図 5を基に説明す る。本発明装置 1は、所定のメモリ動作時において、メモリセルアレイ 100内のメモリセ ルであって書き込みまたは消去対象となる選択メモリセルの可変抵抗素子 103に印 カロされる電圧パルスの実効的な電圧振幅力 メモリセルアレイ 100内の配置個所に 関係なく一定範囲内に収まるように、ワード線 102の内の選択メモリセルと接続する 選択ワード線とビット線 101の内の選択メモリセルと接続する選択ビット線の少なくとも 何れか一方の端部に印加する電圧パルスの電圧振幅力 選択メモリセルのメモリセ ルアレイ 100内の配置個所に基づ 、て調整されるように構成されて 、る。本実施形 態の本発明装置 1は、更に、メモリ動作時において、ワード線 102の内の選択メモリセ ルと接続しない非選択ワード線の端部に印加する電圧と、ビット線 101の内の選択メ モリセルと接続しな！、非選択ビット線に印加する電圧の少なくとも何れか一方が、選 択メモリセルのメモリセルアレイ 100内の配置個所に基づいて調整されるように構成 されている。
[0035] 尚、ここでの所定のメモリ動作は、可変抵抗素子 103の電気抵抗を増大または減少 させる書き込み動作、可変抵抗素子 103の電気抵抗を書き込み動作前の状態に変 ィ匕させるリセット動作、可変抵抗素子 103の電気抵抗の状態に応じて記憶情報を読 み出す読み出し動作の少なくとも何れか 1つである。
[0036] 先ず、書き込み動作及びリセット動作における電圧調整について図 3及び図 4を基 に説明する。
[0037] 数式 1より、異なる配線長 Lに拘らず、選択メモリセルの可変抵抗素子 103に印加さ れる実効電圧 Vを一定範囲内とするためには、電圧差 V を配線長 Lに応じて変更
R BW
すれば良いことが分かる。即ち、電圧差 V 、選択ワード線と選択ビット線の各端部
BW
力 選択メモリセルに至る配線抵抗の合計 R 、及び、可変抵抗素子 103の電気抵
LINE
抗 Rについて、 V cc (R + R )の関係が成り立てば良い。ここで、全てのメモリセル
BW line
に対し共通の値をとる重み付け因子 Xを導入し、電源電圧を V とすると、電圧差 V
DD
は、以下の数式 2で表される。 [0038] [数式 2]
V =X(R+R ) XV
BW LINE DD
[0039] 数式 1及び数式 2より、重み付け因子 Xを適切に調整することで、実効電圧 Vを所
R
望の値に調整できる。尚、重み付け因子 Xとしては、例えば、配線抵抗の平均値 R AV
Gを用い、 X=YZ(R+R AVG )を満たす Yを設定しても良い。
[0040] 従って、本実施形態のスイッチング回路 SWの出力 Vは、数式 2より、 V =X' (R + R ) XV となるように調整され、増幅回路 603で V に増幅される。本実施形態
LINE DD BW
の増幅回路 603は、 V =2Vとなるようにスイッチング回路 SWの出力 Vを電圧增
BW 1 1
幅するように構成されており、 X' =XZ2である。更に、増幅回路 603の出力 V は、
BW
アンプ 604に入力される。アンプ 604からは V が出力され、カラムデコーダ 605若し
BW
くはローデコーダ 606を介して、選択ビット線若しくは選択ワード線の一方に入力され る。また、アンプ 607には、スイッチング回路群 601からの出力 Vが入力される。アン プ 607からは V Z2
BW (=V が出力され、カラムデコーダ
1 ) 605及びローデコーダ 606 を介して、非選択ビット線及び非選択ワード線に入力される。尚、本実施形態では、 書き込み動作時及びリセット動作時、読み出し動作用のアンプ 609は非活性状態で その出力はフローティング状態となっている。
[0041] ここで、図 3は、書き込み動作時におけるメモリセル内の各ビット線及び各ワード線 の電位の関係を示している。ここでは、アンプ 604の出力がカラムデコーダ 605を介 して選択ビット線 702に入力され、選択ビット線 702の電位が V となる。また、選択
BW
ワード線 703の電位が (もとなるので、選択メモリセル 701の電位差は電圧差 V とな
BW
る。尚、 V BW >V であれば、可変抵抗素子
TH 103の抵抗値が変化する。
[0042] 更に、アンプ 607の出力がカラムデコーダ 605及びローデコーダ 606を介して非選 択ビット線及び非選択ワード線に印加され、選択ビット線 702に接続された非選択メ モリセルの電圧差は V /2=Vとなる。尚、ここでは、 V <V となるように Vを調
BW 1 1 TH 1 整し、選択ビット線 702に接続された選択メモリセル 701以外の非選択メモリセルの 可変抵抗素子 103の抵抗値が変化しないようにする。また、その他の非選択メモリセ ルについては、非選択ビット線と非選択ワード線の電位が同じであり、加わる電圧が 0 となるため、可変抵抗素子 103の抵抗値は変化しない。 [0043] 図 4は、リセット動作時 (消去動作時）におけるメモリセル内の各ビット線及び各ヮー ド線の電位の関係を示している。図 4に示すように、リセット動作時における各ビット線 及び各ワード線の電位は、書き込み動作時とは選択ビット線 702の電位と選択ワード 線 703の電位を逆にすれば良い。このとき、選択メモリセル 701には書き込み動作時 とは逆極性の電圧が加わる。尚、選択ビット線 702及び選択ワード線 703に接続され た非選択メモリセルについても逆極性の電圧が力かることになるが、書き込み動作時 と同様に、 V <V であれば可変抵抗素子 103の抵抗値は変化しない。その他の非
1 TH
選択メモリセルについては、非選択ビット線と非選択ワード線の電位が同じであり、書 き込み動作時と同様に、各非選択メモリセルに力かる電圧が 0となるため、可変抵抗 素子 103の抵抗値は変化しない。
[0044] 従って、図 3及び図 4より、電圧差 V を以下の数式 3を満たすように調整すれば、
BW
メモリセルのディスターブを防ぐことができると言える。
[0045] [数式 3]
V /2<V <V
BW TH BW
[0046] 続いて、読み出し動作における電圧調整について図 5を基に説明する。
[0047] 読み出し動作では、読み出し用のローアドレスデコーダ 608からの信号により、スィ ツチング回路群 601の複数のスイッチング回路 SWがオンオフ制御される。スィッチン グ回路 SWの出力電圧 V は、以下の数式 4で現される。
Read
[0048] [数式 4]
V =X" (R+R ) XV
Read LINE DD
[0049] ここで、 X"は重み付け因子である。スイッチング回路 SWの出力電圧 V は、読み
Read 出し用のアンプ 609を介してローデコーダ 606に入力される。尚、本実施形態では、 読み出し動作時、書き込み動作及びリセット動作用のアンプ 604及びアンプ 607は 非活性状態でその出力はフローティング状態となっている。
[0050] 図 5は、読み出し動作時におけるメモリセルアレイ 100内の各ビット線及びワード線 の電位の関係を示している。ここでは、選択メモリセル 1201に接続される選択ワード 線 1203の電位が V となり、それ以外の非選択ワード線の電位は 0である。また、
Read
選択メモリセル 1201に接続される選択ビット線 1202も含めて全てのビット線の電位 力 SOに設定されている。選択ビット線 1202を流れる電流は、選択メモリセル 1201の 可変抵抗素子 103の抵抗値に応じて増減するため、選択ビット線 1202に接続され たセンスアンプ 1204によって電流が増幅され、データが読み出されることになる。
[0051] ここで、 V <V となるように数式 4の重み付け因子 X"を設定する力、若しくは、
Read TH
V を読み出し動作専用に設定すれば、メモリセルに対する非破壊読み出しが可能
DD
となり、読み出し後の再書き込みが不要となる。
[0052] 尚、読み出し動作時においては、メモリセルアレイ 100内での位置による配線抵抗 の違いは書き換え動作時及びリセット動作時ほど大きな影響を与えないことが予想さ れる。この場合、例えば、図 6に示すように、ローアドレスデコーダ 608の出力を、一 定値 V に設定して、スイッチング回路群 601を介さずに、直接アンプ 609に入力
Read
するように構成してちょい。
[0053] ここで、図 7及び図 8は、 8本のビット線と 8本のワード線を持ち、ビット線とワード線の 交点にメモリセルが形成されている 64ビットのメモリセルアレイ 100における、可変抵 抗素子 103の抵抗値と印加電圧のパルス幅との関係を示している。従来技術では、 図 7に示すように、メモリセル間で可変抵抗素子 103の抵抗値がピークとなるときのパ ルス幅にばらつきがみられる。これに対し、本発明装置 1では、図 8に示すように、メ モリセル間で可変抵抗素子 103の抵抗値がピークとなるときのパルス幅のばらつきを 抑制できると言える。
[0054] また、図 9は、 8本のビット線と 4本のワード線を持ち、ビット線とワード線の交点にメ モリセルが形成されている 32ビットのメモリセルアレイ 100における、高抵抗状態と低 抵抗状態とを分離できる上限のビット数と、印加電圧のパルス幅の関係を示して!/、る 。図 9に示すように、従来技術ではせいぜい数百ビット程度であり、パルス幅 3 sの 電圧パルスの印加では、メモリセルの可変抵抗素子 103に抵抗変化を起こすのに十 分ではなかった。これに対し、本発明装置 1では、パルス幅 3 μ sで 5000ビット近く改 善されている。更に、ノルス幅 10 sの場合には、 1Tビットを超える所まで改善され ている。従って、本発明の適用により、各メモリセルの高抵抗状態及び低抵抗状態に おける抵抗値のばらつきを低減させることができ、これは、大規模なメモリセルアレイ 1 00を有する半導体記憶装置を実現できることを示している。 [0055] 〈第 2実施形態〉
本発明装置 1の第 2実施形態について図 10〜図 12を基に説明する。本実施形態 では、上記第 1実施形態とは、本発明装置 1の書き込み動作及びリセット動作にかか る構成が異なる場合について説明する。尚、読み出し動作については、上記第 1実 施形態と同じであるため、本実施形態では説明を割愛する。
[0056] ここで、図 10は、本実施形態の本発明装置 1の概略構成を示すブロック図である。
本実施形態では、上記第 1実施形態の構成に加え、増幅回路 901を備えて構成され る。より詳細には、本実施形態スイッチング回路 SW及び増幅回路 603は、 V = 3V
BW
となるように構成されている。本実施形態のアンプ 607の出力は 2つに分岐し、一方 は、 Vのままカラムデコーダ 605及びローデコーダ 606に入力され、もう一方は、増 幅回路 901に入力される。増幅回路 901は、アンプ 607から出力される Vを 2Vに 増幅し、カラムデコーダ 605及びローデコーダ 606に出力する。尚、本実施形態では 、書き込み動作時及びリセット動作時、読み出し動作用のアンプ 609は非活性状態 でその出力はフローティング状態となっている。読み出し動作時には、書き込み動作 及びリセット動作用のアンプ 604及びアンプ 607は、非活性状態でその出力はフロ 一ティング状態となって 、る。
[0057] 図 11は、書き込み動作時におけるメモリセル内の各ビット線及び各ワード線の電位 の関係を示している。ここでは、アンプ 604からの出力 V がカラムデコーダ 605を介
BW
して選択ビット線 1002に印加され、選択ビット線 1002の電位が電圧差 V 、選択ヮ
BW
ード線 1003の電位が 0Vであり、選択メモリセル 1001の電位差は、第 1実施形態と 同様に、 V となる。尚、 V >V であれば可変抵抗素子 103の抵抗値が変化する
[0058] 更に、アンプ 607の出力が非選択ビット線に入力され、非選択ビット線の電位が V
B
Z3となり、増幅回路 901の出力が非選択ワード線に入力され、非選択ワード線の
W
電位が 2V Z3となる。この結果、選択メモリセル 1001以外の非選択メモリセルの
BW
電位差は V /3=Vとなる。尚、 V <V であれば可変抵抗素子 103の抵抗値は
BW 1 1 TH
変化しない。
[0059] 図 12は、リセット動作時におけるメモリセル内の各ビット線及び各ワード線の電位の 関係を示しており、書き込み動作時とは、選択ビット線と選択ビット線の電位が逆にな り、非選択ビット線と非選択ワード線の電位が逆になるように設定されている。このた め、選択メモリセルには、書き込み動作時とは逆極性の電圧が加わる。その他の非選 択メモリセルについては、書き込み動作時とは逆極性の電圧が印加される力 その電 圧の大きさは同じ V Z3=Vである。
BW 1
[0060] 以上より、本実施形態では、電圧差 V を以下の数式 5を満たすように調整すれば
BW
、メモリセルのディスターブを防ぐことができると言える。
[0061] [数式 5]
V /3<V <V
BW TH BW
[0062] 尚、数式 5は、第 1実施形態の数式 3に比べると、メモリセルのディスターブを防ぐた めの条件が緩くなつており、数式 5は数式 3に比して満たし易い条件であると言える。 このため、本実施形態の本発明装置 1は、電圧条件の制約が厳しい場合に有用であ る。
[0063] 〈第 3実施形態〉
本発明装置の第 3実施形態について、図 17及び図 18を基に説明する。ここで、図 17は、本発明装置の構成を示す概略ブロック図である。図 17に示すように、本実施 形態の本発明装置 1は、メモリセルアレイ 100、パルス幅調整回路 610、書き換え信 号用のアドレスデコーダ 602、カラムデコーダ 605、ローデコーダ 606及びローァドレ スデコーダ 608を備えて構成される。尚、メモリセルアレイ 100の構成は上記各実施 形態と同様であり、本実施形態ではその説明を割愛する。
[0064] ノルス幅調整回路 610は、選択ワード線と選択ビット線の少なくとも何れか一方の 端部に印加する電圧パルスのパルス幅を調整するように機能し、所定数のインバー タが直列に接続してなる遅延回路、メモリセルアレイ 100のメモリセル数以下のスイツ チング回路 SW、 NAND回路 614及びインバータ回路 613を備えて構成される。ここ での遅延回路は、 1対のインバータ回路によって構成される。また、上記各実施形態 と同様に、選択ワード線と選択ビット線の少なくとも何れか一方を選択するデコード信 号によって、複数のスイッチング回路 SWがオンオフ制御される。本実施形態では、 アドレスデコーダ 602からの信号により選択されたスイッチング回路 SWが ONとなる。 選択メモリセルに印加される電圧パルス WritePWのパルス幅は、スイッチング回路 群 601の遅延回路の段数によって調整される。
[0065] ここで、図 18は、本実施形態のスイッチング回路群 610の入力波形及び出力波形 を示している。図 18に示すように、電圧パルス WritePWは、信号 CEの立ち上がりに 応じて立ち上がり、信号 CE # Dの立ち下がりに応じて立ち下がるように構成されてお り、選択メモリセルの配置に応じて適切なノルス幅を持つ信号 CE # Dを選択すること で、電圧パルス WritePWのパルス幅を調整する。
[0066] 以下、本実施形態の本発明装置 1における電圧パルスのパルス幅の調整について 図 3及び図 4を基に説明する。本発明装置 1は、所定のメモリ動作時において、メモリ セルアレイ 100内のメモリセルであって書き込みまたは消去対象となる選択メモリセル の可変抵抗素子 103に印加される電圧パルスの実効的な電圧振幅が違っても、書き 込み後の抵抗値が所定の範囲内となる様にメモリセルアレイ 100内の配置個所に応 じて電圧パルスのパルス幅を調整する。本実施形態の本発明装置 1は、ワード線 10 2の内の選択メモリセルと接続する選択ワード線とビット線 101の内の選択メモリセル と接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスのパル ス幅力 選択メモリセルのメモリセルアレイ 100内の配置個所に基づいて調整される ように構成されている。
[0067] 先ず、書き込み動作及びリセット動作におけるパルス幅調整について図 3及び図 4 を基に説明する。
[0068] 本実施形態では、電圧差 V が一定の為、数式 1より、実際にメモリセルにかかる
BW
実効電圧 Vは、配線長 Lの違いによりメモリセルの場所によって違ってくる。選択メモ
R
リセルの可変抵抗素子 103に印加される実効電圧 Vが違っても書き込みまたは消去
R
後の抵抗値を一定範囲内とする為には、図 16より、実効電圧 Vの値 (配線長 に
R
応じて書き込みパルス幅を変えれば良いことが分かる。即ち、図 16の関係に基づい て、実効電圧 Vの値によって段階的にパルス幅を選択すれば良い。
R
[0069] 続いて、図 3を用いて、本実施形態の書き込み動作時におけるメモリセル内の各ビ ット線及び各ワード線の電位の関係を説明する。ここでは、インバータ回路 613から 出力される電圧パルス WritePWによって、カラムデコーダ 605を介して選択ビット線 702力 S選択され、電圧パルス WritePWのパルス幅の時間だけ書き込み電圧 V
BW
選択ビット線 702に入力される。また、選択ワード線 703の電位が (もとなるので、選 択メモリセル 701の電位差は電圧差 V となる。尚、上記第 1実施形態と同様に、 V
BW B
>V であれば、可変抵抗素子 103の抵抗値が変化する。
W TH
[0070] 更に、カラムデコーダ 605及びローデコーダ 606を介して非選択ビット線及び非選 択ワード線に電圧 V Z2が印加され、選択ビット線 702に接続された非選択メモリ
BW
セルの電位差は V /2=Vとなる。尚、ここでは、 V <V となるように Vを調整し
BW 1 1 TH 1
、選択ビット線 702に接続された選択メモリセル 701以外の非選択メモリセルの可変 抵抗素子 103の抵抗値が変化しないようにする。また、その他の非選択メモリセルに ついては、非選択ビット線と非選択ワード線の電位が同じであり、加わる電圧が 0とな るため、可変抵抗素子 103の抵抗値は変化しない。
[0071] 続いて、図 4を用いて、本実施形態のリセット動作時 (消去動作時）におけるメモリセ ル内の各ビット線及び各ワード線の電位の関係を説明する。図 4に示すように、リセッ ト動作時における各ビット線及び各ワード線の電位は、書き込み動作時とは選択ビッ ト線 702の電位と選択ワード線 703の電位を逆にすれば良い。このとき、選択メモリセ ル 701には書き込み動作時とは逆極性の電圧が電圧パルス WritePWのパルス幅の 時間だけ加わる。尚、上記第 1実施形態と同様に、選択ビット線 702及び選択ワード 線 703に接続された非選択メモリセルについても逆極性の電圧がカゝかることになるが 、書き込み動作時と同様に、 V <V であれば可変抵抗素子 103の抵抗値は変化し
1 TH
ない。その他の非選択メモリセルについては、非選択ビット線と非選択ワード線の電 位が同じであり、書き込み動作時と同様に、各非選択メモリセルに力かる電圧が 0とな るため、可変抵抗素子 103の抵抗値は変化しない。
[0072] 従って、第 1実施形態と同様に、図 3及び図 4より、電圧差 V を数式 3を満たすよう
BW
に調整すれば、メモリセルのディスターブを防ぐことができると言える。
[0073] 〈第 4実施形態〉
本発明装置 1の第 4実施形態について図 19及び図 20を基に説明する。本実施形 態では、上記第 3実施形態とは、本発明装置 1の書き込み動作及びリセット動作にか 力る構成が異なる場合にっ 、て説明する。 [0074] 具体的には、上記第 3実施形態では配線長さの違いで起こる書き込み時の実効電 圧の違いによる書き込み後の抵抗値のバラツキをパルス幅で調整した力 本実施形 態では、一定のパルス幅を持つ電圧パルスのパルス数を変えることにより、パルス幅 を調整する。
[0075] ここで、図 19は、本実施形態の本発明装置 1の概略構成を示すブロック図である。
図 19に示すように、本発明装置 1は、メモリセルアレイ 100、パルス数調整回路 620、 書き換え信号用のアドレスデコーダ 602、カラムデコーダ 605、ローデコーダ 606及 びローアドレスデコーダ 608を備えて構成される。尚、メモリセルアレイ 100の構成は 上記各実施形態と同様であり、本実施形態ではその説明を割愛する。
[0076] ノ ルス数調整回路 620は、図 19に示すように、選択ワード線と選択ビット線の少な くとも何れか一方の端部に印加する電圧パルスのパルス数を調整するように機能し、 メモリセルアレイ 100のメモリセル数以下のスイッチング回路 SW、カウンタ回路 611 及びパルス生成回路 612を備えて構成される。尚、図 19では、説明の簡単のため、 7種類の選択回路し力載せていない。また、上記各実施形態と同様に、選択ワード線 と選択ビット線の少なくとも何れか一方を選択するデコード信号によって、複数のスィ ツチング回路 SWがオンオフ制御される。本実施形態では、アドレスデコーダ 602から の信号により選択されたスイッチング回路 SWが ONとなる。選択メモリセルに印加さ れる電圧パルス RPulseのパルス数は、カウンタ回路 611とパルス生成回路 612によ り調整される。
[0077] ここで、図 20は、本実施形態のスイッチング回路群 610の入力波形及び出力波形 を示している。より具体的には、スイッチング回路群 610に入力する信号 CL、カウン タ回路 611からの信号 Q1〜Q3、スイッチング回路群 610から出力される信号 RPuls eを示しており、選択メモリセルの配置に応じて適切なパルス数を持つ信号 RPulseを 選択することで、選択メモリセルに印加される電圧パルスのパルス幅を調整する。
[0078] 以下、本実施形態の本発明装置 1における電圧パルスのパルス数の調整について 図 3及び図 4を基に説明する。本発明装置 1は、所定のメモリ動作時において、メモリ セルアレイ 100内のメモリセルであって書き込みまたは消去対象となる選択メモリセル の可変抵抗素子 103に印加される電圧パルスの実効的な電圧振幅が違っても、書き 込み後の抵抗値が所定の範囲内となる様に、メモリセルアレイ 100内の配置個所に 応じて電圧パルスのパルス数を調整する。本実施形態の本発明装置 1は、ワード線 1 02の内の選択メモリセルと接続する選択ワード線とビット線 101の内の選択メモリセ ルと接続する選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスのパ ルス数力 選択メモリセルのメモリセルアレイ 100内の配置個所に基づいて調整され るように構成されている。
[0079] 本実施形態では、上記第 3実施形態と同様に、電圧差 V が一定の為、数式 1より
BW
、実際にメモリセルに力かる実効電圧 Vは、配線長 Lの違いによりメモリセルの場所
R
によって違ってくる。選択メモリセルの可変抵抗素子 103に印加される実効電圧 Vが
R
違っても書き込みまたは消去後の抵抗値を一定範囲内とする為には、図 16より、実 効電圧 Vの値 (配線長 L)に応じて合計の書き込みパルス幅を変えれば良いことが
R
分かる。図 16の関係に基づいて、実効電圧 Vの値によって段階的にノ ルス幅を選
R
択すれば良い。本実施形態では、一定のパルス幅をもつ電圧パルスのパルス数を実 効電圧 Vの値に応じて選択することによって、パルス幅を調整する。
R
[0080] 〈別実施形態〉
〈1〉上記各実施形態では、クロスポイント構造のメモリセルアレイを備える場合につ いて説明したが、例えば、トランジスタやダイオード等の選択素子と可変抵抗素子と を直列に接続してなるメモリセル力 なるメモリセルアレイを備える半導体記憶装置に 対しても本発明を適用できる。この場合でも、メモリセルアレイ内での位置により、ビッ ト線またはソース線の寄生抵抗が異なり、可変抵抗素子に力かる電圧が影響を受け ると考えられるため、本発明を適用することで、各メモリセル間で可変抵抗素子の特 性のばらつきが少な 、メモリセルアレイを実現できる。
[0081] 〈2〉上記各実施形態では、電圧振幅若しくはパルス幅の何れか一方を、選択メモリ セルの配置に応じて調整した力 電圧振幅及びパルス幅の両方を調整するように構 成しても構わない。

Claims

請求の範囲
[1] 電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記 憶可能な可変抵抗素子を有するメモリセルを行方向と列方向の少なくとも何れか 1方 向に複数配列し、同一行の前記メモリセル内の 1つの端子を共通のワード線に接続 し、同一列の前記メモリセル内の他の端子を共通のビット線に接続してなるメモリセル アレイを備えてなる半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルであって書き込みまたは消去対象となる選 択メモリセルの前記可変抵抗素子に印加される電圧パルスの実効的な電圧振幅若 しくはパノレス幅によって、書き込みまたは消去後の前記可変抵抗素子の電気抵抗変 化が前記メモリセルアレイ内の配置個所に関係なく一定範囲内に収まるように、前記 ワード線の内の前記選択メモリセルと接続する選択ワード線と前記ビット線の内の前 記選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印加する 電圧パルスの電圧振幅若しくはパルス幅の少なくとも何れか一方が、前記選択メモリ セルの前記メモリセルアレイ内の配置個所に基づいて調整されることを特徴とする半 導体記憶装置。
[2] 電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記 憶可能な可変抵抗素子を有するメモリセルを行方向と列方向の少なくとも何れか 1方 向に複数配列し、同一行の前記メモリセル内の 1つの端子を共通のワード線に接続 し、同一列の前記メモリセル内の他の端子を共通のビット線に接続してなるメモリセル アレイを備えてなる半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルであって書き込み、消去または読み出し対 象となる選択メモリセルの前記可変抵抗素子に印加される電圧パルスの実効的な電 圧振幅力 前記メモリセルアレイ内の配置個所に関係なく一定範囲内に収まるように 、前記ワード線の内の前記選択メモリセルと接続する選択ワード線と前記ビット線の 内の前記選択メモリセルと接続する選択ビット線の少なくとも何れか一方の端部に印 加する電圧パルスの電圧振幅が、前記選択メモリセルの前記メモリセルアレイ内の配 置個所に基づいて調整されることを特徴とする半導体記憶装置。
[3] 前記メモリ動作時にぉ 、て、前記ワード線の内の前記選択メモリセルと接続しな ヽ 非選択ワード線の端部に印加する電圧と、前記ビット線の内の前記選択メモリセルと 接続しない非選択ビット線に印加する電圧の少なくとも何れか一方が、前記選択メモ リセルの前記メモリセルアレイ内の配置個所に基づいて調整されることを特徴とする 請求項 1または 2に記載の半導体記憶装置。
[4] 前記選択ワード線と前記選択ビット線の各端部間の電圧差を V とし、前記選択メ
BW
モリセルの前記可変抵抗素子に印加される前記実効的な電圧振幅を Vとし、前記
R
可変抵抗素子の電気抵抗値を Rとし、前記選択ワード線と前記選択ビット線の各端 部から前記選択メモリセルに至る配線抵抗の合計を R
LINEとした場合、
V =R/ (R+R ) X V
R LINE BW
なる数式で与えられる前記実効的な電圧振幅 Vが一定となるように、前記電圧差 V
R B
が調整されることを特徴とする請求項 1または 2に記載の半導体記憶装置。
W
[5] 更に、電源電圧を V とし、前記メモリセルアレイ内の全ての前記メモリセルに共通
DD
な定数を Xとした場合、
V =X X (R+R ) X V
BW LINE DD
なる数式を満足するように、前記電圧差 V 力 S (R+R )に比例して調整されること
BW LINE
を特徴とする請求項 4に記載の半導体記憶装置。
[6] 前記選択ワード線と前記選択ビット線の少なくとも何れか一方の端部に印加する電 圧パルスの電圧振幅を調整するための電圧調整回路を備え、
前記電圧調整回路が、前記メモリセルアレイ内の前記メモリセルの総数以下の複数 のスィッチ回路を備えてなり、
前記選択ワード線と前記選択ビット線の少なくとも何れか一方を選択するデコード 信号によって、前記複数のスィッチ回路がオンオフ制御されることを特徴とする請求 項 4に記載の半導体記憶装置。
[7] 前記選択ワード線と前記選択ビット線の少なくとも何れか一方の端部に印加する電 圧パルスの電圧振幅を調整するための電圧調整回路を備え、
前記電圧調整回路が、前記メモリセルアレイ内の前記メモリセルの総数以下の複数 のスィッチ回路と増幅器を備えてなり、
前記選択ワード線と前記選択ビット線の少なくとも何れか一方を選択するデコード 信号によって、前記複数のスィッチ回路がオンオフ制御され
オン状態に制御された前記スィッチ回路の出力電圧 VIが、 Yを所定の定数として、 V1 =YX (R+R ) XV
LINE DD
なる数式を満足するように調整され、
前記電圧差 V 1S 前記増幅器が前記出力電圧 VIを電圧増幅して得られることを
BW
特徴とする請求項 5に記載の半導体記憶装置。
[8] 電圧パルスの印加により電気抵抗が変化し、その電気抵抗の変化により情報を記 憶可能な可変抵抗素子を有するメモリセルを行方向と列方向の少なくとも何れか 1方 向に複数配列し、同一行の前記メモリセル内の 1つの端子を共通のワード線に接続 し、同一列の前記メモリセル内の他の端子を共通のビット線に接続してなるメモリセル アレイを備えてなる半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルであって書き込みまたは消去対象となる選 択メモリセルの前記可変抵抗素子に印加される電圧パルスの実効的なパルス幅によ つて、書き込みまたは消去後の前記可変抵抗素子の抵抗変化が前記メモリセルァレ ィ内の配置個所に関係なく一定範囲内に収まる様に、前記ワード線の内の前記選択 メモリセルと接続する選択ワード線と前記ビット線の内の前記選択メモリセルと接続す る選択ビット線の少なくとも何れか一方の端部に印加する電圧パルスのパルス幅が、 前記選択メモリセルの前記メモリセルアレイ内の配置個所に基づいて調整されること を特徴とする半導体記憶装置。
[9] 前記パルス幅は、前記選択ワード線と前記選択ビット線の少なくとも何れか一方の 端部に離散的に印加される電圧パルスのパルス数によって調整されることを特徴と する請求項 8に記載の半導体記憶装置。
[10] 前記メモリセルアレイ力 前記メモリセルを行方向と列方向に夫々複数配列して、同 一行の前記メモリセル内の 1つの端子である前記可変抵抗素子の一方端を共通の 前記ワード線に接続し、同一列の前記メモリセル内の他の端子である前記可変抵抗 素子の他方端を共通の前記ビット線に接続してなることを特徴とする請求項 1、 2及 び 8の何れか 1項に記載の半導体記憶装置。
PCT/JP2006/309086 2005-06-17 2006-05-01 半導体記憶装置 WO2006134732A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US11/921,755 US7668001B2 (en) 2005-06-17 2006-01-05 Semiconductor memory device
CN2006800215717A CN101199023B (zh) 2005-06-17 2006-05-01 半导体存储装置
KR1020087000541A KR100909199B1 (ko) 2005-06-17 2006-05-01 반도체 기억 장치

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2005-178395 2005-06-17
JP2005178395 2005-06-17
JP2005282199A JP4469319B2 (ja) 2005-06-17 2005-09-28 半導体記憶装置
JP2005-282199 2005-09-28

Publications (1)

Publication Number Publication Date
WO2006134732A1 true WO2006134732A1 (ja) 2006-12-21

Family

ID=37532099

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/309086 WO2006134732A1 (ja) 2005-06-17 2006-05-01 半導体記憶装置

Country Status (6)

Country Link
US (1) US7668001B2 (ja)
JP (1) JP4469319B2 (ja)
KR (1) KR100909199B1 (ja)
CN (1) CN101199023B (ja)
TW (1) TW200703622A (ja)
WO (1) WO2006134732A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009075130A1 (en) * 2007-12-10 2009-06-18 Kabushiki Kaisha Toshiba Semiconductor memory device and memory cell voltage application method
JP2011040112A (ja) * 2009-08-06 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
US20220293158A1 (en) * 2021-03-12 2022-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
JP7150787B2 (ja) 2020-07-31 2022-10-11 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型クロスバーアレイ装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI331343B (en) * 2007-03-28 2010-10-01 Nanya Technology Corp A compensation circuit and a memory with the compensation circuit
JP4252624B2 (ja) * 2007-06-01 2009-04-08 パナソニック株式会社 抵抗変化型記憶装置
JP5063337B2 (ja) * 2007-12-27 2012-10-31 株式会社日立製作所 半導体装置
TWI413121B (zh) 2008-02-29 2013-10-21 Toshiba Kk Semiconductor memory device
US8363365B2 (en) * 2008-06-17 2013-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2010009669A (ja) 2008-06-26 2010-01-14 Toshiba Corp 半導体記憶装置
KR20100011292A (ko) 2008-07-24 2010-02-03 삼성전자주식회사 수직 스트링 상변화 메모리 소자
JP5106297B2 (ja) 2008-07-30 2012-12-26 株式会社東芝 半導体記憶装置
KR20100095079A (ko) * 2009-02-20 2010-08-30 삼성전자주식회사 가변저항 메모리 셀 어레이를 갖는 저항성 메모리 장치, 이를 포함하는 메모리 시스템, 및 그것의 데이터 입출력 방법
JP5175769B2 (ja) * 2009-02-25 2013-04-03 株式会社東芝 半導体記憶装置
WO2010109803A1 (ja) * 2009-03-25 2010-09-30 パナソニック株式会社 抵抗変化型不揮発性記憶装置
KR20100123149A (ko) 2009-05-14 2010-11-24 삼성전자주식회사 저항체를 이용한 반도체 메모리 장치
JP4940287B2 (ja) * 2009-08-06 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP5214560B2 (ja) * 2009-08-19 2013-06-19 株式会社東芝 不揮発性半導体記憶装置
US8289749B2 (en) * 2009-10-08 2012-10-16 Sandisk 3D Llc Soft forming reversible resistivity-switching element for bipolar switching
KR101652333B1 (ko) 2010-02-10 2016-08-30 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 프로그램 방법
US8848430B2 (en) * 2010-02-23 2014-09-30 Sandisk 3D Llc Step soft program for reversible resistivity-switching elements
JP2012069216A (ja) * 2010-09-24 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
US8441853B2 (en) 2010-09-30 2013-05-14 Sandisk Technologies Inc. Sensing for NAND memory based on word line position
US8971090B2 (en) 2012-08-31 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US9299410B2 (en) * 2013-09-04 2016-03-29 Shintaro SAKAI Reading magnetic memory based on regions within a cell array
US9082502B2 (en) 2013-10-10 2015-07-14 Sandisk Technologies Inc. Bit line and compare voltage modulation for sensing nonvolatile storage elements
KR102379705B1 (ko) 2015-08-20 2022-03-28 삼성전자주식회사 그라운드 스위치를 갖는 메모리 장치
CN111951874B (zh) * 2019-05-14 2022-10-18 兆易创新科技集团股份有限公司 一种校验的方法和装置
JPWO2021172170A1 (ja) 2020-02-28 2021-09-02
US11205480B1 (en) * 2020-09-11 2021-12-21 Micron Technology, Inc. Ramp-based biasing in a memory device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032401A (ja) * 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
JP2005222687A (ja) * 2004-02-04 2005-08-18 Samsung Electronics Co Ltd 相変化メモリ装置及びそのライティング方法
JP2006099882A (ja) * 2004-09-30 2006-04-13 Sony Corp 記憶装置及び半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
US6473332B1 (en) * 2001-04-04 2002-10-29 The University Of Houston System Electrically variable multi-state resistance computing
US6824814B2 (en) 2002-05-21 2004-11-30 Sharp Laboratories Of America, Inc. Preparation of LCPMO thin films which have reversible resistance change properties
KR100520228B1 (ko) * 2004-02-04 2005-10-11 삼성전자주식회사 상변화 메모리 장치 및 그에 따른 데이터 라이팅 방법
JP4365737B2 (ja) * 2004-06-30 2009-11-18 シャープ株式会社 可変抵抗素子の駆動方法及び記憶装置
KR100670701B1 (ko) * 2004-10-30 2007-01-17 주식회사 하이닉스반도체 저 전압용 반도체 메모리 장치
KR100659502B1 (ko) * 2005-02-04 2006-12-20 삼성전자주식회사 플래쉬 셀로 구현한 퓨즈 어레이 회로
KR101509836B1 (ko) * 2007-11-13 2015-04-06 애플 인크. 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032401A (ja) * 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法
JP2005222687A (ja) * 2004-02-04 2005-08-18 Samsung Electronics Co Ltd 相変化メモリ装置及びそのライティング方法
JP2006099882A (ja) * 2004-09-30 2006-04-13 Sony Corp 記憶装置及び半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009075130A1 (en) * 2007-12-10 2009-06-18 Kabushiki Kaisha Toshiba Semiconductor memory device and memory cell voltage application method
US8467225B2 (en) 2007-12-10 2013-06-18 Kabushiki Kaisha Toshiba Semiconductor memory device and memory cell voltage application method
TWI408696B (zh) * 2007-12-10 2013-09-11 Toshiba Kk 半導體記憶裝置及記憶胞電壓施加方法
US8724371B2 (en) 2007-12-10 2014-05-13 Kabushiki Kaisha Toshiba Semiconductor memory device and memory cell voltage application method
JP2011040112A (ja) * 2009-08-06 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
US8391048B2 (en) 2009-08-06 2013-03-05 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device including memory cells with a variable resistor
JP7150787B2 (ja) 2020-07-31 2022-10-11 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型クロスバーアレイ装置
US11594279B2 (en) 2020-07-31 2023-02-28 Winbond Electronics Corp. Array device and writing method thereof
US20220293158A1 (en) * 2021-03-12 2022-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof
US11705177B2 (en) * 2021-03-12 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices and methods of manufacturing thereof

Also Published As

Publication number Publication date
TW200703622A (en) 2007-01-16
US20090135641A1 (en) 2009-05-28
JP4469319B2 (ja) 2010-05-26
KR100909199B1 (ko) 2009-07-23
US7668001B2 (en) 2010-02-23
CN101199023A (zh) 2008-06-11
TWI297946B (ja) 2008-06-11
CN101199023B (zh) 2013-04-17
KR20080022184A (ko) 2008-03-10
JP2007026627A (ja) 2007-02-01

Similar Documents

Publication Publication Date Title
WO2006134732A1 (ja) 半導体記憶装置
JP4189395B2 (ja) 不揮発性半導体記憶装置及び読み出し方法
TWI492231B (zh) 可變電阻記憶體裝置及其驅動方法
JP4313372B2 (ja) 不揮発性半導体記憶装置
JP4344011B2 (ja) 不揮発性記憶装置
KR100855585B1 (ko) 소오스 라인 공유구조를 갖는 저항성 랜덤 억세스 메모리및 그에 따른 데이터 억세스 방법
JP5032621B2 (ja) 不揮発性半導体メモリ及びその製造方法
JP5214208B2 (ja) 半導体装置及びその制御方法
US8817515B2 (en) Nonvolatile semiconductor memory device
JP2007234133A5 (ja)
US8482956B2 (en) Semiconductor memory device and method of driving the same
JP2008123595A (ja) 半導体記憶装置
JP5748877B1 (ja) 抵抗変化型メモリ
JP6547758B2 (ja) 不揮発性メモリ装置、および不揮発性メモリ装置の制御方法
JP5209013B2 (ja) 不揮発性半導体記憶装置
KR102471567B1 (ko) 메모리 장치 및 메모리 장치의 제어 방법
JP2013084341A (ja) 半導体装置及びその制御方法
JP2006190376A (ja) 不揮発性半導体記憶装置
US9472276B1 (en) Semiconductor apparatus for reading stored information of a resistor or cell
JP5774154B1 (ja) 抵抗変化型メモリ
US20210295892A1 (en) Semiconductor storage device and control method thereof
JP5236343B2 (ja) 半導体装置及びその制御方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200680021571.7

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 11921755

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 06745937

Country of ref document: EP

Kind code of ref document: A1