JP2006099882A - 記憶装置及び半導体装置 - Google Patents

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Abstract

【課題】 メモリ素子に均一に電圧を印加することができる記憶装置及びこうした記憶装置を有する半導体装置を提供する。
【解決手段】 行方向に配列されたソースラインと、列方向に配列されたビットラインと、第1の閾値電圧以上の電圧が印加されることによって書き込みを行い、第２の閾値電圧以上の電圧が印加されることによって消去を行なう特性を有し、ソースラインとビットラインの交点に配設されたメモリ素子と、ビットラインの一端と接続され、ビットラインに所定電圧を印加するドライバと、ビットラインの最も他端側に位置するメモリ素子に印加される電圧を設定電圧と比較して、ドライバがビットラインに印加する電圧を調整するオペアンプとを備える。
【選択図】 図３

Description

本発明は記憶装置及び半導体装置に関する。詳しくは、電気抵抗の状態により情報を記憶し保持する記憶素子を用いたメモリセルによって構成された記憶装置及びこうした記憶装置を有する半導体装置に係るものである。
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭ（Dynamic Random Access Memory）が広く使用されている。
しかし、ＤＲＡＭは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
そして、将来有望とされている不揮発性メモリとして、ＦｅＲＡＭ（強誘電体メモリ）、ＭＲＡＭ（磁気メモリ）、相変化メモリ、ＰＭＣ（Programmable Metallization Cell）やＲＲＡＭ等の抵抗変化型メモリが提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能である。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
更に、ＰＭＣやＲＲＡＭ等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶し保持させる記憶層に用いており、記憶層を挟んで２つの電極を設けて、これら２つの電極に電圧や電流を印加するといった比較的簡単な構成であるため、記憶素子の微細化が容易である。
なお、ＰＭＣは、２つの電極の間に、所定の金属を含むイオン導電体を挟んだ構造であり、更に２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、イオン導電体の抵抗或いはキャパシタンス等の電気特性が変化する特性を利用している。
具体的には、イオン導電体はカルコゲナイドと金属との固溶体（例えば、アモルファスＧｅＳまたはアモルファスＧｅＳｅ）よりなり、２つの電極のいずれか一方の電極には、Ａｇ，Ｃｕ或いはＺｎを含んでいる（例えば、特許文献１参照。）。
また、ＲＲＡＭの構成としては、例えば、２つの電極間に多結晶ＰｒＣａＭｎＯ３薄膜を挟み、２つの電極に電圧パルス、或いは電流パルスを印加することによって、記録膜であるＰｒＣａＭｎＯ３の抵抗値が大きく変化する構成が紹介されている（例えば、非特許文献１参照。）。そして、情報の記録（書き込み）時と消去時とで、極性の異なる電圧パルスを印加している。
また、ＲＲＡＭの他の構成として、例えば、Ｃｒが微量ドープされたＳｒＺｒＯ３（単結晶または多結晶）を２つの電極で挟み込み、それらの電極から電流を流すことによって、記録膜の抵抗が変化する構成が紹介されている（例えば、非特許文献２参照。）。
この非特許文献２には、記憶層のＩ−Ｖ特性が示され、記録及び消去の際の閾値電圧は±０．５Ｖとなっている。この構成でも、電圧パルスの印加により情報の記録及び消去が可能であり、必要なパルス電圧は±１．１Ｖ、電圧パルス幅は２ｍｓであるとされている。更に、高速の記録及び消去も可能であり、電圧パルス幅１００ｎｓでの動作が報告されている。この場合、必要なパルス電圧は±５Ｖとなっている。
しかし、ＦｅＲＡＭは、現状では、非破壊読み出しを行なうことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。
また、ＭＲＡＭは、記録に磁界を必要し、配線に流す電流により磁界を発生させているため、記録を行なう際に大きい電流量が必要となる。
更に、相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって記録を行なうメモリであるが、この相変化メモリは温度によってスイッチングを起すため、環境温度の変化に敏感であるという課題がある。
また、特許文献１に記載のＰＭＣでは、アモルファスＧｅＳやアモルファスＧｅＳｅの結晶化温度が２００℃程度であり、イオン導電体が結晶化されると特性が劣化してしまうため、実際に記憶素子を作製する際の工程、例えばＣＶＤ絶縁膜や保護膜等を形成する工程における、高い温度に耐えられないという問題がある。
また、非特許文献１及び非特許文献２に記載のＲＲＡＭの構成で提案されている記憶層の材料は、いずれも結晶性の材料であるため、６００℃程度の温度処理が必要であること、提案されている材料の単結晶を製造することが極めて難しいこと、多結晶を使用すると粒界の影響があるために微細化が難しくなること、等の問題を有する。
更に、上述したＲＲＡＭにおいて、パルス電圧を印加して情報の記録や消去を行なうことが提案されているが、提案されている構成では印加したパルス電圧のパルス幅に依存して記録後の記憶層の抵抗値が変化してしまう。また、このように記録後の抵抗値が記録のパルス幅に依存するということは、同一パルスを繰り返して印加した場合においても、抵抗値が変化することを間接的に示している。
例えば、前述した非特許文献１では、同一極性のパルスを印加する場合において、そのパルス幅により、記録後の抵抗値が大きく変化することが報告されている。パルス幅が５０ｎｓ以下の短い場合には、記録による抵抗変化率は小さくなり、また、パルス幅が１００ｎｓ以上の長い場合には、一定値に飽和するのではなく、パルス幅が長くなるに従って、逆に、記録前の抵抗値に近づくという特徴を有している。また、非特許文献１では、記憶層とアクセス制御用のＭＯＳトランジスタとを直列に接続し、それらをアレイ状に配したメモリ構造の特性を紹介しているが、ここでは、パルス幅を１０ｎｓ〜１００ｎｓの範囲で変化させたところ、記録後の記憶層の抵抗値がパルス幅により変化することが報告されている。パルス幅が更に長い場合には、記憶層の特性から抵抗が再び減少することが予想される。
即ち、ＲＲＡＭでは、記録後の抵抗値がパルス電圧の大きさやパルス幅に依存するため、パルス電圧の大きさやパルス幅にばらつきがあると、記録後の抵抗値にばらつきを生じる。
従って、１００ｎｓ程度よりも短いパルス電圧では、記録による抵抗変化率が小さく、記録後の抵抗値のばらつきの影響を受けやすくなるため、安定して記録を行なうことが困難である。
そこで、このような短いパルス電圧で記録を行なう場合には、確実に記録を行なうために、記録後に情報の内容を確認する過程（ベリファイ）を行なう必要がある。
例えば、記録前に、記憶素子に既に記録されている情報の内容（記憶層の抵抗値）を読み出して確認する過程を行い、確認した内容（抵抗値）とこれから記録する内容（抵抗値）との関係に対応して記録を行なう。或いは、例えば、記録後に、記憶素子に記録されている情報の内容を読み出して確認する工程を行い、所望の抵抗値と異なっていた場合には、再記録を行って所望の抵抗値に補正をする。
従って、記録に要する時間が長くなり、例えば、データの重ね書き等を高速に行なうことが困難になる。
以上の様な問題を解決するために、両端の間に閾値電圧以上の電圧を印加することにより、抵抗値が変化する特性を有する記憶素子と、記憶素子と直列に接続された、負荷となる回路素子とを有してメモリセルが構成され、記憶素子及び回路素子の両端の間に印加された電圧が閾値電圧より大きいある電圧以上であるときには、記憶素子を抵抗値が高い状態から低い状態へ変化させた後におけるメモリセルの記憶素子及び回路素子の合成抵抗値が、電圧の大きさによらずほぼ一定値となる特性を有する記憶装置が提案され（例えば、特許文献２参照。）、この様な記憶装置によって安定した記録を実現すると共に、情報の記録に要する時間の短縮化を実現している。
特表２００２−５３６８４０号公報 Ｗ．Ｗ．Ｚｈｕａｎｇ他著、「Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM)」，Technical Digest"International Electron Devices Meeting"，２００２年，ｐ．１９３ Ａ．Ｂｅｃｋ他著，「Reproducible switching effect in thin oxide films for memory applications」，Applied Physics Letters，２０００年，ｖｏｌ．７７，ｐ．１３９−１４１ 特願２００４−２２１２１号明細書
しかしながら、記憶素子の抵抗値が高い状態と低い状態を識別することでデータ識別を行なう抵抗変化型記憶素子は、記憶素子の抵抗値を変化させる際に記憶素子へ電流が流れることによって、記憶素子に電圧を印加する回路（以下、電圧印加回路と言う）から記憶素子の間の長い配線抵抗で電圧降下が生じる。特に、記憶素子が低い抵抗状態である場合は、高い抵抗状態である場合よりも流れる電流が大きいために大きな電圧降下が生じ、電圧印加回路から遠く離れたところに位置する記憶素子に相当小さな電圧が印加される結果となる。また、電圧降下分のマージンを考慮して電圧印加回路によって過剰に電圧を印加するように設定すると、電圧印加回路に近接している記憶素子には大きな電圧が印加される。
この様に、電圧印加回路の近くに位置する記憶素子には大きな電圧が印加され、電圧印加回路から遠くに位置する記憶素子には小さな電圧が印加されることとなり、記憶素子同士で印加電圧の均一化が図れない。また、必要以上の電圧を印加するように設定することは、消費電力の増大をも招いてしまう。
本発明は以上の点に鑑みて創案されたものであって、記憶素子に均一に電圧を印加することができる記憶装置及びこうした記憶装置を有する半導体装置を提供することを目的とするものである。
上記の目的を達成するために、本発明に係る記憶装置は、行方向に沿って配列されたソースラインと、列方向に沿って配列されたビットラインと、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有し、前記ソースラインとビットラインの交点に配設された記憶素子と、前記ビットラインの一端と接続され、同ビットラインに所定電圧を印加する電圧印加回路と、前記ビットラインの最も他端側に位置する記憶素子に印加される電圧を設定電圧と比較して、前記電圧印加回路が前記ビットラインに印加する電圧を調整する電圧調整回路とを備える。
また、上記の目的を達成するために、本発明に係る半導体装置は、行方向に沿って配列されたソースラインと、列方向に沿って配列されたビットラインと、第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有し、前記ソースラインとビットラインの交点に配設された記憶素子と、前記ビットラインの一端と接続され、同ビットラインに所定電圧を印加する電圧印加回路と、前記ビットラインの最も他端側に位置する記憶素子に印加される電圧を設定電圧と比較して、前記電圧印加回路が前記ビットラインに印加する電圧を調整する電圧調整回路とを備える記憶装置を有する。
ここで、ビットラインの最も他端側に位置する記憶素子に印加される電圧を設定電圧と比較して、電圧印加回路がビットラインに印加する電圧を調整する電圧調整回路によって、電圧印加回路に接続されている全てのメモリセルに対して均一な電圧を印加することができる。なお、記憶素子以遠においては原理的に電圧降下が生じないために、ビットラインの最も他端側に位置する記憶素子に印加される電圧を設定電圧と比較している。
上記した本発明を適用した記憶装置及び半導体装置では、記憶素子に均一に電圧を印加することができる。
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。なお、本実施例では、抵抗変化型記憶素子（以下、メモリ素子と言う）をメモリセルに使用して記憶装置を構成している。
図１は本発明を適用した記憶装置の一例に使用する電流−電圧（Ｉ−Ｖ）変化を示すグラフである。
なお、図１に示したようなＩ−Ｖ特性を有するメモリ素子としては、例えば、第１の電極と第２の電極との間（例えば、下部電極と上部電極との間）に記憶層が挟まれて構成された記憶素子において、記憶層が例えば希土類酸化膜等のアモルファス薄膜から成るものが挙げられる。
さて、このメモリ素子は、初期状態は抵抗値が大きく（例えば、１ＭΩ以上）、電流が流れにくい状態であるが、図１の＋１．１Ｘ［Ｖ］（例えば、＋０．５Ｖ）以上の電圧を印加すると、電流が急激に増大して抵抗値が低下していく（例えば、数ｋΩ）。そして、メモリ素子がオーミック特性へと変化し、電流が電圧に比例して流れる状態となり、即ち、抵抗値は一定値を示し、その後、電圧を０Ｖに戻してもその抵抗値（低い抵抗値）を保持し続ける。
なお、以下この動作を書き込みと称し、この状態を導通と称する。また、この時の印加電圧を書き込み電圧閾値と称する。
次に、メモリ素子に書き込みとは逆極性の電圧を印加し、印加電圧を大きくしていくと、図１の−１．１Ｘ［Ｖ］（例えば、−０．５Ｖ）でメモリ素子に流れる電流が急激に減少し、即ち、抵抗値が急激に増加し、初期状態と同じ高い抵抗値（例えば、１ＭΩ以上）へと変化する。その後、電圧を０Ｖに戻してもその抵抗値（高い抵抗値）を保持し続ける。
なお、以下この動作を消去と称し、この状態を絶縁と称する。また、この時の印加電圧を消去電圧閾値と称する。
この様にメモリ素子に正負の電圧を印加することにより、メモリ素子の抵抗値を数ｋΩ〜約１ＭΩまで可逆的に変化させることができる。また、メモリ素子に電圧が印加されていない場合、即ち電圧が０Ｖのとき、導通と絶縁状態の２つの状態を取ることができ、これらの状態をデータ１及び０と対応させることにより、１ビットのデータの記憶が可能となる。
なお、図１では印加電圧の範囲を−２Ｘ〜＋２Ｘとしているが、印加電圧をそれ以上に大きくしても、本発明を適用した記憶装置の一例に使用するメモリ素子では抵抗値はほとんど変化しない。
図２は本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図であり、ここで示すメモリセルＣは、メモリ素子Ａに対してＭＯＳトランジスタＴを直列に接続して構成されている。これにより、ＭＯＳトランジスタがメモリ素子に対する負荷としても作用することになる。
また、メモリ素子のＭＯＳトランジスタに接続された端子とは反対側の端子に端子電圧Ｖ１が印加され、ＭＯＳトランジスタのメモリ素子に接続された端子とは反対側の一方の端子（例えばソース側の端子）に端子電圧Ｖ２が印加され、ＭＯＳトランジスタのゲートにゲート電圧Ｖｇｓが印加される構成となっている。
そして、メモリセルを構成するメモリ素子及びＭＯＳトランジスタの両端にそれぞれ端子電圧Ｖ１，Ｖ２が印加されることにより、両端子間に電位差Ｖ（＝｜Ｖ２−Ｖ１｜）を生じる。
なお、ＭＯＳトランジスタのオン抵抗値は、メモリ素子の高い抵抗値よりは低いことが望ましく、より望ましくは、メモリ素子の高い抵抗値の例えば数分の１以下として、充分に低くなるようにする。
これは、ＭＯＳトランジスタのオン抵抗値が高いと、端子間に印加した電位差がほとんどＭＯＳトランジスタにかかるため、電力がロスしてしまい、印加した電圧を効率良くメモリ素子の抵抗の変化に使用することができないからである。
ここで、メモリ素子とＭＯＳトランジスタの極性により、図２（ａ）及び図２（ｂ）で示す２種類のメモリセルの構成が考えられる。
なお、図２中メモリ素子の矢印は極性を示し、矢印方向に電圧を印加した場合には、絶縁状態から導通状態に変化する、即ち書き込み動作が行なわれることを示している。
図３〜図６は本発明を適用した記憶装置の一例を説明するための回路図であり、ここで示すメモリアレイは、図２で示すメモリセルをマトリクス状に配置したものである。なお、メモリ素子及びＭＯＳトランジスタの極性及びメモリ素子とＭＯＳトランジスタの配置関係により、図３、図４、図５及び図６で示す４種類のメモリアレイの構成が考えられる。
ここで、メモリアレイの動作方法は、図３〜図６のメモリアレイで同じであるため、以下では図３の回路を例に挙げて説明を行う。
図３で示す記憶装置は、（ｍ＋１）行、（ｎ＋１）列のメモリセルがマトリクス状に配置されて構成されており、メモリセルは、図２で示した様に、メモリ素子の一端がＭＯＳトランジスタの一端（ここではドレイン）に接続されて構成されている。
また、ＭＯＳトランジスタＴ（Ｔ００〜Ｔｍｎ）のゲートは、ワード線Ｗ（Ｗ０〜Ｗｍ）に接続され、ＭＯＳトランジスタの他端（ソース）はソース線Ｓ（Ｓ０〜Ｓｍ）に接続され、メモリ素子の他端はビット線Ｂ（Ｂ０〜Ｂｎ）に接続されている。更に、ビット線Ｂは、定電圧書き込み回路Ｌ（Ｌ０〜Ｌｎ）に接続され、ワード線Ｗは、その電圧制御回路であるロウデコーダＲＤ（ＲＤ０〜ＲＤｍ）に接続され、ソース線Ｓは、その電圧制御回路であるソースデコーダＳＤ（ＳＤ０〜ＳＤｍ）に接続されている。
上記した定電圧書き込み回路は、書き込み回路ｉ（ｉ０〜ｉｎ）と電圧調整回路ｊ（ｊ０〜ｊｎ）を有しており、書き込み回路は書き込みドライバ１及び消去ドライバ２で構成されており、電圧調整回路はオペアンプ３で構成され、オペアンプの逆相入力側にはメモリセルに印加するための設定電圧Ｅを入力し、正相入力側はビット線と接続され、書き込み回路から最も遠い第１行のメモリセルの電位が伝わる様に配線が接続されている。なお、書き込み電圧を一定に保つ様な機能を果たす構成であれば、正相入力と逆相入力の接続関係が逆であっても構わない。
ここで、本実施例では、１つのビット線に対して１つの書き込み回路及び１つの電圧調整回路が形成された記憶装置を例に挙げて説明を行うが、書き込み回路はビット線に電圧を印加することができれば充分であり、電圧調整回路は、参照電圧と設定電圧を比較して書き込み回路によってビット線に印加する電圧の調整を行うことができれば充分であって、必ずしも１つのビット線に対して１つの書き込み回路及び１つの電圧調整回路が形成される必要は無く、（１）１つのビット線に対して１つの書き込み回路が形成されると共に、メモリアレイ４全体に対して１つの電圧調整回路が形成されても良いし（図７参照。）、（２）複数本のビット線（例えば６本のビット線）がカラムスイッチＳＷを介して１つの書き込み回路及び１つの電圧比較回路に接続され、即ち、複数本のビット線（例えば６本のビット線）に対して１つの書き込み回路が形成されると共に、複数本のビット線（例えば６本のビット線）に対して１つの電圧調整回路が形成されても良いし（図８参照。）、（３）複数本のビット線（例えば６本のビット線）がカラムスイッチを介して１つの電圧印加回路に接続されると共に、全てのビット線がカラムスイッチを介して１つの電圧比較回路に接続され、即ち、複数本のビット線（例えば６本のビット線）に対して１つの書き込み回路が形成されると共に、メモリアレイ全体に対して１つの電圧調整回路が形成されても良い（図９参照。）。なお、図７、図８及び図９では書き込みドライバ、消去ドライバ及びオペアンプの図示を省略している。
また、本実施例では、電圧調整回路が書き込み回路の直ぐ近くに配置してあるが、必ずしも電圧調整回路が書き込み回路の直ぐ近くに配置される必要は無く、（１）電圧調整回路がメモリアレイの横側に配置されても良いし（図１０参照。）、（２）電圧調整回路がメモリアレイを介して書き込み回路とは反対側に配置されても良い（図１１参照。）。なお、図１０及び図１１では、説明の便宜のために、任意のビット線Ｂｘに接続された書き込み回路ｉｘ及びこの書き込み回路の印加電圧を調整する電圧調整回路ｊｘのみを図示している。また、図１０及び図１１では書き込みドライバ、消去ドライバ及びオペアンプの図示を省略している。
なお、本実施例の様に、電圧調整回路が書き込み回路の直ぐ近くに配置されることによって、電圧調整回路からの出力信号が配線容量により生じる遅延を抑制することができ、図１０で示す様に電圧調整回路がメモリアレイの横側に配置されることによって、電圧調整回路の出力配線長とビット線電位のフィードバック配線長との関係を同じにすることができ、図１１で示す様に電圧調整回路がメモリアレイを介して書き込み電圧と反対側に配置されることによって、ビット線電位のフィードバック配線を最短にすることができる。
以下、上記の様に構成された記憶素子の（Ａ）書き込み及び（Ｂ）消去について説明する。なお、書き込み及び消去を開始する前の状態においては、ビット線とソース線は同電位となっており、メモリセル間の電位差は０Ｖである。
（Ａ）書き込み
書き込みを行なう場合には、情報の記録を行うべきメモリセルに対応するワード線Ｗに対して、ロウデコーダＲＤによりゲート電圧Ｖｇｓを印加して、ＭＯＳトランジスタＴのゲートをオンの状態にすると共に、書き込み回路の書き込みドライバを動作させ、情報の記録を行なうべきメモリセルに対応するビット線に書き込み電圧を印加する。これによって、メモリ素子に書き込み電圧閾値以上の電圧が印加されることになり、メモリ素子の書き込みが行なわれる。
この時、書き込み回路から最も遠くに位置する第１行目のメモリセルに印加される電圧をリファレンス電圧として、オペアンプによって書き込みドライバにフィードバックをかける様に構成されており、こうすることにより書き込み回路に接続されている全てのメモリセルに対して正しい設定電圧が印加されることになる。
なお、書き込み時間はパルス制御でコントロールされており、書き込み時間が終了した後、書き込み回路を停止し、ＭＯＳトランジスタのゲートをオフの状態にして書き込み動作を終了する。また、書き込み電圧は、メモリセルの各々について、歩留り及び消費電力の観点から最適となる電圧が設定されるのであるが、記憶端子の外部から外部端子を通じて書き込み電圧を印加しても良いし、記憶装置の内部に設けられたトリミング回路を用いて書き込み電圧を設定しても良い。
例えば、メモリ素子の高抵抗状態の抵抗値が１００ｋΩ、メモリセルのビット線方向のサイズが１μｍ、ビット線幅が０．２６μｍ、シート抵抗が０．１Ω／□、書き込み電圧閾値が−０．５Ｖ、書き込み電圧閾値の場合に流れる電流が５μＡ、ビット線方向のメモリセル数が２０４８である場合には、第１行目と第２０４８行目のメモリセルの書き込み中の配線抵抗による電圧降下は０．００２Ｖとなるが、本発明を適用した記憶装置ではこの差分を無視することができる。なお、メモリ素子が高抵抗状態でビット線長が短く、書き込み電圧閾値が小さいといった状況下では、電圧降下が小さいために、本発明の効果はさほど大きくない。
（Ｂ）消去
消去を行なう場合には、情報の消去を行うべきメモリセルに対応するワード線Ｗに対して、ロウデコーダＲＤによりゲート電圧Ｖｇｓを印加して、ＭＯＳトランジスタＴのゲートをオンの状態にすると共に、書き込み回路の消去ドライバを動作させ、情報の消去を行なうべきメモリセルに対応するビット線に消去電圧を印加する。これによって、メモリ素子に消去電圧閾値以上の電圧が印加されることになり、メモリ素子の消去が行なわれる。
この時、書き込み回路から最も遠くに位置する第１行目のメモリセルに印加される電圧をリファレンス電圧として、オペアンプによって消去ドライバにフィードバックがかかる様に構成されており、こうすることにより書き込み回路に接続されている全てのメモリセルに対して正しい設定電圧が印加されることになる。
なお、消去時間は書き込み時間と同様にパルス制御でコントロールされており、消去時間が終了した後、書き込み回路を停止し、ＭＯＳトランジスタのゲートをオフの状態にして消去動作を終了する。また、消去電圧は、メモリセルの各々について、歩留り及び消費電力の観点から最適となる電圧が設定されるのであるが、記憶素子の外部から外部端子を通じて消去電圧を印加しても良いし、記憶装置の内部に設けられたトリミング回路を用いて消去電圧を設定しても良い。
例えば、メモリ素子の低抵抗状態の抵抗値が１ｋΩ、メモリセルのビット線方向のサイズが１μｍ、ビット線幅が０．２６μｍ、シート抵抗が０．１Ω／□、消去電圧閾値が０．５Ｖ、消去電圧閾値の場合に流れる電流が５００μＡ、ビット線方向のメモリセル数が２０４８である場合には、第１行目と第２０４８行目のメモリセルの消去中の配線抵抗による電圧降下は０．２Ｖとなるが、本発明を適用した記憶装置ではこの差分を無視することができる。なお、メモリ素子が低抵抗状態で、ビット線長が長く、消去電圧閾値が大きいといった状況下では、電圧降下が大きいために、本発明の効果は大きい。
本発明を適用した記憶装置では、書き込み回路によって各メモリセルに印加しようとする設定電圧と、書き込み回路から最も遠いメモリセルである第１行目のメモリセルに印加される電圧とを比較することによって、書き込み回路によってビット線に印加する電圧を調整しているために、即ち、第１行目のメモリセルに印加される電圧を電圧調整回路のリファレンス電圧として書き込み回路にフィードバックをかけているために、電圧降下に起因した印加電圧の不均一を抑制することができ、メモリアレイの規模によらず任意のメモリセルに対して、一定の書き込み電位及び消去電位での書き込み及び消去動作が実現する。
本発明を適用した記憶装置の一例に使用する電流−電圧変化を示すグラフである。 本発明を適用した記憶装置の一例に使用するメモリセルを説明するための回路図である。 本発明を適用した記憶装置の一例を説明するための回路図（１）である。 本発明を適用した記憶装置の一例を説明するための回路図（２）である。 本発明を適用した記憶装置の一例を説明するための回路図（３）である。 本発明を適用した記憶装置の一例を説明するための回路図（４）である。 本実施例の変形例を説明するための模式図（１）である。 本実施例の変形例を説明するための模式図（２）である。 本実施例の変形例を説明するための模式図（３）である。 電圧調整回路の配置を説明するための模式図（１）である。 電圧調整回路の配置を説明するための模式図（２）である。
符号の説明
Ａ メモリ素子
Ｃ メモリセル
ＳＷ カラムスイッチ
Ｔ ＭＯＳトランジスタ
１ 書き込みドライバ
２ 消去ドライバ
３ オペアンプ
４ メモリアレイ

Claims (4)

  1. 行方向に沿って配列されたソースラインと、
    列方向に沿って配列されたビットラインと、
    第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有し、前記ソースラインとビットラインの交点に配設された記憶素子と、
    前記ビットラインの一端と接続され、同ビットラインに所定電圧を印加する電圧印加回路と、
    前記ビットラインの最も他端側に位置する記憶素子に印加される電圧を設定電圧と比較して、前記電圧印加回路が前記ビットラインに印加する電圧を調整する電圧調整回路とを備える
    ことを特徴とする記憶装置。
  2. 前記記憶素子は、第１の電極と第２の電極との間に記憶層が挟まれて構成され、前記第１の電極と第２の電極との間に第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の電極と第２の電極との間に第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する
    ことを特徴とする請求項１に記載の記憶装置。
  3. 前記電気信号は電圧または電流である
    ことを特徴とする請求項１に記載の記憶装置。
  4. 行方向に沿って配列されたソースラインと、
    列方向に沿って配列されたビットラインと、
    第１の閾値信号以上の電気信号が印加されることによって抵抗値が高い状態から低い状態に変化し、前記第１の閾値信号とは極性が異なる第２の閾値信号以上の電気信号が印加されることによって抵抗値が低い状態から高い状態に変化する特性を有し、前記ソースラインとビットラインの交点に配設された記憶素子と、
    前記ビットラインの一端と接続され、同ビットラインに所定電圧を印加する電圧印加回路と、
    前記ビットラインの最も他端側に位置する記憶素子に印加される電圧を設定電圧と比較して、前記電圧印加回路が前記ビットラインに印加する電圧を調整する電圧調整回路とを備える記憶装置を有する
    ことを特徴とする半導体装置。
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