KR20060051813A - 기억 장치 및 반도체 장치 - Google Patents

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KR20060051813A
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히데나리 하찌노
지에꼬 나까시마
쯔또무 사가라
노부미찌 오까자끼
하지메 나가오
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Abstract

행 방향으로 배열된 소스선과, 열 방향으로 배열된 비트선과, 소스선과 비트선의 교점에 배치된 메모리 소자와, 비트선의 일단과 접속되며, 비트선에 소정의 전압을 인가하는 기입 회로와, 비트선의 타단에 가장 가깝게 위치하는 기억 소자에 접속된 전압 조정 회로를 포함하며, 상기 전압 조정 회로는, 비트선의 타단에 가장 가깝게 위치하는 기억 소자에 인가되는 전압을 설정 전압과 비교하여, 기입 회로가 비트선에 인가하는 전압을 조정하는 것을 특징으로 하는 기억 장치가 제공된다.
기억 소자, 반도체 장치, 기입 회로, 전압 조정 회로, 설정 전압

Description

기억 장치 및 반도체 장치{STORAGE DEVICE AND SEMICONDUCTOR DEVICE}
도 1은 본 발명을 적용한 기억 장치의 일례에 사용하는 전류―전압 변화를 나타내는 그래프.
도 2a 및 도 2b는 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 셀을 설명하기 위한 회로도.
도 3은 본 발명을 적용한 기억 장치의 일례를 설명하기 위한 회로도(1).
도 4는 본 발명을 적용한 기억 장치의 일례를 설명하기 위한 회로도(2).
도 5는 본 발명을 적용한 기억 장치의 일례를 설명하기 위한 회로도(3).
도 6은 본 발명을 적용한 기억 장치의 일례를 설명하기 위한 회로도(4).
도 7은 본 실시예의 변형예를 설명하기 위한 모식도(1).
도 8은 본 실시예의 변형예를 설명하기 위한 모식도(2).
도 9는 본 실시예의 변형예를 설명하기 위한 모식도(3).
도 10은 전압 조정 회로의 배치를 설명하기 위한 모식도(1).
도 11은 전압 조정 회로의 배치를 설명하기 위한 모식도(2).
<도면의 주요 부분에 대한 부호의 설명>
A : 기억 소자
C : 메모리 셀
SW : 컬럼 스위치
T : MOS 트랜지스터
1 : 기입 드라이버
2 : 소거 드라이버
3 : 연산 증폭기
4 : 메모리 어레이
[특허 문헌1] 일본 특표 제2002-536840호 공보
[비특허 문헌1] W.W.Zhuang 외 저, "Novel Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)", Technical Digest "International Electron Devices Meeting", 2002년, pp.193
[비특허 문헌2] A.Beck 외 저, "Reproducible switching effect in thin oxide films for memory applications", Applied Physics Letters, 2000년, vol 77, pp.139-141
[특허 문헌2] 일본 특원 제2004-22121호 명세서
본 발명은 기억 장치 및 반도체 장치에 관한 것이다. 보다 구체적으로는, 본 발명은 전기 저항의 상태에 따라 정보를 기억하고 유지하는 기억 소자를 이용한 메모리 셀로 구성된 기억 장치 및 이러한 기억 장치를 갖는 반도체 장치에 관한 것이다.
컴퓨터 등의 정보 기기에서는, 랜덤 액세스 메모리로서, 동작이 고속이고, 고밀도인 DRAM(Dynamic Random Access Memory)가 널리 사용되고 있다.
그러나, DRAM은 전원을 끄면 정보가 없어져 버리는 휘발성 메모리이기 때문에, 전원을 끈 후에도 정보가 없어지지 않는 불휘발성 메모리가 기대되고 있다.
장래 유망한 것으로 생각되는 불휘발성 메모리로서, FeRAM(강유전체 RAM), MRAM(자기 RAM), 상변화(phase change) 메모리, PMC(Programmable Metallization Cell) 및 RRAM 등의 저항 변화형 메모리가 제안되어 있다.
이들 메모리의 경우, 전원을 공급하지 않더라도 기입한 정보를 장시간 계속해서 유지하는 것이 가능하다. 또한, 이들 메모리의 경우, 불휘발성으로 함으로써, 리프레시 동작이 불필요하게 되어, 그만큼 소비 전력을 저감할 수 있는 것으로 생각된다.
또한, PMC 및 RRAM 등의 저항 변화형의 불휘발성 메모리에서는, 전압이나 전류를 인가함으로써 저항값이 변화하는 특성을 갖는 재료를, 정보를 기억하여 유지시키는 기억층에 이용하고 있으며, 기억층을 사이에 끼워 2개의 전극을 설치하고, 이들 2개의 전극에 전압이나 전류를 인가하는 비교적 간단한 구성으로 되어 있다. 이에 따라 기억 소자의 미세화가 용이하다.
PMC는, 2개의 전극의 사이에, 소정의 금속을 포함하는 이온 도전체를 사이에 끼운 구조이고, 또한 2개의 전극 중 어느 한쪽에 이온 도전체 중에 포함되는 금속 을 포함하게 함으로써, 2개의 전극 간에 전압을 인가한 경우에, 이온 도전체의 저항 혹은 캐패시턴스 등의 전기 특성이 변화하는 특성을 이용하고 있다.
구체적으로는, 이온 도전체는 칼코제나이드(chalcogenide)와 금속의 고용체(solid solution)(예를 들면, 아몰퍼스 GeS 또는 아몰퍼스 GeSe)로 이루어지며, 2개의 전극 중 어느 한쪽의 전극에는, Ag, Cu 혹은 Zn을 포함하고 있다(예를 들면, 특허 문헌1 참조).
RRAM의 구성으로서는, 예를 들면, 2개의 전극 사이에 다결정 PrCaMnO3 박막을 사이에 끼우고, 2개의 전극에 전압 펄스, 혹은 전류 펄스를 인가함으로써, 기입막인 PrCaMnO3의 저항값을 크게 변화시키는 구성이 소개되어 있다(예를 들면, 비특허 문헌1 참조). 그리고, 정보의 기입시와 소거시에서, 극성이 서로 다른 전압 펄스를 인가하고 있다.
또한, RRAM의 다른 구성으로서, 예를 들면, Cr이 미량 도핑된 SrZrO3(단결정 또는 다결정)을 2개의 전극 사이에 끼우고, 이들 전극으로부터 전류를 흘림으로써, 기입막의 저항이 변화하는 구성이 소개되어 있다(예를 들면, 비특허 문헌2 참조).
이 비특허 문헌2에는, 기억층의 I-V 특성이 나타나 있고, 기입 및 소거시의 임계값 전압은 ±0.5 V로 되어 있다. 이 구성에서도, 전압 펄스의 인가에 의해 정보의 기입 및 소거가 가능하다. 필요한 펄스 전압은 ±1.1V이고, 전압 펄스 폭은 2ms이다. 또한, 고속의 기입 및 소거도 가능하고, 전압 펄스 폭 1OOns에서의 동작이 보고되어 있다. 이 경우, 필요한 펄스 전압은 ±5V이다.
그러나, FeRAM은, 현재 상태에서는, 비파괴 판독을 행하는 것이 어렵고, 파괴 판독을 행하기 때문에 판독 속도가 느리다. 또한, 판독 혹은 기입에 의한 분극 반전의 횟수에 제한이 있기 때문에, 기입 가능한 횟수에 한계가 있다.
또한, MRAM은, 기입에 자계를 필요로 하며, 배선에 흘리는 전류에 의해 자계를 발생시키고 있기 때문에, 기입을 행할 때에 큰 전류량이 필요하게 된다.
또한, 상변화 메모리는, 동일 극성이면서 서로 다른 크기를 갖는 전압 펄스를 인가함으로써 기입을 행하는 메모리이다. 이 상변화 메모리는 온도에 의해서 스위칭을 일으키기 때문에, 환경 온도의 변화에 민감하다고 하는 과제가 있다.
또한, 특허 문헌1에 기재된 PMC에서는, 아몰퍼스 GeS나 아몰퍼스 GeSe의 결정화 온도가 200℃ 정도이고, 이온 도전체가 결정화되면 특성이 열화한다. 따라서 PMC는, 기억 소자를 제작할 때의 공정, 예를 들면 CVD 절연막, 보호막 등을 형성하는 공정에서의, 높은 온도에 견딜 수 없다고 하는 문제가 있다.
또한, 비특허 문헌1 및 비특허 문헌2에 기재된 RRAM의 구성에서 제안되어 있는 기억층의 재료는, 어느 것이나 결정성의 재료이기 때문에, RAM은, 600℃ 정도의 온도 처리가 필요하다는 것, 제안되어 있는 재료의 단결정을 제조하는 것이 매우 어렵다는 것, 다결정을 사용하면 입계의 영향이 있기 때문에 미세화가 어렵게 되는 것 등의 문제를 갖는다.
또한, 전술한 RRAM에서는, 펄스 전압을 인가하여 정보의 기입 및 소거를 행하는 것이 제안되어 있다. 그러나, 제안되어 있는 구성에서는 인가한 펄스 전압의 펄스 폭에 의존하여 기입 후의 기억층의 저항값이 변화한다. 이와 같이 기입 후의 저항값이 기입의 펄스 폭에 의존한다는 것은, 동일 펄스를 반복하여 인가한 경우에도, 저항값이 변화하는 것을 간접적으로 나타내고 있다.
예를 들면, 전술한 비특허 문헌1에서는, 동일 극성의 펄스를 인가하는 경우에, 그 펄스 폭에 따라, 기입 후의 저항값이 크게 변화하는 것이 보고되어 있다. 펄스 폭이 5Ons 이하인 짧은 경우에는, 기입에 의한 저항 변화율은 작아지고, 또한, 펄스 폭이 50ns 이상인 긴 경우에는, 일정값으로 포화하는 것이 아니라, 펄스 폭이 길어짐에 따라서, 반대로 기입 전의 저항값에 근접한다고 하는 특징을 갖고 있다. 또한,비특허 문헌1에서는, 기억층과 액세스 제어용의 MOS 트랜지스터를 직렬로 접속하고, 이들을 어레이 형상으로 배치한 메모리 구조의 특성을 소개하고 있다. 여기서는, 펄스 폭을 1Ons∼1OOns의 범위에서 변화시킬 때, 기입 후의 기억층의 저항값이 펄스 폭에 따라 변화하는 것이 보고되어 있다. 펄스 폭이 더욱 긴 경우에는, 기억층의 특성으로 인해 저항이 다시 감소되는 것이 예상된다.
즉, RRAM에서는, 기입 후의 저항값이 펄스 전압의 크기 및 펄스 폭에 의존하기 때문에, 펄스 전압의 크기 및 펄스 폭에 변동이 있으면, 기입 후의 저항값에 변동이 발생한다.
따라서, 1OOns 정도보다 짧은 펄스 폭의 펄스 전압에서는, 기입에 의한 저항 변화율이 작고, 기입 후의 저항값의 변동의 영향을 받기 쉽게 되기 때문에, 안정적으로 기입을 행하는 것이 곤란하다.
따라서, 이러한 짧은 펄스 전압으로 기입을 행하는 경우에는, 확실하게 기입을 행하기 위해서, 기입 후에 정보의 내용을 확인하는 과정(검증)을 행할 필요가 있다.
예를 들면, 기입 전에, 기억 소자에 이미 기입되어 있는 정보의 내용(기억층의 저항값)을 판독하여 확인하는 과정을 행하고, 확인한 내용(저항값)과 이제부터 기입할 내용(저항값) 간의 관계에 대응하여 기입을 행한다. 혹은, 예를 들면, 기입 후에, 기억 소자에 기입되어 있는 정보의 내용을 판독하여 확인하는 처리를 행하여, 원하는 저항값과 다른 경우에는, 재기입을 행하여 원하는 저항값으로 보정한다.
전술한 처리는, 기입에 요하는 시간을 더 길게 하여, 데이터의 중첩 기입 등을 고속으로 행하는 것이 곤란하게 된다.
이상과 같은 문제를 해결하기 위해, 양단의 사이에 임계값 전압 이상의 전압을 인가함으로써 저항값이 변화하는 특성을 갖는 기억 소자와, 기억 소자와 직렬로 접속된, 부하로 되는 회로 소자를 가지고 메모리 셀이 구성되며, 기억 소자 및 회로 소자의 양단 간에 인가된 전압이 임계값 전압보다 높은 소정의 전압 이상일 때에는, 기억 소자를 저항값이 높은 상태로부터 낮은 상태로 변화시킨 후에 있어서의 메모리 셀의 기억 소자 및 회로 소자의 합성 저항값이, 전압의 크기에 관계없이 거의 일정한 값으로 되는 특성을 갖는 기억 장치가 제안되어 있다(예를 들면, 특허 문헌2 참조). 이와 같은 기억 장치에 의해서 안정된 기입을 실현하고, 정보의 기입에 요하는 시간의 단축화를 실현하고 있다.
그러나, 기억 소자의 저항값이 높은 상태와 낮은 상태를 식별함으로써 데이 터 식별을 행하는 저항 변화형 기억 소자는, 기억 소자의 저항값을 변화시킬 때에 기억 소자에 전류가 흐르는 것에 의해, 기억 소자에 전압을 인가하는 회로(이하, 전압 인가 회로라고 함)와 기억 소자 사이의 긴 배선 저항에 의해 전압 강하가 발생한다. 특히, 기억 소자가 낮은 저항 상태인 경우에는, 높은 저항 상태인 경우보다도 흐르는 전류가 크기 때문에 큰 전압 강하가 발생하여, 전압 인가 회로로부터 멀리 떨어진 부분에 위치하는 기억 소자에 상당히 작은 전압이 인가되는 결과로 된다. 한편, 전압 강하분의 마진을 고려하여 전압 인가 회로에 의해서 지나치게 전압을 인가하도록 설정하면, 전압 인가 회로에 근접하여 있는 기억 소자에는 큰 전압이 인가된다.
이와 같이, 전압 인가 회로의 근처에 위치하는 기억 소자에는 큰 전압이 인가되고, 전압 인가 회로로부터 멀리 위치하는 기억 소자에는 작은 전압이 인가되게 되어, 기억 소자 간에 인가 전압의 균일화를 도모할 수 없다. 또한, 필요 이상의 전압을 인가하도록 설정하는 것은, 소비 전력의 증대도 초래한다.
본 발명은 이상의 점을 감안하여 이루어진 것으로, 기억 소자에 균일하게 전압을 인가할 수 있는 기억 장치 및 이러한 기억 장치를 갖는 반도체 장치를 제공하는 것을 목적으로 하는 것이다.
상기의 목적을 달성하기 위해, 본 발명의 일실시예에 따른 기억 장치는, 행방향을 따라 배열된 소스선과, 열방향을 따라 배열된 비트선과, 상기 소스선과 비트선의 교점에 배치된 기억 소자와, 상기 비트선의 일단과 접속되며 상기 비트선에 소정 전압을 인가하는 기입 회로와, 상기 비트 라인의 타단에 가장 가깝게 위치하는 기억 소자에 접속되어, 이 기억 소자에 인가되는 전압을 설정 전압과 비교하여, 상기 기입 회로가 상기 비트선에 인가하는 전압을 조정하는 전압 조정 회로를 구비한다.
또한, 상기의 목적을 달성하기 위해, 본 발명의 다른 실시예에 따른 기억 장치는, 행방향을 따라 배열된 소스선과, 열방향을 따라 배열된 비트선과, 제1 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 신호와는 극성이 다른 제2 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖고, 상기 소스선과 비트선의 교점에 배치된 기억 소자와, 상기 비트선의 일단과 접속되며 상기 비트선에 소정의 전압을 인가하는 기입 회로와, 상기 비트선의 타단에 가장 가깝게 위치하는 기억 소자에 접속되어 이 기억 소자에 인가되는 전압을 설정 전압과 비교하여, 상기 기입 회로가 상기 비트선에 인가하는 전압을 조정하는 전압 조정 회로를 구비한다.
또한, 상기의 목적을 달성하기 위해, 본 발명에 일실시예에 따른 반도체 장치는, 행방향을 따라 배열된 소스선과, 열방향을 따라 배열된 비트선과, 제1 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 신호와는 극성이 다른 제2 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖고, 상기 소스선과 비트선의 교점에 배치된 기억 소자와, 상기 비트선의 일단과 접속되 며 상기 비트선에 소정의 전압을 인가하는 기입 회로와, 상기 비트선의 타단에 가장 가깝게 위치하는 기억 소자와 접속되어 이 기억 소자에 인가되는 전압을 설정 전압과 비교하여 상기 기입 회로가 상기 비트선에 인가하는 전압을 조정하는 전압 조정 회로를 구비하는 기억 장치를 갖는다.
여기서, 비트선의 전술한 타단에 가장 가깝게 위치하는 기억 소자에 인가되는 전압을 설정 전압과 비교하여, 기입 회로가 비트선에 인가하는 전압을 조정하는 전압 조정 회로에 의해, 기입 회로에 접속되어 있는 모든 메모리 셀에 균일한 전압을 인가할 수 있다. 기억 소자 이외에서는 원리적으로 전압 강하가 발생하지 않기 때문에, 비트선의 전술한 타단에 가장 가깝게 위치하는 기억 소자에 인가되는 전압을 설정 전압과 비교하고 있다.
이에 따라, 본 발명이 적용되는 전술한 기억 장치 및 반도체 장치에서 기억 소자에 균일한 전압을 인가할 수 있다.
본 발명의 또다른 특징들 및 이에 의해 제공되는 이점들은 첨부된 도면들에 예시된 본 발명의 특정 실시예들을 참조하여 이하 상세히 설명한다.
<실시예>
이하, 본 발명의 실시 형태에 대하여 도면을 참조하면서 설명하여, 본 발명의 이해를 돕는다. 본 실시예에서는, 저항 변화형 기억 소자(이하, 기억 소자라고 함)를 메모리 셀에 사용하여 기억 장치를 구성하고 있다.
도 1은 본 발명을 적용한 기억 장치의 일례에 사용하는 전류―전압(I-V) 변화를 나타내는 그래프이다.
도 1에 도시한 바와 같은 I-V 특성을 갖는 기억 소자로서는, 예를 들면, 제1 전극과 제2 전극 사이(예를 들면, 하부 전극과 상부 전극 사이)에 기억층이 끼워져 구성된 기억 소자에서, 기억층이 예를 들면 희토류 산화막 등의 아몰퍼스 박막으로 이루어지는 것을 들 수 있다.
이 기억 소자는, 초기 상태는 저항값이 커서(예를 들면, 1 MΩ 이상), 전류가 흐르기 어려운 상태이다. 그러나, 도 1의 +1.1 X[V](예를 들면, +0.5V) 이상의 전압을 인가하면, 전류가 급격히 증대하여 저항값이 저하한다(예를 들면, 수 kΩ). 기억 소자가 오믹 특성을 갖는 상태로 변화하여, 전류가 전압에 비례하여 흐르는 상태로 되고, 저항값은 일정값을 나타내고, 그 후, 전압을 0V로 복귀시켜도 그 저항값(낮은 저항값)을 계속해서 유지된다.
이하 이 동작을 기입이라 칭하고, 이 상태를 도통이라 칭한다. 또한,이 때의 인가 전압을 기입 전압 임계값이라 칭한다.
다음으로, 기입과는 역 극성의 전압을 기억 소자에 인가하고, 인가 전압을 증가시킨다. 그러면, 도 1의 -1.1X[V](예를 들면, -0.5 V)에서 기억 소자에 흐르는 전류가 급격히 감소하여, 즉, 저항값이 급격히 증가하여, 초기 상태처럼 높은 저항값(예를 들면, 1 MΩ 이상)으로 변화한다. 그 후, 전압을 0 V로 복귀시켜도 그 저항값(높은 저항값)을 계속해서 유지한다.
이하 이 동작을 소거라 칭하고, 이 상태를 절연이라 칭한다. 또한, 이 인가 전압을 소거 전압 임계값이라 칭한다.
이와 같이 기억 소자에 플러스 및 마이너스의 전압을 인가함으로써, 기억 소 자의 저항값을 수 kΩ∼약 1MΩ까지 가역적으로 변화시킬 수 있다. 또한, 기억 소자에 전압이 인가되고 있지 않은 경우, 즉 전압이 0V일 때, 도통과 절연 상태의 2개의 상태를 취할 수 있으며, 이들 상태를 데이터 1 및 0에 각각 대응시켜, 1 비트의 데이터로서 각각 저장된다.
도 1에서는 인가 전압의 범위를 -2X ∼ +2X로 하고 있다. 인가 전압을 이 범위 이상으로 증가시켜도, 본 발명을 적용한 기억 장치의 일례에 사용하는 기억 소자에서는 저항값은 거의 변화하지 않는다.
도 2a 및 도 2b는 본 발명을 적용한 기억 장치의 일례에 사용하는 메모리 셀을 설명하기 위한 회로도이다. 여기서 나타내는 메모리 셀 C는, 기억 소자 A에 MOS 트랜지스터 T를 직렬로 접속하여 구성되어 있다. 이에 의해, MOS 트랜지스터가 기억 소자에 대한 부하로서 작용하게 된다.
또한, 기억 소자의 MOS 트랜지스터에 접속된 단자와는 반대측의 단자에 단자 전압 V1이 인가되고, MOS 트랜지스터의 기억 소자에 접속된 단자와는 반대측의 한쪽 단자(예를 들면 소스측의 단자)에 단자 전압 V2가 인가되고, MOS 트랜지스터의 게이트에 게이트 전압 Vgs가 인가되는 구성으로 되어 있다.
메모리 셀을 구성하는 기억 소자 및 MOS 트랜지스터의 양단에 각각 단자 전압 V1, V2가 인가됨으로써, 양 단자 간에 전위차 V(= ｜V2-V1｜)가 발생한다.
MOS 트랜지스터의 온 저항값은, 기억 소자의 높은 저항값보다는 낮은 것이 바람직하고, 보다 바람직하게는, 기억 소자의 높은 저항값의, 예를 들면 수분의 1 이하로 하여, 충분히 낮게 되도록 한다.
이는, MOS 트랜지스터의 온 저항값이 높으면, 단자 사이에 인가한 전위차가 거의 MOS 트랜지스터에 걸리기 때문에, 전력이 손실되어, 인가한 전압을 효율적으로 기억 소자의 저항의 변화에 사용할 수 없기 때문이다.
여기서, 기억 소자와 MOS 트랜지스터의 극성에 기초하며, 도 2a 및 도 2b에서 나타내는 2 종류의 메모리 셀의 구성이 고려된다.
도 2a 및 도 2b의 기억 소자의 화살표는 극성을 나타내고, 화살표 방향으로 전압을 인가한 경우에는, 절연 상태로부터 도통 상태로 변화하는, 즉 기입 동작이 행해지는 것을 나타내고 있다.
도 3∼도 6은 본 발명을 적용한 기억 장치의 일례를 설명하기 위한 회로도이다. 여기서 나타내는 메모리 어레이 각각은, 도 2a 및 2b에서 나타내는 메모리 셀을 매트릭스 형상으로 배치한 것이다. 기억 소자 및 MOS 트랜지스터의 극성 및 기억 소자와 MOS 트랜지스터의 배치 관계에 기초하여, 도 3, 도 4, 도 5 및 도 6으로 나타내는 4 종류의 메모리 어레이의 구성이 고려된다.
여기서, 메모리 어레이의 동작 방법은, 도 3∼도 6의 메모리 어레이에서 동일하기 때문에, 이하에서는 도 3의 회로를 예로 들어 설명한다.
도 3에서 나타내는 기억 장치는, (m+1) 행, (n+1) 열의 메모리 셀이 매트릭스 형상으로 배치되어 구성되어 있고, 메모리 셀 각각은, 기억 소자의 일단이 MOS 트랜지스터의 일단(여기서는, 드레인)에 접속되어 구성되어 있다.
또한, MOS 트랜지스터 T(T00∼Tmn)의 게이트는, 워드선 W(W0∼Wm)에 접속되고, MOS 트랜지스터의 타단(소스)은 소스선 S(S0∼Sm)에 접속되고, 기억 소자의 타 단은 비트선 B(B0∼Bn)에 접속되어 있다. 또한, 비트선 B는, 정전압 기입 회로 L(L0∼Ln)에 접속되고, 워드선 W는, 그 전압 제어 회로인 로우 디코더 RD(RD0∼RDm)에 접속되고, 소스선 S는, 그 전압 제어 회로인 소스 디코더 SD(SD0∼SDm)에 접속되어 있다.
상기한 정전압 기입 회로는, 기입 회로 i(iO∼in)와 전압 조정 회로 j(j0∼jn)를 갖고 있고, 기입 회로는 기입 드라이버(1) 및 소거 드라이버(2)로 구성되어 있다. 전압 조정 회로는 연산 증폭기(3)로 구성되고, 연산 증폭기의 역상(negative phase) 입력측에는 메모리 셀에 인가하기 위한 설정 전압 E를 입력하고, 정상(positive phase) 입력측은 비트선과 접속되어, 기입 회로로부터 가장 먼 제1 행의 메모리 셀의 전위가 전해지도록 배선이 접속되어 있다. 기입 전압을 일정하게 유지하는 기능을 완수하는 구성이면, 정상 입력과 역상 입력의 접속 관계가 역이더라도 상관없다.
여기서, 본 실시예에서는, 1개의 비트선에 대하여 1개의 기입 회로 및 1개의 전압 조정 회로가 형성된 기억 장치를 예로 들어 설명한다. 그러나, 기입 회로는 비트선에 전압을 인가할 수 있으면 충분하고, 전압 조정 회로는, 레퍼런스 전압과 설정 전압을 비교하여 기입 회로에 의해서 비트선에 인가하는 전압의 조정을 행할 수 있으면 충분하므로, 반드시 1개의 비트선에 대하여 1개의 기입 회로 및 1개의 전압 조정 회로가 형성될 필요는 없고, 이하의 세 가지 구조도 또한 채용할 수 있다.
(1) 1개의 비트선에 대하여 1개의 기입 회로가 형성되고, 메모리 어레이(4) 전체에 대하여 1개의 전압 조정 회로가 형성되어도 된다(도 7 참조).
(2) 복수개의 비트선(예를 들면 6개의 비트선)이 컬럼 스위치 SW를 통하여 1개의 기입 회로 및 1개의 전압 비교 회로에 접속되어도 된다. 즉, 복수개의 비트선(예를 들면 6개의 비트선)에 대하여 1개의 기입 회로가 형성되고, 복수개의 비트선(예를 들면 6개의 비트선)에 대하여 1개의 전압 조정 회로가 형성되어도 된다(도 8 참조).
(3) 복수개의 비트선(예를 들면 6개의 비트선)이 컬럼 스위치를 통하여 1개의 전압 인가 회로에 접속되고, 모든 비트선이 컬럼 스위치를 통하여 1개의 전압 비교 회로에 접속되어도 된다. 즉, 복수개의 비트선(예를 들면 6개의 비트선)에 대하여 1개의 기입 회로가 형성되고, 메모리 어레이 전체에 대하여 1개의 전압 조정 회로가 형성되어도 된다(도 9 참조). 도 7, 도 8 및 도 9에서는 기입 드라이버, 소거 드라이버 및 연산 증폭기의 도시를 생략하고 있다.
또한, 본 실시예에서는, 전압 조정 회로가 기입 회로의 바로 근처에 배치되어 있지만, 반드시 전압 조정 회로가 기입 회로의 바로 근처에 배치될 필요는 없고, 이하의 구조가 채용되어도 된다.
(1) 전압 조정 회로가 메모리 어레이 측에 배치되어도 된다(도 10 참조).
(2) 전압 조정 회로가 메모리 어레이를 통하여 기입 회로의 반대측에 배치되어도 된다(도 11 참조). 도 10 및 도 11에서는, 설명의 편의를 위해, 임의의 비트선 Bx에 접속된 기입 회로 ix 및 이 기입 회로의 인가 전압을 조정하는 전압 조정 회로 jx만을 도시하고 있다. 또한, 도 10 및 도 11에서는 기입 드라이버, 소거 드 라이버 및 연산 증폭기의 도시를 생략하고 있다.
본 실시예과 같이, 전압 조정 회로가 기입 회로의 바로 근처에 배치됨으로써, 전압 조정 회로로부터의 출력 신호가 배선 용량에 의해 발생하는 지연을 억제할 수가 있으며, 도 10에 도시한 바와 같이 전압 조정 회로가 메모리 어레이 측에 배치됨으로써, 전압 조정 회로의 출력 배선 길이와 비트선 전위의 피드백 배선 길이를 동일하게 할 수 있고, 도 11에 도시한 바와 같이 전압 조정 회로가 메모리 어레이를 통하여 기입 회로의 반대측에 배치됨으로써, 비트선 전위의 피드백 배선을 최단으로 할 수 있다.
이하, 상기한 바와 같이 구성된 기억 소자의 (A) 기입 및 (B) 소거에 대하여 설명한다. 기입 및 소거를 개시하기 전의 상태에서는, 비트선과 소스선은 동일 전위로 되어 있고, 메모리 셀 간의 전위차는 0V이다.
(A) 기입
기입을 행하는 경우에는, 정보의 기입을 행할 메모리 셀에 대응하는 워드선 W에, 로우 디코더 RD에 의해 게이트 전압 Vgs를 인가하여, MOS 트랜지스터 T의 게이트를 온 상태로 하고, 기입 회로의 기입 드라이버를 동작시켜, 정보의 기입을 행할 메모리 셀에 대응하는 비트선에 기입 전압을 인가한다. 이것에 의해, 기억 소자에 기입 전압 임계값 이상의 전압이 인가되는 것으로 되어, 기억 소자의 기입이 행해진다.
이 때, 기입 회로로부터 가장 멀리에 위치하는 제1 행째의 메모리 셀에 인가되는 전압을 레퍼런스 전압으로 하여, 연산 증폭기에 의해서 기입 드라이버에 피드 백을 걸도록 구성되어 있다. 이렇게 함에 따라 기입 회로에 접속되어 있는 모든 메모리 셀에 정확한 설정 전압이 인가되게 된다.
기입 시간은 펄스 제어에 의해 컨트롤되고 있고, 기입 시간이 종료한 후, 기입 회로를 정지하고, MOS 트랜지스터의 게이트를 오프 상태로 하여 기입 동작을 종료한다. 또한, 기입 전압은, 메모리 셀 각각에 대하여, 수율 및 소비 전력의 관점으로부터 최적으로 되는 전압이 설정되는 것이지만, 기억 단자의 외부로부터 외부 단자를 통하여 기입 전압을 인가해도 되고, 기억 장치의 내부에 설치된 트리밍 회로를 이용하여 기입 전압을 설정해도 된다.
예를 들면, 기억 소자의 고저항 상태의 저항값이 1 kΩ, 메모리 셀의 비트선 방향의 사이즈가 1μm, 비트선 폭이 0.26μm, 시트 저항이 0.1Ω/□, 기입 전압 임계값이 -0.5 V, 기입 전압 임계값의 경우에 흐르는 전류가 5μA, 비트선 방향의 메모리 셀 수가 2048인 경우에는, 제1 행째 내지 제2048 행째의 메모리 셀의 기입 중의 배선 저항에 의한 전압 강하는 0.002 V로 된다. 그러나, 본 발명을 적용한 기억 장치에서는 이 차분을 무시할 수 있다. 기억 소자가 고저항 상태에서 비트선 길이가 짧고, 기입 전압 임계값이 작다고 하는 상황하에서는, 전압 강하가 작기 때문에, 본 발명의 효과는 그다지 크지 않다.
(B) 소거
소거를 행하는 경우에는, 정보의 소거를 행할 메모리 셀에 대응하는 워드선 W에, 로우 디코더에 의해 게이트 전압 Vgs를 인가하여, MOS 트랜지스터 T의 게이트를 온 상태로 하고, 기입 회로의 소거 드라이버를 동작시켜, 정보의 소거를 행할 메모리 셀에 대응하는 비트선에 소거 전압을 인가한다. 이것에 의해, 기억 소자에 소거 전압 임계값 이상의 전압이 인가되는 것으로 되어, 기억 소자의 소거가 행하여진다.
이 때, 기입 회로로부터 가장 멀리에 위치하는 제1 행째의 메모리 셀에 인가되는 전압을 레퍼런스 전압으로 하여, 연산 증폭기에 의해서 소거 드라이버에 피드백이 걸리도록 구성되어 있다. 이렇게 함에 따라 기입 회로에 접속되어 있는 모든 메모리 셀에 정확한 설정 전압이 인가되게 된다.
소거 시간은 기입 시간과 마찬가지로 펄스 제어에 의해 컨트롤되고 있고, 소거 시간이 종료한 후, 기입 회로를 정지하고, MOS 트랜지스터의 게이트를 오프 상태로 하여 소거 동작을 종료한다. 또한, 소거 전압은, 메모리 셀 각각에 대하여, 수율 및 소비 전력의 관점으로부터 최적이 되는 전압이 설정되는 것이지만, 기억 소자의 외부로부터 외부 단자를 통하여 소거 전압을 인가해도 되고, 기억 장치의 내부에 설치된 트리밍 회로를 이용하여 소거 전압을 설정해도 된다.
예를 들면, 기억 소자의 저저항 상태의 저항값이 100 kΩ, 메모리 셀의 비트선 방향의 사이즈가 1μm, 비트선 폭이 0.26μm, 시트 저항이 0.1Ω/□, 소거 전압 임계값이 0.5 V, 소거 전압 임계값의 경우에 흐르는 전류가 500μA, 비트선 방향의 메모리 셀 수가 2048인 경우에는, 제1 행째 내지 제2048 행째의 메모리 셀의 소거 중의 배선 저항에 의한 전압 강하는 0.2 V로 된다. 그러나, 본 발명을 적용한 기억 장치에서는 이 차분을 무시할 수 있다. 기억 소자가 저저항 상태에서, 비트선 길이가 길고, 소거 전압 임계값이 크다고 하는 상황하에서는, 전압 강하가 크기 때 문에, 본 발명의 효과는 크다.
본 발명을 적용한 기억 장치에서는, 기입 회로에 의해서 각 메모리 셀에 인가하도록 하는 설정 전압과, 기입 회로로부터 가장 먼 메모리 셀인 제1 행째의 메모리 셀에 인가되는 전압을 비교함으로써, 기입 회로에 의해서 비트선에 인가하는 전압을 조정하고 있다. 즉, 제1 행째의 메모리 셀에 인가되는 전압을 전압 조정 회로의 레퍼런스 전압으로서 기입 회로에 피드백을 걸고 있다. 따라서, 전압 강하에 기인한 인가 전압의 불균일을 억제할 수가 있고, 메모리 어레이의 규모에 상관없이 임의의 메모리 셀에 대하여, 일정한 기입 전위 및 일정한 소거 전위에서의 기입 및 소거 동작이 실현된다.
당업자라면, 첨부된 특허청구범위 또는 그 등가물 내에서 설계 요건 및 그 밖의 요소들에 따라 본 발명에 대해 여러 변경, 결합, 세부 결합 및 대체를 실시할 수 있음을 알 것이다.
본 발명은 2004년 9월 30일에 일본 특허청에 출원된 일본 특허 출원 JP2004-285714호에 관련된 요지를 포함하며, 그 전체 내용은 참조로 본 명세서에 포함된다.
상기한 본 발명을 적용한 기억 장치 및 반도체 장치에서는, 기억 소자에 균일하게 전압을 인가할 수 있다.

Claims (12)

  1. 행방향을 따라 배열된 소스선과,
    열방향을 따라 배열된 비트선과,
    상기 소스선과 상기 비트선의 교점에 배치된 기억 소자와,
    상기 비트선의 일단과 접속되며, 상기 비트선에 소정의 전압을 인가하는 기입 회로와,
    상기 비트선의 타단에 가장 가깝게 위치하는 기억 소자에 접속된 전압 조정 회로
    를 포함하며,
    상기 전압 조정 회로는, 상기 비트선의 타단에 가장 가깝게 위치하는 상기 기억 소자에 인가되는 전압을 설정 전압과 비교하여, 상기 기입 회로가 상기 비트선에 인가하는 전압을 조정하는 것을 특징으로 하는 기억 장치.
  2. 제1항에 있어서,
    상기 전압 조정 회로는 복수 개의 상기 비트선의 타단에 공통으로 접속되는 것을 특징으로 하는 기억 장치.
  3. 제1항에 있어서,
    상기 전압 조정 회로는, 상기 복수 개의 비트선의 타단에 접속된 제1 스위칭 회로를 통해 임의의 비트선에 접속되도록 구성되는 것을 특징으로 하는 기억 장치.
  4. 제1항에 있어서,
    상기 전압 조정 회로는, 상기 복수 개의 비트선의 타단에 접속된 제1 스위칭 회로를 통해 임의의 비트선에 접속되도록 구성되며, 상기 기입 회로는, 상기 복수 개의 비트선으로부터 임의의 비트선을 선택하는 제2 스위칭 회로를 구비한 것을 특징으로 하는 기억 장치.
  5. 행방향을 따라 배열된 소스선과,
    열방향을 따라 배열된 비트선과,
    상기 소스선과 상기 비트선의 교점에 배치되며, 제1 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 신호와는 극성이 다른 제2 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와,
    상기 비트선의 일단과 접속되며, 상기 비트선에 소정의 전압을 인가하는 기입 회로와,
    상기 비트선의 타단에 가장 가깝게 위치하는 기억 소자에 접속된 전압 조정 회로
    를 포함하며,
    상기 전압 조정 회로는, 상기 비트선의 타단에 가장 가깝게 위치하는 상기 기억 소자에 인가되는 전압을 설정 전압과 비교하여, 상기 기입 회로가 상기 비트선에 인가하는 전압을 조정하는 것을 특징으로 하는 기억 장치.
  6. 제5항에 있어서,
    상기 전압 조정 회로는 복수 개의 상기 비트선의 타단에 공통으로 접속되는 것을 특징으로 하는 기억 장치.
  7. 제5항에 있어서,
    상기 전압 조정 회로는, 상기 복수 개의 비트선의 타단에 접속된 제1 스위칭 회로를 통해 임의의 비트선에 접속되도록 구성되는 것을 특징으로 하는 기억 장치.
  8. 제5항에 있어서,
    상기 전압 조정 회로는, 상기 복수 개의 비트선의 타단에 접속된 제1 스위칭 회로를 통해 임의의 비트선에 접속되도록 구성되며, 상기 기입 회로는, 상기 복수 개의 비트선으로부터 임의의 비트선을 선택하는 제2 스위칭 회로를 구비한 것을 특징으로 하는 기억 장치.
  9. 기억 장치를 갖는 반도체 장치에 있어서,
    상기 기억 장치는,
    행방향을 따라 배열된 소스선과,
    열방향을 따라 배열된 비트선과,
    상기 소스선과 상기 비트선의 교점에 배치되며, 제1 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 높은 상태로부터 낮은 상태로 변화하고, 상기 제1 임계값 신호와는 극성이 다른 제2 임계값 신호 이상의 전기 신호가 인가됨으로써 저항값이 낮은 상태로부터 높은 상태로 변화하는 특성을 갖는 기억 소자와,
    상기 비트선의 일단과 접속되며, 상기 비트선에 소정의 전압을 인가하는 기입 회로와,
    상기 비트선의 타단에 가장 가깝게 위치하는 기억 소자에 접속된 전압 조정 회로
    를 포함하며,
    상기 전압 조정 회로는, 상기 비트선의 타단에 가장 가깝게 위치하는 상기 기억 소자에 인가되는 전압을 설정 전압과 비교하여, 상기 기입 회로가 상기 비트선에 인가하는 전압을 조정하는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 전압 조정 회로는 복수 개의 상기 비트선의 타단에 공통으로 접속되는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 전압 조정 회로는, 상기 복수 개의 비트선의 타단에 접속된 제1 스위칭 회로를 통해 임의의 비트선에 접속되도록 구성되는 것을 특징으로 하는 반도체 장치.
  12. 제9항에 있어서,
    상기 전압 조정 회로는, 상기 복수 개의 비트선의 타단에 접속된 제1 스위칭 회로를 통해 임의의 비트선에 접속되도록 구성되며, 상기 기입 회로는, 상기 복수 개의 비트선으로부터 임의의 비트선을 선택하는 제2 스위칭 회로를 구비한 것을 특징으로 하는 반도체 장치.
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4469319B2 (ja) 2005-06-17 2010-05-26 シャープ株式会社 半導体記憶装置
US7426131B2 (en) * 2005-11-01 2008-09-16 Adesto Technologies Programmable memory device circuit
JP4297136B2 (ja) * 2006-06-07 2009-07-15 ソニー株式会社 記憶装置
US7397689B2 (en) * 2006-08-09 2008-07-08 Micron Technology, Inc. Resistive memory device
JP4088323B1 (ja) * 2006-12-06 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
JP4088324B1 (ja) * 2006-12-08 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
KR100809339B1 (ko) * 2006-12-20 2008-03-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR100855966B1 (ko) 2007-01-04 2008-09-02 삼성전자주식회사 멀티 디코딩이 가능한 양방향성 ｒｒａｍ 및 이를 이용하는데이터 기입 방법
KR100855965B1 (ko) 2007-01-04 2008-09-02 삼성전자주식회사 서브 셀 어레이를 구비하는 양방향성 ｒｒａｍ 및 이를이용하는 데이터 기입 방법
TWI331343B (en) * 2007-03-28 2010-10-01 Nanya Technology Corp A compensation circuit and a memory with the compensation circuit
JP5072564B2 (ja) * 2007-12-10 2012-11-14 株式会社東芝 半導体記憶装置及びメモリセル電圧印加方法
JP4719233B2 (ja) * 2008-03-11 2011-07-06 株式会社東芝 不揮発性半導体記憶装置
US8107273B1 (en) 2008-07-28 2012-01-31 Adesto Technologies Corporation Integrated circuits having programmable metallization cells (PMCs) and operating methods therefor
JP4720912B2 (ja) * 2009-01-22 2011-07-13 ソニー株式会社 抵抗変化型メモリデバイス
JP5175769B2 (ja) * 2009-02-25 2013-04-03 株式会社東芝 半導体記憶装置
US8294488B1 (en) * 2009-04-24 2012-10-23 Adesto Technologies Corporation Programmable impedance element circuits and methods
JP4940287B2 (ja) * 2009-08-06 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
JP2011040112A (ja) 2009-08-06 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
JP5214560B2 (ja) * 2009-08-19 2013-06-19 株式会社東芝 不揮発性半導体記憶装置
US8625328B2 (en) 2009-10-15 2014-01-07 Panasonic Corporation Variable resistance nonvolatile storage device
JP5521850B2 (ja) * 2010-07-21 2014-06-18 ソニー株式会社 抵抗変化型メモリデバイスおよびその駆動方法
US8654561B1 (en) 2010-10-29 2014-02-18 Adesto Technologies Corporation Read methods, circuits and systems for memory devices
US9177639B1 (en) 2010-12-09 2015-11-03 Adesto Technologies Corporation Memory devices, circuits and methods having data values based on dynamic change in material property
US9099175B1 (en) 2011-03-01 2015-08-04 Adesto Technologies Corporation Memory devices and methods for read and write operation to memory elements having dynamic change in property
US8854873B1 (en) 2011-05-05 2014-10-07 Adesto Technologies Corporation Memory devices, architectures and methods for memory elements having dynamic change in property
CN103238185B (zh) * 2011-12-01 2015-04-01 松下电器产业株式会社 非易失性半导体存储装置及其写入方法
US9305643B2 (en) 2012-03-27 2016-04-05 Adesto Technologies Corporation Solid electrolyte based memory devices and methods having adaptable read threshold levels
US8730752B1 (en) 2012-04-02 2014-05-20 Adesto Technologies Corporation Circuits and methods for placing programmable impedance memory elements in high impedance states
JP5774556B2 (ja) * 2012-08-03 2015-09-09 株式会社東芝 半導体記憶装置
JP6038741B2 (ja) * 2013-01-29 2016-12-07 株式会社東芝 半導体記憶装置
US9478273B2 (en) * 2013-10-31 2016-10-25 Intel Corporation Low resistance bitline and sourceline apparatus for improving read and write operations of a nonvolatile memory
US20170229176A1 (en) * 2014-09-19 2017-08-10 Hitach, Ltd. Semiconductor storage device, and storage device using same
US9679643B1 (en) * 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
JP6956204B2 (ja) 2017-12-29 2021-11-02 パナソニック株式会社 抵抗変化型不揮発性記憶装置
US20240119977A1 (en) * 2022-10-11 2024-04-11 Globalfoundries U.S. Inc. Partitioned memory architecture with single resistor memory elements for in-memory serial processing

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells
NO312698B1 (no) * 2000-07-07 2002-06-17 Thin Film Electronics Asa Fremgangsmåte til å utföre skrive- og leseoperasjoner i en passiv matriseminne og apparat for å utföre fremgangsmåten
JP3920565B2 (ja) * 2000-12-26 2007-05-30 株式会社東芝 磁気ランダムアクセスメモリ
JP2003109389A (ja) * 2001-09-28 2003-04-11 Fujitsu Ltd 半導体記憶装置
US6795334B2 (en) * 2001-12-21 2004-09-21 Kabushiki Kaisha Toshiba Magnetic random access memory

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