JP5774556B2

JP5774556B2 - 半導体記憶装置

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Publication number: JP5774556B2
Application number: JP2012173302A
Authority: JP
Inventors: 小林　茂樹; 茂樹小林; 豪山口
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Priority date: 2012-08-03
Filing date: 2012-08-03
Publication date: 2015-09-09
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Description

本明細書に記載の実施の形態は、可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。

抵抗変化メモリ装置のメモリセルアレイは、可変抵抗素子とダイオード等の電流整流素子とからなるメモリセルをビット線及びワード線の交差部に配置する。このようなメモリセルアレイでは、ダイオード等の電流整流素子を利用してメモリセルの選択を行うことができる。また、ビット線及びワード線を交互に積層させ、メモリセルアレイを三次元的に積層配列することで、高密度メモリセルアレイを実現することもできる。

抵抗変化メモリの記録層の抵抗状態は、記録層に電圧／電流を印加することで変化させる。その為、書き込み動作時には、記録層の抵抗状態が変化したことを素早く検知し、電圧／電流印加を中止しないと、記録層に過剰な電気ストレスが印加されてしまい、記録層の機能低下が起こる。そこで、メモリセルに対し書き込み動作を実行して抵抗状態を変化させる場合、メモリセル内の可変抵抗素子の抵抗状態が変化したことを素早く検知し、不必要な動作電圧の印加を極力避ける必要がある。可変抵抗素子の抵抗値変化の検出は、例えば、メモリセルに接続されたビット線の電圧値を検知することにより行われる。ある参照電圧を用意し、メモリセルに接続されたビット線の電圧値と、参照電圧の電圧値との大小が逆転することを検知することにより、メモリセルの抵抗値の変化を検出できる。

ビット線及びワード線の交差部にメモリセルが配列されたメモリセルアレイでは、選択メモリセルに書き込み動作を実行する際、周囲の非選択メモリセルの抵抗状態により選択ビット線及び選択ワード線の電圧状態が変化する。選択ビット線及び選択ワード線の電圧状態の変化を考慮すると、参照電圧はかなりのマージンをもって設計しなくてはならない。そのため、選択メモリセルの抵抗状態が遷移したか否かを検知するために用いる参照電圧の設定が困難となる。参照電圧の電圧値が、動作の前後での選択メモリセルに接続されたビット線の電圧から外れている場合には、抵抗状態の変化が検知できず、選択メモリセルに過剰な電圧が印加され、メモリセルが破壊される可能性もある。

特願２０１１−１３４３８３号公報

本発明は、選択メモリセルの抵抗状態の変化を確実に検知することのできる半導体記憶装置を提供することを目的とする。

一の実施の形態に係る半導体記憶装置は、基板上に配置された複数の第１配線と、第１配線と交差するように配置された複数の第２配線と、第１配線と第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを含むメモリセルアレイと、選択第１配線及び選択第２配線の交差部に配置された選択メモリセルに所定の第１の電位差がかかるよう、前記選択第１配線に第１電圧を印加し、前記選択第２配線に第１電圧よりも電圧値の小さい第２電圧を印加し、非選択第１配線及び非選択第２配線に第３電圧及び第４電圧をそれぞれ印加するセット動作を実行可能に構成された制御回路とを備える。制御回路は、セット動作時に、第２電圧と参照電圧との大小関係に基づいて選択メモリセルの抵抗状態の遷移を検知する検知回路を有する。制御回路は、セット動作の前に選択第１配線及び非選択第１配線に第３電圧を印加し、選択第２配線及び非選択第２配線に第４電圧を印加する読み出し動作を実行し、読み出し動作時の選択第２配線の電圧値に基づいて参照電圧を設定するよう構成されている。

本発明の第１の実施の形態に係る半導体記憶装置のブロック図である。メモリセルアレイ１の一部の斜視図である。図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。メモリセルアレイ１及びその周辺回路の回路図である。別の構成例のメモリセルアレイ１の一部の斜視図である。図５におけるＩＩ−ＩＩ’線で切断して矢印方向に見た断面図である。第１の実施の形態のセット動作時における電圧印加状態を示す図である。本実施の形態のセット動作時における電圧波形図である。第１の実施の形態のセット動作時における電圧印加状態を示す図である。第１の実施の形態のセット動作時における電圧印加状態を示す図である。第１の実施の形態のプレリード動作時における電圧印加状態を示す図である。第１の実施の形態の制御回路を説明する図である。第２の実施の形態の動作を説明するフローチャートである。第２の実施の形態のセット動作時における選択メモリセルを示す図である。第３の実施の形態の動作を説明するフローチャートである。第３の実施の形態のセット動作時における選択メモリセルを示す図である。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。なお、以下の実施の形態における図面の記載では、同一の構成を有する箇所には同一の符号を付して重複する説明を省略する。

［全体構成］
図１は、本発明の第１の実施の形態に係る不揮発性メモリの構成を示すブロック図である。この不揮発性メモリは、後述する可変抵抗素子ＶＲを使用したメモリセルをマトリクス状に配置したメモリセルアレイ１を備える。

メモリセルアレイ１のビット線ＢＬには、メモリセルアレイ１のビット線ＢＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ビット線ＢＬの電圧を制御するカラム制御回路２が電気的に接続されている。また、メモリセルアレイ１のワード線ＷＬには、メモリセルアレイ１のワード線ＷＬを選択し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行うために、ワード線ＷＬの電圧を制御するロウ制御回路３が電気的に接続されている。

［メモリセルアレイ１］
図２は、メモリセルアレイ１の一部の斜視図、図３は、図２におけるＩ−Ｉ’線で切断して矢印方向に見たメモリセル１つ分の断面図である。複数本の第１の配線としてワード線ＷＬ０〜ＷＬ２が、半導体基板Ｓの表面に平行なＹ方向に配設される。ワード線ＷＬと交差するように複数本の第２の配線としてビット線ＢＬ０〜ＢＬ２が、半導体基板Ｓの表面に平行なＸ方向に配設される。ワード線ＷＬ０〜ＷＬ２とビット線ＢＬ０〜ＢＬ２との各交差部には、両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばＷ、ＷＮ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。

［メモリセルＭＣ］
図３に示すように、メモリセルＭＣは、可変抵抗素子ＶＲと、例えばダイオードＤＩ等の電流整流素子とが半導体基板Ｓに垂直なＺ方向に直列接続された回路である。可変抵抗素子ＶＲ及びダイオードＤＩの上下には、バリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２、ＥＬ３が配置される。電極ＥＬ１上にはダイオードＤＩが配置され、ダイオードＤＩ上には電極ＥＬ２が配置されている。電極ＥＬ２上には可変抵抗素子ＶＲが配置され、可変抵抗素子ＶＲ上には電極ＥＬ３が配置されている。電極ＥＬ１、ＥＬ２、ＥＬ３の電極材料としては、例えば窒化チタン（ＴｉＮ）を用いることができる。また、電極ＥＬ１、ＥＬ２、ＥＬ３の材料をそれぞれ、異なる材料とすることもできる。電極の材料として、例えばＰｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯ_ｘ、ＰｔＲｈＯ_ｘ、Ｒｈ、ＴａＡｌＮ、Ｗ、ＷＮ、ＴａＳｉＮ、ＴａＳｉ_２、ＴｉＳｉ、ＴｉＣ、ＴａＣ、Ｎｂ−ＴｉＯ_２、ＮｉＳｉ、ＣｏＳｉ、不純物を含有した導電性シリコン等を用いることもできる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。また、ダイオードＤＩと可変抵抗素子ＶＲとの、Ｚ方向積層の順番を変更した構造も本発明の実施の形態に含まれる。

［可変抵抗素子］
可変抵抗素子ＶＲとしては、電圧印加によって、電界、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる物質が用いられる。可変抵抗素子ＶＲは、例えば酸化ハフニウム（ＨｆＯ_ｘ）、二酸化マンガン（ＭｎＯ_２）、酸化チタン（ＴｉＯ_ｘ）、酸化ニオブ（ＮｂＯ_ｘ）、酸化アルミニウム（ＡｌＯ_ｘ）、酸化ニッケル（ＮｉＯ）、又は酸化タングステン（ＷＯ）等の金属酸化物を用いることができる。

［電流整流素子］
メモリセルＭＣに用いられる電流整流素子は、電圧・電流特性において電流整流特性を有する素子であれば、材質、構造等は、特に限定されない。電流整流素子としては、例えば、ポリシリコン（Ｐｏｌｙ−Ｓｉ）で作製したダイオードＤＩが挙げられる。ダイオードＤＩの一例としては、不純物を含有するｐ型層及びｎ型層と、このｐ型層及びｎ型層の間に挿入された不純物を含有しないｉ層を有するＰＩＮダイオードを用いることができる。また他にも、ダイオードＤＩとして、ｐ型層及びｎ型層を備えるＰＮ接合ダイオードや、ショットキーダイオード等の各種ダイオード、パンチスルーダイオード等を用いることもできる。

［メモリセルアレイ及びその周辺回路］
図４は、メモリセルアレイ１及びその周辺回路の回路図である。図４において、メモリセルＭＣは、可変抵抗素子ＶＲとダイオードＤＩにより構成されている。ダイオードＤＩは、選択ビット線ＢＬから選択ワード線ＷＬに、選択されたメモリセルＭＣを通って電流が流れるように電流整流特性を有している。各ビット線ＢＬの一端はカラム制御回路２の一部であるカラム系周辺回路２ａに接続されている。また、各ワード線ＷＬの一端はロウ制御回路３の一部であるロウ系周辺回路３ａに接続されている。このカラム系周辺回路２ａ及びロウ系周辺回路３ａにより、ビット線ＢＬ及びワード線ＷＬに対して動作に必要な電圧が供給される。カラム系周辺回路２ａ及びロウ系周辺回路３ａには、ビット線ＢＬ及びワード線ＷＬの動作制御に必要な異なる機能をそれぞれ付加することが可能である。

［積層メモリセルアレイの例］
図５に示すように、上述したメモリセル構造をＺ方向に複数積層した三次元構造とすることもできる。図６は、図５のＩＩ−ＩＩ’断面を示す断面図である。図示の例は、セルアレイ層ＭＡ０〜ＭＡ３からなる４層構造のメモリセルアレイである。ワード線ＷＬ０ｊがその上下のセルアレイ層ＭＡ０、ＭＡ１内のメモリセルＭＣで共有され、ビット線ＢＬ１ｉがその上下のセルアレイ層ＭＡ１、ＭＡ２内のメモリセルＭＣで共有され、ワード線ＷＬ１ｊがその上下のセルアレイ層ＭＡ２、ＭＡ３内のメモリセルＭＣで共有されている。なお、前述したカラム制御回路２及びロウ制御回路３は、セルアレイ層ＭＡ毎に設けられていても良いし、これらで共有しても良い。

［セット動作］
以下、図７及び図８を参照して、本実施の形態に係る動作を説明する。メモリセルＭＣに対するデータの書き込みは、選択されたメモリセルＭＣの可変抵抗素子ＶＲに所定の電圧を所定時間印加することにより行う。これにより、選択されたメモリセルＭＣの可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。ここで、本実施の形態におけるセット動作は、ダイオードＤＩの電流整流方向とは逆の方向にセット電圧を印加して可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作であるものとする。以下、ダイオードＤＩの電流整流方向とは逆の方向にセット電圧を印加して可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させるセット動作について説明する。

図７は、本実施の形態のセット動作時における電圧印加状態を示す図である。図７は、１層のメモリセルアレイ１に対してセット動作を実行する場合の電圧印加状態を示している。図８は、本実施の形態のセット動作時における電圧波形図である。

図８に示すように、本実施の形態のセット動作において、全ての非選択ビット線ＢＬ０、ＢＬ２、ＢＬ３・・・に電圧Ｖｎｂｌ、及び全ての非選択ワード線ＷＬ０、ＷＬ２、ＷＬ３・・・に電圧Ｖｎｗｌが印加される。また、セット動作が開始される際には、選択ビット線ＢＬ１に電圧Ｖｂｌが印加される。

次に、時刻ｔ１において、選択ワード線ＷＬ１に電圧Ｖｗｌが印加される。なお、電圧Ｖｗｌは所定の正の電圧値を有する電圧である。これにより選択ビット線ＢＬ１及び選択ワード線ＷＬ１に接続された選択メモリセルＭＣ１１は、ダイオードＤＩの電流整流方向とは逆方向に電圧Ｖｗｌ−Ｖｂｌが印加される。実際は、配線及びドライバ部分での電圧降下があるが、ここでは簡単の為、そのような電圧降下はないものと仮定して説明する。ここで、電圧Ｖｎｂｌ及び電圧Ｖｎｗｌは、非選択メモリセルＭＣに誤動作が起こらない程度の電圧に設定される。電圧Ｖｎｂｌ及び電圧Ｖｎｗｌは、同一の電圧でも良いし、異なる電圧でも良い。

選択メモリセルＭＣ１１の可変抵抗素子ＶＲは、電圧Ｖｗｌ−Ｖｂｌにより高抵抗状態から低抵抗状態へと変化する。その際、低抵抗状態の選択メモリセルＭＣ１１を介して選択ワード線ＷＬ１から選択ビット線ＢＬ１へと電流が流れ、選択ビット線ＢＬ１が電圧ΔＶだけ上昇する。選択ビット線ＢＬの電圧が参照電圧ＶＲＥＦを超えたことが検知されると、時刻ｔ２において、選択ワード線ＷＬ１への電圧Ｖｗｌの印加が停止される。参照電圧ＶＲＥＦは、選択ビット線ＢＬ１の電圧変化ΔＶが適切に検出できるような値に設定される。その後、全ての配線への電圧印加が停止され、セット動作が終了する。上記のセット動作の説明は、配線及びドライバ部分での電圧降下が無視できるほど小さい場合についてのものである。しかし、配線及びドライバ部分での電圧降下が大きい場合には、後述するように、参照電圧ＶＲＥＦの決定が困難である。

［積層メモリセルアレイにおけるセット動作］
次に、図９を参照して、セルアレイ層ＭＡが複数設けられたメモリセルアレイ１に対するセット動作について説明する。図９は、本実施の形態のセット動作時における電圧印加状態を示す図である。図９においては、可変抵抗素子ＶＲ及びダイオードＤＩからなるメモリセルＭＣを図示のように三角記号で示している。三角記号の基端側がアノード、頂点側がカソードを示し、アノードからカソードに向かう向きがダイオードＤＩの電流整流方向を示している。

図９には、セルアレイ層ＭＡ１及びセルアレイ層ＭＡ２が示されている。セルアレイ層ＭＡ１は、ワード線ＷＬ００、ＷＬ０１、ＷＬ０２と、ビット線ＢＬ１０、ＢＬ１１、ＢＬ１２との間に設けられ、セルアレイ層ＭＡ２は、ビット線ＢＬ１０、ＢＬ１１、ＢＬ１２と、ワード線ＷＬ１０、ＷＬ１１、ＷＬ１２との間に設けられている。図９に示す例では、セルアレイ層ＭＡ１に設けられたメモリセルＭＣ１１＿１に対してセット動作が実行される。

図９に示すように、セット動作時には、選択ワード線ＷＬ０１に電圧Ｖｗｌが印加される。また、選択ビット線ＢＬ１１には電圧Ｖｂｌが印加される。これにより選択ビット線ＢＬ１１及び選択ワード線ＷＬ０１に接続された選択メモリセルＭＣ１１＿１は、配線及びドライバ部分での電圧降下が無視できる理想的な場合、ダイオードＤＩの電流整流方向とは逆方向に電圧Ｖｗｌ−Ｖｂｌが印加される。選択メモリセルＭＣ１１の可変抵抗素子ＶＲは、この電圧Ｖｗｌ−Ｖｂｌにより高抵抗状態から低抵抗状態へと変化する。

ここで、セット動作時には、全ての非選択ビット線ＢＬ１０、ＢＬ１２・・・に電圧Ｖｎｂｌが印加される。また、セルアレイ層ＭＡ１に設けられた非選択ワード線ＷＬ００、ＷＬ０２・・・には電圧Ｖｎｗｌが印加され、セルアレイ層ＭＡ２に設けられたワード線ＷＬ１０、ＷＬ１１、ＷＬ１２・・・には電圧Ｖｎｗｌ’が印加される。電圧Ｖｎｂｌ、電圧Ｖｎｗｌ及び電圧Ｖｎｗｌ’は、同一の電圧でも良いし、異なる電圧でも良い。

ここで、セルアレイ層ＭＡが複数設けられたメモリセルアレイ１に対するセット動作時に、非選択メモリセルＭＣの抵抗状態によっては、動作に問題が生じるおそれがある。図１０は、セット動作時に低抵抗状態の非選択メモリセルＭＣがある場合の電圧印加状態を示す図である。図１０においては、低抵抗状態の非選択メモリセルＭＣを図示のように点線の三角記号で示している。

図１０に示すように、セット動作時には、選択ワード線ＷＬ０１に電圧Ｖｗｌが印加される。また、選択ビット線ＢＬ１１には電圧Ｖｂｌが印加される。また、セット動作時には、全ての非選択ビット線ＢＬ１０、ＢＬ１２・・・に電圧Ｖｎｂｌが印加される。また、セルアレイ層ＭＡ１に設けられた非選択ワード線ＷＬ００、ＷＬ０２・・・には電圧Ｖｎｗｌが印加され、セルアレイ層ＭＡ２に設けられたワード線ＷＬ１０、ＷＬ１１、ＷＬ１２・・・には電圧Ｖｎｗｌ’が印加される。

ここで、非選択ワード線ＷＬ００、ＷＬ０２と、選択ビット線ＢＬ１１との間に接続された非選択メモリセルＭＣ１０＿１、ＭＣ１２＿１には、配線及びドライバ部分での電圧降下が無視できる理想的な場合、ダイオードＤＩの電流整流方向とは逆方向に電圧Ｖｎｗｌ−Ｖｂｌが印加される。また、非選択ワード線ＷＬ１０、ＷＬ１１、ＷＬ１２と、選択ビット線ＢＬ１１との間に接続された非選択メモリセルＭＣ１０＿２、ＭＣ１１＿２、ＭＣ１２＿２には、配線及びドライバ部分での電圧降下が無視できる理想的な場合、ダイオードＤＩの電流整流方向とは逆方向に電圧Ｖｎｗｌ’−Ｖｂｌが印加される。このとき、非選択メモリセルＭＣ１０＿１、ＭＣ１２＿１、ＭＣ１０＿２、ＭＣ１１＿２、ＭＣ１２＿２の可変抵抗素子ＶＲが抵抗状態に応じて、非選択メモリセルＭＣ１０＿１、ＭＣ１２＿１、ＭＣ１０＿２、ＭＣ１１＿２、ＭＣ１２＿２を介してリーク電流が選択ビット線ＢＬ１１へ流れることがある。理想的には、可変抵抗素子ＶＲの抵抗状態によらずリーク電流がないことが望ましいが、実際は、可変抵抗素子ＶＲの抵抗状態によりリーク電流が異なることが予想される。すなわち、可変抵抗素子ＶＲの抵抗状態がより低抵抗状態になれば、リーク電流が大きくなる。

例えば、非選択メモリセルＭＣ１０＿１、ＭＣ１２＿１、ＭＣ１０＿２、ＭＣ１１＿２、ＭＣ１２＿２の可変抵抗素子ＶＲが低抵抗状態の場合、選択ビット線ＢＬ１１は、非選択メモリセルＭＣ１０＿１、ＭＣ１２＿１、ＭＣ１０＿２、ＭＣ１１＿２、ＭＣ１２＿２を介して流れるリーク電流によって電圧が上昇する。セット動作時には、選択メモリセルＭＣ１１＿１の抵抗状態の変化に基づく選択ビット線ＢＬ１１の電圧変化を検知するが、リーク電流による電圧変化が発生すると、選択メモリセルＭＣ１１＿１の抵抗状態の変化を正確に検知することができない可能性がある。また、非選択メモリセルＭＣ１０＿１、ＭＣ１２＿１、ＭＣ１０＿２、ＭＣ１１＿２、ＭＣ１２＿２の可変抵抗素子ＶＲの抵抗状態に応じて、最適な参照電圧ＶＲＥＦの値も異なる。この問題に対し、本実施の形態に係る半導体記憶装置は、以下に説明するプレリード動作を実行する。

［プレリード動作］
以下、図１１及び図１２を参照して、本実施の形態に係るプレリード動作を説明する。図１１は、本実施の形態のプレリード動作時における電圧印加状態を示す図である。また、図１２は、本実施の形態の制御回路を説明する図である。

図１１に示す例では、後に行われるセット動作時に、ビット線ＢＬ１１とワード線ＷＬ０１の間に設けられたメモリセルＭＣ１１＿１が選択されるものとする。プレリード動作は、このメモリセルＭＣ１１＿１に対するセット動作に先立って実行される。プレリード動作時には、後に行われるセット動作時に選択ビット線となるビット線ＢＬ１１に、セット動作時と略同一の電圧Ｖｂｌが印加される。

また、図１１に示すように、プレリード動作時には、ビット線ＢＬ１０、ＢＬ１２・・・にセット動作時と略同一の電圧Ｖｎｂｌが印加される。選択ワード線ＷＬ０１を含むワード線ＷＬ００、ＷＬ０１、ＷＬ０２・・・にはセット動作時と略同一の電圧Ｖｎｗｌが印加され、ワード線ＷＬ１０、ＷＬ１１、ＷＬ１２・・・にもセット動作時と略同一の電圧Ｖｎｗｌ’が印加される。このプレリード動作時の電圧印加により、後のセット動作時に選択メモリセルとなるメモリセルＭＣ１１＿１以外のメモリセルＭＣには、セット動作時と同様の電圧が印加される。

次に、図１２に示す制御回路の構成と、この制御回路を用いたプレリード動作及びセット動作の制御について説明する。図１２に示す制御回路は、例えば、カラム制御回路２内に設けられ、セット動作及びプレリード動作に使用される。この制御回路は、電流供給回路１１、電圧検知回路１２、参照電圧生成回路１３、センスアンプ１４、ラッチ回路１５、制御信号送信回路１６、バッファ回路１７を備える。電流供給回路１１は、ビット線ＢＬに対して動作に必要な電流を供給する。電圧検知回路１２は、ノードＮＳＥＮの電圧ＶＮＳＥＮを検出することによりビット線ＢＬの電圧を検知する。参照電圧生成回路１３は、電圧検知回路１２の電圧検知結果に基づき参照電圧ＶＲＥＦを生成する。センスアンプ１４は、ノードＮＳＥＮの電圧ＶＮＳＥＮと参照電圧ＶＲＥＦとを比較し、その大小関係に基づいてメモリセルＭＣの抵抗状態の遷移を検知する。ラッチ回路１５は、センスアンプ１４の検知結果を一時的に保持し、制御信号送信回路１６やバッファ回路１７に送る。制御信号送信回路１６は、電流供給回路１１やトランジスタＮ１０に信号Ｉ＿ＬＯＡＤ、Ｇ＿ＧＮＤを送信し、動作の開始・終了を制御する。バッファ回路１７は、電圧検知回路１２で検知したビット線ＢＬの電圧値のデータを保持することができる。

図１１に示すプレリード動作時には、電圧検知回路１２により選択ビット線ＢＬ１１の電圧が検知される。上述のようにプレリード動作により、後のセット動作時に選択メモリセルとなるメモリセルＭＣ１１＿１以外のメモリセルＭＣには、セット動作時と同様の電圧が印加される。電圧検知回路１２は、このときビット線ＢＬ１１の電圧を検知し、その検知結果を参照電圧生成回路１３に送信する。後に行われるセット動作時において、参照電圧生成回路１３は、プレリード動作時に検出されたビット線ＢＬ１１の電圧値に基づき参照電圧ＶＲＥＦの値を変更する。

参照電圧生成回路１３の生成する参照電圧ＶＲＥＦは、選択メモリセルＭＣ１１＿１の抵抗状態の変化に起因する選択ビット線ＢＬ１１の電圧変化ΔＶが適切に検出できるような値に設定される。例えば、プレリード動作時にビット線ＢＬ１１の電圧の変化がない場合、参照電圧ＶＲＥＦは、セット動作時の選択メモリセルＭＣ１１＿１の抵抗状態の変化に起因する選択ビット線ＢＬ１１の電圧変化ΔＶと略同一の値に設定することができる。一方、プレリード動作時にビット線ＢＬ１１が電圧Ｖαに変化した場合、参照電圧ＶＲＥＦは、セット動作時の選択メモリセルＭＣ１１＿１の抵抗状態の変化に起因する選択ビット線ＢＬ１１の電圧変化ΔＶに電圧Ｖαを足したものと略同一の値に設定することができる。

参照電圧ＶＲＥＦの値は、プレリード動作時のビット線ＢＬ１１の変化電圧Ｖαを加味して、適切な値に設定されるものであればどのような決め方をしても良い。本実施の形態のセット動作時には、このようにして決定された参照電圧ＶＲＥＦの値を用いて、センスアンプ１４が選択メモリセルＭＣの抵抗状態の遷移を検知する。選択メモリセルＭＣ１１＿１の抵抗状態の検知結果は、ラッチ回路１５を介して制御信号送信回路１６に送られる。制御信号送信回路１６は、選択メモリセルＭＣ１１＿１が低抵抗状態に変化していることを検知した場合、信号Ｉ＿ＬＯＡＤにより電流供給回路１１の動作を停止させるとともに、トランジスタＮ１０を介して選択ビット線ＢＬ１１、及び選択ワード線ＷＬ０１を放電して、セット動作を終了する。

［効果］
プレリード動作において選択メモリセルＭＣ以外のメモリセルＭＣから選択ビット線ＢＬにリーク電流が流れる場合、セット動作時にも選択ビット線ＢＬは選択メモリセルＭＣ以外のメモリセルＭＣに起因して電圧が変化する。セット動作時には、選択メモリセルＭＣの抵抗状態の変化に基づく選択ビット線の電圧変化を検知するが、選択メモリセルＭＣ以外のメモリセルＭＣに起因した電圧変化が発生すると、選択メモリセルＭＣの抵抗状態の変化を正確に検知することができない可能性がある。

これに対し本実施の形態のセット動作では、プレリード動作時に検出されたビット線ＢＬの電圧値に基づき参照電圧ＶＲＥＦの値を変更する。選択メモリセルＭＣ以外のメモリセルＭＣに起因した電圧変化を考慮して参照電圧ＶＲＥＦを変更することにより、セット動作時の選択メモリセルＭＣの抵抗状態の変化に起因する選択ビット線ＢＬの電圧変化を確実に検出することができる。そのため、本実施の形態の半導体記憶装置は、選択メモリセルＭＣの抵抗状態の変化を確実に検知することができる。

メモリセルＭＣに用いられる可変抵抗素子ＶＲに過剰な電圧が印加されると、可変抵抗素子ＶＲが破壊されるおそれがある。しかし、プレリード動作に基づき参照電圧ＶＲＥＦの値を設定することにより、可変抵抗素子ＶＲの抵抗状態が変化したことを適切に検知して動作を終了することができる。その結果、メモリセルＭＣに用いられる可変抵抗素子ＶＲに過剰な電圧が印加されることがなく、可変抵抗素子ＶＲの破壊を防ぐことができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１３及び図１４を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第１の実施の形態は、選択メモリセルＭＣが１つの場合のセット動作とプレリード動作について説明した。以下の第２の実施形態では、複数の選択メモリセルＭＣにセット動作とプレリード動作を実行する際の手順について説明する。

［本実施の形態の動作］
図１３は、本実施の形態のプレリード動作及びセット動作を行う際の手順を説明するフローチャートである。図１４は、本実施の形態のセット動作時における選択メモリセルを示す図である。

図１４に示すように、本実施の形態のセット動作は、選択ビット線ＢＬ１１に接続されたメモリセルＭＣ１０＿１、ＭＣ１１＿１、ＭＣ１２＿１に対して実行される。このとき、プレリード動作及びセット動作は、選択メモリセルＭＣ毎にそれぞれ実行される。以下、図１３のフローチャートを参照して説明する。

本実施の形態の半導体記憶装置の動作が開始されると、ステップＳ１１において、ビット線ＢＬ１１に対するプレリード動作が実行される。このプレリード動作は、図１１を用いて説明した第１の実施の形態のプレリード動作と同様の動作である。次に、ステップＳ１２において、選択メモリセルＭＣ１０＿１に対するセット動作が実行される。このとき、選択ワード線ＷＬ００に電圧Ｖｗｌが印加され、選択ビット線ＢＬ１１に電圧Ｖｂｌが印加される。選択メモリセルＭＣ１０＿１の可変抵抗素子ＶＲは、電圧Ｖｗｌ−Ｖｂｌにより高抵抗状態から低抵抗状態へと変化し、選択ビット線ＢＬ１１の電圧が上昇する。選択ビット線ＢＬ１１の電圧が参照電圧ＶＲＥＦを超えたことが検知されるとセット動作が終了する。ここで、参照電圧ＶＲＥＦは、直前に実行されたビット線ＢＬ１１に対するプレリード動作に基づいて設定される。

以下、ステップＳ１３において、ビット線ＢＬ１１に対するプレリード動作が実行され、ステップＳ１４において、選択メモリセルＭＣ１１＿１に対するセット動作が実行される。選択ビット線ＢＬ１１の電圧が参照電圧ＶＲＥＦを超えたことが検知されるとセット動作が終了する。同様に、ステップＳ１５において、ビット線ＢＬ１１に対するプレリード動作が実行され、ステップＳ１６において、選択メモリセルＭＣ１２＿１に対するセット動作が実行される。選択ビット線ＢＬ１１の電圧が参照電圧ＶＲＥＦを超えたことが検知されるとセット動作が終了する。選択メモリセルＭＣ１１＿１、ＭＣ１２＿１に対するセット動作時の参照電圧ＶＲＥＦは、それぞれ直前に実行されたビット線ＢＬ１１に対するプレリード動作に基づいて設定される。

［効果］
本実施の形態のセット動作では、プレリード動作時に検出されたビット線ＢＬの電圧値に基づき参照電圧ＶＲＥＦの値を変更する。選択メモリセルＭＣ以外のメモリセルＭＣに起因した電圧変化を考慮して参照電圧ＶＲＥＦを変更することにより、セット動作時の選択メモリセルＭＣの抵抗状態の変化に起因する選択ビット線ＢＬの電圧変化を確実に検出することができる。そのため、本実施の形態の半導体記憶装置は、選択メモリセルＭＣの抵抗状態の変化を確実に検知することができる。

また、本実施の形態のセット動作及びプレリード動作の手順では、各選択メモリセルＭＣにセット動作が実行される前にプレリード動作が行われる。これにより、選択メモリセルＭＣ毎に、適切な参照電圧ＶＲＥＦを設定することができ、誤動作の可能性を低減することができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１５及び図１６を参照して説明する。本実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。以下の第３の実施形態でも、複数の選択メモリセルＭＣにセット動作とプレリード動作を実行する際の手順について説明する。

［本実施の形態の動作］
図１５は、本実施の形態のプレリード動作及びセット動作を行う際の手順を説明するフローチャートである。図１６は、本実施の形態のセット動作時における選択メモリセルを示す図である。

図１６に示すように、本実施の形態のセット動作は、選択ワード線ＷＬ０１に接続されたメモリセルＭＣ０１＿１、ＭＣ１１＿１、ＭＣ２１＿１に対して実行される。このとき、プレリード動作は、選択メモリセルメモリセルＭＣ０１＿１、ＭＣ１１＿１、ＭＣ２１＿１に対するセット動作に先立って、ビット線ＢＬ１０、ＢＬ１１、ＢＬ１２について実行される。以下、図１５のフローチャートを参照して説明する。

本実施の形態の半導体記憶装置の動作が開始されると、ステップＳ２１において、ビット線ＢＬ１０、ＢＬ１１、ＢＬ１２に対するプレリード動作がそれぞれ実行される。このプレリード動作は、図１１を用いて説明した第１の実施の形態のプレリード動作を、選択ビット線ＢＬを変えて複数回行う動作である。このプレリード動作により読み出された各ビット線ＢＬ１０、ＢＬ１１、ＢＬ１２の電圧の値は、例えば、制御回路内のバッファ回路１７に保持される。このプレリード動作の各ビット線ＢＬ１０、ＢＬ１１、ＢＬ１２の電圧の値に基づき、ビット線ＢＬ毎にセット動作時の参照電圧ＶＲＥＦの値が設定される。

次に、ステップＳ２２において、選択メモリセルＭＣ０１＿１に対するセット動作が実行される。このとき、選択ワード線ＷＬ０１に電圧Ｖｗｌが印加され、選択ビット線ＢＬ１０に電圧Ｖｂｌが印加される。選択メモリセルＭＣ１０＿１の可変抵抗素子ＶＲは、電圧Ｖｗｌ−Ｖｂｌにより高抵抗状態から低抵抗状態へと変化し、選択ビット線ＢＬ１０の電圧が上昇する。選択ビット線ＢＬ１０の電圧が参照電圧ＶＲＥＦを超えたことが検知されるとセット動作が終了する。ここで、参照電圧ＶＲＥＦは、あらかじめビット線ＢＬ１０に対して実行されたプレリード動作に基づいて設定される。

以下、ステップＳ２３において、選択メモリセルＭＣ１１＿１に対するセット動作が実行され、ステップＳ２４において、選択メモリセルＭＣ２１＿１に対するセット動作が実行される。選択メモリセルＭＣ１１＿１、ＭＣ２１＿１に対するセット動作時の参照電圧ＶＲＥＦは、あらかじめビット線ＢＬ１１、ＢＬ１２に対して実行されたプレリード動作に基づいてそれぞれ設定される。

なお、１本のビット線ＢＬに接続された複数のメモリセルＭＣに対してセット動作を実行する場合、参照電圧ＶＲＥＦは、そのビット線ＢＬに対して実行されたプレリード動作に基づいて設定される同一の値が用いられる。

また、本実施の形態のセット動作及びプレリード動作の手順では、あらかじめ全てのビット線ＢＬに対してプレリード動作が行われる。このプレリード動作に基づき、ビット線ＢＬ毎にセット動作時の参照電圧ＶＲＥＦが設定される。１本のビット線ＢＬに接続された複数のメモリセルＭＣに対してセット動作を実行する場合、メモリセルＭＣ毎にプレリード動作を実行することが無く、セット動作に必要な時間を短縮することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・メモリセルアレイ、２・・・カラム制御回路、３・・・ロウ制御回路、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＭＣ・・・メモリセル、ＶＲ・・・可変抵抗素子、ＤＩ・・・ダイオード、ＥＬ・・・電極。

Claims

基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置された複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを含むメモリセルアレイと、
選択第１配線及び選択第２配線の交差部に配置された選択メモリセルに所定の第１の電位差がかかるよう、前記選択第１配線に第１電圧を印加し、前記選択第２配線に前記第１電圧よりも電圧値の小さい第２電圧を印加し、非選択第１配線及び非選択第２配線に第３電圧及び第４電圧をそれぞれ印加するセット動作を実行可能に構成された制御回路とを備え、
前記制御回路は、
前記セット動作時に、前記第２電圧と参照電圧との大小関係に基づいて前記選択メモリセルの抵抗状態の遷移を検知する検知回路を有し、
前記制御回路は、前記セット動作の前に前記選択第１配線及び前記非選択第１配線に前記第３電圧を印加し、前記選択第２配線に前記第２電圧を印加し、前記非選択第２配線に前記第４電圧を印加する読み出し動作を実行し、前記読み出し動作時の前記選択第２配線の電圧値に基づいて前記参照電圧を設定するよう構成され、
前記制御回路は、複数の前記選択メモリセルに対してセット動作を実行する際に、１つの前記選択メモリセル毎に前記読み出し動作及び前記セット動作を実行するように構成され、
前記メモリセルアレイは、前記基板に垂直な方向に複数積層され、
前記可変抵抗素子は、前記第１の電位差により高抵抗状態から低抵抗状態に変化する
ことを特徴とする半導体記憶装置。
基板上に配置された複数の第１配線と、
前記第１配線と交差するように配置された複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され、電流整流素子及び可変抵抗素子を直列接続してなるメモリセルを含むメモリセルアレイと、
選択第１配線及び選択第２配線の交差部に配置された選択メモリセルに所定の第１の電位差がかかるよう、前記選択第１配線に第１電圧を印加し、前記選択第２配線に前記第１電圧よりも電圧値の小さい第２電圧を印加し、非選択第１配線及び非選択第２配線に第３電圧及び第４電圧をそれぞれ印加するセット動作を実行可能に構成された制御回路とを備え、
前記制御回路は、
前記セット動作時に、前記第２電圧と参照電圧との大小関係に基づいて前記選択メモリセルの抵抗状態の遷移を検知する検知回路を有し、
前記制御回路は、前記セット動作の前に前記選択第１配線及び前記非選択第１配線に前記第３電圧を印加し、前記選択第２配線に前記第２電圧を印加し、前記非選択第２配線に前記第４電圧を印加する読み出し動作を実行し、前記読み出し動作時の前記選択第２配線の電圧値に基づいて前記参照電圧を設定するよう構成された
ことを特徴とする半導体記憶装置。
前記制御回路は、複数の前記選択メモリセルに対してセット動作を実行する際に、１つの前記選択メモリセル毎に前記読み出し動作及び前記セット動作を実行するように構成された
ことを特徴とする請求項２に記載の半導体記憶装置。
前記制御回路は、複数の前記選択メモリセルに対するセット動作に先立ち、複数回の読み出し動作により複数の前記選択第２配線の電圧値を検出するように構成された
ことを特徴とする請求項２に記載の半導体記憶装置。
前記メモリセルアレイは、前記基板に垂直な方向に複数積層されている
ことを特徴とする請求項２乃至４のいずれかに記載の半導体記憶装置。
前記可変抵抗素子は、前記第１の電位差により高抵抗状態から低抵抗状態に変化する
ことを特徴とする請求項２乃至５のいずれかに記載の半導体記憶装置。