JP2014049175A - 不揮発性半導体記憶装置、及びそのフォーミング方法 - Google Patents
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Abstract
【解決手段】この実施の形態に係る不揮発性半導体装置は、複数層のメモリ層を含むメモリセルアレイと、前記メモリセルアレイに印加される電圧を制御する制御部とを備える。そのメモリ層の各々は、第1配線及び第2配線を備え、更に前記第1配線と前記第2配線のと間に配置され可変抵抗素子を含むメモリセルを含む。制御部は、メモリセルアレイに対しフォーミング動作を実行する場合において、複数層のメモリ層に対し順々にフォーミング動作を実行するように構成される。フォーミング動作は、フォーミング動作時において非選択のメモリセルに流れる非選択電流の大きさが小さいメモリ層から順に実行される。
【選択図】図4
Description
[第1の実施の形態]
図1は、第1の実施の形態に係る不揮発性メモリのブロック図である。
この不揮発性メモリは、後述する可変抵抗素子を使用したメモリセルをマトリクス状に配置したメモリセルアレイ1を備える。メモリセルアレイ1は、後述するように複数のメモリ層を積層して構成されている。
メモリセルアレイ1のビット線BL方向に隣接する位置には、メモリセルアレイ1のビット線BLを制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しに必要な電圧を印加するカラム制御回路2が設けられている。
データ入出力バッファ4は、受け取った書き込みデータをカラム制御回路2に送り、カラム制御回路2から読み出したデータを受け取って外部に出力する。外部からデータ入出力バッファ4に供給されたアドレスは、アドレスレジスタ5を介してカラム制御回路2及びロウ制御回路3に送られる。
パルスジェネレータ9で形成されたパルスはカラム制御回路2及びロウ制御回路3で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ1以外の周辺回路素子は配線層に形成されたメモリアレイ1の直下のSi基板に形成可能であり、これにより、この不揮発性メモリのチップ面積はほぼ、メモリセルアレイ1の面積に等しくすることも可能である。
このように、フォーミング動作時に非選択電流Insの大きさが小さいメモリ層MA(図3ではMA0)から順にフォーミング動作を開始することにより、非選択電流Insの影響を最低限に抑えることができ、フォーミング電圧Vformを低減することができ、結果としてフォーミング動作に要する消費電力を抑制することができると共に、フォーミング動作に要する時間を短縮することができる。
Claims (7)
- 複数のメモリ層を含むメモリセルアレイと、
前記メモリセルアレイに印加される電圧を制御する制御部と
を備え、
前記メモリ層の各々は、第1配線、第2配線、並びに前記第1配線と前記第2配線との間に配置され可変抵抗素子を含むメモリセルを含み、
前記制御部は、前記メモリセルアレイに対しフォーミング動作を実行する場合において、前記複数層のメモリ層に対し順々にフォーミング動作を実行するように構成され、
前記フォーミング動作は、前記フォーミング動作時において非選択のメモリセルに流れる非選択電流の大きさが小さいメモリ層から順に実行され、
複数の前記メモリ層は、積層方向に沿って積層され、
積層方向において隣接する2つのメモリ層は、前記第1配線又は前記第2配線を共有し、
前記複数のメモリ層のうち、少なくとも互いに隣接するメモリ層が互いに異なる積層構造を有する
ことを特徴とする不揮発性半導体記憶装置。 - 複数のメモリ層を含むメモリセルアレイと、
前記メモリセルアレイに印加される電圧を制御する制御部と
を備え、
前記メモリ層の各々は、第1配線、第2配線、並びに前記第1配線と前記第2配線との間に配置され可変抵抗素子を含むメモリセルを含み、
前記制御部は、前記メモリセルアレイに対しフォーミング動作を実行する場合において、前記複数層のメモリ層に対し順々にフォーミング動作を実行するように構成され、
前記フォーミング動作は、前記フォーミング動作時において非選択のメモリセルに流れる非選択電流の大きさが小さいメモリ層から順に実行される
ことを特徴とする不揮発性半導体記憶装置。 - 複数の前記メモリ層は、積層方向に沿って積層されることを特徴とする請求項2記載の不揮発性半導体装置。
- 積層方向において隣接する2つのメモリ層は、前記第1配線又は前記第2配線を共有する
ことを特徴とする請求項3記載の不揮発性半導体記憶装置。 - 積層方向において隣接する2つのメモリ層の一方は、第1の方向を順方向とするダイオードを有し、他方は前記第1の方向とは反対方向の第2の方向を順方向とするダイオードを有する
ことを特徴とする請求項3記載の不揮発性半導体記憶装置。 - 前記複数のメモリ層のうち、少なくとも互いに隣接するメモリ層が、互いに異なる積層構造を有することを特徴とする請求項2乃至5のいずれかに記載の不揮発性半導体記憶装置。
- 不揮発性半導体記憶装置のフォーミング動作を実行する方法において、
前記不揮発性半導体装置は、複数層のメモリ層を含むメモリセルアレイを備え、
前記メモリ層の各々は、第1配線、第2配線、並びに前記第1配線と前記第2配線との間に配置され可変抵抗素子を含むメモリセルを含み、
前記方法は、
フォーミング動作が実行される場合において前記複数層のメモリ層の各々に流れる非選択電流の大きさに関するデータを取得し、
前記データに従って、前記フォーミング動作時において非選択のメモリセルに流れる非選択電流の大きさが小さいメモリ層から順にフォーミング動作を実行する
ことを特徴とする方法。
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