JPWO2019131025A1 - 抵抗変化型不揮発性記憶装置 - Google Patents

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Abstract

抵抗変化型不揮発性記憶装置は、複数のメモリセル（１０）を有するメモリセルアレイと、メモリセル（１０）への書込みを行う書込み回路と、制御回路とを有する。メモリセル（１０）は、抵抗変化型の不揮発性の記憶素子（１２）と、これに直列に接続されたセルトランジスタ（１４）とを有する。書込み回路は、セルトランジスタ（１４）に接続されたソース線駆動回路（２０）と、記憶素子（１２）に接続されたビット線駆動回路（４０）とを有する。制御回路は、記憶素子（１２）を低抵抗状態にする書込み動作を行う場合に、第１電流値の電流を記憶素子（１２）に流すための制御を行い、その後、第２電流値の電流を記憶素子（１２）に流すための制御を行う。第２電流値は、記憶素子（１２）の低抵抗状態への変化が開始された後の記憶素子（１２）の電流のオーバーシュートの最大値より大きい。

Description

本開示は、抵抗変化型不揮発性記憶素子を含むメモリセルを備える抵抗変化型不揮発性記憶装置に関する。
抵抗変化型不揮発性記憶素子で構成されたメモリセルを有する抵抗変化型不揮発性記憶装置が知られている。このような記憶素子は、その抵抗値が電気的信号等によって可逆的に変化する性質を有し、その抵抗値に対応したデータを、不揮発的に記憶することが可能である。記憶素子への書込みの際には、記憶素子を低抵抗化又は高抵抗化する抵抗変化動作が行われる。
例えば特許文献１には、抵抗変化型の記憶素子を有するメモリセルのセット動作とリセット動作とを並行して行うことが記載されている。特許文献２には、記憶素子を低抵抗状態にする場合と高抵抗状態にする場合とで、書込みの方法を変えることが記載されている。特許文献３には、記憶素子に３値以上の情報を記録させる記憶装置が記載されている。
特開２０１２−０２７９７２号公報 特許第５２８７５４４号公報 特許第４６７０２５２号公報
しかしながら、近年、抵抗変化型の不揮発性記憶素子には、書換え可能回数を更に大きくすることが求められている。そのためには、記憶素子の過渡的な状態をも考慮して、抵抗変化動作を安定して行う必要がある。
本開示は、抵抗変化型の記憶素子の抵抗変化動作をより安定して継続できるようにすることを目的とする。
本開示の実施形態による抵抗変化型不揮発性記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記メモリセルへの書込みを行う書込み回路と、制御回路とを有する。前記メモリセルは、低抵抗状態及び高抵抗状態に可逆的に変化する抵抗変化型の不揮発性の記憶素子と、前記記憶素子に直列に接続されたセルトランジスタとを有する。前記書込み回路は、ソース線を介して前記セルトランジスタに接続され、第１電圧源又は基準電位と前記メモリセルとの間で電流を流すソース線駆動回路と、ビット線を介して前記記憶素子に接続され、第２電圧源又は前記基準電位と前記メモリセルとの間で電流を流すビット線駆動回路とを有する。前記制御回路は、前記記憶素子を低抵抗状態にする書込み動作を行う場合に、前記ソース線駆動回路に対して、大きさが第１電流値であり前記ソース線から前記ビット線に向かう向きの書込み電流を前記記憶素子に流すための第１制御を行って前記記憶素子の低抵抗状態への変化を開始させ、その後、大きさが第２電流値であり前記第１制御における前記書込み電流と同じ向きの書込み電流を前記記憶素子に流すための第２制御を行う。前記第２電流値は、前記記憶素子の低抵抗状態への変化が開始された後の前記記憶素子の電流のオーバーシュートの最大値より大きい。
これによると、抵抗変化型の記憶素子に流れる電流が、記憶素子の抵抗値を決める第２電流値を越えないので、記憶素子に意図しない過電流が流れることを防ぐことができる。記憶素子の特性のばらつきを抑えることができるので、記憶素子の抵抗変化動作をより安定して継続できるようにすることができる。
本開示によれば、抵抗変化型の記憶素子の抵抗変化動作をより安定して継続できるようにすることができる。したがって、抵抗変化型の記憶素子及びこれを用いた記憶装置の長寿命化を図ることができる。
図１は、本開示の実施形態に係る抵抗変化型不揮発性記憶装置の全体の構成例を示すブロック図である。 図２は、図１のメモリセルアレイに含まれるメモリセルの１つを示す回路図である。 図３は、図２のメモリセルの断面図である。 図４は、図２のメモリセルと、これへの書込みを行う書込み回路との例を示す回路図である。 図５は、図４の回路によってメモリセルが低抵抗化される場合における、記憶素子の電圧及び電流の波形の例を示すグラフである。 図６は、従来の回路によってメモリセルが低抵抗化される場合における、記憶素子の電圧及び電流の波形の例を示すグラフである。 図７は、本開示の実施形態に係る低抵抗化されたメモリセルの、読出し時のセル電流の正規確率プロットを示すグラフである。 図８は、図２のメモリセルと、これへの書込みを行う書込み回路との他の例を示す回路図である。 図９は、図２のメモリセルと、これへの書込みを行う書込み回路との更に他の例を示す回路図である。
以下、本開示の実施の形態について、図面を参照しながら説明する。図面において同じ参照番号で示された構成要素は、同一の又は類似の構成要素である。
図１は、本開示の実施形態に係る抵抗変化型不揮発性記憶装置の全体の構成例を示すブロック図である。図１の記憶装置１００は、メモリセルアレイ１２０と、ワード線選択回路１３０と、カラムゲート１４０と、判定回路１５０と、書込み回路１６０と、制御回路１７０とを有する。
メモリセルアレイ１２０は、複数のメモリセルを有する。これらのメモリセルは、例えばマトリクス状に配置されている。メモリセルアレイ１２０は、ｎ＋１本（ｎは正の整数）のワード線ＷＬ０〜ＷＬｎと、ｍ＋１本（ｍは正の整数）のビット線ＢＬ０〜ＢＬｍと、ｍ＋１本のソース線ＳＬ０〜ＳＬｍとを有する。制御回路１７０は、ワード線選択回路１３０、カラムゲート１４０、判定回路１５０、及び書込み回路１６０を、これらの回路に制御信号を供給することによって制御する。制御回路１７０は、これらの回路を制御することによって、メモリセルアレイ１２０の各メモリセルに対する読出し動作、及び書込み動作の制御を行う。
ワード線選択回路１３０は、制御回路１７０の制御信号に従って、メモリセルアレイ１２０のワード線ＷＬ０〜ＷＬｎから１本を選択して駆動する。カラムゲート１４０は、ビット線ＢＬ０〜ＢＬｍ、及びソース線ＳＬ０〜ＳＬｍに接続されている。カラムゲート１４０は、制御回路１７０の制御信号に従って、これらの複数のビット線、及び複数のソース線から、１本のビット線及びこのビット線に対応する１本のソース線を選択する。
判定回路１５０には、カラムゲート１４０で選択されたビット線及びソース線が接続される。選択されたビット線又はソース線には、ワード線選択回路１３０で選択されたワード線に接続されたメモリセルによって電流が流れる。判定回路１５０は、この電流を検出し、その検出結果に応じた出力データを出力する。書込み回路１６０には、カラムゲート１４０で選択されたビット線及びソース線が接続される。書込み回路１６０は、制御回路１７０の制御信号に従って、選択されたビット線及びソース線に接続された、メモリセルアレイ１２０のメモリセルに、書換え電圧、及び書換え電流を供給する。
図２は、図１のメモリセルアレイに含まれるメモリセルの１つを示す回路図である。図２のメモリセル１０は、１つの抵抗変化型不揮発性記憶素子１２と、記憶素子１２に直列に接続された１つのセルトランジスタ１４とを有する、「１Ｔ１Ｒ」型のメモリセルである。セルトランジスタ１４は、ＮＭＯＳ（n-channel metal oxide semiconductor）トランジスタである。
記憶素子１２は、抵抗変化素子であって、抵抗変化型メモリとも呼ばれる。ワード線ＷＬは、図１のワード線ＷＬ０〜ＷＬｎのうちメモリセル１０に対応するものであり、セルトランジスタ１４のゲートに接続される。ビット線ＢＬは、ビット線ＢＬ０〜ＢＬｍのうちメモリセル１０に対応するものであり、記憶素子１２に接続される。ソース線ＳＬは、ソース線ＳＬ０〜ＳＬｍのうちメモリセル１０に対応するものであり、セルトランジスタ１４のソースに接続される。
図３は、図２のメモリセル１０の断面図である。半導体基板８０上に拡散領域８１Ａ及び８１Ｂが形成されている。拡散領域８１Ａはセルトランジスタ１４のソースを、拡散領域８１Ｂはセルトランジスタ１４のドレインを構成する。拡散領域８１Ａと８１Ｂとの間は、セルトランジスタ１４のチャネル領域を構成する。このチャネル領域上に、酸化膜８２と、例えばポリシリコンで構成されるゲート電極８３とが形成される。
拡散領域８１Ａは、ビア８４Ａを介して第１配線層の配線８５Ａに接続される。配線８５Ａはソース線ＳＬである。拡散領域８１Ｂは、ビア８４Ｂを介して第１配線層の配線８５Ｂに接続される。配線８５Ｂは、ビア８６を介して第２配線層の配線８７に接続され、配線８７はビア８８を介して記憶素子１２に接続される。
記憶素子１２は、下部電極８９と、抵抗変化層９０と、上部電極９１とを有する。記憶素子１２は、ビア９２を介して第３配線層の配線９３に接続される。配線９３は、ビット線ＢＬである。
記憶素子１２は、低抵抗状態及び高抵抗状態に可逆的に変化する抵抗変化型の不揮発性の素子である。メモリセル１０に、ソース線からビット線に向かう向きに電流を流すことにより、記憶素子１２が低抵抗状態になる。すなわち、記憶素子１２及びメモリセル１０は低抵抗化（ＬＲ化）される。メモリセル１０に、ビット線からソース線に向かう向きに電流を流すことにより、記憶素子１２が高抵抗状態になる。すなわち、記憶素子１２及びメモリセル１０は高抵抗化（ＨＲ化）される。記憶素子１２が低抵抗状態又は高抵抗状態を維持することにより、メモリセル１０は１ビットを記憶することができる。より詳しくは、記憶素子１２は、その両端に抵抗変化開始電圧が与えられると、ＬＲ化が開始される。記憶素子１２の電圧が抵抗変化終了電圧に達すると、そのときに記憶素子１２に流れている電流の大きさで、ＬＲ化後の記憶素子１２の抵抗値が決定される。
図４は、図２のメモリセル１０と、これへの書込みを行う書込み回路１６０との例を示す回路図である。図１の書込み回路１６０は、ソース線駆動回路２０と、ビット線駆動回路４０と、クランプ電圧発生回路５０とを有する。図４では、カラムゲート１４０で選択されたビット線ＢＬ及びソース線ＳＬ、並びにワード線選択回路１３０で選択されたワード線ＷＬが示されている。メモリセルアレイ１２０の複数のメモリセルが、ソース線駆動回路２０及びビット線駆動回路４０を共通して使用する。図４のメモリセル１０は、メモリセルアレイ１２０の複数のメモリセルのうち、書込み対象として選択されたメモリセルである。
ソース線駆動回路２０は、ソース線スイッチ２６と、電流制限回路３０とを有する。ソース線駆動回路２０は、ＬＲ化用電圧源ＶＤＬ又は基準電位ＶＧとメモリセル１０との間で電流を流す。ソース線スイッチ２６は、基準電位ＶＧとソース線ＳＬとの間に接続されている。
電流制限回路３０は、電流制限素子としてのクランプトランジスタ３２Ａ及び３２Ｂと、ソース線スイッチ３４Ａ及び３４Ｂとを有する。クランプトランジスタ３２Ａ及び３２Ｂは、ＰＭＯＳ（p-channel metal oxide semiconductor）トランジスタである。クランプトランジスタ３２Ａとソース線スイッチ３４Ａとは、ＬＲ化用電圧源ＶＤＬとソース線ＳＬとの間に直列に接続されている。クランプトランジスタ３２Ｂとソース線スイッチ３４Ｂとは、電圧源ＶＤＬとソース線ＳＬとの間に直列に接続されている。
より具体的には、クランプトランジスタ３２Ａのドレインはソース線スイッチ３４Ａを介してソース線ＳＬに接続され、クランプトランジスタ３２Ａのソースは電圧源ＶＤＬに接続されている。クランプトランジスタ３２Ｂのドレインはソース線スイッチ３４Ｂを介してソース線ＳＬに接続され、クランプトランジスタ３２Ｂのソースは電圧源ＶＤＬに接続されている。
なお、クランプトランジスタ３２Ａのドレインがソース線ＳＬと接続され、クランプトランジスタ３２Ａのソースがソース線スイッチ３４Ａを介して電圧源ＶＤＬに接続されてもよい。また、クランプトランジスタ３２Ｂのドレインがソース線ＳＬに接続され、クランプトランジスタ３２Ｂのソースがソース線スイッチ３４Ｂを介して電圧源ＶＤＬに接続されてもよい。
ビット線駆動回路４０は、ビット線スイッチ４２及び４６を有する。ビット線駆動回路４０は、ＨＲ化用電圧源ＶＤＨ又は基準電位ＶＧとメモリセル１０との間で電流を流す。ビット線スイッチ４２は、ビット線ＢＬと基準電位ＶＧとの間に接続されている。ビット線スイッチ４６は、ビット線ＢＬとＨＲ化用電圧源ＶＤＨとの間に接続されている。
クランプ電圧発生回路５０は、ミラートランジスタ５２と、ミラースイッチ５４と、電流源５６とを有する。ミラートランジスタ５２は、ＰＭＯＳトランジスタである。ミラートランジスタ５２とミラースイッチ５４とは、直列に接続されている。より具体的には、ミラートランジスタ５２のソースは電圧源ＶＤＬに接続され、ミラートランジスタ５２のドレインはミラースイッチ５４を介して電流源５６の一端に接続されている。電流源５６の他端は基準電位に接続されている。ミラートランジスタ５２のゲートは、ミラースイッチ５４を介してミラートランジスタ５２のドレインに接続されている。ミラートランジスタ５２のゲートは、電流制限回路３０のクランプトランジスタ３２Ａ及び３２Ｂのゲートに接続されている。クランプ電圧発生回路５０は、ミラートランジスタ５２のゲートの電圧を、クランプ電圧ＶＣ１として、クランプトランジスタ３２Ａ及び３２Ｂのゲートに供給する。電流源５６は、例えば１０μＡの定電流を流す。
なお、ミラートランジスタ５２のソースがミラースイッチ５４を介して電圧源ＶＤＬに接続され、ミラートランジスタ５２のドレインがこのトランジスタのゲートに接続されてもよい。また、クランプ電圧発生回路５０は、ミラースイッチ５４を有しなくてもよい。この場合には、ミラースイッチ５４をオンにするときと同様に、ミラートランジスタ５２のドレインとゲートとの間、及び、ミラートランジスタ５２のソースと電圧源ＶＤＬとの間を短絡する。
ミラートランジスタ５２とクランプトランジスタ３２Ａとは、カレントミラーを構成している。また、ミラートランジスタ５２とクランプトランジスタ３２Ｂとは、カレントミラーを構成している。ここでは、例えば、クランプトランジスタ３２Ａのサイズは、ミラートランジスタ５２のサイズの５倍、クランプトランジスタ３２Ｂのサイズは、ミラートランジスタ５２のサイズの１５倍である。
ソース線スイッチ２６，３４Ａ及び３４Ｂ、ビット線スイッチ４２及び４６、並びにミラースイッチ５４は、例えばトランジスタで構成される一般的なスイッチである。これらのスイッチで生じる電圧降下を極力小さくし、これらのスイッチを流れる電流が受ける影響を小さくするように、それらのトランジスタのサイズ、構成、及びゲート電圧が設定されている。
メモリセル１０をＨＲ化する場合には、制御回路１７０は、ミラースイッチ５４、ソース線スイッチ３４Ａ及び３４Ｂ、並びにビット線スイッチ４２をオフにし、ソース線スイッチ２６及びビット線スイッチ４６をオンにする。すると、電流がビット線ＢＬからソース線ＳＬに向かって流れ、メモリセル１０がＨＲ化される。
図５は、図４の回路によってメモリセル１０がＬＲ化される際の、記憶素子１２の電圧及び電流の波形の例を示すグラフである。メモリセル１０をＬＲ化する場合、すなわち、記憶素子１２を低抵抗状態にする書込み動作を行う場合には、制御回路１７０は、ソース線駆動回路２０に対して次のような制御を行う。すなわち、大きさが第１電流値ＣＬ１でありソース線ＳＬからビット線ＢＬに向かう向きの書込み電流ＣＬを記憶素子１２に流すための第１制御を行って記憶素子１２の低抵抗状態への変化を開始させ、その後、大きさが第２電流値ＣＬ２であり第１制御における書込み電流ＣＬと同じ向きの書込み電流ＣＬを記憶素子１２に流すための第２制御を行う。ここで、第２電流値ＣＬ２は、記憶素子１２の低抵抗状態への変化が開始された後の、記憶素子１２の書込み電流ＣＬのオーバーシュートＳＨの最大値ＣＰ１より大きい。
まず、制御回路１７０は、ソース線スイッチ３４Ａをオンにすることによって前述の第１制御を行う。より具体的には、制御回路１７０は、書込みパルスＰＳ１に従って、時刻Ｔ１において、ミラースイッチ５４、ソース線スイッチ３４Ａ、及びビット線スイッチ４２をオンにする。このとき、ソース線スイッチ２６及びビット線スイッチ４６はオフである。すると、クランプトランジスタ３２Ａのサイズとミラートランジスタ５２のサイズとの比で決まる第１電流値ＣＬ１（ここでは例えば５０μＡ）の大きさを有する書込み電流ＣＬが、ソース線ＳＬからビット線ＢＬに向かって、記憶素子１２を経由して流れるようになる。
図５を参照して説明すると、時刻Ｔ１から、記憶素子１２の電圧ＶＲ及び書込み電流ＣＬが増加し、この記憶素子電圧ＶＲが記憶素子１２の抵抗変化開始電圧ＶＲ１に達すると、記憶素子１２のＬＲ化が始まり、記憶素子１２の抵抗値が減少する。すると、書込み電流ＣＬは、オーバーシュートし始め、オーバーシュートＳＨのピーク値ＣＰ１に達した後、減少して第１電流値ＣＬ１になる。記憶素子電圧ＶＲは、抵抗変化開始電圧ＶＲ１に達した後、低下してほぼ一定の電圧ＶＲ２になる。ここで、書込み電流ＣＬがオーバーシュートするのは、ソース線ＳＬの電荷が、記憶素子１２のＬＲ化が始まったときに記憶素子１２に流れ込むからである。オーバーシュートＳＨのピーク値ＣＰ１は、ソース線等の静電容量、各部の電位等から、予め求めておくことが可能である。
次に、制御回路１７０は、ソース線スイッチ３４Ｂをオンにすることによって前述の第２制御を行う。より具体的には、制御回路１７０は、書込みパルスＰＳ２に従って、時刻Ｔ２において、ソース線スイッチ３４Ｂをオンにする。すると、クランプトランジスタ３２Ｂのサイズとミラートランジスタ５２のサイズとの比で決まる電流（ここでは例えば１５０μＡ）が、ソース線ＳＬからビット線ＢＬに向かって更に流れるようになる。つまり、クランプトランジスタ３２Ａを流れる電流にクランプトランジスタ３２Ｂを流れる電流が追加された、第２電流値ＣＬ２（ここでは例えば２００μＡ）の大きさを有する書込み電流ＣＬが、ソース線ＳＬからビット線ＢＬに向かって、記憶素子１２を経由して流れる。
図５を参照して説明すると、書込み電流ＣＬは、時刻Ｔ２の後、増加し、第２電流値ＣＬ２に達する。記憶素子電圧ＶＲは、電圧ＶＲ２のまま、ほぼ変わらない。既に記憶素子１２がＬＲ化されているので、時刻Ｔ２以降においては、書込み電流ＣＬはオーバーシュートしない。電圧ＶＲ２は、抵抗変化終了電圧であるので、記憶素子１２の抵抗値は、第２電流値ＣＬ２で決まる抵抗値に変化する。
なお、制御回路１７０は、ソース線スイッチ３４Ｂをオンにするときに、ソース線スイッチ３４Ａをオフにしてもよい。この場合には、クランプトランジスタ３２Ｂを流れる、第２電流値ＣＬ２（ここでは例えば１５０μＡ）の大きさを有する書込み電流ＣＬが、記憶素子１２を流れる。
次に、制御回路１７０は、書込みパルスＰＳ１及びＰＳ２が終了する時刻Ｔ３において、ミラースイッチ５４、ソース線スイッチ３４Ａ及び３４Ｂ、並びにビット線スイッチ４２をオフにする。これにより、ＬＲ化の制御が終了する。
ここで、第１電流値ＣＬ１は、記憶素子１２のＬＲ化開始後の書込み電流ＣＬのオーバーシュートのピーク値ＣＰ１が、第２電流値ＣＬ２を越えないように、設定される。すなわち、第２電流値ＣＬ２はピーク値ＣＰ１より大きく設定される。書込み電流ＣＬが、記憶素子１２の抵抗値を決める第２電流値ＣＬ２を越えないので、記憶素子１２に意図しない過電流が流れることを防ぐことができる。また、第１電流値ＣＬ１の大きさを有する電流が流れるように制御される時刻Ｔ１からＴ２までは、書込み電流ＣＬが比較的小さく抑えられるので、記憶素子電圧ＶＲの上昇が緩やかになり、抵抗変化開始電圧を越える過電圧が記憶素子１２に与えられることを抑制することができる。
図６は、従来の回路によってメモリセル１０がＬＲ化される場合における、記憶素子１２の電圧及び電流の波形の例を示すグラフである。書込みパルスＰＳ０に従って、記憶素子１２に電流値ＣＬ０の書込み電流ＣＬを流すように制御すると、ＬＲ化が始まったときに、電流値ＣＬ０を越える過電流が流れてしまう。上述のように、ソース線ＳＬの電荷が、記憶素子１２のＬＲ化が始まったときに記憶素子１２に流れ込むためである。また、記憶素子電圧ＶＲが急激に上昇するので、記憶素子電圧ＶＲが抵抗変化開始電圧ＶＲ１を大きく越えてしまい、記憶素子１２に過電圧がかかる。このような過電流及び過電圧によって、記憶素子１２及びメモリセル１０の特性のばらつきが大きくなってしまう。
図７は、本開示の実施形態に係るＬＲ化されたメモリセル１０の、読出し時のセル電流の正規確率プロットを示すグラフである。従来の回路で書込みを行った場合のセル電流分布ＣＣ０（白丸）は、傾きが小さく、電流ばらつきが大きい。これに対し、本実施形態の回路で書込みを行った場合のセル電流分布ＣＣ（黒丸）は、傾きが大きく、電流ばらつきが小さいことが分かる。従来の回路で書込みを行った場合には、記憶素子１２に過電流が流れ、記憶素子１２に過電圧も与えられるので、記憶素子１２及びメモリセルの特性に悪影響を与え、読出し時のセル電流のばらつきが大きくなり、このような結果が得られたと考えられる。これに対し、本実施形態の回路で書込みを行った場合には、記憶素子１２に過電流が流れず、記憶素子１２に大きな過電圧が与えられることもないので、セル電流のばらつきが小さくなる。したがって、本実施形態に係る抵抗変化型不揮発性記憶装置１００によると、ＬＲ化又はＨＲ化を行う抵抗変化動作を、安定して継続することができ、記憶装置１００の長寿命化を図ることができる。
図８は、図２のメモリセル１０と、これへの書込みを行う書込み回路１６０との他の例を示す回路図である。図１の書込み回路１６０は、図４のソース線駆動回路２０及びクランプ電圧発生回路５０に代えて、図８に示されているようにソース線駆動回路２２０及びクランプ電圧発生回路２５０を有してもよい。
ソース線駆動回路２２０は、ソース線スイッチ２６と、電流制限回路２３０とを有する。ソース線駆動回路２２０は、ＬＲ化用電圧源ＶＤＬ又は基準電位ＶＧとメモリセル１０との間で電流を流す。電流制限回路２３０は、クランプトランジスタ３２Ａ及び３２Ｂに代えて、電流制限素子としてのクランプトランジスタ２３２Ａ及び２３２Ｂを有し、クランプトランジスタ２３２Ａ及び２３２Ｂへの入力信号が異なる点の他は、図４の電流制限回路３０と同様に構成されている。
なお、クランプトランジスタ２３２Ａのドレインがソース線ＳＬと接続され、クランプトランジスタ２３２Ａのソースがソース線スイッチ３４Ａを介して電圧源ＶＤＬに接続されてもよい。また、クランプトランジスタ２３２Ｂのドレインがソース線ＳＬに接続され、クランプトランジスタ２３２Ｂのソースがソース線スイッチ３４Ｂを介して電圧源ＶＤＬに接続されてもよい。
クランプ電圧発生回路２５０は、ミラートランジスタ５２Ａ及び５２Ｂと、ミラースイッチ５４Ａ及び５４Ｂと、電流源５６Ａ及び５６Ｂとを有する。ミラートランジスタ５２Ａ及び５２Ｂは、ＰＭＯＳトランジスタである。
ミラートランジスタ５２Ａとミラースイッチ５４Ａとは、直列に接続されている。より具体的には、ミラートランジスタ５２Ａのソースは電圧源ＶＤＬに接続され、ミラートランジスタ５２Ａのドレインはミラースイッチ５４Ａを介して電流源５６Ａの一端に接続されている。電流源５６Ａの他端は基準電位に接続されている。ミラートランジスタ５２Ａのゲートは、ミラースイッチ５４Ａを介してミラートランジスタ５２Ａのドレインに接続されている。ミラートランジスタ５２Ａのゲートは、電流制限回路２３０のクランプトランジスタ２３２Ａのゲートに接続されている。クランプ電圧発生回路２５０は、ミラートランジスタ５２Ａのゲートの電圧を、クランプ電圧ＶＣ２Ａとして、クランプトランジスタ２３２Ａのゲートに供給する。電流源５６Ａは、例えば１０μＡの定電流を流す。
ミラートランジスタ５２Ｂとミラースイッチ５４Ｂとは、直列に接続されている。より具体的には、ミラートランジスタ５２Ｂのソースは電圧源ＶＤＬに接続され、ミラートランジスタ５２Ｂのドレインはミラースイッチ５４Ｂを介して電流源５６Ｂの一端に接続されている。電流源５６Ｂの他端は基準電位に接続されている。ミラートランジスタ５２Ｂのゲートは、ミラースイッチ５４Ｂを介してミラートランジスタ５２Ｂのドレインに接続されている。ミラートランジスタ５２Ｂのゲートは、電流制限回路２３０のクランプトランジスタ２３２Ｂのゲートに接続されている。クランプ電圧発生回路２５０は、ミラートランジスタ５２Ｂのゲートの電圧を、クランプ電圧ＶＣ２Ｂとして、クランプトランジスタ２３２Ｂのゲートに供給する。電流源５６Ｂは、例えば３０μＡの定電流を流す。
なお、ミラートランジスタ５２Ａのソースがミラースイッチ５４Ａを介して電圧源ＶＤＬに接続され、ミラートランジスタ５２Ａのドレインがそのゲートに接続されてもよい。また、クランプ電圧発生回路２５０は、ミラースイッチ５４Ａを有しなくてもよい。この場合には、ミラースイッチ５４Ａをオンにするときと同様に、ミラートランジスタ５２Ａのドレインとゲートとの間、及び、ミラートランジスタ５２Ａのソースと電圧源ＶＤＬとの間を短絡する。
なお、ミラートランジスタ５２Ｂのソースがミラースイッチ５４Ｂを介して電圧源ＶＤＬに接続され、ミラートランジスタ５２Ｂのドレインがそのゲートに接続されてもよい。また、クランプ電圧発生回路２５０は、ミラースイッチ５４Ｂを有しなくてもよい。この場合には、ミラースイッチ５４Ｂをオンにするときと同様に、ミラートランジスタ５２Ｂのドレインとゲートとの間、及び、ミラートランジスタ５２Ｂのソースと電圧源ＶＤＬとの間を短絡する。
ミラートランジスタ５２Ａとクランプトランジスタ２３２Ａとは、カレントミラーを構成している。また、ミラートランジスタ５２Ｂとクランプトランジスタ２３２Ｂとは、カレントミラーを構成している。ここでは、例えば、クランプトランジスタ２３２Ａのサイズは、ミラートランジスタ５２Ａのサイズの５倍、クランプトランジスタ２３２Ｂのサイズは、ミラートランジスタ５２Ｂのサイズの５倍である。
ミラースイッチ５４Ａ及び５４Ｂは、例えばトランジスタで構成される一般的なスイッチである。これらのスイッチで生じる電圧降下を極力小さくし、これらのスイッチを流れる電流が受ける影響を小さくするように、それらのトランジスタのサイズ、構成、及びゲート電圧が設定されている。
まず、制御回路１７０は、ソース線スイッチ３４Ａをオンにすることによって前述の第１制御を行う。より具体的には、制御回路１７０は、書込みパルスＰＳ１に従って、時刻Ｔ１において、ミラースイッチ５４Ａ、ソース線スイッチ３４Ａ、及びビット線スイッチ４２をオンにする。このとき、ソース線スイッチ２６及びビット線スイッチ４６はオフである。すると、クランプトランジスタ２３２Ａのサイズとミラートランジスタ５２Ａのサイズとの比で決まる第１電流値ＣＬ１（ここでは例えば５０μＡ）の大きさを有する書込み電流ＣＬが、ソース線ＳＬからビット線ＢＬに向かって、記憶素子１２を経由して流れるようになる。
次に、制御回路１７０は、ソース線スイッチ３４Ｂをオンにすることによって前述の第２制御を行う。より具体的には、制御回路１７０は、書込みパルスＰＳ２に従って、時刻Ｔ２において、ミラースイッチ５４Ｂ及びソース線スイッチ３４Ｂをオンにする。すると、クランプトランジスタ２３２Ｂのサイズとミラートランジスタ５２Ｂのサイズとの比で決まる電流（ここでは例えば１５０μＡ）が、ソース線ＳＬからビット線ＢＬに向かって更に流れるようになる。つまり、クランプトランジスタ２３２Ａを流れる電流にクランプトランジスタ２３２Ｂを流れる電流が追加された、第２電流値ＣＬ２（ここでは例えば２００μＡ）の大きさを有する書込み電流ＣＬが、ソース線ＳＬからビット線ＢＬに向かって、記憶素子１２を経由して流れる。
なお、制御回路１７０は、ソース線スイッチ３４Ｂをオンにするときに、ソース線スイッチ３４Ａをオフにしてもよい。この場合には、クランプトランジスタ２３２Ｂを流れる、第２電流値ＣＬ２（ここでは例えば１５０μＡ）の大きさを有する書込み電流ＣＬが、記憶素子１２を流れる。
次に、制御回路１７０は、書込みパルスＰＳ１及びＰＳ２が終了する時刻Ｔ３において、ミラースイッチ５４Ａ及び５４Ｂ、ソース線スイッチ３４Ａ及び３４Ｂ、並びにビット線スイッチ４２をオフにする。これにより、ＬＲ化の制御が終了する。図８の回路を用いた場合における記憶素子１２の電圧ＶＲ及び書込み電流ＣＬは、図５と同様に変化する。
図８の回路によると、比較的大きな書込み電流ＣＬを流すためのクランプトランジスタ２３２Ｂのサイズを、クランプトランジスタ２３２Ａのサイズとは独立して決めることができる。このため、クランプトランジスタ２３２Ｂのサイズを抑えることができ、回路面積を抑えることができる。
図９は、図２のメモリセル１０と、これへの書込みを行う書込み回路１６０との更に他の例を示す回路図である。図１の書込み回路１６０は、図４のソース線駆動回路２０及びクランプ電圧発生回路５０に代えて、図９に示されているようにソース線駆動回路３２０及びクランプ電圧発生回路３５０を有してもよい。
ソース線駆動回路３２０は、ソース線スイッチ２６と、電流制限回路３３０とを有する。ソース線駆動回路３２０は、ＬＲ化用電圧源ＶＤＬ又は基準電位ＶＧとメモリセル１０との間で電流を流す。電流制限回路３３０は、電流制限素子としてのクランプトランジスタ３２と、ソース線スイッチ３４とを有する。クランプトランジスタ３２は、ＰＭＯＳトランジスタである。クランプトランジスタ３２とソース線スイッチ３４とは、ＬＲ化用電圧源ＶＤＬとソース線ＳＬとの間に直列に接続されている。より具体的には、クランプトランジスタ３２のドレインはソース線スイッチ３４を介してソース線ＳＬに接続され、クランプトランジスタ３２のソースは電圧源ＶＤＬに接続されている。
なお、クランプトランジスタ３２のドレインがソース線ＳＬと接続され、クランプトランジスタ３２のソースがソース線スイッチ３４を介して電圧源ＶＤＬに接続されてもよい。
クランプ電圧発生回路３５０は、ミラートランジスタ５２と、ミラースイッチ５４，５８Ａ及び５８Ｂと、電流源５６Ａ及び５６Ｂとを有する。ミラートランジスタ５２は、ＰＭＯＳトランジスタである。
ミラートランジスタ５２とミラースイッチ５４とは、直列に接続されている。より具体的には、ミラートランジスタ５２のソースは電圧源ＶＤＬに接続され、ミラートランジスタ５２のドレインはミラースイッチ５４を介して電流源５６Ａ及び５６Ｂの一端に接続されている。電流源５６Ａ及び５６Ｂの他端は基準電位に接続されている。ミラートランジスタ５２のゲートは、ミラースイッチ５４を介してミラートランジスタ５２のドレインに接続されている。ミラートランジスタ５２のゲートは、電流制限回路３３０のクランプトランジスタ３２のゲートに接続されている。クランプ電圧発生回路３５０は、ミラートランジスタ５２のゲートの電圧を、クランプ電圧ＶＣ３として、クランプトランジスタ３２のゲートに供給する。電流源５６Ａは、例えば１０μＡの定電流を流す。電流源５６Ｂは、例えば３０μＡの定電流を流す。
なお、ミラートランジスタ５２のソースがミラースイッチ５４を介して電圧源ＶＤＬに接続され、ミラートランジスタ５２のドレインがそのゲートに接続されてもよい。また、クランプ電圧発生回路３５０は、ミラースイッチ５４を有しなくてもよい。この場合には、ミラースイッチ５４をオンにするときと同様に、ミラートランジスタ５２のドレインとゲートとの間、及び、ミラートランジスタ５２のソースと電圧源ＶＤＬとの間を短絡する。
ミラートランジスタ５２とクランプトランジスタ３２とは、カレントミラーを構成している。ここでは、例えば、クランプトランジスタ３２のサイズは、ミラートランジスタ５２のサイズの５倍である。
ソース線スイッチ３４、並びにミラースイッチ５８Ａ及び５８Ｂは、例えばトランジスタで構成される一般的なスイッチである。これらのスイッチで生じる電圧降下を極力小さくし、これらのスイッチを流れる電流が受ける影響を小さくするように、それらのトランジスタのサイズ、構成、及びゲート電圧が設定されている。
まず、制御回路１７０は、ソース線スイッチ３４及びミラースイッチ５８Ａをオンにすることによって前述の第１制御を行う。より具体的には、制御回路１７０は、書込みパルスＰＳ１に従って、時刻Ｔ１において、ミラースイッチ５４及び５８Ａ、ソース線スイッチ３４、並びにビット線スイッチ４２をオンにする。このとき、ソース線スイッチ２６及びビット線スイッチ４６はオフである。すると、電流源５６Ａの電流値、及びクランプトランジスタ３２のサイズとミラートランジスタ５２のサイズとの比で決まる第１電流値ＣＬ１（ここでは例えば５０μＡ）の大きさを有する書込み電流ＣＬが、ソース線ＳＬからビット線ＢＬに向かって、記憶素子１２を経由して流れるようになる。このとき、クランプ電圧発生回路３５０は、クランプトランジスタ３２に第１電流値ＣＬ１の大きさを有する書込み電流ＣＬが流れるような電圧を、クランプ電圧ＶＣ３として出力している。
次に、制御回路１７０は、ミラースイッチ５８Ｂをオンにすることによって前述の第２制御を行う。より具体的には、制御回路１７０は、書込みパルスＰＳ２に従って、時刻Ｔ２において、ミラースイッチ５８Ｂをオンにする。すると、電流源５６Ｂの電流値、及びクランプトランジスタ３２のサイズとミラートランジスタ５２のサイズとの比で決まる電流（ここでは例えば１５０μＡ）が、ソース線ＳＬからビット線ＢＬに向かって更に流れるようになる。つまり、電流源５６Ａに基づく電流に、電流源５６Ｂに基づく電流が追加された、第２電流値ＣＬ２（ここでは例えば２００μＡ）の大きさを有する書込み電流ＣＬが、ソース線ＳＬからビット線ＢＬに向かって、記憶素子１２を経由して流れる。クランプ電圧発生回路３５０は、第２制御を行う際にクランプ電圧ＶＣ３を変更している。変更後のクランプ電圧ＶＣ３の値は、クランプトランジスタ３２に第２電流値ＣＬ２の大きさを有する書込み電流ＣＬが流れるような値である。
なお、制御回路１７０は、ミラースイッチ５８Ｂをオンにするときに、ミラースイッチ５８Ａをオフにしてもよい。この場合には、電流源５６Ｂに基づく、第２電流値ＣＬ２（ここでは例えば１５０μＡ）の大きさを有する書込み電流ＣＬが、記憶素子１２を流れる。
次に、制御回路１７０は、書込みパルスＰＳ１及びＰＳ２が終了する時刻Ｔ３において、ミラースイッチ５４，５８Ａ及び５８Ｂ、ソース線スイッチ３４、並びにビット線スイッチ４２をオフにする。これにより、ＬＲ化の制御が終了する。図９の回路を用いた場合における記憶素子１２の電圧ＶＲ及び書込み電流ＣＬは、図５と同様に変化する。
図９の回路によると、クランプトランジスタの数が１つでよいので、回路面積を抑えることができる。
なお、クランプ電圧ＶＣ１を供給するクランプ電圧発生回路５０、クランプ電圧ＶＣ２Ａ及びＶＣ２Ｂを供給するクランプ電圧発生回路２５０、並びに、クランプ電圧ＶＣ３を供給するクランプ電圧発生回路３５０を、例として説明したが、クランプ電圧を供給する回路は、これらには限らず、適切なクランプ電圧を出力する回路であればよい。例えば、電圧レギュレータを有し、その出力をクランプ電圧として出力する回路、直列に接続された複数の抵抗を有し、これらの抵抗で分圧された電圧をクランプ電圧として出力する回路、又は、トランジスタを有し、その閾値電圧に応じた電圧をクランプ電圧として出力する回路等を、クランプ電圧発生回路５０，２５０又は３５０に代えて用いてもよい。また、記憶装置１００は、クランプ電圧発生回路５０，２５０又は３５０を有さなくてもよい。この場合、クランプ電圧ＶＣ１，ＶＣ２Ａ及びＶＣ２Ｂ，又はＶＣ３は、記憶装置１００の外部から供給される。
本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。
以上説明したように、本開示は、抵抗変化型不揮発性記憶装置等について有用である。
１０ メモリセル
１２ 記憶素子
１４ セルトランジスタ
２０，２２０，３２０ ソース線駆動回路
３２，３２Ａ，３２Ｂ，２３２Ａ，２３２Ｂ クランプトランジスタ
３４，３４Ａ，３４Ｂ ソース線スイッチ
４０ ビット線駆動回路
５０，２５０，３５０ クランプ電圧発生回路
５２，５２Ａ，５２Ｂ ミラートランジスタ
５６，５６Ａ，５６Ｂ 電流源
５８Ａ，５８Ｂ ミラースイッチ
１００ 抵抗変化型不揮発性記憶装置
１２０ メモリセルアレイ
１３０ ワード線選択回路
１４０ カラムゲート
１５０ 判定回路
１６０ 書込み回路
１７０ 制御回路
ＶＣ１，ＶＣ２Ａ，ＶＣ２Ｂ，ＶＣ３ クランプ電圧
ＶＤＬ ＬＲ化用電圧源（第１電圧源）
ＶＤＨ ＨＲ化用電圧源（第２電圧源）

Claims (9)

  1. 複数のメモリセルを有するメモリセルアレイと、
    前記メモリセルへの書込みを行う書込み回路と、
    制御回路とを備え、
    前記メモリセルは、
    低抵抗状態及び高抵抗状態に可逆的に変化する抵抗変化型の不揮発性の記憶素子と、
    前記記憶素子に直列に接続されたセルトランジスタとを有し、
    前記書込み回路は、
    ソース線を介して前記セルトランジスタに接続され、第１電圧源又は基準電位と前記メモリセルとの間で電流を流すソース線駆動回路と、
    ビット線を介して前記記憶素子に接続され、第２電圧源又は前記基準電位と前記メモリセルとの間で電流を流すビット線駆動回路とを有し、
    前記制御回路は、前記記憶素子を低抵抗状態にする書込み動作を行う場合に、前記ソース線駆動回路に対して、大きさが第１電流値であり前記ソース線から前記ビット線に向かう向きの書込み電流を前記記憶素子に流すための第１制御を行って前記記憶素子の低抵抗状態への変化を開始させ、その後、大きさが第２電流値であり前記第１制御における前記書込み電流と同じ向きの書込み電流を前記記憶素子に流すための第２制御を行い、
    前記第２電流値は、前記記憶素子の低抵抗状態への変化が開始された後の前記記憶素子の電流のオーバーシュートの最大値より大きい
    抵抗変化型不揮発性記憶装置。
  2. 請求項１の抵抗変化型不揮発性記憶装置において、
    前記ソース線駆動回路は、
    第１クランプトランジスタと、
    第２クランプトランジスタと、
    第１ソース線スイッチと、
    第２ソース線スイッチとを有し、
    前記第１クランプトランジスタ及び前記第１ソース線スイッチは、前記第１電圧源と前記ソース線との間に直列に接続され、
    前記第２クランプトランジスタ及び前記第２ソース線スイッチは、前記第１電圧源と前記ソース線との間に直列に接続され、
    前記第１クランプトランジスタのゲート、及び前記第２クランプトランジスタのゲートには、クランプ電圧が供給され、
    前記制御回路は、前記第１ソース線スイッチをオンにすることによって前記第１制御を行い、前記第２ソース線スイッチをオンにすることによって前記第２制御を行う、
    抵抗変化型不揮発性記憶装置。
  3. 請求項２の抵抗変化型不揮発性記憶装置において、
    前記制御回路は、前記第２ソース線スイッチをオンにするときに、前記第１ソース線スイッチをオフにする、
    抵抗変化型不揮発性記憶装置。
  4. 請求項２の抵抗変化型不揮発性記憶装置において、
    前記書込み回路は、クランプ電圧発生回路を更に有し、
    前記クランプ電圧発生回路は、
    ソースが前記第１電圧源に接続されたミラートランジスタと、
    前記ミラートランジスタのドレインと前記基準電位との間に接続された電流源とを有し、
    前記ミラートランジスタのゲートは、前記ミラートランジスタのドレインに接続され、
    前記クランプ電圧発生回路は、前記ミラートランジスタのゲートの電圧を前記クランプ電圧として供給する
    抵抗変化型不揮発性記憶装置。
  5. 請求項１の抵抗変化型不揮発性記憶装置において、
    前記ソース線駆動回路は、
    第１クランプトランジスタと、
    第２クランプトランジスタと、
    第１ソース線スイッチと、
    第２ソース線スイッチとを有し、
    前記第１クランプトランジスタ及び前記第１ソース線スイッチは、前記第１電圧源と前記ソース線との間に直列に接続され、
    前記第２クランプトランジスタ及び前記第２ソース線スイッチは、前記第１電圧源と前記ソース線との間に直列に接続され、
    前記第１クランプトランジスタのゲートには第１クランプ電圧が供給され、
    前記第２クランプトランジスタのゲートには第２クランプ電圧が供給され、
    前記制御回路は、前記第１ソース線スイッチをオンにすることによって前記第１制御を行い、前記第２ソース線スイッチをオンにすることによって前記第２制御を行う、
    抵抗変化型不揮発性記憶装置。
  6. 請求項５の抵抗変化型不揮発性記憶装置において、
    前記制御回路は、前記第２ソース線スイッチをオンにするときに、前記第１ソース線スイッチをオフにする、
    抵抗変化型不揮発性記憶装置。
  7. 請求項５の抵抗変化型不揮発性記憶装置において、
    前記書込み回路は、クランプ電圧発生回路を更に有し、
    前記クランプ電圧発生回路は、
    ソースが前記第１電圧源に接続された第１ミラートランジスタと、
    前記第１ミラートランジスタのドレインと前記基準電位との間に接続された第１電流源と、
    ソースが前記第１電圧源に接続された第２ミラートランジスタと、
    前記第２ミラートランジスタのドレインと前記基準電位との間に接続された第２電流源とを有し、
    前記第１ミラートランジスタのゲートは、前記第１ミラートランジスタのドレインに接続され、
    前記第２ミラートランジスタのゲートは、前記第２ミラートランジスタのドレインに接続され、
    前記クランプ電圧発生回路は、
    前記第１ミラートランジスタのゲートの電圧を前記第１クランプ電圧として供給し、
    前記第２ミラートランジスタのゲートの電圧を前記第２クランプ電圧として供給する
    抵抗変化型不揮発性記憶装置。
  8. 請求項１の抵抗変化型不揮発性記憶装置において、
    前記書込み回路は、クランプ電圧発生回路を更に有し、
    前記ソース線駆動回路は、
    クランプトランジスタと、
    ソース線スイッチとを有し、
    前記クランプトランジスタ及び前記ソース線スイッチは、前記第１電圧源と前記ソース線との間に直列に接続され、
    前記クランプ電圧発生回路は、
    ソースが前記第１電圧源に接続されたミラートランジスタと、
    第１電流源と、
    第２電流源と、
    第１ミラースイッチと、
    第２ミラースイッチとを有し、
    前記第１電流源及び前記第１ミラースイッチは、前記ミラートランジスタのドレインと前記基準電位との間に直列に接続され、
    前記第２電流源及び前記第２ミラースイッチは、前記ミラートランジスタのドレインと前記基準電位との間に直列に接続され、
    前記ミラートランジスタのゲートは、前記ミラートランジスタのドレイン、及び前記クランプトランジスタのゲートに接続され、
    前記制御回路は、前記ソース線スイッチ及び前記第１ミラースイッチをオンにすることによって前記第１制御を行い、前記第２ミラースイッチをオンにすることによって前記第２制御を行う、
    抵抗変化型不揮発性記憶装置。
  9. 請求項８の抵抗変化型不揮発性記憶装置において、
    前記制御回路は、前記第２ミラースイッチをオンにするときに、前記第１ミラースイッチをオフにする、
    抵抗変化型不揮発性記憶装置。
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