TW201621914A - 非揮發性記憶體裝置、及非揮發性記憶體裝置之控制方法 - Google Patents

非揮發性記憶體裝置、及非揮發性記憶體裝置之控制方法 Download PDF

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Abstract

本發明之非揮發性記憶體裝置具備：記憶胞，其配置於第1配線與第2配線之交叉部，且包含電阻狀態變化為第1電阻狀態與第2電阻狀態之電阻變化型元件；寫入電路，其藉由使電阻變化型元件自第1電阻狀態變化為第2電阻狀態而對記憶胞進行資料之寫入；及電流控制部，其係以將進行資料之寫入時藉由寫入電路而流動於第1配線或第2配線之電流限制為特定之限制電流值之方式，控制流動於第1配線或第2配線之電流。電流控制部係於電阻變化型元件變化為第2電阻狀態前之期間將特定之限制電流值設為第1限制電流值，且於電阻變化型元件變化為第2電阻狀態後，將特定之限制電流值自第1限制電流值變更為第2限制電流值。

Description

非揮發性記憶體裝置、及非揮發性記憶體裝置之控制方法
本發明係關於一種使用電阻變化型元件作為非揮發性記憶元件之非揮發性記憶體裝置、及非揮發性記憶體裝置之控制方法。
作為非揮發性記憶體，已知有ReRAM(Resistive Random Access Memory：電阻變化型記憶體)、CBRAM(Conduction Bridge Random Access Memory：導電性橋記憶體)、PCRAM(Phase-Change Random Access Memory：相變記憶體)、MRAM(Magnetoresistive Random Access Memory：磁阻記憶體)、STTRAM(Spin Transfer Torque Random Access Memory：自旋轉移力矩記憶體)等。ReRAM係使用根據電阻狀態之變化而記憶資料之電阻變化型元件作為非揮發性記憶元件(例如參照專利文獻1、2)。
又，作為使用了上述非揮發性記憶體之記憶胞之構成，已知有1R(1 Resistor：1電阻器)型或1D1R(1 Diode 1 Resistor：1二極體1電阻器)型。已知有將此種記憶胞配置於複數條位元線與複數條字元線之交叉部之交叉點型之記憶體裝置。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2013-58779號公報
[專利文獻2]日本專利特開2009-217908號公報
於將電阻變化型元件用於記憶胞之交叉點型之記憶體裝置中，資料之寫入係藉由例如對記憶胞施加寫入所需之電壓使電阻變化型元件自高電阻狀態變化為低電阻狀態而進行。該資料之寫入稱為「設置」。資料之抹除係藉由例如對記憶胞施加抹除所需之電壓使電阻變化型元件自低電阻狀態變化為高電阻狀態而進行。該資料之抹除稱為「重設」。
於進行上述之資料之寫入時，為了謀求記憶胞之特性或寫入特性之穩定化，而必須適當地控制流動於記憶胞之電流。又，於進行上述之資料之抹除時，為了謀求記憶胞之特性或抹除特性之穩定化，必須適當地控制施加於記憶胞之電壓。
於上述專利文獻1中，提出有藉由將與資料覆寫時用以使電阻變化之電壓極性相反之預電壓脈衝施加於記憶胞，而謀求覆寫次數增加之情形時之特性之穩定化。然而，於上述專利文獻1中，未考慮使1次1次之資料覆寫時產生之瞬間電流或電壓之特性之紊亂穩定化。
又，於上述專利文獻2中，提出有將於資料之寫入時流動於記憶胞之電流值限制為特定之極限值、或將於資料之抹除時施加於記憶胞之電壓值限制為特定之極限值等。於上述專利文獻2中，提出有於電阻狀態變化時瞬間地控制電流或電壓，但該控制不僅不足以用來謀求電阻狀態變化時之狀態之穩定化，亦不足以用來謀求電阻狀態變化後之狀態之穩定化。
因此，較理想為提供一種可謀求伴隨有電阻變化之動作之穩定化之非揮發性記憶體裝置、及非揮發性記憶體裝置之控制方法。
本發明之一實施形態之非揮發性記憶體裝置具備：記憶胞，其配置於第1配線與第2配線之交叉部，且包含電阻狀態變化為第1電阻狀態與第2電阻狀態之電阻變化型元件；寫入電路，其藉由使電阻變化型元件自第1電阻狀態變化為第2電阻狀態而對記憶胞進行資料之寫 入；及電流控制部，其係以將進行資料之寫入時藉由寫入電路而流動於第1配線或第2配線之電流限制為特定之限制電流值之方式，控制流動於第1配線或第2配線之電流。電流控制部係於電阻變化型元件變化為第2電阻狀態前之期間內將特定之限制電流值設為第1限制電流值，且於電阻變化型元件變化為第2電阻狀態後，將特定之限制電流值自第1限制電流值變更為第2限制電流值。
本發明之一實施形態之非揮發性記憶體裝置之控制方法包括如下步驟：對配置於第1配線與第2配線之交叉部且包含電阻狀態變化為第1電阻狀態與第2電阻狀態之電阻變化型元件之記憶胞，藉由寫入電路，使電阻變化型元件自第1電阻狀態變化為第2電阻狀態而進行資料寫入；及以將進行資料之寫入時藉由寫入電路而流動於第1配線或第2配線之電流限制為特定之限制電流值之方式，控制流動於第1配線或第2配線之電流；且作為電流之控制，於電阻變化型元件變化為第2電阻狀態之前之期間，將特定之限制電流值設為第1限制電流值，於電阻變化型元件變化為第2電阻狀態後，將特定之限制電流值自第1限制電流值變更為第2限制電流值。
於本發明之一實施形態之非揮發性記憶體裝置或其控制方法中，藉由寫入電路，使電阻變化型元件自第1電阻狀態變化為第2電阻狀態而進行資料之寫入。於進行資料之寫入時藉由寫入電路而流動於第1配線或第2配線之電流係於電阻變化型元件變化為第2電阻狀態前之期間被限制為第1限制電流值，且於電阻變化型元件變化為第2電阻狀態後，變更為第2限制電流值。
本發明之另一實施形態之非揮發性記憶體裝置具備：記憶胞，其配置於第1配線與第2配線之交叉部，且包含電阻狀態變化為第1電阻狀態與第2電阻狀態之電阻變化型元件；寫入電路，其藉由使電阻變化型元件自第2電阻狀態向第1電阻狀態變化而進行記憶胞中記憶之 資料之抹除；及電壓控制部，其係以將進行資料之抹除時藉由寫入電路而施加於第2配線之電壓限制為特定之限制電壓值之方式，控制施加於第2配線之電壓。電壓控制部係於電阻變化型元件向第1電阻狀態變化前之期間將特定之限制電壓值設為第1限制電壓值，且於電阻變化型元件變化為第1電阻狀態後，將特定之限制電壓值自第1限制電壓值變更為第2限制電壓值。
本發明之另一實施形態之非揮發性記憶體裝置之控制方法包括如下步驟：對配置於第1配線與第2配線之交叉部且包含電阻狀態變化為第1電阻狀態與第2電阻狀態之電阻變化型元件之記憶胞，藉由寫入電路，使電阻變化型元件自第2電阻狀態變化為第1電阻狀態而進行資料之抹除；及以將進行資料之抹除時藉由寫入電路而施加於第2配線之電壓限制為特定之限制電壓值之方式，而控制施加於第2配線之電壓；且作為電壓之控制，於電阻變化型元件變化為第1電阻狀態之前之期間，將特定之限制電壓值設為第1限制電壓值，於電阻變化型元件變化為第1電阻狀態後，將特定之限制電壓值自第1限制電壓值變更為第2限制電壓值。
於本發明之另一實施形態之非揮發性記憶體裝置或其控制方法中，藉由寫入電路，使電阻變化型元件自第2電阻狀態變化為第1電阻狀態而進行資料之抹除。於進行資料之抹除時藉由寫入電路而施加於第2配線之電壓係於電阻變化型元件變化為第1電阻狀態前之期間被限制為第1限制電壓值，且於電阻變化型元件變化為第1電阻狀態後，變更為第2限制電壓值。
根據本發明之一實施形態之非揮發性記憶體裝置或其控制方法，於藉由寫入電路進行資料之寫入時，適當地限制流動於第1配線或第2配線之電流，故可謀求寫入動作時之穩定化。
根據本發明之另一實施形態之非揮發性記憶體裝置或其控制方 法，於藉由寫入電路進行資料之抹除時，適當地限制施加於第2配線之電壓，故可謀求抹除動作時之穩定化。
再者，此處所記載之效果未必受限定，亦可為本發明中所記載之任一效果。
1‧‧‧非揮發性記憶體裝置
1-1‧‧‧非揮發性記憶體裝置
1-2‧‧‧非揮發性記憶體裝置
2‧‧‧非揮發性記憶體裝置
2-1‧‧‧非揮發性記憶體裝置
3‧‧‧電流控制部
3A‧‧‧電流控制部
3B‧‧‧電流控制部
4‧‧‧電壓控制部
4A‧‧‧電壓控制部
10‧‧‧控制電路
11‧‧‧記憶胞陣列
12‧‧‧位元線解碼器
13‧‧‧字元線解碼器
14‧‧‧電流規範電路
14A‧‧‧電流規範電路
15‧‧‧讀出/寫入電路
15A‧‧‧讀出/寫入電路
20‧‧‧時序控制電路
20A‧‧‧時序控制電路
20B‧‧‧時序控制電路
22‧‧‧電流檢測電路
22A‧‧‧電流檢測電路
23‧‧‧電壓切換電路
33‧‧‧定電流源
33A‧‧‧定電流源
AND1‧‧‧AND電路
BL‧‧‧位元線
BL0、BL1、BL2‧‧‧位元線
BL(1)‧‧‧電壓
BL(2)‧‧‧電壓
CBL‧‧‧寄生電容
Cbl‧‧‧位元線電容
CP1‧‧‧比較器
CSL‧‧‧寄生電容
CWL‧‧‧寄生電容
Cwl‧‧‧字元線電容
IBL‧‧‧電流
Icell(1)‧‧‧電流
Icell_1‧‧‧電流
Icell(2)‧‧‧電流
Icell_2‧‧‧電流
Icomp‧‧‧規範電流
Icomp1‧‧‧電流
Icomp2‧‧‧電流
Iini_en‧‧‧輸出
int_pls‧‧‧初始化脈衝
INV1、INV2‧‧‧反相器
Iref‧‧‧基準電流
Iref'‧‧‧基準電流
Iset‧‧‧設置電流值
Iset_en‧‧‧輸出
Iset_ini‧‧‧初始限制電流值
MC‧‧‧記憶胞
R1‧‧‧電流檢測電阻
RBL‧‧‧配線電阻
reset_en1‧‧‧輸出
reset_en2‧‧‧輸出
RSL‧‧‧配線電阻
RWL‧‧‧配線電阻
SE‧‧‧選擇元件
SL‧‧‧源極線
t0‧‧‧時刻
t1‧‧‧時刻
T1‧‧‧電晶體
T2‧‧‧電晶體
T3‧‧‧電晶體
T4‧‧‧電晶體
T5‧‧‧電晶體
T11‧‧‧電晶體
T11A‧‧‧電晶體
T12‧‧‧電晶體
T12A‧‧‧電晶體
TE‧‧‧MOS電晶體
Vcell‧‧‧電壓
Vcommon‧‧‧共通電壓
Vhrs_limit‧‧‧電壓
VR‧‧‧電阻變化型元件
Vreset‧‧‧電壓
Vreset1‧‧‧初始重設電壓
Vreset2‧‧‧後期重設電壓
Vset‧‧‧設置電壓
Vss‧‧‧接地電位
Vth‧‧‧電壓
Vth'‧‧‧電壓
WL‧‧‧字元線
WL0、WL1、WL2‧‧‧字元線
圖1係表示使用電阻變化型元件作為非揮發性記憶元件之電阻變化型記憶體元件之第1例之電路圖。
圖2係表示使用電阻變化型元件作為非揮發性記憶元件之記憶體元件之第2例之電路圖。
圖3係表示本發明之第1實施形態之非揮發性記憶體裝置之一構成例之構成圖。
圖4係表示記憶胞陣列之一構成例之電路圖。
圖5係表示圖3所示之非揮發性記憶體裝置中之電流規範電路之一構成例之電路圖。
圖6係表示選擇元件之電壓-電流特性之一例之說明圖。
圖7係表示設置動作時改變限制電流值之情形時之流動於記憶胞之電流之峰值之差異之說明圖。
圖8係表示圖3所示之非揮發性記憶體裝置中之設置動作之一例之時序圖。
圖9係表示第1實施形態之第1變化例之非揮發性記憶體裝置之一構成例之構成圖。
圖10係表示圖9所示之非揮發性記憶體裝置中之電流規範電路之一構成例之電路圖。
圖11係表示圖9所示之非揮發性記憶體裝置中之設置動作之一例之時序圖。
圖12係表示第1實施形態之第2變化例之非揮發性記憶體裝置之 一構成例之構成圖。
圖13係表示圖12所示之非揮發性記憶體裝置中之電流檢測電路之一構成例之電路圖。
圖14係表示圖12所示之非揮發性記憶體裝置中之設置動作之一例之時序圖。
圖15係表示第2實施形態之非揮發性記憶體裝置之一構成例之構成圖。
圖16係表示圖15所示之非揮發性記憶體裝置中之電壓切換電路之一構成例之電路圖。
圖17係表示與圖15所示之非揮發性記憶體裝置相對之比較例之重設動作之一例之時序圖。
圖18係表示圖15所示之非揮發性記憶體裝置中之重設動作之一例之時序圖。
圖19係表示第2實施形態之變化例之非揮發性記憶體裝置之一構成例之構成圖。
圖20係表示圖19所示之非揮發性記憶體裝置中之電流檢測電路之一構成例之電路圖。
圖21係表示圖19所示之非揮發性記憶體裝置中之重設動作之一例之時序圖。
以下，參照圖式對本發明之實施形態進行詳細說明。再者，說明係按以下順序進行。
0.電阻變化型記憶體元件之說明
0.1構成(圖1、圖2)
0.2目的
1.第1實施形態(藉由控制流動於位元線之電流而使設置動作穩定 化之非揮發性記憶體裝置)(圖3~圖8)
1.1構成
1.1.1非揮發性記憶體裝置之整體構成例(圖3、圖4)
1.1.2電流規範電路之構成例(圖5)
1.2動作
1.2.1設置動作(圖6~圖8)
1.3效果
2.第1實施形態之第1變化例(藉由控制流動於字元線之電流而使設置動作穩定化之非揮發性記憶體裝置)(圖9~圖11)
2.1構成
2.1.1非揮發性記憶體裝置之整體構成例(圖9)
2.1.2電流規範電路之構成例(圖10)
2.2動作
2.2.1設置動作(圖11)
2.3效果
3.第1實施形態之第2變化例(藉由電流檢測控制而使設置動作穩定化之非揮發性記憶體裝置)(圖12~圖14)
3.1構成
3.1.1非揮發性記憶體裝置之整體構成例(圖12)
3.1.2電流檢測電路之構成例(圖13)
3.2動作
3.2.1設置動作(圖14)
3.3效果
4.第2實施形態(藉由時序控制而使設置動作穩定化之非揮發性記憶體裝置)(圖15~圖18)
4.1構成
4.1.1非揮發性記憶體裝置之整體構成例(圖15)
4.1.2電壓切換電路之構成例(圖16)
4.2動作
4.2.1重設動作(圖17、圖18)
4.3效果
5.第2實施形態之變化例(藉由電流檢測控制而使設置動作穩定化之非揮發性記憶體裝置)(圖19~圖21)
5.1構成
5.1.1非揮發性記憶體裝置之整體構成例(圖19)
5.1.2電流檢測電路之構成例(圖20)
5.2動作
5.2.1重設動作(圖21)
5.3效果
6.其他實施形態
<0.電阻變化型記憶體元件之說明>
[0.1構成]
圖1表示使用電阻變化型元件VR作為非揮發性記憶元件之電阻變化型記憶體元件之第1例。圖2表示電阻變化型記憶體元件之第2例。
圖1所示之電阻變化型記憶體元件成為具有包含電阻變化型元件VR與3端子之MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體TE之1T1R(1 Transistor 1 Resistor：1電晶體1電阻器)型之記憶胞MC之構造。MOS電晶體TE之閘極端子連接於字元線WL，汲極端子連接於位元線BL，源極端子經由電阻變化型元件VR而連接於源極線SL。於位元線BL及源極線SL分別存在配線電阻RBL、RSL。於位元線BL及源極線SL亦分別存在寄生電容CBL、CSL。
於使用1T1R型之電阻變化型記憶體元件構成記憶胞陣列之情形 時，需要位元線BL、字元線WL、及源極線SL之3條配線，會使交叉點型之記憶體裝置之優點即記憶胞MC之高密度配置變得困難。於1T1R型中，可藉由字元線WL控制記憶胞MC之電流值。藉此，可抑制電阻變化型元件VR之電阻變化時之位元線BL與字元線WL之電壓變化。
圖2所示之電阻變化型記憶體元件成為具有串聯連接電阻變化型元件VR與選擇元件SE之1S1R(1 Selector 1 Resistor：1選擇器1電阻器)型之記憶胞MC之構造。再者，於圖2中表示作為1S1R型之記憶胞MC於選擇元件SE使用二極體之1D1R(1 Diode 1 Resistor：1二極體1電阻器)型之記憶胞MC之構造。
藉由將此種1D1R型之記憶胞MC配置於複數條位元線BL與複數條字元線WL之交叉部而構成交叉點型之記憶體裝置。於此種交叉點型之記憶體裝置中，位元線BL連接於電阻變化型元件VR之一端，字元線WL連接於選擇元件SE之一端。於位元線BL及字元線WL分別存在配線電阻RBL、RWL。於位元線BL及字元線WL亦分別存在寄生電容CBL、CWL。
於電阻變化型記憶體元件中，電阻變化型元件VR之電阻狀態變化為高電阻狀態與低電阻狀態，所記憶之資料值例如若為高電阻狀態則為“0”，若為低電阻狀態則為“1”，以此加以區別。
[0.2問題]
於交叉點型之記憶體裝置中，為了實現高密度之記憶胞陣列，多如1D1R型般於選擇元件SE使用2端子之選擇元件SE而非3端子之MOS電晶體TE。因此，選擇元件SE不具有用以限制電流之功能。
(設置動作時之問題)
於1D1R型中，無法以選擇元件SE進行如於1T1R型之記憶胞MC中一般進行之寫入(設置)動作時所需之電流之控制。因此，於1D1R型 中，電流之控制必須於位元線BL或字元線WL之末端進行。因此，於1D1R型中，於電阻變化型元件VR自高電阻狀態變化為低電阻狀態時，位元線BL或字元線WL之電容所儲存之電荷之遷移係通過記憶胞MC而進行。此時，有過量之暫態電流流動於電阻變化型元件VR，引起電阻變化型元件VR之破壞或特性之劣化之可能性。
(重設動作時之問題)
於電阻變化型記憶體元件中，於抹除(重設)動作時，存在以下兩種電壓：用以使為了讓低電阻狀態之電阻變化型元件VR之電阻狀態反轉所需之電流流動之電壓Vth、與電阻變化型元件VR變化為高電阻狀態後為了使該高電阻狀態之特性穩定所需之固定範圍之電壓Vhrs_limit。
用以使高電阻狀態之特性穩定之特定範圍之電壓Vhrs_limit若為較特定範圍低之電壓，則致使電阻變化型元件VR之電阻值變得較期望低，若較高，則招致電阻變化型元件VR之劣化或破壞。於在重設動作時對記憶胞MC施加某固定電壓之情形時，有對變化為高電阻狀態後之電阻變化型元件VR施加上述特定範圍外之電壓之可能性。又，為了使高電阻狀態之特性穩定所需之電壓之範圍因記憶胞MC之溫度特性或其他特性之偏差、施加電壓之偏差等而具有多種偏差，因此必須施加完全滿足其偏差之有限之電壓範圍內之電壓。
於電阻變化型記憶體元件中，如上所述，於重設動作時，記憶胞MC變化為高電阻狀態後，存在為了使高電阻狀態之特性穩定所需之電壓範圍，於選擇元件SE使用如具有快動(snap)特性之元件之情形時，於其動作過程中，因該快動特性，一般會使選擇元件SE快動，因此必須對記憶胞MC施加更高之電壓。
選擇元件SE若達到快動電壓，則流動於記憶胞MC之電流遽增，施加於電阻變化型元件VR之電壓瞬時上升，因此有過量之電壓施加 於重設後之高電阻狀態之記憶胞MC之可能性。
進而，與上述同樣，該電壓範圍因記憶胞MC之特性偏差、記憶胞MC之溫度特性、施加電壓之偏差等而具有各種偏差，因此於在交叉點型記憶體裝置中對選擇元件SE使用具有快動特性之元件之情形時，必須於更窄之範圍內控制電壓。
<1.第1實施形態>
於本實施形態中，以使用了上述之1D1R型之電阻變化型記憶體元件之非揮發性記憶體裝置為例進行說明。
[1.1構成]
(1.1.1非揮發性記憶體裝置之整體構成例)
圖3表示本發明之第1實施形態之非揮發性記憶體裝置1之整體構成之一例。該非揮發性記憶體裝置1具備電流控制部3、控制電路10、記憶胞陣列11、位元線解碼器12、字元線解碼器13、及讀出/寫入電路15。電流控制部3包含電流規範電路14、及時序控制電路20。
記憶胞陣列11係將串聯連接非揮發性電阻變化型元件VR與2端子型選擇元件SE而成之記憶胞MC，垂直地配置於複數條位元線BL與複數條字元線WL之複數個交叉部之交叉點型記憶胞陣列。圖4表示其等效電路圖。圖4表示於3條位元線BL0、BL1、BL2與3條字元線WL0、WL1、WL2之交叉部配置有記憶胞MC之例，但位元線BL與字元線WL、及記憶胞MC之數量並未限定於圖示之例。
於記憶胞陣列11中，可對藉由自外部之位址輸入而指定之記憶胞MC寫入資料。又，可讀出藉由位址輸入而指定之記憶胞MC中記憶之資料。記憶於記憶胞MC之資料值係以電阻變化型元件VR之電阻狀態加以區別。例如，若為高電阻狀態則為“0”，若為低電阻狀態則為“1”，以此加以區別。
於控制電路10中輸入來自外部之控制信號或表示位址之信號。 又，於控制電路10與讀出/寫入電路15，輸入/輸出讀出資料與寫入資料。讀出/寫入電路15係進行記憶於記憶胞陣列11之資料之寫入、與記憶於記憶胞陣列11之資料之讀出動作。
位元線解碼器12係連接於記憶胞陣列11之各位元線BL，根據自位址線輸入之行位址，選擇對應之位元線BL(選擇位元線)。又，將此時未選擇之位元線BL均稱為非選擇位元線。
字元線解碼器13係連接於記憶胞陣列11之各字元線WL，根據自位址線輸入之列位址，選擇對應之字元線WL(選擇字元線)。又，將此時未選擇之字元線WL均稱為非選擇字元線。
讀出/寫入電路15包含以下電路：於進行寫入資料「1」之動作時，即，進行使記憶胞MC之電阻變化型元件VR自第1電阻狀態(高電阻狀態)向第2電阻狀態(低電阻狀態)變化之寫入(設置)動作時，以設置動作所需之特定之電壓(設置電壓)驅動寫入資料「1」之位元線BL。
電流控制部3係以將進行資料之寫入時藉由讀出/寫入電路15而流動於第1配線(位元線BL)之電流限制為特定之限制電流值之方式，而控制流動於位元線BL之電流。電流控制部3係於電阻變化型元件VR變化為低電阻狀態之前之期間內將特定之限制電流值設為第1限制電流值(下述之初始限制電流值Iset_ini)，且於電阻變化型元件VR變化為低電阻狀態後，將特定之限制電流值自第1限制電流值變更為第2限制電流值(下述之設置電流值Iset)。
時序控制電路20係如下電路：以若設置動作開始後經過固定時間，則將特定之限制電流值變更為第2限制電流值之方式，對電流規範電路14發送變更限制電流值之時序控制信號。
(1.1.2電流規範電路之構成例)
電流規範電路14係用以將流動於位元線BL之電流限制為特定之 限制電流值之電路。於圖5中表示電流規範電路14之電路例。
電流規範電路14如圖5所示，具有連接有相互之閘極端子之PMOS型之電晶體T11、T12、及定電流源33。電晶體T11連接於位元線BL。
電晶體T11、T12與定電流源33構成電流鏡電路。於電晶體T11在飽和區域動作之情形時，作為成為特定之限制電流之規範電流Icomp，將定電流源33之定電流供給至位元線BL。
[1.2動作]
(1.2.1設置動作)
其次，參照圖7及圖8，對本實施形態之設置動作之一例進行說明。於圖7及圖8中，於上段示出以橫軸為時間、以縱軸為電壓值之電壓波形。於下段示出以橫軸為時間、以縱軸為電流值之電流波形。
讀出/寫入電路15係最初經由位元線解碼器12與字元線解碼器13於設置動作前以共通電壓Vcommon驅動全部位元線BL與字元線WL(圖8)。又，電流規範電路14係將該限制電流值設定為初始限制電流值。
若開始設置動作，則讀出/寫入電路15與字元線解碼器13係以接地電位Vss驅動選擇字元線。同時，讀出/寫入電路15與位元線解碼器12係以設置電壓Vset驅動選擇位元線。此時，位元線BL之驅動係藉由電流規範電路14利用其電流而驅動，且限制其電流值。
若施加於記憶胞MC內之選擇元件SE之電壓上升，則因如圖6所示之選擇元件SE之特性，電流流動於記憶胞MC。若於該時點，或進而施加於記憶胞MC之電壓上升，變化為低電阻狀態所需之特定電壓Vth施加於記憶胞MC內之高電阻狀態之電阻變化型元件VR，則電阻變化型元件VR變化為低電阻狀態(圖8之時刻t0)。
此時，被充電至位元線BL之電荷隨著電阻值降低而通過記憶胞 MC向字元線WL遷移。另一方面，直至變化為低電阻狀態之瞬間為止之位元線BL之電壓係因電流規範電路14將初始電流作為規範電流Icomp而限制得較小，故對應於此而以較低之通過速率上升。此時，若將規範電流Icomp之初始限制電流值設為Iset_ini(第1限制電流值)、且將位元線電容設為Cbl，則通過速率以△t/△v=Cbl/Iset_ini表示。
位元線BL之電壓上升緩慢進行，藉此，朝低電阻裝置之變化緩慢進行，朝低電阻裝置變化時之基於通過記憶胞MC遷移至字元線WL之位元線BL之電荷的電流之峰值與未限制電流之情形、或限制為更高之電流值之情形相比，變得較小。
記憶胞MC變化為低電阻狀態後，時序控制電路20對電流規範電路14發送時序控制信號以變更作為限制電流之規範電流Icomp。電流規範電路14係基於時序控制信號，將限制電流值設定為設置動作中之低電阻狀態之電阻值與其穩定化所需之設置電流值Iset(第2限制電流值)。其後，以必要之時間施加上述低電阻狀態之穩定所需之設置電流值Iset，且結束設置動作。
此處，參照圖7說明以電流驅動使位元線BL之電壓上升時之限制電流值所引起之峰值電流之差異。於圖7中，表示將作為規範電流Icomp之限制電流值設為Icomp1之情形、與將限制電流值設為較Icomp1小之Icomp2之情形時之特性。
於圖7中，將限制電流值設為Icomp1之情形時之位元線BL之電壓表示為BL(1)，且將流動於記憶胞MC之電流表示為Icell(1)。又，將限制電流值設為Icomp2之情形時之位元線BL之電壓表示為BL(2)，且將流動於記憶胞MC之電流表示為Icell(2)。
位元線BL自高電阻狀態變化為低電阻狀態時之電壓之上升率係於增大限制電流值之情形(Icomp1)時變大，且流動於記憶胞MC之電流之峰值亦變大。於減少限制電流值之情形(Icomp2)時，變化為低電 阻狀態時之電壓之上升率變小，向低電阻狀態之變化變緩，因此流動於記憶胞MC之電流之峰值亦變小。
於圖8所示之動作例中，首先，將初始限制電流值Iset_ini(第1限制電流值)設定為限制電流值，開始設置動作。藉此，抑制了變化為低電阻狀態時之峰值電流(圖8之Icell_1)。其次，於時刻t1，將限制電流值重新設定為本來之設置動作所需之設置電流值Iset(第2限制電流值)。藉此，可於記憶胞MC流動有設置動作所需之設置電流值Iset(圖8之Icell_2)。
[1.3效果]
根據本實施形態，於進行設置動作時，適當地限制流動於位元線BL之電流，故可謀求設置動作時之穩定化。根據本實施形態，於設置動作時，藉由降低電阻變化前之位元線BL之電壓之通過速率，可減少流動於記憶胞MC之暫態電流之峰值，從而可防止記憶胞MC之特性劣化或破壞。又，電阻變化後可流動特定之設置電流值Iset，故可獲得穩定之特性。
再者，本說明書中記載之效果僅為例示，而非限定者，又，亦可有其他效果。以下之其他實施形態及變化例亦同樣。
<2.第1實施形態之第1變化例>
其次，對本發明之第1實施形態之第1變化例進行說明。以下，對於具有與上述第1實施形態同樣之構成及作用之部分，適當省略說明。
[2.1構成]
(2.1.1非揮發性記憶體裝置之整體構成例)
圖9表示本發明之第1實施形態之第1變化例之非揮發性記憶體裝置1-1之整體構成之一例。該非揮發性記憶體裝置1-1係具備包含電流規範電路14A及時序控制電路20A之電流控制部3A以取代圖3之非揮發 性記憶體裝置1中之包含電流規範電路14及時序控制電路20之電流控制部3。圖3中之電流規範電路14及時序控制電路20係用以控制流動於位元線BL之電流者，但本變化例之電流規範電路14A及時序控制電路20A係用以控制流動於字元線WL之電流者。其他構成亦可與圖3之非揮發性記憶體裝置1之構成大致相同。又，記憶胞MC之構成係以上述之1D1R型之情形為例予以說明。
電流控制部3A係以將於進行資料之寫入時藉由讀出/寫入電路15而流動於第2配線(字元線WL)之電流限制為特定之限制電流值之方式，而控制流動於字元線WL之電流。時序控制電路20A係如下電路：以若設置動作開始後經過固定時間，則將限制電流值變更為第2限制電流值之方式，對電流規範電路14A發送變更限制電流值之時序控制信號。
(2.1.2電流規範電路之構成例)
電流規範電路14A係用以將流動於字元線WL之電流限制為特定之限制電流值之電路。於圖10中表示電流規範電路14A之電路例。
電流規範電路14A如圖10所示，具有連接有相互之閘極端子之NMOS型之電晶體T11A、T12A、及定電流源33A。電晶體T11A連接於字元線WL。
電晶體T11A、T12A與定電流源33A構成電流鏡電路。於電晶體T11A在飽和區域動作之情形時，作為成為特定之限制電流之規範電流Icomp，將定電流源33A之定電流供給至字元線WL。
[2.2動作]
(2.2.1設置動作)
其次，參照圖11，對本變化例之設置動作之一例進行說明。於圖11中，於上段示出以橫軸為時間、以縱軸為電壓值之電壓波形。於下段示出以橫軸為時間、以縱軸為電流值之電流波形。
讀出/寫入電路15係最初經由位元線解碼器12與字元線解碼器13，於設置動作前以共通電壓Vcommon驅動全部位元線BL與字元線WL。
若開始設置動作，則讀出/寫入電路15與字元線解碼器13以接地電位Vss驅動選擇字元線。同時，讀出/寫入電路15與位元線解碼器12以設置電壓Vset驅動選擇位元線。此時，字元線WL之驅動係藉由電流規範電路14A利用其電流而驅動，且限制其電流值。
若施加於記憶胞MC內之選擇元件SE之電壓上升，則因如圖6所示之選擇元件SE之特性，電流流動於記憶胞MC。若於該時點，或進而施加於記憶胞MC之電壓上升，變化為低電阻狀態所需之特定電壓Vth施加於記憶胞MC內之高電阻狀態之電阻變化型元件VR，則電阻變化型元件VR變化為低電阻狀態(圖11之時刻t0)。
此時，充電至位元線BL之電荷隨電阻值降低而通過記憶胞MC向字元線WL遷移。另一方面，直至變化為低電阻狀態之瞬間為止之字元線WL之電壓因電流規範電路14A將初始電流作為規範電流Icomp而限制得較小，故對應於此而以較低之通過速率下降。此時，若將規範電流Icomp之初始限制電流值設為Iset_ini(第1限制電流值)、且將字元線電容設為Cwl，則通過速率以△t/△v=Cwl/Iset_ini表示。
字元線WL之電壓下降緩慢進行，藉此，朝低電阻裝置之變化緩慢進行，朝低電阻裝置變化時之基於通過記憶胞MC遷移至字元線WL之位元線BL之電荷的電流之峰值與未限制電流之情形、或限制為更高之電流值之情形相比，變得較小。
記憶胞MC變化為低電阻狀態後，時序控制電路20A對電流規範電路14A發送時序控制信號以變更作為限制電流之規範電流Icomp。電流規範電路14A係基於時序控制信號，將限制電流值設定為設置動作中之低電阻狀態之電阻值與其穩定化所需之設置電流值Iset(第2限 制電流值)。其後，以必要之時間施加上述低電阻狀態之穩定所需之設置電流值Iset，且結束設置動作。
於圖11所示之動作例中，位元線BL成為利用設置電壓Vset之電壓驅動，字元線WL成為利用電流規範電路14A之控制之電流驅動，此點與圖8所示之動作例不同。
[2.3效果]
根據本變化例，於進行設置動作時，適當地限制流動於字元線WL之電流，故可謀求設置動作時之穩定化。根據本變化例，於設置動作時，藉由降低電阻變化前之字元線WL之電壓之通過速率，可減少流動於記憶胞MC之暫態電流之峰值，從而可防止記憶胞MC之特性劣化或破壞。又，電阻變化後可流動特定之設置電流值Iset，故可獲得穩定之特性。
<3.第1實施形態之第2變化例>
其次，對本發明之第1實施形態之第2變化例進行說明。以下，對於具有與上述第1實施形態或第1實施形態之第1變化例同樣之構成及作用之部分，適當省略說明。
[3.1構成]
(3.1.1非揮發性記憶體裝置之整體構成例)
圖12表示本發明之第1實施形態之第2變化例之非揮發性記憶體裝置1-2之整體構成之一例。該非揮發性記憶體裝置1-2係具備包含電流規範電路14及電流檢測電路22之電流控制部3B以取代圖3之非揮發性記憶體裝置1中之包含電流規範電路14及時序控制電路20之電流控制部3。其他構成亦可與圖3之非揮發性記憶體裝置1之構成大致相同。又，記憶胞MC之構成係以上述之1D1R型之情形為例予以說明。
(3.1.2電流檢測電路之構成例)
電流控制部3B係檢測電阻變化型元件VR向第2電阻狀態(低電阻 狀態)變化所需之電流是否流動於第1配線(位元線BL)，並根據該檢測結果，將特定之限制電流值變更為第2限制電流值。電流檢測電路22係檢測流動於位元線BL之電流，且向電流規範電路14輸出檢測結果。於圖13中表示電流檢測電路22之電路例。
電流檢測電路22如圖13所示，亦可為具備反相器INV1、INV2、比較器CP1、NMOS型電晶體T1、T2、及電流檢測電阻R1之構成。
於比較器CP1之非反轉輸入端子(+)連接有被連接於電流檢測電阻R1之位元線BL。於比較器CP1之反轉輸入端子(-)輸入基準電流Iref。比較器CP1為如下之電流檢測電路：於位元線BL之電流值較基準電流Iref大時輸出high作為檢測信號，於位元線BL之電流值較基準電流Iref小時輸出low作為檢測信號。
於開始設置動作之情形時，事先對電晶體T2之閘極施加初始化脈衝int_pls，使包含反相器INV1、INV2之鎖存器初始化。若鎖存器初始化，則輸出Iini_en為high，輸出Iset_en為low。
電晶體T1於鎖存器呈初始化狀態時連接電流檢測電路與鎖存器，若電流檢測電路輸出high作為檢測信號，則輸出Iini_en為low，藉此斷開電流檢測電路與鎖存器之連接。藉此，於1次設置動作中，僅檢測1次位元線BL之電流之上升。
[3.2動作]
(3.2.1設置動作)
其次，參照圖14，對本變化例之設置動作之一例進行說明。於圖14中，於上段表示以橫軸為時間、以縱軸為電壓值之位元線BL及字元線WL之電壓波形。於中段表示以橫軸為時間、以縱軸為電流值之位元線BL之電流波形。於下段表示以縱軸為電壓值之電流檢測電路22之檢測信號之電壓波形。
讀出/寫入電路15係最初經由位元線解碼器12與字元線解碼器 13，於設置動作前以共通電壓Vcommon驅動全部的位元線BL與字元線WL。
其次，當設置動作開始，而對記憶胞MC內之高電阻狀態之電阻變化型元件VR施加變化為低電阻狀態所需之特定之電壓Vth時，電阻變化型元件VR變化為低電阻狀態(圖14之時刻t0)。至此之動作與上述圖8之動作例相同。
此處，電流檢測電路22係以基準電流Iref作為閾值電流而檢測變化為低電阻狀態所需之電流流動於位元線BL。若電流檢測電路22檢測出位元線BL之電流IBL超過基準電流Iref，則電流規範電路14變更作為限制電流之規範電流Icomp。電流規範電路14係將限制電流值設定為設置動作中低電阻狀態之電阻值與其穩定化所需之設置電流值Iset(第2限制電流值)。其後，以必要之時間施加上述低電阻狀態之穩定所需之設置電流值Iset，且結束設置動作。
於圖14所示之動作例中，首先，將初始限制電流值Iset_ini(第1限制電流值)設定為限制電流值，開始設置動作。藉此抑制變化為低電阻狀態時之峰值電流(圖14之Icell_1)。其次，於藉由電流檢測電路22檢測出變化為低電阻狀態之時點，將限制電流值重新設定為原本之設置動作所需之設置電流值Iset(第2限制電流值)。藉此，可於記憶胞MC中流動設置動作所需之設置電流值Iset(圖14之Icell_2)。
[3.3效果]
根據本變化例，於進行設置動作時，適當地限制流動於位元線BL之電流，故可謀求設置動作時之穩定化。根據本變化例，藉由檢測流動於位元線BL之電流，可更高精度地控制設置後之電流。
<4.第2實施形態>
其次，對本發明之第2實施形態進行說明。以下，對於具有與上述第1實施形態及其變化例同樣之構成及作用之部分，適當省略說 明。
[4.1構成]
(4.1.1非揮發性記憶體裝置之整體構成例)
圖15表示本發明之第2實施形態之非揮發性記憶體裝置2之整體構成之一例。該非揮發性記憶體裝置2係相對於圖3之非揮發性記憶體裝置1之構成，具備包含時序控制電路20B之電壓控制部4以取代電流控制部3。其他構成亦可與圖3之非揮發性記憶體裝置1之構成大致相同。又，記憶胞MC之構成係以上述之1D1R型之情形為例予以說明。
又，於本實施形態中，作為進行資料之抹除之重設動作，以對記憶胞MC寫入資料「0」之動作為例進行說明。又，以藉由使記憶胞MC之電阻變化型元件VR自第2電阻狀態(低電阻狀態)變化為第1電阻狀態(高電阻狀態)而進行重設動作之情形為例進行說明。
電壓控制部4係以將於進行資料之抹除時藉由讀出/寫入電路15A而施加於第2配線(字元線WL)之電壓限制為特定之限制電壓值之方式，而控制施加於字元線WL之電壓。電壓控制部4係於電阻變化型元件VR變化為高電阻狀態前之期間內將特定之限制電壓值設為第1限制電壓值(下述之初始重設電壓Vreset1)，且於電阻變化型元件VR變化為高電阻狀態後，將特定之限制電壓值自第1限制電壓值變更為第2限制電壓值(下述之後期重設電壓Vreset2)。
時序控制電路20B係如下電路：以若重設動作開始後經過固定時間，則將特定之限制電流值變更為第2限制電流值之方式，對讀出/寫入電路15A發送用以變更驅動字元線WL之電壓之時序控制信號。
(4.1.2電壓切換電路之構成例)
讀出/寫入電路15A包含以重設所需之特定之電壓Vreset(初始重設電壓Vreset1或後期重設電壓Vreset2)驅動寫入資料「0」(重設)之字元線WL之電路。該電路具有切換施加於字元線WL之電壓之功能。圖16 表示該電壓切換電路23之電路例。
電壓切換電路23如圖16所示，亦可為具備PMOS型之電晶體T3、T4、NMOS型電晶體T5、及AND電路AND1之構成。電晶體T5之閘極端子連接於AND電路AND1之輸出端子。
於電壓切換電路23中，於第1重設賦能信號/reset_en1為high時，電晶體T3導通，將字元線WL之電壓設為初始重設電壓Vreset1。又，於第2重設賦能信號/reset_en2為high時，電晶體T4導通，將字元線WL之電壓設為後期重設電壓Vreset2。第1重設賦能信號/reset_en1與第2重設賦能信號/reset_en2不可同時為high。於第1重設賦能信號/reset_en1與第2重設賦能信號/reset_en2同時為low之情形時，AND電路AND1輸出high，電晶體T5導通，電晶體T3、T4斷開。於該情形時，字元線WL為非選擇，其電壓成為共通電壓Vcommon。
[4.2動作]
(4.2.1重設動作)
於說明本實施形態之重設動作之前，參照圖17說明相對於本實施形態之比較例之重設動作。於圖17表示以橫軸為時間、以縱軸為電壓值之電壓波形。於圖17中，Vcell表示施加於所選擇之記憶胞MC之電壓。
讀出/寫入電路15A係最初經由位元線解碼器12與字元線解碼器13，於重設動作前以共通電壓Vcommon驅動全部位元線BL與字元線WL。
若開始重設動作，則讀出/寫入電路15A與位元線解碼器12以接地電位Vss驅動選擇位元線。同時，讀出/寫入電路15A與字元線解碼器13以作為特定之限制電壓之重設電壓Vreset而驅動選擇字元線。
若對於低電阻狀態之記憶胞MC，於時刻t0施加可使朝高電阻狀態變化所需之電流流動之特定之電壓Vth'，則記憶胞MC變化為高電 阻狀態。其後，若字元線WL到達重設電壓Vreset且經過必要之時間，則重設動作結束。此處，作為重設電壓Vreset變得較電壓Vth'更高之理由，在考慮低電阻狀態之記憶胞MC之電阻值之偏差或選擇元件SE之電流之偏差等後，將必要之最小限度之電壓設為重設電壓Vreset。於圖17之動作例中，施加於變化為高電阻狀態之記憶胞MC之電壓Vcell超過其特性之穩定所需之特定範圍之電壓Vhrs_limit。因此，於該情形時，高電阻狀態之記憶胞MC有可能會引起特性劣化，或於最差之情形時有可能會引起記憶胞MC之破壞。
作為其解決方法，於圖18表示本實施形態之重設動作。
若開始重設動作，則讀出/寫入電路15A與位元線解碼器12以接地電位Vss驅動選擇位元線。同時，讀出/寫入電路15A與字元線解碼器13以作為特定之限制電壓之初始重設電壓Vreset1而驅動選擇字元線。
重設動作開始後，直至低電阻狀態之記憶胞MC變化為高電阻狀態為止，與圖17之動作例相同。於本實施形態中，其後，基於來自時序控制電路20B之時序控制信號，於時刻t1，將讀出/寫入電路15A與字元線解碼器13施加於字元線WL之電壓自初始重設電壓Vreset1(第1限制電壓值)切換為後期重設電壓Vreset2(第2限制電壓值)。藉此，施加於變化為高電阻狀態之記憶胞MC之電壓Vcell下降Vreset1-Vreset2。
藉由該方法，施加於最終變化為高電阻狀態之記憶胞MC之電壓Vcell包含於高電阻狀態之特性之穩定所需之特定範圍之電壓Vhrs_limit中，可使高電阻狀態之特性穩定。再者，考慮到於該過程中，於時刻t1之前後，會產生電壓Vcell超過特定範圍之電壓Vhrs_limit之期間，但若為此種較短之時間，則對記憶胞MC之特性產生之影響較少。
[4.3效果]
根據本實施形態，於進行資料之重設時，適當地限制施加於字元線WL之電壓，故可謀求重設動作時之穩定化。根據本實施形態，藉由對重設動作開始後施加於字元線WL之施加電壓進行時序控制，可無關記憶胞MC之特性之偏差等，而將用以使高電阻狀態之特性穩定所需之電壓施加於記憶胞MC。
<5.第2實施形態之變化例>
其次，對本發明之第2實施形態之變化例進行說明。以下，對於具有與上述第1實施形態及其變化例、以及上述第2實施形態同樣之構成及作用之部分，適當省略說明。
[5.1構成]
(5.1.1非揮發性記憶體裝置之整體構成例)
圖19表示本發明之第2實施形態之變化例之非揮發性記憶體裝置2-1之整體構成之一例。該非揮發性記憶體裝置2-1係相對於圖15之非揮發性記憶體裝置2之構成，具備包含電流檢測電路22A之電壓控制部4A以取代包含時序控制電路20B之電壓控制部4。其他構成亦可與圖15之非揮發性記憶體裝置2之構成大致相同。又，記憶胞MC之構成係以上述之1D1R型之情形為例予以說明。
(5.1.2電流檢測電路之構成例)
電壓控制部4A係檢測電阻變化型元件VR向第1電阻狀態(高電阻狀態)變化所需之電流是否流動於第1配線(位元線BL)，並根據該檢測結果，將特定之限制電流值變更為第2限制電流值。電流檢測電路22A係檢測流動於位元線BL之電流，且向讀出/寫入電路15A輸出檢測結果。於圖20中表示電流檢測電路22A之電路例。
電流檢測電路22A如圖20所示，亦可為具備反相器INV1、INV2、比較器CP1、NMOS型電晶體T1、T2、及電流檢測電阻R1之構 成。
於比較器CP1之非反轉輸入端子(+)連接有被連接於電流檢測電阻R1之位元線BL。於比較器CP1之反轉輸入端子(-)輸入基準電流Iref'。比較器CP1係於位元線BL之電流值較基準電流Iref'大時輸出high作為檢測信號，於位元線BL之電流值較基準電流Iref'小時輸出low作為檢測信號之電流檢測電路。
於開始重設動作之情形時，事先對電晶體T2之閘極施加初始化脈衝int_pls，使包含反相器INV1、INV2之鎖存器初始化。若鎖存器初始化，則輸出reset_en1為high，輸出reset_en2為low。
電晶體T1於鎖存器呈初始化狀態時連接電流檢測電路與鎖存器，若電流檢測電路輸出high作為檢測信號，則輸出reset_en1為low，藉此斷開電流檢測電路與鎖存器之連接。藉此，於1次重設動作中，僅檢測1次位元線BL之電流之上升。
[5.2動作]
(5.2.1重設動作)
其次，參照圖21，對本變化例之重設動作之一例進行說明。於圖21中，於上段示出以橫軸為時間、以縱軸為電壓值之位元線BL及字元線WL之電壓波形。於中段示出以橫軸為時間、以縱軸為電流值之位元線BL之電流波形。於下段示出以縱軸為電壓值之電流檢測電路22A之檢測信號之電壓波形。
讀出/寫入電路15A係最初經由位元線解碼器12與字元線解碼器13，於重設動作前以共通電壓Vcommon驅動全部位元線BL與字元線WL。
若開始重設動作，則讀出/寫入電路15A與位元線解碼器12以接地電位Vss驅動選擇位元線。同時，讀出/寫入電路15A與字元線解碼器13以作為特定之限制電壓之初始重設電壓Vreset1而驅動選擇字元 線。
若對於低電阻狀態之記憶胞MC，於時刻t0施加可使朝高電阻狀態變化所需之電流流動之特定之電壓Vth'，則記憶胞MC變化為高電阻狀態。此時，藉由電流檢測電路22A以基準電流Iref'作為閾值電流而檢測朝高電阻狀態變化所需之電流流動。若電流檢測電路22A檢測位元線BL之電流IBL超過基準電流Iref'，則藉由讀出/寫入電路15A與字元線解碼器13，將施加於字元線WL之電壓自初始重設電壓Vreset1(第1限制電壓值)切換為後期重設電壓Vreset2(第2限制電壓值)。藉此，施加於變化為高電阻狀態之記憶胞MC之電壓Vcell與上述第2實施形態同樣，下降Vreset1-Vreset2。
藉由該方法，施加於最終變化為高電阻狀態之記憶胞MC之電壓Vcell包含於高電阻狀態之特性之穩定所需之特定範圍之電壓Vhrs_limit中，可使高電阻狀態之特性穩定。
又，於該方法中，與低電阻狀態之記憶胞MC變化為高電阻狀態之瞬間對應而即時地使對字元線WL之施加電壓切換為後期重設電壓Vreset2，因此認為電壓Vcell超過特定範圍之電壓Vhrs_limit之時間基本不存在，或較上述第2實施形態大幅度變短。又，切換為該後期重設電壓Vreset2之時序係因補償低電阻狀態之記憶胞MC之特性之偏差或溫度變化等，故非常高精度地發揮功能。
[5.3效果]
根據本變化例，於進行資料之重設時，適當地限制施加於字元線WL之電壓，故可謀求重設動作時之穩定化。根據本變化例，藉由檢測流動於位元線BL之電流而控制重設動作開始後之施加於字元線WL之施加電壓，因此可更高精度地控制重設動作開始後之施加於記憶胞MC之電壓Vcell。
<6.其他實施形態>
本發明之技術並未限定於上述各實施形態及其變化例之說明，可實施各種變化。
例如，本技術之非揮發性記憶體裝置亦可應用於電阻變化型記憶體裝置(reRAM)以外之記憶體裝置，例如CBRAM、PCRAM、MRAM、及STTRAM等。
又，於上述第1實施形態中說明了與設置動作相關之構成，於上述第2實施形態中說明了與重設動作相關之構成，亦可採用使上述第1實施形態中與設置動作相關之構成、和上述第2實施形態中與重設動作相關之構成組合而成之構成。
又，例如，本技術可採用如下所述之構成。
(1)
一種非揮發性記憶體裝置，其具備：記憶胞，其配置於第1配線與第2配線之交叉部，且包含電阻狀態變化為第1電阻狀態與第2電阻狀態之電阻變化型元件；寫入電路，其藉由使上述電阻變化型元件自上述第1電阻狀態變化為上述第2電阻狀態而對上述記憶胞進行資料之寫入；及電流控制部，其係以將進行上述資料之寫入時藉由上述寫入電路而流動於上述第1配線或上述第2配線之電流限制為特定之限制電流值之方式，控制流動於上述第1配線或上述第2配線之電流；上述電流控制部係於上述電阻變化型元件變化為上述第2電阻狀態前之期間將上述特定之限制電流值設為第1限制電流值，且於上述電阻變化型元件變化為上述第2電阻狀態後，將上述特定之限制電流值自上述第1限制電流值變更為第2限制電流值。
(2)
如上述(1)之非揮發性記憶體裝置，其中上述第1限制電流值係較上述第2限制電流值更低之值。
(3)
如上述(1)或(2)之非揮發性記憶體裝置，其中上述電流控制部係自上述寫入電路開始上述資料之寫入動作起經過特定期間後，將上述特定之限制電流值向上述第2限制電流值變更。
(4)
如上述(1)或(2)之非揮發性記憶體裝置，其中上述電流控制部係檢測上述電阻變化型元件變化為上述第2電阻狀態所需之電流是否流動於上述第1配線或上述第2配線，並根據該檢測結果，將上述特定之限制電流值向上述第2限制電流值變更。
(5)
如上述(1)至(4)中任一項之非揮發性記憶體裝置，其中上述第1電阻狀態為高電阻狀態，上述第2電阻狀態為低電阻狀態。
(6)
一種非揮發性記憶體裝置，其具備：記憶胞，其配置於第1配線與第2配線之交叉部，且包含電阻狀態變化為第1電阻狀態與第2電阻狀態之電阻變化型元件；寫入電路，其藉由使上述電阻變化型元件自上述第2電阻狀態變化為上述第1電阻狀態而進行上述記憶胞中記憶之資料之抹除；及電壓控制部，其係以將於進行上述資料之抹除時藉由上述寫入電路施加於上述第2配線之電壓限制為特定之限制電壓值之方式，而控制施加於上述第2配線之電壓；上述電壓控制部係於上述電阻變化型元件變化為上述第1電阻狀態前之期間將上述特定之限制電壓值設為第1限制電壓值，且於上述電阻變化型元件變化為上述第1電阻狀態後，將上述特定之限制電壓值自上述第1限制電壓值變更為第2限制電壓值。
(7)
如上述(6)之非揮發性記憶體裝置，其中上述第1限制電壓值係較上述第2限制電壓值更高之值。
(8)
如上述(6)或(7)之非揮發性記憶體裝置，其中上述電壓控制部係自上述寫入電路開始上述資料之抹除動作起經過特定期間後，將上述特定之限制電壓值變更為上述第2限制電壓值。
(9)
如上述(6)或(7)之非揮發性記憶體裝置，其中上述電壓控制部係檢測上述電阻變化型元件變化為上述第1電阻狀態所需之電流是否流動於上述第1配線，並根據其檢測結果，將上述特定之限制電壓值變更為上述第2限制電壓值。
(10)
如上述(6)至(9)中任一項之非揮發性記憶體裝置，其中上述第1電阻狀態為高電阻狀態，上述第2電阻狀態為低電阻狀態。
(11)
一種非揮發性記憶體裝置之控制方法，其包括如下步驟：對配置於第1配線與第2配線之交叉部且包含電阻狀態變化為第1電阻狀態與第2電阻狀態之電阻變化型元件之記憶胞，藉由寫入電路，使上述電阻變化型元件自上述第1電阻狀態變化為上述第2電阻狀態而進行資料寫入；及以將進行上述資料之寫入時藉由上述寫入電路而流動於上述第1配線或上述第2配線之電流限制為特定之限制電流值之方式，控制流動於上述第1配線或上述第2配線之電流；且作為上述電流之控制，於上述電阻變化型元件變化為上述第2電阻狀態之前之期間，將上述特定之限制電流值設為第1限制電流值，於上述電阻變化型元件變化為上述第2電阻狀態後，將上述特定之限 制電流值自上述第1限制電流值變更為第2限制電流值。
(12)
一種非揮發性記憶體裝置之控制方法，其包括如下步驟：對配置於第1配線與第2配線之交叉部且包含電阻狀態變化為第1電阻狀態與第2電阻狀態之電阻變化型元件之記憶胞，藉由寫入電路，使上述電阻變化型元件自上述第2電阻狀態變化為上述第1電阻狀態而進行資料之抹除；及以將進行上述資料之抹除時藉由上述寫入電路施加於上述第2配線之電壓限制為特定之限制電壓值之方式，控制施加於上述第2配線之電壓；且作為上述電壓之控制，於上述電阻變化型元件變化為上述第1電阻狀態之前之期間內，將上述特定之限制電壓值設為第1限制電壓值，於上述電阻變化型元件變化為上述第1電阻狀態後，將上述特定之限制電壓值自上述第1限制電壓值變更為第2限制電壓值。
本申請案係基於2014年11月6日向日本專利廳提出申請之日本專利申請案號第2014-225924號而主張優先權者，藉由參照將該申請案之全部內容引用於本申請案中。
只要為本領域技術人員，便可根據設計上之要件或其他之要因而想到各種修正、組合、次組合及變更，但應理解其等包含於隨附之申請專利範圍及其均等物之範圍內。
1‧‧‧非揮發性記憶體裝置
3‧‧‧電流控制部
10‧‧‧控制電路
11‧‧‧記憶胞陣列
12‧‧‧位元線解碼器
13‧‧‧字元線解碼器
14‧‧‧電流規範電路
15‧‧‧讀出/寫入電路
20‧‧‧時序控制電路

Claims (12)

  1. 一種非揮發性記憶體裝置，其具備：記憶胞，其配置於第1配線與第2配線之交叉部，且包含電阻狀態變化為第1電阻狀態與第2電阻狀態之電阻變化型元件；寫入電路，其藉由使上述電阻變化型元件自上述第1電阻狀態變化為上述第2電阻狀態而對上述記憶胞進行資料之寫入；及電流控制部，其係以將進行上述資料之寫入時藉由上述寫入電路而流動於上述第1配線或上述第2配線之電流限制為特定之限制電流值之方式，控制流動於上述第1配線或上述第2配線之電流；上述電流控制部係於上述電阻變化型元件變化為上述第2電阻狀態前之期間將上述特定之限制電流值設為第1限制電流值，且於上述電阻變化型元件變化為上述第2電阻狀態後，將上述特定之限制電流值自上述第1限制電流值變更為第2限制電流值。
  2. 如請求項1之非揮發性記憶體裝置，其中上述第1限制電流值係較上述第2限制電流值更低之值。
  3. 如請求項1之非揮發性記憶體裝置，其中上述電流控制部係自上述寫入電路開始上述資料之寫入動作起經過特定期間後，將上述特定之限制電流值變更為上述第2限制電流值。
  4. 如請求項1之非揮發性記憶體裝置，其中上述電流控制部係檢測上述電阻變化型元件變化為上述第2電阻狀態所需之電流是否流動於上述第1配線或上述第2配線，並根據該檢測結果，將上述特定之限制電流值變更為上述第2限制電流值。
  5. 如請求項1之非揮發性記憶體裝置，其中上述第1電阻狀態為高電阻狀態，上述第2電阻狀態為低電阻狀態。
  6. 一種非揮發性記憶體裝置，其具備：記憶胞，其配置於第1配線與第2配線之交叉部，且包含電阻狀態變化為第1電阻狀態與第2電阻狀態之電阻變化型元件；寫入電路，其藉由使上述電阻變化型元件自上述第2電阻狀態變化為上述第1電阻狀態而進行上述記憶胞中記憶之資料之抹除；及電壓控制部，其係以將進行上述資料之抹除時藉由上述寫入電路而施加於上述第2配線之電壓限制為特定之限制電壓值之方式，控制施加於上述第2配線之電壓；且上述電壓控制部係於上述電阻變化型元件變化為上述第1電阻狀態前之期間將上述特定之限制電壓值設為第1限制電壓值，且於上述電阻變化型元件變化為上述第1電阻狀態後，將上述特定之限制電壓值自上述第1限制電壓值變更為第2限制電壓值。
  7. 如請求項6之非揮發性記憶體裝置，其中上述第1限制電壓值係較上述第2限制電壓值更高之值。
  8. 如請求項6之非揮發性記憶體裝置，其中上述電壓控制部係自上述寫入電路開始上述資料之抹除動作起經過特定期間後，將上述特定之限制電壓值變更為上述第2限制電壓值。
  9. 如請求項6之非揮發性記憶體裝置，其中上述電壓控制部係檢測上述電阻變化型元件變化為上述第1電阻狀態所需之電流是否流動於上述第1配線，並根據其檢測結果，將上述特定之限制電壓值變更為上述第2限制電壓值。
  10. 如請求項6之非揮發性記憶體裝置，其中上述第1電阻狀態為高電阻狀態，上述第2電阻狀態為低電阻狀態。
  11. 一種非揮發性記憶體裝置之控制方法，其包括如下步驟：對配置於第1配線與第2配線之交叉部且包含電阻狀態變化為 第1電阻狀態與第2電阻狀態之電阻變化型元件之記憶胞，藉由寫入電路，使上述電阻變化型元件自上述第1電阻狀態變化為上述第2電阻狀態而進行資料寫入；及以將進行上述資料之寫入時藉由上述寫入電路而流動於上述第1配線或上述第2配線之電流限制為特定之限制電流值之方式，控制流動於上述第1配線或上述第2配線之電流；且作為上述電流之控制，於上述電阻變化型元件變化為上述第2電阻狀態之前之期間，將上述特定之限制電流值設為第1限制電流值，於上述電阻變化型元件變化為上述第2電阻狀態後，將上述特定之限制電流值自上述第1限制電流值變更為第2限制電流值。
  12. 一種非揮發性記憶體裝置之控制方法，其包括如下步驟：對配置於第1配線與第2配線之交叉部且包含電阻狀態變化為第1電阻狀態與第2電阻狀態之電阻變化型元件之記憶胞，藉由寫入電路，使上述電阻變化型元件自上述第2電阻狀態變化為上述第1電阻狀態而進行資料之抹除；及以將進行上述資料之抹除時藉由上述寫入電路而施加於上述第2配線之電壓限制為特定之限制電壓值之方式，控制施加於上述第2配線之電壓；且作為上述電壓之控制，於上述電阻變化型元件變化為上述第1電阻狀態之前之期間內，將上述特定之限制電壓值設為第1限制電壓值，於上述電阻變化型元件變化為上述第1電阻狀態後，將上述特定之限制電壓值自上述第1限制電壓值變更為第2限制電壓值。
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