JPWO2016072173A1 - 不揮発性メモリ装置、および不揮発性メモリ装置の制御方法 - Google Patents
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Abstract
Description
0.抵抗変化型メモリ素子の説明
0.1 構成(図1、図2)
0.2 課題
1.第1の実施の形態(ビット線に流れる電流を制御することによりセット動作を安定化させる不揮発性メモリ装置)(図3〜図8)
1.1 構成
1.1.1 不揮発性メモリ装置の全体構成例(図3、図4)
1.1.2 電流コンプライアンス回路の構成例(図5)
1.2 動作
1.2.1 セット動作(図6〜図8)
1.3 効果
2.第1の実施の形態の第1の変形例(ワード線に流れる電流を制御することによりセット動作を安定化させる不揮発性メモリ装置)(図9〜図11)
2.1 構成
2.1.1 不揮発性メモリ装置の全体構成例(図9)
2.1.2 電流コンプライアンス回路の構成例(図10)
2.2 動作
2.2.1 セット動作(図11)
2.3 効果
3.第1の実施の形態の第2の変形例(電流検出制御によりセット動作を安定化させる不揮発性メモリ装置)(図12〜図14)
3.1 構成
3.1.1 不揮発性メモリ装置の全体構成例(図12)
3.1.2 電流検出回路の構成例(図13)
3.2 動作
3.2.1 セット動作(図14)
3.3 効果
4.第2の実施の形態(タイミング制御によりリセット動作を安定化させる不揮発性メモリ装置)(図15〜図18)
4.1 構成
4.1.1 不揮発性メモリ装置の全体構成例(図15)
4.1.2 電圧切り替え回路の構成例(図16)
4.2 動作
4.2.1 リセット動作(図17、図18)
4.3 効果
5.第2の実施の形態の変形例(電流検出制御によりリセット動作を安定化させる不揮発性メモリ装置)(図19〜図21)
5.1 構成
5.1.1 不揮発性メモリ装置の全体構成例(図19)
5.1.2 電流検出回路の構成例(図20)
5.2 動作
5.2.1 リセット動作(図21)
5.3 効果
6.その他の実施の形態
[0.1 構成]
図1は、不揮発性記憶素子として抵抗変化型素子VRを用いた抵抗変化型メモリ素子の第1の例を示している。図2は、抵抗変化型メモリ素子の第2の例を示している。
クロスポイント型のメモリ装置においては、高密度なメモリセルアレイを実現するために、1D1Rタイプのように選択素子SEに3端子のMOSトランジスタTEではなく、2端子の選択素子SEが用いられることが多い。そのため、選択素子SEが電流を制限するための機能を持たない。
1D1Rタイプでは、1T1RタイプのメモリセルMCで一般的に行われてきたような書き込み(セット)動作時に必要な電流の制御を、選択素子SEで行うことができない。従って、1D1Rタイプでは、電流の制御はビット線BLまたはワード線WLの末端で行う必要がある。そのため、1D1Rタイプでは、抵抗変化型素子VRが高抵抗状態から低抵抗状態へと変化する際に、ビット線BLまたはワード線WLの容量に蓄積された電荷の移動がメモリセルMCを通して行われる。この際、抵抗変化型素子VRに過度な過渡電流が流れ、抵抗変化型素子VRの破壊や特性の劣化を引き起こす可能性がある。
抵抗変化型メモリ素子においては、消去(リセット)動作時に、低抵抗状態の抵抗変化型素子VRの抵抗状態を反転させるために必要な電流を流すための電圧Vthと、抵抗変化型素子VRが高抵抗状態へ変化した後、その高抵抗状態の特性を安定させるために必要なある一定の範囲の電圧Vhrs_limitとの2種類の電圧が存在する。
本実施の形態では、上述の1D1Rタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置を例に説明する。
(1.1.1 不揮発性メモリ装置の全体構成例)
図3は、本開示の第1の実施の形態に係る不揮発性メモリ装置1の全体構成の一例を示している。この不揮発性メモリ装置1は、電流制御部3と、制御回路10と、メモリセルアレイ11と、ビット線デコーダ12と、ワード線デコーダ13と、読み出し/書き込み回路15とを備えている。電流制御部3は、電流コンプライアンス回路14と、タイミング制御回路20とを含んでいる。
電流コンプライアンス回路14は、ビット線BLに流れる電流を所定の制限電流値に制限するための回路である。電流コンプライアンス回路14の回路例を図5に示す。
(1.2.1 セット動作)
次に、図7および図8を参照して、本実施の形態におけるセット動作の一例を説明する。図7および図8において、上段には横軸を時間、縦軸を電圧値とした電圧波形を示す。下段には横軸を時間、縦軸を電流値とした電流波形を示す。
本実施の形態によれば、セット動作を行う際に、ビット線BLに流される電流を適切に制限するようにしたので、セット動作時の安定化を図ることができる。本実施の形態によれば、セット動作時において、抵抗変化前のビット線BLの電圧のスルーレートを低くすることにより、メモリセルMCに流れる過渡的な電流のピーク値を減少させることができ、メモリセルMCの特性劣化や破壊を防ぐことができる。また、抵抗変化後は所定のセット電流値Isetを流すことができるので、安定した特性を得ることが可能である。
次に、本開示の第1の実施の形態の第1の変形例について説明する。以下では、上記第1の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
(2.1.1 不揮発性メモリ装置の全体構成例)
図9は、本開示の第1の実施の形態の第1の変形例に係る不揮発性メモリ装置1−1の全体構成の一例を示している。この不揮発性メモリ装置1−1は、図3の不揮発性メモリ装置1における電流コンプライアンス回路14およびタイミング制御回路20を含む電流制御部3に代えて、電流コンプライアンス回路14Aおよびタイミング制御回路20Aを含む電流制御部3Aを備えている。図3における電流コンプライアンス回路14およびタイミング制御回路20は、ビット線BLに流れる電流を制御するためのものであるが、本変形例における電流コンプライアンス回路14Aおよびタイミング制御回路20Aは、ワード線WLに流れる電流を制御するためのものである。その他の構成は、図3の不揮発性メモリ装置1の構成と略同様であってもよい。また、メモリセルMCの構成は、上述の1D1Rタイプである場合を例に説明する。
電流コンプライアンス回路14Aは、ワード線WLに流れる電流を所定の制限電流値に制限するための回路である。電流コンプライアンス回路14Aの回路例を図10に示す。
(2.2.1 セット動作)
次に、図11を参照して、本変形例におけるセット動作の一例を説明する。図11において、上段には横軸を時間、縦軸を電圧値とした電圧波形を示す。下段には横軸を時間、縦軸を電流値とした電流波形を示す。
本変形例によれば、セット動作を行う際に、ワード線WLに流される電流を適切に制限するようにしたので、セット動作時の安定化を図ることができる。本変形例によれば、セット動作時において、抵抗変化前のワード線WLの電圧のスルーレートを低くすることにより、メモリセルMCに流れる過渡的な電流のピーク値を減少させることができ、メモリセルMCの特性劣化や破壊を防ぐことができる。また、抵抗変化後は所定のセット電流値Isetを流すことができるので、安定した特性を得ることが可能である。
次に、本開示の第1の実施の形態の第2の変形例について説明する。以下では、上記第1の実施の形態または第1の実施の形態の第1の変形例と同様の構成および作用を有する部分については、適宜説明を省略する。
(3.1.1 不揮発性メモリ装置の全体構成例)
図12は、本開示の第1の実施の形態の第2の変形例に係る不揮発性メモリ装置1−2の全体構成の一例を示している。この不揮発性メモリ装置1−2は、図3の不揮発性メモリ装置1における電流コンプライアンス回路14およびタイミング制御回路20を含む電流制御部3に代えて、電流コンプライアンス回路14および電流検出回路22を含む電流制御部3Bを備えている。その他の構成は、図3の不揮発性メモリ装置1の構成と略同様であってもよい。また、メモリセルMCの構成は、上述の1D1Rタイプである場合を例に説明する。
電流制御部3Bは、抵抗変化型素子VRが第2の抵抗状態(低抵抗状態)へと変化するのに必要とされる電流が第1の配線(ビット線BL)に流れたか否かを検出し、その検出結果に応じて所定の制限電流値を第2の制限電流値へと変更するものである。電流検出回路22は、ビット線BLに流れる電流を検出し、電流コンプライアンス回路14へと検出結果を出力する。電流検出回路22の回路例を図13に示す。
(3.2.1 セット動作)
次に、図14を参照して、本変形例におけるセット動作の一例を説明する。図14において、上段には横軸を時間、縦軸を電圧値としたビット線BLおよびワード線WLの電圧波形を示す。中段には横軸を時間、縦軸を電流値としたビット線BLの電流波形を示す。下段には縦軸を電圧値とした電流検出回路22の検出信号の電圧波形を示す。
本変形例によれば、セット動作を行う際に、ビット線BLに流される電流を適切に制限するようにしたので、セット動作時の安定化を図ることができる。本変形例によれば、ビット線BLに流れる電流を検出することにより、セット後の電流をより高精度に制御することが可能になる。
次に、本開示の第2の実施の形態について説明する。以下では、上記第1の実施の形態およびその変形例と同様の構成および作用を有する部分については、適宜説明を省略する。
(4.1.1 不揮発性メモリ装置の全体構成例)
図15は、本開示の第2の実施の形態に係る不揮発性メモリ装置2の全体構成の一例を示している。この不揮発性メモリ装置2は、図3の不揮発性メモリ装置1の構成に対して、電流制御部3に代えてタイミング制御回路20Bを含む電圧制御部4を備えている。その他の構成は、図3の不揮発性メモリ装置1の構成と略同様であってもよい。また、メモリセルMCの構成は、上述の1D1Rタイプである場合を例に説明する。
また、本実施の形態では、データの消去を行うリセット動作として、メモリセルMCにデータ「0」を書き込む動作を例に説明する。また、メモリセルMCの抵抗変化型素子VRを第2の抵抗状態(低抵抗状態)から第1の抵抗状態(高抵抗状態)へと変化させることでリセット動作を行う場合を例に説明する。
読み出し/書き込み回路15Aは、データ「0」を書き込む(リセット)ワード線WLをリセットに必要な所定の電圧Vreset((初期リセット電圧Vreset1または後期リセット電圧Vreset2)にドライブする回路を含んでいる。この回路はワード線WLに印可する電圧を切り替える機能を持つ。図16に、その電圧切り替え回路23の回路例を示す。
(4.2.1 リセット動作)
本実施の形態におけるリセット動作を説明する前に、図17を参照して本実施の形態に対する比較例のリセット動作を説明する。図17には、横軸を時間、縦軸を電圧値とした電圧波形を示す。図17において、Vcellは選択されたメモリセルMCに印可される電圧を表す。
リセット動作が開始されると、読み出し/書き込み回路15Aとビット線デコーダ12は、選択ビット線を接地電位Vssにドライブする。同時に、読み出し/書き込み回路15Aとワード線デコーダ13は、選択ワード線を所定の制限電圧として初期リセット電圧Vreset1にドライブする。
本実施の形態によれば、データのリセットを行う際に、ワード線WLに印加される電圧を適切に制限するようにしたので、リセット動作時の安定化を図ることができる。本実施の形態によれば、リセット動作開始後のワード線WLに印加される印可電圧をタイミング制御することにより、メモリセルMCの特性のばらつき等によらず、高抵抗状態の特性を安定させるために必要な電圧をメモリセルMCに印可することができる。
次に、本開示の第2の実施の形態の変形例について説明する。以下では、上記第1の実施の形態およびその変形例、ならびに上記第2の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
(5.1.1 不揮発性メモリ装置の全体構成例)
図19は、本開示の第2の実施の形態の変形例に係る不揮発性メモリ装置2−1の全体構成の一例を示している。この不揮発性メモリ装置2−1は、図15の不揮発性メモリ装置2の構成に対して、タイミング制御回路20Bを含む電圧制御部4に代えて電流検出回路22Aを含む電圧制御部4Aを備えている。その他の構成は、図15の不揮発性メモリ装置2の構成と略同様であってもよい。また、メモリセルMCの構成は、上述の1D1Rタイプである場合を例に説明する。
電圧制御部4Aは、抵抗変化型素子VRが第1の抵抗状態(高抵抗状態)へと変化するのに必要とされる電流が第1の配線(ビット線BL)に流れたか否かを検出し、その検出結果に応じて所定の制限電圧値を第2の制限電圧値へと変更するものである。電流検出回路22Aは、ビット線BLに流れる電流を検出し、読み出し/書き込み回路15Aへと検出結果を出力する。電流検出回路22Aの回路例を図20に示す。
(5.2.1 リセット動作)
次に、図21を参照して、本変形例におけるリセット動作の一例を説明する。図21において、上段には横軸を時間、縦軸を電圧値としたビット線BLおよびワード線WLの電圧波形を示す。中段には横軸を時間、縦軸を電流値としたビット線BLの電流波形を示す。下段には縦軸を電圧値とした電流検出回路22Aの検出信号の電圧波形を示す。
本変形例によれば、データのリセットを行う際に、ワード線WLに印加される電圧を適切に制限するようにしたので、リセット動作時の安定化を図ることができる。本変形例によれば、リセット動作開始後のワード線WLに印加される印可電圧を、ビット線BLに流れる電流を検出することにより制御するようにしたので、リセット動作開始後のメモリセルMCに印可される電圧Vcellをより高精度に制御することが可能になる。
本開示による技術は、上記各実施の形態およびその変形例の説明に限定されず種々の変形実施が可能である。
(1)
第1の配線と第2の配線との交差部に配置され、抵抗状態が第1の抵抗状態と第2の抵抗状態とに変化する抵抗変化型素子を含むメモリセルと、
前記抵抗変化型素子を前記第1の抵抗状態から前記第2の抵抗状態へと変化させることで前記メモリセルにデータの書き込みを行う書き込み回路と、
前記データの書き込みを行う際に前記書き込み回路によって前記第1の配線または前記第2の配線に流される電流が所定の制限電流値に制限されるよう、前記第1の配線または前記第2の配線に流される電流を制御する電流制御部と
を備え、
前記電流制御部は、前記抵抗変化型素子が前記第2の抵抗状態へと変化する前の期間では前記所定の制限電流値を第1の制限電流値とし、前記抵抗変化型素子が前記第2の抵抗状態へと変化した後に、前記所定の制限電流値を前記第1の制限電流値から第2の制限電流値へと変更する
不揮発性メモリ装置。
(2)
前記第1の制限電流値は前記第2の制限電流値よりも低い値である
上記(1)に記載の不揮発性メモリ装置。
(3)
前記電流制御部は、前記書き込み回路が前記データの書き込み動作を開始してから所定期間経過後に、前記所定の制限電流値を前記第2の制限電流値へと変更する
上記(1)または(2)に記載の不揮発性メモリ装置。
(4)
前記電流制御部は、前記抵抗変化型素子が前記第2の抵抗状態へと変化するのに必要とされる電流が前記第1の配線または前記第2の配線に流れたか否かを検出し、その検出結果に応じて前記所定の制限電流値を前記第2の制限電流値へと変更する
上記(1)または(2)に記載の不揮発性メモリ装置。
(5)
前記第1の抵抗状態は高抵抗状態であり、前記第2の抵抗状態は低抵抗状態である
上記(1)ないし(4)のいずれか1つに記載の不揮発性メモリ装置。
(6)
第1の配線と第2の配線との交差部に配置され、抵抗状態が第1の抵抗状態と第2の抵抗状態とに変化する抵抗変化型素子を含むメモリセルと、
前記抵抗変化型素子を前記第2の抵抗状態から前記第1の抵抗状態へと変化させることで前記メモリセルに記憶されたデータの消去を行う書き込み回路と、
前記データの消去を行う際に前記書き込み回路によって前記第2の配線に印加される電圧が所定の制限電圧値に制限されるよう、前記第2の配線に印加される電圧を制御する電圧制御部と
を備え、
前記電圧制御部は、前記抵抗変化型素子が前記第1の抵抗状態へと変化する前の期間では前記所定の制限電圧値を第1の制限電圧値とし、前記抵抗変化型素子が前記第1の抵抗状態へと変化した後に、前記所定の制限電圧値を前記第1の制限電圧値から第2の制限電圧値へと変更する
不揮発性メモリ装置。
(7)
前記第1の制限電圧値は前記第2の制限電圧値よりも高い値である
上記(6)に記載の不揮発性メモリ装置。
(8)
前記電圧制御部は、前記書き込み回路が前記データの消去動作を開始してから所定期間経過後に、前記所定の制限電圧値を前記第2の制限電圧値へと変更する
上記(6)または(7)に記載の不揮発性メモリ装置。
(9)
前記電圧制御部は、前記抵抗変化型素子が前記第1の抵抗状態へと変化するのに必要とされる電流が前記第1の配線に流れたか否かを検出し、その検出結果に応じて前記所定の制限電圧値を前記第2の制限電圧値へと変更する
上記(6)または(7)に記載の不揮発性メモリ装置。
(10)
前記第1の抵抗状態は高抵抗状態であり、前記第2の抵抗状態は低抵抗状態である
上記(6)ないし(9)のいずれか1つに記載の不揮発性メモリ装置。
(11)
第1の配線と第2の配線との交差部に配置され、抵抗状態が第1の抵抗状態と第2の抵抗状態とに変化する抵抗変化型素子を含むメモリセルに対して、書き込み回路によって、前記抵抗変化型素子を前記第1の抵抗状態から前記第2の抵抗状態へと変化させることでデータの書き込みを行うことと、
前記データの書き込みを行う際に前記書き込み回路によって前記第1の配線または前記第2の配線に流される電流が所定の制限電流値に制限されるよう、前記前記第1の配線または前記第2の配線に流される電流を制御することと
を含み、
前記電流の制御として、前記抵抗変化型素子が前記第2の抵抗状態へと変化する前の期間では前記所定の制限電流値を第1の制限電流値とし、前記抵抗変化型素子が前記第2の抵抗状態へと変化した後に、前記所定の制限電流値を前記第1の制限電流値から第2の制限電流値へと変更する
不揮発性メモリ装置の制御方法。
(12)
第1の配線と第2の配線との交差部に配置され、抵抗状態が第1の抵抗状態と第2の抵抗状態とに変化する抵抗変化型素子を含むメモリセルに対して、書き込み回路によって、前記抵抗変化型素子を前記第2の抵抗状態から前記第1の抵抗状態へと変化させることでデータの消去を行うことと、
前記データの消去を行う際に前記書き込み回路によって前記第2の配線に印加される電圧が所定の制限電圧値に制限されるよう、前記第2の配線に印加される電圧を制御することと
を含み、
前記電圧の制御として、前記抵抗変化型素子が前記第1の抵抗状態へと変化する前の期間では前記所定の制限電圧値を第1の制限電圧値とし、前記抵抗変化型素子が前記第1の抵抗状態へと変化した後に、前記所定の制限電圧値を前記第1の制限電圧値から第2の制限電圧値へと変更する
不揮発性メモリ装置の制御方法。
Claims (12)
- 第1の配線と第2の配線との交差部に配置され、抵抗状態が第1の抵抗状態と第2の抵抗状態とに変化する抵抗変化型素子を含むメモリセルと、
前記抵抗変化型素子を前記第1の抵抗状態から前記第2の抵抗状態へと変化させることで前記メモリセルにデータの書き込みを行う書き込み回路と、
前記データの書き込みを行う際に前記書き込み回路によって前記第1の配線または前記第2の配線に流される電流が所定の制限電流値に制限されるよう、前記第1の配線または前記第2の配線に流される電流を制御する電流制御部と
を備え、
前記電流制御部は、前記抵抗変化型素子が前記第2の抵抗状態へと変化する前の期間では前記所定の制限電流値を第1の制限電流値とし、前記抵抗変化型素子が前記第2の抵抗状態へと変化した後に、前記所定の制限電流値を前記第1の制限電流値から第2の制限電流値へと変更する
不揮発性メモリ装置。 - 前記第1の制限電流値は前記第2の制限電流値よりも低い値である
請求項1に記載の不揮発性メモリ装置。 - 前記電流制御部は、前記書き込み回路が前記データの書き込み動作を開始してから所定期間経過後に、前記所定の制限電流値を前記第2の制限電流値へと変更する
請求項1に記載の不揮発性メモリ装置。 - 前記電流制御部は、前記抵抗変化型素子が前記第2の抵抗状態へと変化するのに必要とされる電流が前記第1の配線または前記第2の配線に流れたか否かを検出し、その検出結果に応じて前記所定の制限電流値を前記第2の制限電流値へと変更する
請求項1に記載の不揮発性メモリ装置。 - 前記第1の抵抗状態は高抵抗状態であり、前記第2の抵抗状態は低抵抗状態である
請求項1に記載の不揮発性メモリ装置。 - 第1の配線と第2の配線との交差部に配置され、抵抗状態が第1の抵抗状態と第2の抵抗状態とに変化する抵抗変化型素子を含むメモリセルと、
前記抵抗変化型素子を前記第2の抵抗状態から前記第1の抵抗状態へと変化させることで前記メモリセルに記憶されたデータの消去を行う書き込み回路と、
前記データの消去を行う際に前記書き込み回路によって前記第2の配線に印加される電圧が所定の制限電圧値に制限されるよう、前記第2の配線に印加される電圧を制御する電圧制御部と
を備え、
前記電圧制御部は、前記抵抗変化型素子が前記第1の抵抗状態へと変化する前の期間では前記所定の制限電圧値を第1の制限電圧値とし、前記抵抗変化型素子が前記第1の抵抗状態へと変化した後に、前記所定の制限電圧値を前記第1の制限電圧値から第2の制限電圧値へと変更する
不揮発性メモリ装置。 - 前記第1の制限電圧値は前記第2の制限電圧値よりも高い値である
請求項6に記載の不揮発性メモリ装置。 - 前記電圧制御部は、前記書き込み回路が前記データの消去動作を開始してから所定期間経過後に、前記所定の制限電圧値を前記第2の制限電圧値へと変更する
請求項6に記載の不揮発性メモリ装置。 - 前記電圧制御部は、前記抵抗変化型素子が前記第1の抵抗状態へと変化するのに必要とされる電流が前記第1の配線に流れたか否かを検出し、その検出結果に応じて前記所定の制限電圧値を前記第2の制限電圧値へと変更する
請求項6に記載の不揮発性メモリ装置。 - 前記第1の抵抗状態は高抵抗状態であり、前記第2の抵抗状態は低抵抗状態である
請求項6に記載の不揮発性メモリ装置。 - 第1の配線と第2の配線との交差部に配置され、抵抗状態が第1の抵抗状態と第2の抵抗状態とに変化する抵抗変化型素子を含むメモリセルに対して、書き込み回路によって、前記抵抗変化型素子を前記第1の抵抗状態から前記第2の抵抗状態へと変化させることでデータの書き込みを行うことと、
前記データの書き込みを行う際に前記書き込み回路によって前記第1の配線または前記第2の配線に流される電流が所定の制限電流値に制限されるよう、前記前記第1の配線または前記第2の配線に流される電流を制御することと
を含み、
前記電流の制御として、前記抵抗変化型素子が前記第2の抵抗状態へと変化する前の期間では前記所定の制限電流値を第1の制限電流値とし、前記抵抗変化型素子が前記第2の抵抗状態へと変化した後に、前記所定の制限電流値を前記第1の制限電流値から第2の制限電流値へと変更する
不揮発性メモリ装置の制御方法。 - 第1の配線と第2の配線との交差部に配置され、抵抗状態が第1の抵抗状態と第2の抵抗状態とに変化する抵抗変化型素子を含むメモリセルに対して、書き込み回路によって、前記抵抗変化型素子を前記第2の抵抗状態から前記第1の抵抗状態へと変化させることでデータの消去を行うことと、
前記データの消去を行う際に前記書き込み回路によって前記第2の配線に印加される電圧が所定の制限電圧値に制限されるよう、前記第2の配線に印加される電圧を制御することと
を含み、
前記電圧の制御として、前記抵抗変化型素子が前記第1の抵抗状態へと変化する前の期間では前記所定の制限電圧値を第1の制限電圧値とし、前記抵抗変化型素子が前記第1の抵抗状態へと変化した後に、前記所定の制限電圧値を前記第1の制限電圧値から第2の制限電圧値へと変更する
不揮発性メモリ装置の制御方法。
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