JP6524109B2 - 不揮発性メモリ装置 - Google Patents
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Description
0.抵抗変化型メモリ素子の説明
0.1 構成(図1、図2)
0.2 電圧印加電流センス方式の課題(図3、図4)
0.3 電流印加電圧センス方式の課題(図5〜図8)
1.第1の実施の形態(電圧リミッタを備えた電流印加電圧センス方式の不揮発性メモリ装置)(図9〜図15)
1.1 構成
1.1.1 不揮発性メモリ装置の全体構成例(図9、図10)
1.1.2 電圧リミッタ付電流コンプライアンス回路の構成例(図11)
1.1.3 センスアンプ回路の構成例(図12)
1.2 動作
1.2.1 読み出し動作(図13〜図15)
1.3 効果
2.第2の実施の形態(アドレス補償回路を備えた不揮発性メモリ装置)(図16〜図18)
2.1 構成
2.1.1 不揮発性メモリ装置の全体構成例(図16)
2.1.2 アドレス補償回路の構成例(図17)
2.2 動作
2.2.1 読み出し動作(図18)
2.3 効果
3.第3の実施の形態(リーク補償回路を備えた不揮発性メモリ装置)(図19〜図24)
3.1 構成
3.1.1 不揮発性メモリ装置の全体構成例(図19)
3.1.2 電圧検知回路の構成例(図20)
3.2 動作
3.2.1 読み出し動作(図21〜図24)
3.3 効果
4.第4の実施の形態(時間制御型電流コンプライアンス機能を備えた不揮発性メモリ装置)(図25、図26)
4.1 構成
4.1.1 不揮発性メモリ装置の全体構成例(図25)
4.2 動作
4.2.1 読み出し動作(図26)
4.3 効果
5.第5の実施の形態(ビット線電圧制御型電流コンプライアンス機能を備えた不揮発性メモリ装置)(図27〜図29)
5.1 構成
5.1.1 不揮発性メモリ装置の全体構成例(図27)
5.2 動作
5.2.1 読み出し動作(図28〜図29)
5.3 効果
6.第6の実施の形態(電圧印加電流センス方式の不揮発性メモリ装置)(図30)
6.1 構成および動作
6.2 効果
7.その他の実施の形態
[0.1 構成]
図1は、不揮発性記憶素子として抵抗変化型素子VRを用いた抵抗変化型メモリ素子の第1の例を示している。図2は、抵抗変化型メモリ素子の第2の例を示している。
以下、それぞれのセンス方式の課題について説明する。
図3は、図1に示した1T1Rタイプの抵抗変化型メモリ素子において電圧印加電流センス方式で読み出しを行う場合の電圧−電流特性の一例を示している。なお、図3には抵抗変化型素子VRとMOSトランジスタTEとのそれぞれの電圧−電流特性を示す。MOSトランジスタTEの特性は線形領域の特性を示す。図4は、図2に示した1D1Rタイプの抵抗変化型メモリ素子において電圧印加電流センス方式で読み出しを行う場合の電圧−電流特性の一例を示している。なお、図4には抵抗変化型素子VRと選択素子SEとのそれぞれの電圧−電流特性を示す。選択素子SEの特性はダイオードの特性を示す。
(読み出し電圧の上昇)
図5は、図2に示した1D1Rタイプの抵抗変化型メモリ素子において電流印加電圧センス方式で読み出しを行う場合の抵抗変化型素子VRの電圧−電流特性の一例を示している。
図7は、図2に示した1D1Rタイプの抵抗変化型メモリ素子において電流印加電圧センス方式で読み出しを行う場合の読み出し誤差の一例を示している。図7に示したように、電流印加電圧センス方式ではビット線BLの配線抵抗RBLおよびワード線WLの配線抵抗RWLや、半選択セルMCbのリーク電流ILeak等により、低抵抗状態のときの読み出し電圧が読み出し基準電圧Vrefを超え、読み出し誤差が生ずる可能性がある。
以下、この読み出し誤差についてより詳細に説明する。
2端子の選択素子SEを用いたクロスポイント型のメモリ装置では、読み出し前のメモリセルMCが非選択状態であるとき、ビット線BLに接続された、電流を一定に制限し印可するための素子は非飽和領域で動作しているが、選択素子SEが選択されるとメモリセルMCに電流が流れ、電流を制限するための素子は飽和領域に移行し、ソースドレイン間はハイインピーダンス状態となる。そのため、ビット線BLの寄生容量CBLに蓄えられた電荷はメモリセルMCを通してワード線WLへと放電される。このとき、選択素子SEの非選択から選択への遷移は一般的には急峻に行われるので過渡電流が流れ過渡的にビット線BLが高電圧になる可能性がある。
このため、後述の第1の実施の形態の図13〜図15に示すように、読み出し対象となるメモリセルMCを選択する選択ビット線と選択ワード線とを一旦、接地電位Vssにして放電させた後、選択ビット線を読み出し電圧となるまで充電することが好ましい。
このため、後述の第4、第5の実施の形態で説明するように、読み出し用電流の電流制限値を選択ビット線の充電中に変更することが好ましい。
本実施の形態では、上述の1D1Rタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置を例に説明する。また、読み出し方式は上述の電流印加電圧センス方式で行う場合を例に説明する。
(1.1.1 不揮発性メモリ装置の全体構成例)
図9は、本開示の第1の実施の形態に係る不揮発性メモリ装置1の全体構成の一例を示している。この不揮発性メモリ装置1は、制御回路10と、メモリセルアレイ11と、ビット線デコーダ12と、ワード線デコーダ13と、電圧リミッタ付電流コンプライアンス回路14と、読み出し/書き込み回路15と、基準電圧生成回路16とを備えている。
電圧リミッタ付電流コンプライアンス回路14は、ビット線BLに流れる電流を設定値に制限し、また電圧を一定の上限で制限する。電圧リミッタ付電流コンプライアンス回路14の回路の一例を図11に示す。
読み出し/書き込み回路15は、選択ビット線と接続された電圧リミッタ付電流コンプライアンス回路14の電源として、所定の電圧を印可するドライブ回路を有する。読み出し/書き込み回路15はまた、読み出し動作後の選択ビット線電圧と読み出し基準電圧Vrefとを比較し、その抵抗値によって0か1のデータ値を出力するセンスアンプ回路40を有する。センスアンプ回路40の一例を図12に示す。
(1.2.1 読み出し動作)
図13は、図9に示した不揮発性メモリ装置1における読み出し動作時の初期の電圧波形の一例を示している。図14は、図13に続く読み出し動作時の電圧波形の一例を示している。図15は、図14の読み出し動作による読み出し結果の一例を示している。図13〜図15において、横軸は時間、縦軸は電圧値または信号値を示す。
本実施の形態によれば、電圧リミッタ付電流コンプライアンス回路14によって読み出し電圧Voutの上限を制限するようにしたので、読み出し動作時に抵抗変化型素子VRに必要以上の高電圧が印加されることを抑制することができる。また、選択ビット線と選択ワード線とを一旦、接地電位Vssにして放電させた後、選択ビット線を読み出し電圧Voutとなるまで充電するようにしたので、読み出し動作の初期の意図しない電圧上昇を抑制することができる。
次に、本開示の第2の実施の形態について説明する。以下では、上記第1の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
(2.1.1 不揮発性メモリ装置の全体構成例)
図16は、本開示の第2の実施の形態に係る不揮発性メモリ装置1−1の全体構成の一例を示している。この不揮発性メモリ装置1−1は、図9の不揮発性メモリ装置1の構成に対してアドレス補償回路17をさらに備えている。アドレス補償回路17には、アドレスを示す信号が入力される。その他の構成は、図9の不揮発性メモリ装置1の構成と略同様であってもよい。本実施の形態においても、上述の1D1Rタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置を例に説明する。また、読み出し方式は上述の電流印加電圧センス方式で行う場合を例に説明する。
図17は、アドレス補償回路17の一構成例を示している。
アドレス補償回路17は、図17に示したように、基準電圧発生器41と、オペアンプOP1と、PMOS型のトランジスタT30と、ラダー抵抗回路43とを備えた構成であってもよい。ラダー抵抗回路43は、複数のダミー抵抗R10と、複数のスイッチSW10とを有している。
(2.2.1 読み出し動作)
図18は、図16に示した不揮発性メモリ装置1−1における読み出し動作と読み出し結果の一例を示している。図18において、横軸は時間、縦軸は電圧値または信号値を示す。図18の下段には、読み出し/書き込み回路15のセンスアンプ回路40に入力される動作イネーブル信号(SA enable)と、読み出し結果として出力される検出値Soutのタイミングチャートの例を示す。
本実施の形態によれば、読み出し対象となるメモリセルMCの配置位置に応じて読み出し基準電圧Vrefを変化させるようにしたので、読み出し精度を向上させることができる。本実施の形態によれば、配線抵抗RBL,RWLによる読み出しアドレスに対する読み出し電圧Voutの変動を補償し、読み出し誤差を抑制することができる。
次に、本開示の第3の実施の形態について説明する。以下では、上記第1の実施の形態または上記第2の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
(3.1.1 不揮発性メモリ装置の全体構成例)
図19は、本開示の第3の実施の形態に係る不揮発性メモリ装置1−2の全体構成の一例を示している。この不揮発性メモリ装置1−2は、図16の不揮発性メモリ装置1−1の構成に対して、ビット線電圧検知回路18とワード線電圧検知回路19とをさらに備えている。また、アドレス補償回路17に代えてアドレス・リーク補償回路17Aを備えている。その他の構成は、図16の不揮発性メモリ装置1−1の構成と略同様であってもよい。本実施の形態においても、上述の1D1Rタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置を例に説明する。また、読み出し方式は上述の電流印加電圧センス方式で行う場合を例に説明する。
ビット線電圧検知回路18は、複数のビット線BLのそれぞれにおける読み出し/書き込み回路15に対して遠端部のビット線電圧(末端電圧)を検知する。ワード線電圧検知回路19は、複数のワード線WLのそれぞれにおける読み出し/書き込み回路15に対して遠端部のワード線電圧(末端電圧)を検知する。
(3.2.1 読み出し動作)
本実施の形態では、ビット線BLとワード線WLとに流れるリーク電流ILeakによる電圧降下をビット線電圧検知回路18とワード線電圧検知回路19とによって検知する。アドレス・リーク補償回路17Aは、その検知結果に基づいて読み出し基準電圧Vrefを補正する。
本実施の形態によれば、アドレス補償に加えてリーク補償を行うようにしたので、さらに高精度で読み出し誤差を防ぐことができる。
次に、本開示の第4の実施の形態について説明する。以下では、上記第1ないし第3の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
(4.1.1 不揮発性メモリ装置の全体構成例)
図25は、本開示の第4の実施の形態に係る不揮発性メモリ装置1−3の全体構成の一例を示している。この不揮発性メモリ装置1−3は、図19の不揮発性メモリ装置1−2の構成に対して、タイミング制御回路20をさらに備えている。その他の構成は、図19の不揮発性メモリ装置1−2の構成と略同様であってもよい。本実施の形態においても、上述の1D1Rタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置を例に説明する。また、読み出し方式は上述の電流印加電圧センス方式で行う場合を例に説明する。
(4.2.1 読み出し動作)
上記第3の実施の形態では、ビット線BLに流す読み出し用電流を小さく制限しているので、図24に示したように、ビット線BLの電圧の上昇が遅くなる場合がある。本実施の形態における読み出し動作は、上記第3の実施の形態と略同様であるが、選択素子SEが選択状態になる直前に電流負荷が変化する点が異なる。本実施の形態における読み出し動作を図26に示す。図26において、横軸は時間、縦軸は電圧値を示す。図26に示したように、ビット線BLがある程度上昇するまで読み出し用電流の電流制限を緩める制御を行う。
本実施の形態によれば、読み出し用電流を制限することによる、読み出し時間の低速化を、電流制限値の時間による制御により高速化させ、読み出し時間の短縮化を図ることができる。
次に、本開示の第5の実施の形態について説明する。以下では、上記第1ないし第4の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
(5.1.1 不揮発性メモリ装置の全体構成例)
図27は、本開示の第5の実施の形態に係る不揮発性メモリ装置1−4の全体構成の一例を示している。この不揮発性メモリ装置1−4は、図25の不揮発性メモリ装置1−3の構成に対して、タイミング制御回路20に代えてコンプライアンス電流制御回路21を備えている。その他の構成は、図25の不揮発性メモリ装置1−3の構成と略同様であってもよい。本実施の形態においても、上述の1D1Rタイプの抵抗変化型メモリ素子を用いた不揮発性メモリ装置を例に説明する。また、読み出し方式は上述の電流印加電圧センス方式で行う場合を例に説明する。
(5.2.1 読み出し動作)
上記第4の実施の形態(図25、図26)において、タイミング制御回路20により制限電流を変更する手法を説明した。この手法では、タイミング制御によって選択素子SEが選択される前に制限電流を変更する必要があり、選択素子SEが選択された後になってしまうと、メモリセルMCの状態の反転やメモリセルMCそのものの破壊、特性の劣化をもたらすため、かなり余裕をもったタイミング制御が必要である。
本実施の形態によれば、選択ビット線のビット線電圧の変化に応じて、読み出し用電流の電流制限値を変更するようにしたので、読み出し時間の短縮化を図ることができる。
次に、本開示の第6の実施の形態について説明する。以下では、上記第1ないし第5の実施の形態と同様の構成および作用を有する部分については、適宜説明を省略する。
上記第2の実施の形態(図16〜図18)のアドレス補償の手法は、電圧印加電流センス方式での不揮発性メモリ装置にも応用できる。
本実施の形態によれば、電圧印加電流センス方式において、読み出し対象となるメモリセルMCの配置位置に応じて読み出し基準電流Irefを変化させるようにしたので、読み出し精度を向上させることができる。本実施の形態によれば、配線抵抗RBL,RWLによる読み出しアドレスに対する読み出し電流の変動を補償し、読み出し誤差を抑制することができる。
本開示による技術は、上記各実施の形態の説明に限定されず種々の変形実施が可能である。
(1)
複数のビット線と、
複数のワード線と、
不揮発性記憶素子を含むメモリセルを複数有し、前記各メモリセルが前記複数のビット線と前記複数のワード線との複数の交差部に配置されたメモリセルアレイと、
前記メモリセルに記憶されたデータ値を判別する基準となる読み出し基準電圧を生成する基準電圧生成回路と、
前記ビット線に電流制限された所定の読み出し用電流を印加した状態における、前記読み出し基準電圧に対する前記メモリセルの読み出し電圧の値を検知することにより、前記メモリセルに記憶されたデータ値を読み取る読み出し回路と、
前記読み出し回路における読み出し対象となる前記メモリセルの配置位置に応じて前記読み出し基準電圧を変化させるアドレス補償回路と
を備えた不揮発性メモリ装置。
(2)
前記アドレス補償回路は、前記複数のビット線の数と前記複数のワード線の数とに応じた複数のダミー抵抗を有するラダー抵抗回路を備える
上記(1)に記載の不揮発性メモリ装置。
(3)
前記複数のビット線と前記複数のワード線とに流れるリーク電流による電圧降下を検知する電圧検知回路と、
前記電圧検知回路による検知結果に基づいて前記読み出し基準電圧を補正するリーク補償回路と
をさらに備えた
上記(1)または(2)に記載の不揮発性メモリ装置。
(4)
前記電圧検知回路は、
前記複数のビット線のそれぞれにおける前記読み出し回路に対して遠端部のビット線電圧を検知するビット線電圧検知回路と、
前記複数のワード線のそれぞれにおける前記読み出し回路に対して遠端部のワード線電圧を検知するワード線電圧検知回路と
を有する
上記(3)に記載の不揮発性メモリ装置。
(5)
前記読み出し用電流を印加した状態における前記読み出し電圧を所定の上限に制限する電圧リミッタ回路
をさらに備えた
上記(1)ないし(4)のいずれか1つに記載の不揮発性メモリ装置。
(6)
前記読み出し回路は、読み出し対象となる前記メモリセルを選択する選択ビット線と選択ワード線とを接地電位にして一旦、放電させた後、前記選択ビット線を前記読み出し電圧となるまで充電する
上記(1)ないし(5)のいずれか1つに記載の不揮発性メモリ装置。
(7)
前記読み出し用電流の電流制限値を前記選択ビット線の充電中に変更する電流制御回路
をさらに備えた
上記(6)に記載の不揮発性メモリ装置。
(8)
前記電流制御回路は、前記選択ビット線を前記接地電位にして放電させた後、一定の時間経過後に前記電流制限値を変更するタイミング制御回路を含む
上記(7)に記載の不揮発性メモリ装置。
(9)
前記電流制御回路は、前記選択ビット線のビット線電圧の変化に応じて、前記電流制限値を変更する
上記(7)に記載の不揮発性メモリ装置。
(10)
前記不揮発性記憶素子は、抵抗状態の変化によってデータを記憶する抵抗変化型素子である
上記(1)ないし(9)のいずれか1つに記載の不揮発性メモリ装置。
(11)
複数のビット線と、
複数のワード線と、
不揮発性記憶素子を含むメモリセルを複数有し、前記各メモリセルが前記複数のビット線と前記複数のワード線との複数の交差部に配置されたメモリセルアレイと、
前記メモリセルに記憶されたデータ値を判別する基準となる読み出し基準電流を生成する基準電流生成回路と、
前記ビット線に所定の読み出し用電圧を印加した状態における、前記読み出し基準電流に対する前記メモリセルの読み出し電流の値を検知することにより、前記メモリセルに記憶されたデータ値を読み取る読み出し回路と、
前記読み出し回路における読み出し対象となる前記メモリセルの配置位置に応じて前記読み出し基準電流を変化させるアドレス補償回路と
を備えた不揮発性メモリ装置。
Claims (9)
- 複数のビット線と、
複数のワード線と、
不揮発性記憶素子を含むメモリセルを複数有し、前記各メモリセルが前記複数のビット線と前記複数のワード線との複数の交差部に配置されたメモリセルアレイと、
前記メモリセルに記憶されたデータ値を判別する基準となる読み出し基準電圧を生成する基準電圧生成回路と、
前記ビット線に電流制限された所定の読み出し用電流を印加した状態における、前記読み出し基準電圧に対する前記メモリセルの読み出し電圧の値を検知することにより、前記メモリセルに記憶されたデータ値を読み取る読み出し回路と、
前記読み出し回路における読み出し対象となる前記メモリセルの配置位置に応じて前記読み出し基準電圧を変化させるアドレス補償回路と
を備え、
前記アドレス補償回路は、前記複数のビット線の数と前記複数のワード線の数とに応じた複数のダミー抵抗を有するラダー抵抗回路を備える
不揮発性メモリ装置。 - 前記複数のビット線と前記複数のワード線とに流れるリーク電流による電圧降下を検知する電圧検知回路と、
前記電圧検知回路による検知結果に基づいて前記読み出し基準電圧を補正するリーク補償回路と
をさらに備えた
請求項1に記載の不揮発性メモリ装置。 - 前記電圧検知回路は、
前記複数のビット線のそれぞれにおける前記読み出し回路に対して遠端部のビット線電圧を検知するビット線電圧検知回路と、
前記複数のワード線のそれぞれにおける前記読み出し回路に対して遠端部のワード線電圧を検知するワード線電圧検知回路と
を有する
請求項2に記載の不揮発性メモリ装置。 - 前記読み出し用電流を印加した状態における前記読み出し電圧を所定の上限に制限する電圧リミッタ回路
をさらに備えた
請求項1に記載の不揮発性メモリ装置。 - 前記読み出し回路は、読み出し対象となる前記メモリセルを選択する選択ビット線と選択ワード線とを接地電位にして一旦、放電させた後、前記選択ビット線を前記読み出し電圧となるまで充電する
請求項1に記載の不揮発性メモリ装置。 - 前記読み出し用電流の電流制限値を前記選択ビット線の充電中に変更する電流制御回路
をさらに備えた
請求項5に記載の不揮発性メモリ装置。 - 前記電流制御回路は、前記選択ビット線を前記接地電位にして放電させた後、一定の時間経過後に前記電流制限値を変更するタイミング制御回路を含む
請求項6に記載の不揮発性メモリ装置。 - 前記電流制御回路は、前記選択ビット線のビット線電圧の変化に応じて、前記電流制限値を変更する
請求項6に記載の不揮発性メモリ装置。 - 前記不揮発性記憶素子は、抵抗状態の変化によってデータを記憶する抵抗変化型素子である
請求項1に記載の不揮発性メモリ装置。
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