TWI688951B - 非揮發性記憶體裝置 - Google Patents

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Abstract

本發明之非揮發性記憶體裝置具備：複數條位元線；複數條字元線；記憶體單元陣列，其具有複數個包含非揮發性記憶元件之記憶體單元，且各記憶體單元配置於複數條位元線與複數條字元線之複數個交叉部；基準電壓產生電路，其產生成為判別記憶於記憶體單元之資料值之基準的讀出基準電壓；讀出電路，其藉由檢測於對位元線施加有經電流限制之特定讀出用電流之狀態下之、與讀出基準電壓對應之記憶體單元之讀出電壓之值，而讀取記憶於記憶體單元之資料值；及位址補償電路，其根據成為讀出電路中之讀出對象之記憶體單元之配置位置，而使讀出基準電壓變化。

Description

非揮發性記憶體裝置
本發明係關於一種呈陣列狀配置有包含非揮發性記憶元件之記憶體單元的非揮發性記憶體裝置。
作為非揮發性記憶體，已知有ReRAM(Resistive Random Access Memory(電阻式隨機存取記憶體)：電阻變化型記憶體)、CBRAM(Conduction Bridge Random Access Memory(導電橋接式隨機存取記憶體)：導電性橋接記憶體)、PCRAM(Phase-Change Random Access Memory(相變隨機存取記憶體)：相變記憶體)、MRAM(Magnetoresistive Random Access Memory(磁阻式隨機存取記憶體)：磁阻記憶體)、STTRAM(Spin Transfer Torque Random Access Memory(自旋轉移力矩隨機存取記憶體)：自旋注入記憶體)等。ReRAM係將根據電阻狀態之變化而記憶資料之電阻變化型元件用作非揮發性記憶元件(例如參照專利文獻1)。
又，作為使用上述非揮發性記憶體之記憶體單元之構成，已知有1R(1 Resistor，1電阻器)型或1D1R(1 Diode 1 Resistor，1二極體1電阻器)型。已知有將此種記憶體單元配置於複數條位元線與複數條字元線之交叉部的交叉點型記憶體裝置。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2009-211735號公報
於上述非揮發性記憶體裝置中，於進行資料之讀出之情形時，考慮到如下方法：檢測於施加有讀出用電壓之狀態下之、與讀出基準電流對應之記憶體單元之讀出電流之值、或與施加有讀出用電流之狀態下之、與讀出基準電壓對應之記憶體單元之讀出電壓之值。另一方面，於交叉點型記憶體裝置中，於位元線及字元線存在配線電阻。又，因除讀出對象之選擇記憶體單元以外之一部分非選擇記憶體單元而引起的漏電流會於選擇位元線中流動。該等配線電阻或漏電流使讀出精度降低。
於專利文獻1中，提出有基於配線電阻而預先修正驅動輸出電壓等，但未記載修正驅動輸出電壓之具體之電路構成。又，未考慮到漏電流而進行讀出補償。
因此，較理想為提供一種能夠提高讀出精度之非揮發性記憶體裝置。
本發明之一實施形態之非揮發性記憶體裝置具備：複數條位元線；複數條字元線；記憶體單元陣列，其具有複數個包含非揮發性記憶元件之記憶體單元，且各記憶體單元配置於複數條位元線與複數條字元線之複數個交叉部；基準電壓產生電路，其產生成為判別記憶於記憶體單元之資料值之基準的讀出基準電壓；讀出電路，其藉由檢測於對位元線施加有經電流限制之特定讀出用電流之狀態下之、與讀出基準電壓對應之記憶體單元之讀出電壓之值，而讀取記憶於記憶體單元之資料值；及位址補償電路，其根據成為讀出電路中之讀出對象之記憶體單元之配置位置，而使讀出基準電壓變化。
於本發明之一實施形態之非揮發性記憶體裝置中，藉由檢測於對位元線施加有經電流限制之特定讀出用電流之狀態下之、與讀出基準電壓對應之記憶體單元之讀出電壓之值，而讀出記憶於記憶體單元 之資料值。此時，藉由位址補償電路，根據成為讀出對象之記憶體單元之配置位置，而使讀出基準電壓變化。
本發明之另一實施形態之非揮發性記憶體裝置具備：複數條位元線；複數條字元線；記憶體單元陣列，其具有複數個包含非揮發性記憶元件之記憶體單元，且各記憶體單元配置於複數條位元線與複數條字元線之複數個交叉部；基準電流產生電路，其產生成為判別記憶於記憶體單元之資料值之基準的讀出基準電流；讀出電路，其藉由檢測與對位元線施加有特定讀出用電壓之狀態下之、與讀出基準電流對應之記憶體單元之讀出電流之值，而讀取記憶於記憶體單元之資料值；及位址補償電路，其根據成為讀出電路之讀出對象之記憶體單元之配置位置，而使讀出基準電流變化。
於本發明之另一實施形態之非揮發性記憶體裝置中，藉由檢測於對位元線施加有特定讀出用電壓之狀態下之、與讀出基準電流對應之記憶體單元之讀出電流之值，而讀出記憶於記憶體單元之資料值。此時，藉由位址補償電路，根據成為讀出對象之記憶體單元之配置位置，而使讀出基準電流變化。
根據本發明之一實施形態之非揮發性記憶體裝置，於檢測與讀出基準電壓對應之記憶體單元之讀出電壓之值時，根據成為讀出對象之記憶體單元之配置位置而使讀出基準電壓變化，因此能夠提高讀出精度。
根據本發明之另一實施形態之非揮發性記憶體裝置，於檢測與讀出基準電流對應之記憶體單元之讀出電流之值時，根據成為讀出對象之記憶體單元之配置位置而使讀出基準電流變化，因此能夠提高讀出精度。
再者，未必限定於此處所記載之效果，亦可為本發明中記載之任一效果。
1‧‧‧非揮發性記憶體裝置
1-1‧‧‧非揮發性記憶體裝置
1-2‧‧‧非揮發性記憶體裝置
1-3‧‧‧非揮發性記憶體裝置
1-4‧‧‧非揮發性記憶體裝置
10‧‧‧控制電路
11‧‧‧記憶體單元陣列
12‧‧‧位元線解碼器
13‧‧‧字元線解碼器
14‧‧‧附電壓限制器之電流限制電路
15‧‧‧讀出/寫入電路
16‧‧‧基準電壓產生電路
17‧‧‧位址補償電路
17A‧‧‧位址/漏電補償電路
18‧‧‧位元線電壓檢測電路
19‧‧‧字元線電壓檢測電路
20‧‧‧時序控制電路
21‧‧‧限制電流控制電路
31‧‧‧電流限制電路
32‧‧‧電壓限制器電路
33‧‧‧恆定電流源
34‧‧‧電流源
40‧‧‧感測放大器電路
41‧‧‧基準電壓產生器
42‧‧‧位址解碼器
43‧‧‧階梯電阻電路
50‧‧‧附位址補償之基準電流產生電路
51‧‧‧基準電流產生器
52‧‧‧位址解碼器
BL‧‧‧位元線
BL0、BL1、BL2‧‧‧位元線
CBL‧‧‧寄生電容
CSL‧‧‧寄生電容
CWL‧‧‧寄生電容
Icomp‧‧‧讀出用限制電流
ILeak‧‧‧漏電流
Iref‧‧‧讀出基準電流
MC‧‧‧記憶體單元
MCa‧‧‧選擇單元
MCb‧‧‧半選擇單元
OP1‧‧‧運算放大器
OP11‧‧‧運算放大器
R10‧‧‧虛設電阻
R20‧‧‧電阻元件
RBL‧‧‧配線電阻
RSL‧‧‧配線電阻
RWL‧‧‧配線電阻
SE‧‧‧選擇元件
SL‧‧‧源極線
Sout‧‧‧檢測值
SW10‧‧‧開關
SW20‧‧‧開關
T11、T12‧‧‧電晶體
T13‧‧‧電晶體
T21、T22‧‧‧電晶體
T23‧‧‧電晶體
T24‧‧‧電晶體
T25‧‧‧電晶體
T30‧‧‧電晶體
T31‧‧‧電晶體
T32‧‧‧電晶體
T40‧‧‧電晶體
T41‧‧‧電晶體
T42‧‧‧電晶體
T51、T52、…T5i‧‧‧電晶體
TE‧‧‧MOS電晶體
Vb‧‧‧動作賦能信號
Vlimit‧‧‧限制電壓
Vth‧‧‧閾值電壓
Vout‧‧‧讀出電壓
Vref‧‧‧讀出基準電壓
Vss‧‧‧接地電位
VR‧‧‧電阻變化型元件
WL‧‧‧字元線
WL0、WL1、WL2‧‧‧字元線
圖1係表示將電阻變化型元件用作非揮發性記憶元件之電阻變化型記憶體元件之第1例之電路圖。
圖2係表示將電阻變化型元件用作非揮發性記憶元件之記憶體元件之第2例之電路圖。
圖3係表示圖1所示之電阻變化型記憶體元件中、於以施加電壓感測電流方式進行讀出之情形時之電壓-電流特性之一例之說明圖。
圖4係表示圖2所示之電阻變化型記憶體元件中、於以施加電壓感測電流方式進行讀出之情形時之電壓-電流特性之一例之說明圖。
圖5係表示圖2所示之電阻變化型記憶體元件中、於以施加電流感測電壓方式進行讀出之情形時之電壓-電流特性之一例之說明圖。
圖6係表示圖2所示之電阻變化型記憶體元件中於電阻產生偏差之情形時之電壓-電流特性之一例之說明圖。
圖7係表示圖2所示之電阻變化型記憶體元件中、於以施加電流感測電壓方式進行讀出之情形時之讀出誤差之一例之說明圖。
圖8係表示對圖7所示之讀出誤差進行修正之方法之一例之說明圖。
圖9係表示本發明之第1實施形態之非揮發性記憶體裝置之一構成例之構成圖。
圖10係表示記憶體單元陣列之一構成例之電路圖。
圖11係表示附電壓限制器之電流限制電路之一構成例之電路圖。
圖12係表示感測放大器電路之一構成例之電路圖。
圖13係表示圖9所示之非揮發性記憶體裝置之、於進行讀出動作時之初期電壓波形之一例之說明圖。
圖14係表示進行接著圖13之讀出動作時之電壓波形之一例之說明圖。
圖15係表示圖14之讀出動作之讀出結果之一例之時序圖。
圖16係表示第2實施形態之非揮發性記憶體裝置之一構成例之構成圖。
圖17係表示位址補償電路之一構成例之電路圖。
圖18係表示圖16所示之非揮發性記憶體裝置之讀出動作及讀出結果之一例之時序圖。
圖19係表示第3實施形態之非揮發性記憶體裝置之一構成例之構成圖。
圖20係表示電壓檢測電路之一構成例之電路圖。
圖21係表示選擇元件之電壓-電流特性之一例之說明圖。
圖22係表示於記憶體單元陣列內流動之漏電流之一例之說明圖。
圖23係表示因漏電流而引起之電壓降之說明圖。
圖24係表示圖19所示之非揮發性記憶體裝置之進行讀出動作時之電壓波形之一例之說明圖。
圖25係表示第4實施形態之非揮發性記憶體裝置之一構成例之構成圖。
圖26係表示圖25所示之非揮發性記憶體裝置之進行讀出動作時之電壓波形之一例之說明圖。
圖27係表示第5實施形態之非揮發性記憶體裝置之一構成例之構成圖。
圖28係表示位元線電壓與限制電流之關係之一例之說明圖。
圖29係表示圖27所示之非揮發性記憶體裝置之進行讀出動作時之電壓波形之一例之說明圖。
圖30係表示第6實施形態之非揮發性記憶體裝置之主要部分之構成例之電路圖。
以下，針對本發明之實施形態，參照圖式詳細地進行說明。再者，說明係以如下順序進行。
0.電阻變化型記憶體元件之說明
0.1構成(圖1、圖2)
0.2施加電壓感測電流方式之問題(圖3、圖4)
0.3施加電流感測電壓方式之問題(圖5~圖8)
1.第1實施形態(具備電壓限制器之施加電流感測電壓方式之非揮發性記憶體裝置)(圖9~圖15)
1.1構成
1.1.1非揮發性記憶體裝置之整體構成例(圖9、圖10)
1.1.2附電壓限制器之電流限制電路之構成例(圖11)
1.1.3感測放大器電路之構成例(圖12)
1.2動作
1.2.1讀出動作(圖13~圖15)
1.3效果
2.第2實施形態(具備位址補償電路之非揮發性記憶體裝置)(圖16~圖18)
2.1構成
2.1.1非揮發性記憶體裝置之整體構成例(圖16)
2.1.2位址補償電路之構成例(圖17)
2.2動作
2.2.1讀出動作(圖18)
2.3效果
3.第3實施形態(具備漏電補償電路之非揮發性記憶體裝置)(圖19~圖24)
3.1構成
3.1.1非揮發性記憶體裝置之整體構成例(圖19)
3.1.2電壓檢測電路之構成例(圖20)
3.2動作
3.2.1讀出動作(圖21~圖24)
3.3效果
4.第4實施形態(具備時間控制型電流限制功能之非揮發性記憶體裝置)(圖25、圖26)
4.1構成
4.1.1非揮發性記憶體裝置之整體構成例(圖25)
4.2動作
4.2.1讀出動作(圖26)
4.3效果
5.第5實施形態(具備位元線電壓控制型電流限制功能之非揮發性記憶體裝置)(圖27~圖29)
5.1構成
5.1.1非揮發性記憶體裝置之整體構成例(圖27)
5.2動作
5.2.1讀出動作(圖28~圖29)
5.3效果
6.第6實施形態(施加電壓感測電流方式之非揮發性記憶體裝置)(圖30)
6.1構成及動作
6.2效果
7.其他實施形態
<0.電阻變化型記憶體元件之說明>
[0.1構成]
圖1係表示將電阻變化型元件VR用作非揮發性記憶元件之電阻變化型記憶體元件之第1例。圖2係表示電阻變化型記憶體元件之第2例。
圖1所示之電阻變化型記憶體元件之構造係具有包含電阻變化型元件VR及3端子之MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體TE之1T1R(1 Transistor 1 Resistor，1電晶體1電阻器)型記憶體單元MC。MOS電晶體TE之閘極端子係連接於字元線WL，汲極端子係連接於位元線BL，源極端子係經由電阻變化型元件VR而連接於源極線SL。於位元線BL及源極線SL分別存在配線電阻RBL、RSL。又，於位元線BL及源極線SL分別存在寄生電容CBL、CSL。
於使用1T1R型電阻變化型記憶體元件構成記憶體單元陣列之情形時，須要位元線BL、字元線WL、及源極線SL此3條配線，使得作為交叉點型記憶體裝置之優點的記憶體單元MC之高密度配置變得困難。若為1T1R型，則能夠藉由字元線WL控制記憶體單元MC之電流值。藉此，能夠抑制電阻變化型元件VR之電阻變化時之位元線BL及字元線WL之電壓變化。
圖2所示之電阻變化型記憶體元件之構造係具有串聯連接有電阻變化型元件VR及選擇元件SE之1S1R(1 Selector 1 Resistor，1選擇器1電阻器)型記憶體單元MC。再者，於圖2中，作為1S1R型記憶體單元MC，表示使用二極體作為選擇元件SE之1D1R(1 Diode 1 Resistor，1二極體1電阻器)型記憶體單元MC之構造。
藉由將此種1D1R型記憶體單元MC配置於複數條位元線BL與複數條字元線WL之交叉部，而構成交叉點型記憶體裝置。於此種交叉點型記憶體裝置中，位元線BL連接於電阻變化型元件VR之一端，字元線WL連接於選擇元件SE之一端。於位元線BL及字元線WL分別存 在配線電阻RBL、RWL。又，於位元線BL及字元線WL分別存在寄生電容CBL、CWL。
作為於非揮發性記憶體裝置中讀取記憶於記憶體單元MC之資料值之方法，有施加電壓感測電流方式及施加電流感測電壓方式。於施加電壓感測電流方式中，藉由檢測於對位元線BL施加有讀出用電壓之狀態下之、與讀出基準電流Iref對應之記憶體單元MC之讀出電流之值，而讀取資料值。於施加電流感測電壓方式中，藉由檢測於對位元線BL施加有讀出用電流之狀態下之、與讀出基準電壓Vref對應之記憶體單元MC之讀出電壓之值，而讀取資料值。
以下，對各種感測方式之問題進行說明。
[0.2施加電壓感測電流方式之問題]
圖3係表示圖1所示之1T1R型電阻變化型記憶體元件中、於以施加電壓感測電流方式進行讀出之情形時之電壓-電流特性之一例。再者，於圖3中表示電阻變化型元件VR及MOS電晶體TE之各者之電壓-電流特性。MOS電晶體TE之特性表示線性區域之特性。圖4係表示圖2所示之1D1R型電阻變化型記憶體元件中、於以施加電壓感測電流方式進行讀出之情形時之電壓-電流特性之一例。再者，於圖4中，表示電阻變化型元件VR及選擇元件SE之各者之電壓-電流特性。選擇元件SE之特性係表示二極體之特性。
於電阻變化型記憶體元件中，電阻變化型元件VR之電阻狀態係變化成高電阻狀態及低電阻狀態，記憶之資料值例如若為高電阻狀態則區分為“0”，若為低電阻狀態則區分為“1”。如圖3及圖4所示般，藉由比較讀出基準電流Iref與電阻變化型元件VR之讀出電流值，能夠判別電阻變化型元件VR之電阻狀態，進而能夠判別資料值。
如圖3所示般，於施加電壓感測電流方式中，若為1T1R型則能夠根據其電晶體特性於低電流下進行檢測。另一方面，若為1D1R型， 則如圖4所示般於電阻變化型元件VR為低電阻狀態時流過大電流。於交叉點型記憶體裝置中，為了實現高密度之記憶體單元陣列，多如1D1R型般使用2端子之選擇元件SE作為選擇元件SE，而非3端子之MOS電晶體TE。因此，不具有用以於進行資料讀出時由選擇元件SE限制電流之功能。若為1D1R型，則由於欲讀出之電阻變化型元件VR之電阻值存在較大之範圍，因此根據其電阻值，存在如圖4所示般流過大電流而引起元件之破壞或特性劣化之可能性。
[0.3施加電流感測電壓方式之問題]
(讀出電壓之上升)
圖5係表示圖2所示之1D1R型電阻變化型記憶體元件中、於以施加電流感測電壓方式進行讀出之情形之電阻變化型元件VR之電壓-電流特性之一例。
如圖5所示，於施加電流感測電壓方式中，藉由檢測對位元線BL施加有經電流限制之恆定電流之特定讀出用電流(讀出用限制電流Icomp)之狀態下之、與讀出基準電壓Vref對應之記憶體單元MC之讀出電壓之值，而讀取記憶於記憶體單元MC之資料值。於該情形時，讀出電壓之值成為於電阻變化型元件VR中流動之電流與電阻值之乘積(IR乘積)。
圖6係表示圖2所示之1D1R型電阻變化型記憶體元件中電阻產生偏差之情形時之電阻變化型元件VR之電壓-電流特性之一例。於在1D1R型電阻變化型記憶體元件中以施加電流感測電壓方式進行讀出之情形時，欲讀出之電阻變化型元件VR之電阻值係取數個位數以上之較廣之範圍，因此有於電阻變化型元件VR為高電阻狀態時施加較高之電壓之可能性。於例如圖6所示般若電阻變化型元件VR於高電阻下存在非常大的偏差之情形時，施加高電壓。於此種情形時，較佳為如下述之第1實施形態般對記憶體單元MC之讀出電壓施加電壓限制。
(讀出誤差)
圖7係表示圖2所示之1D1R型電阻變化型記憶體元件中、於以施加電流感測電壓方式進行讀出之情形時之讀出誤差之一例。如圖7所示，若為施加電流感測電壓方式，則根據位元線BL之配線電阻RBL及字元線WL之配線電阻RWL、或半選擇單元MCb之漏電流ILeak等，而存在存在使低電阻狀態時之讀出電壓超過讀出基準電壓Vref，從而產生讀出誤差之可能性。
圖8係表示對圖7所示之讀出誤差進行修正之方法之一例。如下述之第2及第3實施形態般，藉由對讀出基準電壓Vref進行基於讀出位址之配線電阻RBL、RWL之補償、或基於電壓檢測之漏電流ILeak之補償等，能夠防止讀出誤差。
以下，針對該讀出誤差更詳細地進行說明。
於施加電流感測電壓方式中，於讀出基準電壓Vref固定為某相同電壓之情形時，可能會根據選擇之位元線BL及選擇之字元線WL之位址，而引起以IR乘積表示之電壓降，即便於讀出相同電阻值之電阻變化型元件VR之情形時，亦會根據位址而讀出不同之位元線電壓，從而使讀出結果不同。
此處，於電阻變化型元件VR中，存在於寫入動作中藉由施加同一極性之電壓而實現寫入及刪除之單極型、以及藉由施加相反極性之電壓而實現寫入及刪除之雙極型。
於單極型中，對存在於選擇之位元線BL與未選擇之字元線WL間之記憶體單元MC(半選擇單元MCb)，施加有施加於選擇之記憶體單元MC(選擇單元MCa)之電壓的一半之電壓。此時，於半選擇單元MCb中，高電阻狀態之單元與低電阻狀態之單元以不定之比例存在。於高電阻狀態之單元及低電阻狀態之單元中，半選擇狀態下之漏電流ILeak差異較大，因此，位元線BL整體之漏電流ILeak亦變得不穩定。 因此，即便於讀出同一讀出位址之情形時，亦可能會根據於其之前寫入至半選擇單元MCb之資料而使IR乘積不同，故而會讀出不同之位元線電壓，從而使讀出結果不同。
於為雙極型之情形時，除上述單極型之情形以外，於位於選擇之字元線WL與未選擇之位元線BL間之半選擇單元MCb中亦流過漏電流ILeak。上述位元線BL之配線電阻RBL及字元線WL之配線電阻RWL、以及經由半選擇單元MCb之漏電流ILeak分別具有溫度特性，因此可能會使IR乘積根據溫度之差異而有所不同，故而讀出不同之位元線電壓，從而使讀出結果不同。
根據上述配線電阻RBL、RWL、漏電流ILeak、及溫度之組合，欲讀出之位址之IR乘積不同，因此存在輸出之位元線電壓發生變動之可能性。因此存在於相同之讀出基準電壓Vref下無法應對每次變動之位元線電壓之可能性。
再者，於施加電壓感測電流方式中，亦存在產生相同之讀出誤差之可能性。流過位元線BL之電流會根據讀出位址而不同，若使用固定之讀出基準電流Iref，則根據讀出位址，而存在判別電阻狀態之閾值不同之可能性，於該情形時，會產生讀出誤差。
(其他問題)
於使用2端子之選擇元件SE之交叉點型記憶體裝置中，於讀出前之記憶體單元MC為非選擇狀態時，連接於位元線BL且用以將電流限制為一定並予以施加之元件係於非飽和區域內進行動作，但若選擇元件SE被選擇，則於記憶體單元MC中流過電流，用以限制電流之元件移行至飽和區域，源極汲極間成為高阻抗狀態。因此，儲存於位元線BL之寄生電容CBL的電荷通過記憶體單元MC向字元線WL放電。此時，由於選擇元件SE之自非選擇向選擇之轉換一般係急遽地進行，故而會流過暫態電流，從而存在位元線BL暫態地變為高電壓之可能 性。
於交叉點型記憶體裝置中，於開始進行讀出、寫入動作之前，主要將漏電流ILeak設為最小，因此，通常預先對位元線BL、字元線WL同時施加最大寫入電壓之二分之一的共通電壓Vcommon。於自該狀態開始讀出時，若自共通電壓Vcommon開始進行位元線BL之充電，則有如下可能性：因預先儲存於該位元線BL之寄生電容CBL之不穩定的電荷，而使於讀出動作之初期導致如上述所示般之非有意之位元電壓上升。此情況會使電阻變化型元件VR中流過過量之電流，從而存在導致特性之劣化之可能性。
因此，較佳為如下述之第1實施形態之圖13~圖15所示般，於將選擇成為讀出對象之記憶體單元MC之選擇位元線及選擇字元線暫時設為接地電位Vss而使其放電後，將選擇位元線充電至成為讀出電壓為止。
又，若於位元線BL達到能夠利用讀出基準電壓Vref進行感測之特定電壓時，使用進行該電壓感測時使用之小電流進行充電，則存在根據位元線BL本身之寄生電容CBL而令其充電需要較多時間之情況，從而有讀出時間變長之可能性。相反，若僅使電流變大，則於電阻變化型元件VR中會流過超過需要之電流，從而存在引起元件之特性劣化之可能性。
因此，較佳為如於下述之第4、第5實施形態中說明般，於選擇位元線之充電過程中變更讀出用電流之電流限制值。
<1.第1實施形態>
於本實施形態中，以使用上述1D1R型電阻變化型記憶體元件之非揮發性記憶體裝置為例進行說明。又，讀出方式係以藉由上述施加電流感測電壓方式進行之情形為例進行說明。
[1.1構成]
(1.1.1非揮發性記憶體裝置之整體構成例)
圖9係表示本發明之第1實施形態之非揮發性記憶體裝置1之整體構成之一例。該非揮發性記憶體裝置1具備控制電路10、記憶體單元陣列11、位元線解碼器12、字元線解碼器13、附電壓限制器之電流限制電路14、讀出/寫入電路15、及基準電壓產生電路16。
記憶體單元陣列11係將串聯連接有非揮發性電阻變化型元件VR、及2端子型選擇元件SE之記憶體單元MC垂直地配置於複數條位元線BL與複數條字元線WL之複數個交叉部的交叉點型記憶體單元陣列。於圖10中，表示其之等效電路圖。於圖10中，表示於3條位元線BL0、BL1、BL2與3條字元線WL0、WL1、WL2之交叉部配置有記憶體單元MC之例，但位元線BL及字元線WL、以及記憶體單元MC之數量並不限定於圖示之例。
於記憶體單元陣列11中，能夠將資料寫入至由來自外部之位址輸入所指定之記憶體單元MC。又，能夠讀出記憶於由位址輸入所指定之記憶體單元MC之資料。記憶於記憶體單元MC之資料值係以電阻變化型元件VR之電阻狀態進行區分。例如若為高電阻狀態則區分為“0”，若為低電阻狀態則區分為“1”。
對控制電路10，輸入來自外部之控制信號或表示位址之信號。 又，對控制電路10及讀出/寫入電路15，輸入輸出讀出資料及寫入資料。讀出/寫入電路15係進行欲記憶至記憶體單元陣列11之資料之寫入、及記憶於記憶體單元陣列11之資料之讀出動作。讀出/寫入電路15係以例如上述施加電流感測電壓方式進行資料之讀出。
位元線解碼器12係連接於記憶體單元陣列11之各位元線BL，且根據自位址線輸入之行位址，選擇對應之位元線BL(選擇位元線)。又，將此時未選擇之位元線BL全部稱為非選擇位元線。
字元線解碼器13係連接於記憶體單元陣列11之各字元線WL，且 根據自位址線輸入之列位址，選擇對應之字元線WL(選擇字元線)。又，將此時未選擇之字元線WL全部稱為非選擇字元線。
基準電壓產生電路16係產生某固定之讀出基準電壓Vref。若對選擇位元線施加讀出電流負荷後之電壓高於該讀出基準電壓Vref，則表示高電阻狀態(0)，若低於該讀出基準電壓Vref，則表示低電阻狀態(1)。
(1.1.2附電壓限制器之電流限制電路之構成例)
附電壓限制器之電流限制電路14係將於位元線BL中流動之電流限制於設定值，且對電壓以一定之上限進行限制。將附電壓限制器之電流限制電路14之電路之一例示於圖11。
附電壓限制器之電流限制電路14之構成亦可如圖11所示般具備電流限制電路31、及電壓限制器電路32。電流限制電路31具有相互之閘極端子連接之PMOS(P-channel metal oxide semiconductor，P型金氧半導體)型電晶體T11、T12、及恆定電流源33。電壓限制器電路32具有NMOS(N-channel metal oxide semiconductor，N型金氧半導體)型電晶體T13。電壓限制器電路32係連接於位元線BL。
電晶體T11、T12及恆定電流源33構成電流鏡電路。於電晶體T11在飽和區域進行動作之情形時，將恆定電流源33之恆定電流作為讀出用限制電流Icomp而供給至位元線BL。對電晶體T13之閘極端子，供給特定之限制電壓Vlimit與特定之閾值電壓Vth之和電壓。電晶體T13係當讀出電壓Vout達到特定之限制電壓Vlimit時變為於飽和區域之動作，而讀出電壓Vout不會繼續上升。
(1.1.3感測放大器電路之構成例)
讀出/寫入電路15具有施加特定電壓之驅動電路作為與選擇位元線連接之附電壓限制器之電流限制電路14之電源。又，讀出/寫入電路15具有感測放大器電路40，該感測放大器電路40比較讀出動作後之 選擇位元線電壓與讀出基準電壓Vref，並根據其電阻值輸出0或1之資料值。將感測放大器電路40之一例示於圖12。
感測放大器電路40之構成亦可如圖12所示般具備相互之閘極端子連接之PMOS型電晶體T21、T22、及NMOS型電晶體T23、T24、以及NMOS型電晶體T25。電晶體T21、T22係連接於電源及電晶體T23、T24。電晶體T23、T24係連接於電晶體T21、T22及電晶體T25。對電晶體T23之閘極端子輸入位元線BL之電壓。對電晶體之T24之閘極端子輸入讀出基準電壓Vref。
感測放大器電路40為差動感測放大器。電晶體T21、T22構成電流鏡電路。電晶體T23、T24為差動對。電晶體T25係將感測放大器電路40設為動作狀態之開關，且將動作賦能信號Vb輸入至閘極端子。
於該感測放大器電路40中，比較輸入至電晶體T23、T24之各者之閘極端子之電壓彼此，若電晶體T23之閘極電壓高於電晶體T24之閘極電壓，則將low(低)之感測結果設為檢測值Sout並輸出。又，若電晶體T23之閘極電壓低於電晶體T24之閘極電壓，則將high(高)之感測結果設為檢測值Sout並輸出。
[1.2動作]
(1.2.1讀出動作)
圖13係表示圖9所示之非揮發性記憶體裝置1之讀出動作時之初期電壓波形之一例。圖14係表示接著圖13之讀出動作時之電壓波形之一例。圖15係表示圖14之讀出動作之讀出結果之一例。於圖13~圖15中，橫軸表示時間，縱軸表示電壓值或信號值。
讀出/寫入電路15最初經由位元線解碼器12及字元線解碼器13，而於讀出動作之前於共通電壓Vcommon驅動所有位元線BL及字元線WL(圖13)。讀出/寫入電路15其次經由位元線解碼器12及字元線解碼器13，而暫時於接地電位Vss對於選擇成為讀出對象之記憶體單元MC 的選擇位元線及選擇字元線進行驅動且使其放電(圖13)。
其次，讀出/寫入電路15將選擇位元線充電至成為讀出電壓Vout為止(圖14)。該讀出電壓Vout係藉由附電壓限制器之電流限制電路14而被限制於特定之上限。當選擇位元線之電壓達到所選擇之記憶體單元MC之讀出電壓Vout時，讀出/寫入電路15根據讀出電壓與於基準電壓產生電路16中產生之讀出基準電壓Vref相比更上或更下，而將記憶於記憶體單元MC之資料值判定為0或1(圖15)。於圖15之下段，表示輸入至讀出/寫入電路15之感測放大器電路40之動作賦能信號(SA enable)、及作為讀出結果而輸出之檢測值Sout之時序圖之例。
[1.3效果]
根據本實施形態，藉由附電壓限制器之電流限制電路14限制讀出電壓Vout之上限，因此能夠抑制於進行讀出動作時對電阻變化型元件VR施加超過需要之高電壓。又，於將選擇位元線及選擇字元線暫時設為接地電位Vss而使其放電後，將選擇位元線充電至成為讀出電壓Vout為止，因此能夠抑制讀出動作之初期之非有意之電壓上升。
再者，於本說明書中記載之效果終歸為例示而並非限定者，且亦可有其他效果。關於以下之其他實施形態及變化例亦相同。
<2.第2實施形態>
其次，對本發明之第2實施形態進行說明。以下，針對具有與上述第1實施形態相同之構成及作用之部分，適當省略說明。
[2.1構成]
(2.1.1非揮發性記憶體裝置之整體構成例)
圖16係表示本發明之第2實施形態之非揮發性記憶體裝置1-1之整體構成之一例。該非揮發性記憶體裝置1-1中，相對於圖9之非揮發性記憶體裝置1之構成進而具備位址補償電路17。對位址補償電路17，輸入表示位址之信號。其他構成亦可與圖9之非揮發性記憶體裝置1之 構成大致相同。於本實施形態中，亦以使用上述1D1R型電阻變化型記憶體元件之非揮發性記憶體裝置為例進行說明。又，讀出方式係以藉由上述施加電流感測電壓方式進行之情況為例進行說明。
於施加電流感測電壓方式中，於施加讀出用電流而讀出以選擇單元MCa之IR乘積表示之讀出電壓Vout時，無法忽視選擇位元線之配線電阻RBL及選擇字元線之配線電阻RWL。由於每1單元之配線電阻RBL、RWL大致相同，故而選擇單元MCa之前之配線電阻RBL、RWL之IR乘積係相對於位址線性地成比例。該IR乘積係導致施加於選擇單元MCa之電壓之下降，且讀出電壓Vout亦下降。因此，當使用固定之讀出基準電壓Vref，感測下降之讀出電壓Vout時，存在如上述圖7所示般，將本來應判斷為高電阻狀態之記憶體單元MC誤判斷為低電阻狀態之可能性。
因此，於本實施形態中，藉由位址補償電路17，進行控制，即，根據成為讀出對象之記憶體單元MC之配置位置(位址)，使讀出基準電壓Vref變化。
(2.1.2位址補償電路之構成例)
圖17係表示位址補償電路17之一構成例。
位址補償電路17之構成亦可如圖17所示般具備基準電壓產生器41、運算放大器OP1、PMOS型電晶體T30、及階梯電阻電路43。階梯電阻電路43具有複數個虛設電阻R10、及複數個開關SW10。
藉由位址補償電路17，能夠使讀出基準電壓Vref追隨選擇行位址(位元線BL之位址)及選擇列位址(字元線WL之位址)而變化。基準電壓產生器41係產生根據例如帶隙電壓參考等而產生之基準電壓。運算放大器OP1及電晶體T30係產生藉由基準電壓產生器41產生之基準電壓分壓之讀出基準電壓Vref。自基準電壓之分壓比能夠藉由如下方法而求出，即藉由位址解碼器42對根據位元線BL之位址與字元線WL之 位址之和而求出之位元數進行解碼，並切換階梯電阻電路43之開關SW。關於階梯電阻電路43之虛設電阻R10，僅準備實際之位元線BL之位址數與字元線WL之位址數之和。例如若記憶體單元陣列11為(1024條位元線BL)×(1024條字元線WL)之構成，則將2048個虛設電阻R10串聯連接，並設為記憶體單元陣列11之虛設件。
[2.2動作]
(2.2.1讀出動作)
圖18係表示圖16所示之非揮發性記憶體裝置1-1之讀出動作及讀出結果之一例。於圖18中，橫軸表示時間，縱軸表示電壓值或信號值。於圖18之下段，表示輸入至讀出/寫入電路15之感測放大器電路40之動作賦能信號(SA enable)、及作為讀出結果而輸出之檢測值Sout之時序圖之例。
本實施形態之讀出動作係與上述第1實施形態大致相同，但係藉由位址補償電路17，如圖18所示般根據選擇位址而使讀出基準電壓Vref變動。藉此，對讀出電壓Vout之變動進行補償。藉此，能夠對如上述圖7所示般之讀出誤差，如圖8所示般進行修正。
[2.3效果]
根據本實施形態，根據成為讀出對象之記憶體單元MC之配置位置使讀出基準電壓Vref變化，因此能夠提高讀出精度。根據本實施形態，能夠對與配線電阻RBL、RWL之讀出位址對應之讀出電壓Vout之變動進行補償，而抑制讀出誤差。
<3.第3實施形態>
其次，對本發明之第3實施形態進行說明。以下，針對具有與上述第1實施形態或上述第2實施形態相同之構成及作用之部分，適當省略說明。
[3.1構成]
(3.1.1非揮發性記憶體裝置之整體構成例)
圖19係表示本發明之第3實施形態之非揮發性記憶體裝置1-2之整體構成之一例。該非揮發性記憶體裝置1-2中，相對於圖16之非揮發性記憶體裝置1-1之構成，進而具備位元線電壓檢測電路18及字元線電壓檢測電路19。又，代替位址補償電路17而具備位址/漏電補償電路17A。其他構成亦可與圖16之非揮發性記憶體裝置1-1之構成大致相同。於本實施形態中，亦以使用上述1D1R型電阻變化型記憶體元件之非揮發性記憶體裝置為例進行說明。又，讀出方式係以藉由上述施加電流感測電壓方式進行之情形為例進行說明。
位址/漏電補償電路17A除了進行上述第2實施形態之位址補償以外，亦進行漏電補償之電路。於交叉點型記憶體裝置中，選擇元件SE必須具有於圖21中所示般之特性(如為雙極型電阻變化型元件VR之情形時)。此處，於共通電壓Vcommon為驅動選擇位元線電壓之電壓Vsel之1/2時，選擇位元線被施加電壓直至電壓Vse1為止時之、施加於位於選擇位元線與非選擇字元線間之半選擇單元MCb的電壓係成為共通電壓Vcommon，此時流過之電流成為Ihalf。
自選擇位元線流出之電流及流入至選擇字元線之漏電流ILeak成為其半選擇單元電流之合計，但該電流會根據各自之半選擇單元MCb內之電阻變化型元件VR之狀態為高電阻狀態或低電阻狀態之比率而有較大差異。藉此，於讀出選擇單元MCa之電流施加讀出時，其IR乘積除了根據配線電阻RBL、RWL之IR乘積之外，亦根據半選擇單元MCb整體之漏電流ILeak、及至選擇單元MCa為止之路徑上之半選擇單元MCb之漏電流ILeak，隨著位址之增加而非線性地增加。
因此，於進行選擇讀出單元之動作之前，檢測半選擇單元MCb之選擇位元線及選擇字元線整體之漏電流ILeak，並使用該電流值而修正讀出基準電壓Vref。因此，雖無法針對各位址求出IR乘積，但藉由 對整體平均地進行修正，能夠進一步提高上述第2實施形態之位址補償電路17之精度。
於圖22中，表示於記憶體單元陣列11內之半選擇單元MCb中流動之漏電流ILeak之例。例如於圖22之例中，選擇單元MCa係位元線BL1與字元線WL1之交叉點。對非選擇線(BL0、BL2、WL0、WL2)施加V/2，對選擇位元線BL1施加V，對選擇字元線WL1施加0V。分別對選擇單元MCa施加V，對半選擇單元MCb施加V/2或-V/2，而流過對應之電流。
(3.1.2電壓檢測電路之構成例)
位元線電壓檢測電路18係針對複數條位元線BL之各者之讀出/寫入電路15，檢測遠端部之位元線電壓(末端電壓)。字元線電壓檢測電路19係針對複數條字元線WL之各者之讀出/寫入電路15，檢測遠端部之字元線電壓(末端電壓)。
於圖20中，表示源極隨耦器電路作為應用於位元線電壓檢測電路18及字元線電壓檢測電路19之電壓檢測電路之例。電壓檢測電路係根據位元線BL或字元線WL之末端電壓而輸出不同之電壓，並對讀出基準電壓Vref進行修正。
位元線電壓檢測電路18及字元線電壓檢測電路19之構成亦可分別如圖20所示般具備PMOS型電晶體T31、NMOS型電晶體T32、及電流源34。於電晶體T31中，亦可將使該電壓檢測電路之動作開啟．關閉之信號/Enable輸入至閘極端子。再者，亦可省略電晶體T31，經常進行檢測動作。對電晶體T32之閘極端子輸入位元線BL或字元線WL之末端電壓(far end電壓)。電晶體T32及電流源34構成源極隨耦器電路。由於輸入成為高阻抗，故而不會對位元線BL及字元線WL之電壓及電流產生影響。
[3.2動作]
(3.2.1讀出動作)
於本實施形態中，藉由位元線電壓檢測電路18及字元線電壓檢測電路19檢測因於位元線BL及字元線WL中流動之漏電流ILeak而引起的電壓降。位址/漏電補償電路17A係基於該檢測結果而對讀出基準電壓Vref進行修正。
於該非揮發性記憶體裝置1-2中，在讀出動作之前，於共通電壓Vcommon驅動所有位元線BL及字元線WL。當開始進行讀出動作時，對選擇位元線及選擇字元線同時施加較共通電壓Vcommon更高之電壓。此時，藉由置於選擇位元線及選擇字元線之遠端部之位元線電壓檢測電路18及字元線電壓檢測電路19，能夠檢測各自之下降之電壓。由於因配線電阻RBL、RWL而引起之電壓降為固定，故而藉由減去其便能夠檢測各者之漏電流ILeak。將此時之動作示於圖23。又，於圖24中，表示該非揮發性記憶體裝置1-2之讀出動作之一例。於圖23及圖24中，橫軸表示時間，縱軸表示電壓值。
將如圖23所示般之末端電壓輸入至圖20中例示之檢測電路，而進行漏電流之補償。藉由將該檢測出之漏電流值反饋至位址/漏電補償電路17A，而對經位址補償之讀出基準電壓Vref進一步進行修正。其以後之讀出動作亦可與上述第1實施形態或上述第2實施形態大致相同。再者，高電阻狀態之讀出電壓Vout係藉由附電壓限制器之電流限制電路14，而如圖24所示般被限制於特定之限制電壓Vlimit。
[3.3效果]
根據本實施形態，除了進行位址補償以外亦進行漏電補償，因此能夠進一步以高精度防止讀出誤差。
<4.第4實施形態>
其次，對本發明之第4實施形態進行說明。以下，針對具有與上述第1至第3實施形態相同之構成及作用之部分，適當省略說明。
[4.1構成]
(4.1.1非揮發性記憶體裝置之整體構成例)
圖25係表示本發明之第4實施形態之非揮發性記憶體裝置1-3之整體構成之一例。該非揮發性記憶體裝置1-3中，相對於圖19之非揮發性記憶體裝置1-2之構成，進而具備時序控制電路20。其他構成亦可與圖19之非揮發性記憶體裝置1-2之構成大致相同。於本實施形態中，亦以使用上述1D1R型電阻變化型記憶體元件之非揮發性記憶體裝置為例進行說明。又，讀出方式係以藉由上述施加電流感測電壓方式進行之情形為例進行說明。
時序控制電路20係將讀出用電流之電流限制值變更為選擇位元線之充電過程中之電流控制電路。
[4.2動作]
(4.2.1讀出動作)
於上述第3實施形態中，由於將於位元線BL中流動之讀出用電流限制為較小，故而存在如圖24所示般位元線BL之電壓之上升變慢之情形。本實施形態之讀出動作與上述第3實施形態大致相同，但於選擇元件SE即將變為選擇狀態之前之電流負荷發生變化之方面不同。將本實施形態之讀出動作示於圖26。於圖26中，橫軸表示時間，縱軸表示電壓值。如圖26所示，進行使讀出用電流之電流限制放慢之控制直至位元線BL上升某種程度為止。
於施加固定之讀出用電流而求出選擇單元MCa之IR乘積之情形時，該電流係與寫入或刪除為相同方向之電流。因此，於讀出時，為了使因該電流而引起之特性劣化之影響最小，而施加非常小之電流。另一方面，於讀出動作之初期，於使接地於接地電位Vss之選擇位元線上升至選擇有選擇元件SE且輸出讀出電壓Vout為止時，若以上述非常小之電流負荷進行充電，則會因位元線BL之寄生電容CBL而非常耗 費時間。
因此，於選擇位元線上升至選擇元件SE使電流流動之電壓之前，使讀出用電流之限制值變大或不進行限制，其後，於選擇有選擇元件SE且於電阻變化型元件VR中流過電流之前，限制於特定之電流值。此時，於經過由時序控制電路20所確定之時間後，變更限制電流值。藉由該方法，能夠使選擇位元線之充電高速化，從而能夠縮短讀出時間。
[4.3效果]
根據本實施形態，能夠藉由對電流限制值之時間之控制，而使藉由限制讀出用電流所得之讀出時間之低速化變為高速化，從而謀求縮短讀出時間。
<5.第5實施形態>
其次，對本發明之第5實施形態進行說明。以下，針對具有與上述第1至第4實施形態相同之構成及作用之部分，適當省略說明。
[5.1構成]
(5.1.1非揮發性記憶體裝置之整體構成例)
圖27係表示本發明之第5實施形態之非揮發性記憶體裝置1-4之整體構成之一例。該非揮發性記憶體裝置1-4中，相對於圖25之非揮發性記憶體裝置1-3之構成，代替時序控制電路20而具備限制電流控制電路21。其他構成亦可與圖25之非揮發性記憶體裝置1-3之構成大致相同。於本實施形態中，亦以使用上述1D1R型電阻變化型記憶體元件之非揮發性記憶體裝置為例進行說明。又，讀出方式係以藉由上述施加電流感測電壓方式進行之情形為例進行說明。
限制電流控制電路21係根據選擇位元線之位元線電壓之變化，而變更讀出用電流之電流限制值之電流控制電路。
[5.2動作]
(5.2.1讀出動作)
於上述第4實施形態(圖25、圖26)中，對藉由時序控制電路20變更限制電流之方法進行了說明。於該方法中，必須在選擇有選擇元件SE之前藉由時序控制而變更限制電流，若於選擇有選擇元件SE之後進行變更，則會導致記憶體單元MC之狀態之反轉或記憶體單元MC本身之破壞、特性之劣化，因此，須要具有充分裕度之時序控制。
於本實施形態中，表示使限制電流值追隨選擇位元線電壓，且根據選擇位元線之上升而使其逐漸接近讀出用限制電流值之方法。
圖28係表示位元線電壓與限制電流之關係。於選擇位元線電壓為0V時，限制電流值最大。隨著選擇位元線電壓上升，限制電流值接近讀出用電流值(讀出用限制電流Icomp)，且於到達記憶體單元MC之選擇電壓之前，成為讀出用電流值。根據該方法，則無需如上述第4實施形態般之時序之控制，而且能夠使選擇位元線之充電高速化。
將本實施形態之讀出動作示於圖29。於圖29中，橫軸表示時間，縱軸表示電壓值。本實施形態之讀出動作係與上述第3實施形態大致相同，但如圖29所示，於電流負荷追隨選擇位元線之電壓而變化、且於選擇元件SE成為選擇狀態之前變化成讀出用電流負荷之方面不同。
[5.3效果]
根據本實施形態，係根據選擇位元線之位元線電壓之變化，而變更讀出用電流之電流限制值，因此能夠謀求縮短讀出時間。
<6.第6實施形態>
其次，對本發明之第6實施形態進行說明。以下，針對具有與上述第1至第5實施形態相同之構成及作用之部分，適當省略說明。
[6.1構成及動作]
上述第2實施形態(圖16~圖18)之位址補償之方法亦可應用於藉 由施加電壓感測電流方式之非揮發性記憶體裝置。
如使用圖1所示之1T1R型電阻變化型記憶體元件之非揮發性記憶體裝置般，於施加電壓感測電流方式(圖3)中，亦存在因選擇之位元線BL及字元線WL之位址之配線電阻RBL、RWL之差異而導致輸出電流值出現差異之可能性。此時，藉由應用上述第2實施形態之位址補償電路17，根據位址對施加電壓感測電流方式之讀出基準電流Iref進行修正，能夠抑制因位址而引起之讀出誤差。
於圖30中，表示應用於施加電壓感測電流方式中之附位址補償之基準電流產生電路50之構成。附位址補償之基準電流產生電路50之構成亦可具備基準電流產生器51、運算放大器OP11、電阻元件R20、NMOS型電晶體T40、PMOS型電晶體T41、T42、複數個PMOS型電晶體T51、T52、…T5i、及開關SW20。電晶體T40之閘極端子連接於運算放大器OP11之輸出端子。電晶體T41、T42係相互之閘極端子連接。開關SW20係相對於複數個電晶體T51、T52、…T5i之各者而設置。關於複數個電晶體T51、T52、…T5i，僅準備與位元線BL之位址數及字元線WL之位址數對應之數量。
基準電流產生器51、運算放大器OP11、電晶體T40、及電阻元件R20係產生讀出基準電流Iref。電晶體T41、T42構成電流鏡電路。電晶體T42之輸出成為未進行位址之修正之情形時之基準的讀出基準電流Iref。藉由位址解碼器52，切換複數個電晶體T51、T52、…T5i之閘極，且接通之電晶體與電晶體T41構成電流鏡電路，藉此，根據位址對讀出基準電流Iref進行修正。
[6.2效果]
根據本實施形態，於施加電壓感測電流方式中，根據成為讀出對象之記憶體單元MC之配置位置使讀出基準電流Iref變化，因此能夠提高讀出精度。根據本實施形態，能夠對與配線電阻RBL、RWL之讀 出位址對應之讀出電流之變動進行補償，從而抑制讀出誤差。
<7.其他實施形態>
本發明之技術並不限定於上述各實施形態之說明，可進行各種變形而實施。
例如，本技術之非揮發性記憶體裝置亦可應用於除電阻變化型記憶體裝置(ReRAM)以外之記憶體裝置、例如CBRAM、PCRAM、MRAM、及STTRAM等。
又，例如，本技術可取如下構成。
(1)一種非揮發性記憶體裝置，其具備：複數條位元線；複數條字元線；記憶體單元陣列，其具有複數個包含非揮發性記憶元件之記憶體單元，且上述各記憶體單元配置於上述複數條位元線與上述複數條字元線之複數個交叉部；基準電壓產生電路，其產生成為判別記憶於上述記憶體單元之資料值之基準的讀出基準電壓；讀出電路，其藉由檢測於對上述位元線施加有經電流限制之特定讀出用電流之狀態下之、與上述讀出基準電壓對應之上述記憶體單元之讀出電壓之值，而讀取記憶於上述記憶體單元之資料值；及位址補償電路，其根據成為上述讀出電路中之讀出對象之上述記憶體單元之配置位置，而使上述讀出基準電壓變化。
(2)如上述(1)之非揮發性記憶體裝置，其中上述位址補償電路具備階梯電阻電路，該階梯電阻電路具有與上述複數條位元線之數量及上述複數條字元線之數量對應之複數個虛 設電阻。
(3)如上述(1)或(2)之非揮發性記憶體裝置，其進而具備：電壓檢測電路，其檢測因於上述複數條位元線及上述複數條字元線中流動之漏電流而引起之電壓降；及漏電補償電路，其基於上述電壓檢測電路之檢測結果，對上述讀出基準電壓進行修正。
(4)如上述(3)之非揮發性記憶體裝置，其中上述電壓檢測電路具有：位元線電壓檢測電路，其針對上述複數條位元線之各者之上述讀出電路而檢測遠端部之位元線電壓；及字元線電壓檢測電路，其針對上述複數條字元線之各者之上述讀出電路而檢測遠端部之字元線電壓。
(5)如上述(1)至(4)中任1項之非揮發性記憶體裝置，其進而具備電壓限制器電路，該電壓限制器電路將施加有上述讀出用電流之狀態下之上述讀出電壓限制於特定之上限。
(6)如上述(1)至(5)中任1項之非揮發性記憶體裝置，其中上述讀出電路係於將選擇成為讀出對象之上述記憶體單元之選擇位元線及選擇字元線設為接地電位而暫時使其放電後，將上述選擇位元線充電至成為上述讀出電壓為止。
(7)如上述(6)之非揮發性記憶體裝置，其進而具備電流控制電路，該電流控制電路係於上述選擇位元線 之充電過程中變更上述讀出用電流之電流限制值。
(8)如上述(7)之非揮發性記憶體裝置，其中上述電流控制電路包含時序控制電路，該時序控制電路係於將上述選擇位元線設為上述接地電位而使其放電後，於經過一定時間後變更上述電流限制值。
(9)如上述(7)之非揮發性記憶體裝置，其中上述電流控制電路係根據上述選擇位元線之位元線電壓之變化，而變更上述電流限制值。
(10)如上述(1)至(9)中任1項之非揮發性記憶體裝置，其中上述非揮發性記憶元件係根據電阻狀態之變化而記憶資料之電阻變化型元件。
(11)一種非揮發性記憶體裝置，其具備：複數條位元線；複數條字元線；記憶體單元陣列，其具有複數個包含非揮發性記憶元件之記憶體單元，且上述各記憶體單元配置於上述複數條位元線與上述複數條字元線之複數個交叉部；基準電流產生電路，其產生成為判別記憶於上述記憶體單元之資料值之基準的讀出基準電流；讀出電路，其藉由檢測於對上述位元線施加有特定讀出用電壓之狀態下之、與上述讀出基準電流對應之上述記憶體單元之讀出電流之值，而讀取記憶於上述記憶體單元之資料值；及 位址補償電路，其根據成為上述讀出電路之讀出對象之上述記憶體單元之配置位置，而使上述讀出基準電流變化。
本申請案係以於2014年10月30日向日本專利廳申請之日本專利申請編號第2014-220979號為基礎且主張其優先權者，且以參照之形式將該申請案之所有內容引用於本申請案。
只要為業者，則能夠根據設計上之必要條件或其他因素，而想到各種修正、組合、次組合、及變更，可理解，其等屬於隨附之申請專利範圍或其均等物之範圍內。
1-1‧‧‧非揮發性記憶體裝置
10‧‧‧控制電路
11‧‧‧記憶體單元陣列
12‧‧‧位元線解碼器
13‧‧‧字元線解碼器
14‧‧‧附電壓限制器之電流限制電路
15‧‧‧讀出/寫入電路
16‧‧‧基準電壓產生電路
17‧‧‧位址補償電路

Claims (15)

  1. 一種非揮發性記憶體裝置，其具備：複數條位元線；複數條字元線；記憶體單元陣列，其具有複數個包含非揮發性記憶元件及2端子之選擇元件的記憶體單元，且上述各記憶體單元配置於上述複數條位元線與上述複數條字元線之複數個交叉部；基準電壓產生電路，其產生成為判別記憶於上述記憶體單元之資料值之基準的讀出基準電壓；讀出電路，其藉由檢測於對上述2端子之選擇元件經由對應之上述位元線施加有經電流限制之特定讀出用電流之狀態下之、相對於上述讀出基準電壓之上述記憶體單元之讀出電壓之值，而讀取記憶於上述記憶體單元之資料值；及位址補償電路，其根據成為上述讀出電路中之讀出對象之上述記憶體單元之配置位置，而使上述讀出基準電壓變化。
  2. 如請求項1之非揮發性記憶體裝置，其中上述位址補償電路具備階梯電阻電路，該階梯電阻電路具有與上述複數條位元線之數量及上述複數條字元線之數量對應之複數個虛設電阻。
  3. 如請求項1之非揮發性記憶體裝置，其進而具備：電壓檢測電路，其檢測由上述複數條位元線及上述複數條字元線中流動之漏電流而引起之電壓降；及漏電補償電路，其基於上述電壓檢測電路之檢測結果，而修正上述讀出基準電壓。
  4. 如請求項3之非揮發性記憶體裝置，其中 上述電壓檢測電路具有：位元線電壓檢測電路，其針對上述複數條位元線之各者之上述讀出電路，而檢測遠端部之位元線電壓；及字元線電壓檢測電路，其針對上述複數條字元線之各者之上述讀出電路，而檢測遠端部之字元線電壓。
  5. 如請求項1之非揮發性記憶體裝置，其進而具備：電壓限制器電路，該電壓限制器電路係將施加有上述讀出用電流之狀態下之上述讀出電壓限制於特定之上限。
  6. 如請求項1之非揮發性記憶體裝置，其中上述讀出電路係於將選擇成為讀出對象之上述記憶體單元之選擇位元線及選擇字元線設為接地電位而暫時使其放電後，將上述選擇位元線充電至成為上述讀出電壓為止。
  7. 如請求項6之非揮發性記憶體裝置，其進而具備：電流控制電路，該電流控制電路係於上述選擇位元線之充電過程中變更上述讀出用電流之電流限制值。
  8. 如請求項7之非揮發性記憶體裝置，其中上述電流控制電路包含時序控制電路，該時序控制電路係於將上述選擇位元線設為上述接地電位而使其放電後，於經過一定時間後變更上述電流限制值。
  9. 如請求項7之非揮發性記憶體裝置，其中上述電流控制電路係根據上述選擇位元線之位元線電壓之變化，而變更上述電流限制值。
  10. 如請求項1之非揮發性記憶體裝置，其中上述非揮發性記憶元件係根據電阻狀態之變化而記憶資料之電阻變化型元件。
  11. 如請求項10之非揮發性記憶體裝置，其中 上述2端子之選擇元件係二極體。
  12. 如請求項11之非揮發性記憶體裝置，其中於每個上述記憶體單元，上述電阻變化型元件與上述二極體係串聯連接於對應之上述位元線與對應之上述字元線之間。
  13. 如請求項1之非揮發性記憶體裝置，其中上述配置位置包含：位元線之位址及字元線之位址；且上述位址補償電路係：根據成為讀出對象之上述記憶體單元之位元線之位址及字元線之位址兩者，而使上述讀出基準電壓變化。
  14. 一種非揮發性記憶體裝置，其具備：複數條位元線；複數條字元線；記憶體單元陣列，其具有複數個包含非揮發性記憶元件之記憶體單元，且上述各記憶體單元配置於上述複數條位元線與上述複數條字元線之複數個交叉部；基準電流產生電路，其產生成為判別記憶於上述記憶體單元之資料值之基準的讀出基準電流；讀出電路，其藉由檢測於對上述位元線施加有特定之讀出用電壓之狀態下之、相對於上述讀出基準電流之上述記憶體單元之讀出電流之值，而讀取記憶於上述記憶體單元之資料值；及位址補償電路，其根據成為上述讀出電路之讀出對象之上述記憶體單元之配置位置，而使上述讀出基準電流變化。
  15. 一種非揮發性記憶體裝置，其具備：複數條位元線；複數條字元線；記憶體單元陣列，其具有複數個包含非揮發性記憶元件之記 憶體單元，且上述各記憶體單元配置於上述複數條位元線與上述複數條字元線之複數個交叉部；基準電壓產生電路，其產生成為判別記憶於上述記憶體單元之資料值之基準的讀出基準電壓；讀出電路，其藉由檢測於對上述位元線施加有經電流限制之特定讀出用電流之狀態下之、相對於上述讀出基準電壓之上述記憶體單元之讀出電壓之值，而讀取記憶於上述記憶體單元之資料值；及位址補償電路，其根據成為上述讀出電路中之讀出對象之上述記憶體單元之配置位置，而使上述讀出基準電壓變化；上述讀出電路係於將選擇成為讀出對象之上述記憶體單元之選擇位元線及選擇字元線設為接地電位而暫時使其放電後，將上述選擇位元線充電至成為上述讀出電壓為止；上述非揮發性記憶體裝置進而具備：電流控制電路，其係於上述選擇位元線之充電過程中變更上述讀出用電流之電流限制值。
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