JP4570886B2 - 相変化メモリデバイス - Google Patents

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Description

本発明は相変化メモリ（ＰＣＭ）デバイスに関する。
周知のように、相変化メモリアレイは異なる電気特性を有する２つの位相間の切り替えを行う属性を備えた材料分類を使用するメモリ素子に基づいており、メモリ素子において実質的に非晶質の不規則な位相と、結晶性または多結晶質の規則的な位相を形成する材料の２つの異なる結晶構造に関係している。そのため、２つの位相は大きく異なる値の抵抗性に関係する。
現在、カルコゲナイドまたはカルコゲニック材料と称される周期表グループＶＩの素子の合金、例えばＴｅやＳｅを相変化メモリセルに有利に用いることができる。現在最も将来性があるカルコゲナイドは、Ｇｅ、Ｓｂ、Ｔｅの合金（Ｇｅ2Ｓｂ2Ｔｅ5）で形成されたものであり、上書き可能なディスク上に情報を格納する目的で幅広く用いられている。
カルコゲナイドの場合、材料が非晶質（より高い抵抗性を有する）位相から結晶質（より高い伝導性を有する）位相へ移行する際に、またはその逆において、その抵抗性が２桁またはそれ以上の規模で変化する。さらに、非晶質状態の場合には、抵抗性は表示した範囲までは温度に依存し、典型的なＰタイプ半導体の反応に関しては１００℃毎に約１桁変化する。
相変化は、局所的に温度を上昇させることで得られる。１５０℃未満では、両位相とも安定している。２００℃を超えると急激に微結晶の核形成が起こり、また材料を長時間かけて結晶化温度に維持すると、材料が相変化を起こして結晶化する。カルコゲナイドを非晶質状態に戻すには、温度を融解温度（約６００℃）よりも高くし、その後急速に冷却する。
電気的観点からすると、ジュール効果によりカルコゲニック材料を加熱する結晶抵抗素子に電流を流すことにより、結晶化および融解温度に達することが可能である。図１は、加熱電流およびこれに関連した論理値の関数であるカルコゲニック材料の抵抗反応を簡単に示しており、この場合、ＲRは、非晶質状態（リセット状態または論理値“０”）に対応する抵抗を示し、ＲSは結晶または多結晶状態（設定状態または論理値“１”）に対応する抵抗を示している。
相変化メモリの全体的な構造を図２に示す。図２のメモリアレイ１は複数のメモリセル２を備えており、メモリセル２の各々が相変化タイプのメモリ素子３と選択素子４とを含んでおり、選択素子４はここではＮＭＯＳトランジスタにより形成されている。そうではなく選択素子４をバイポーラ接合トランジスタまたはＰＮダイオードにより形成することも可能である。
メモリセル２は行と列に並んでいる。各メモリセル２内において、メモリ素子３は専用のビット線１１（アドレスはＢＬｎ−１、ＢＬｎ、ＢＬｎ＋１、．．．）に接続された第１ターミナルと、専用の選択素子４の第１導電性ターミナルに接続された第２ターミナルとを備えている。選択素子４は、専用の制御ラインと、アースされた第２導電性ターミナルとに接続された制御ターミナルとを具備しており、該制御ラインはワード線１２（アドレスはＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、．．．）とも呼ばれる。
例えば、ビット線ＢＬｎおよびワード線ＷＬｎの1つに接続するような、特定のセル２に属するメモリ素子３を選択する場合、アドレス指定されたセルに接続したビット線１１とワード線１２（選択したビット線ＢＬｎと、選択したワード線ＷＬｎ）を高圧化し、メモリ素子３の第１ターミナルが第１電圧Ｖ１にてバイアスされ、第２ターミナルがゼロに近い第２電圧Ｖ２にてバイアスされるようにする。
上述の抵抗値と整合させる上で、リセット動作はリセットセル（抵抗ＲR）を得るために動作が実行されることを意味し、設定動作はセットセル（抵抗ＲS）を得るために動作が実行されることを意味する。
２レベルセルへのビットの書き込みは、セットおよびリセット動作の両方に関し、一定の継続時間および振幅を有する電流パルスをセル内に流して行う。
図２に示すアレイ配列とすることにより、選択したセルの書き込みおよび読み取りが臨界を呈する。実際に図３ａ中の符号１５で示すように、セル２はビット線抵抗ＲＢＬと直列している。ビット線抵抗ＲＢＬは、ビット線１１に沿ったセル２の位相幾何学的ポジションの機能を果たす。特に、第１ワード線１２に接続されたセル２の抵抗ＲＢＬはゼロであり（ＷＬ＜０＞）、最終ワード線１２に接続されたセル２の抵抗ＲＢＬは最大である（ＷＬ＜Ｎ＞）。
書き込み動作を固定のバイアス電圧（図３ａ中の電圧ＶＢＬ）で実施する場合、メモリ素子３内を流れる電流は書き込むセル２の位相幾何学的ポジション、すなわち抵抗ＲＢＬに依存することになる。特に、書き込むセル２が第１ワード線１２（ＷＬ＜０＞）に接続されている場合、第１ターミナルに印加された電圧Ｖ１がＶＢＬと等値となり、これにより、次式と等しい電流Ｉ１が決定される。すなわち、
Ｉ１＝（ＶＢＬ−Ｖ２）／Ｒｃ
ここで、Ｒｃはメモリ素子３の抵抗である。これとは異なり、書き込むセル２が最終ワード線１２（ＷＬ＜Ｎ＞）と接続している場合には、セル内を流れる電流Ｉ２は次式に等しく、
Ｉ２＝（ＶＢＬ−Ｖ２）／（Ｒｃ＋ＲＢＬ）
それは電流Ｉ１よりも低い。
したがって、書き込み後の各セル２の抵抗値は、各々のビット線１１に沿ったセルの位置に依存するため、セル２の抵抗Ｒｃの分布展開が求められる。
選択素子４がＭＯＳタイプのトランジスタの代りにバイポーラ接合トランジスタにより形成されている場合には、図３ｂに示すようにメモリ素子３内に流れる電流もワード線の抵抗に依存するため、書き込み電流の選択セルの位相幾何学的ポジションへの依存はより顕著なものとなる。図３ｂではワード線抵抗は符号１６で示され、ＲＷＬと等しい。
上記より、セル２の抵抗値のさらなる分布の展開が求められる。その一方で、セル抵抗の幅広い分布により、読み取りおよび書き込みの最中に問題が生じる。
実際、読み取るセル２がその情報コンテンツを損傷することのないリセット状態にある場合には、そのメモリ素子３に閾値電圧Ｖｔｈよりも低い電圧Ｖ１−Ｖ２を印加する必要があり、閾値電圧Ｖｔｈよりも高い電圧を印加した場合には、メモリ素子３はリセット状態（高リセット抵抗ＲR、図１参照）から設定状態（低設定抵抗ＲS）へパスしてしまう可能性がある。実際には、現在の技術および材料を用いると、閾値電圧Ｖｔｈは約１Ｖになる。
動作が低領域・低電圧範囲から閾値電圧Ｖｔｈに移ると、相変化デバイスの電流が線形よりも早く増加し、Ｖｔｈ周囲の範囲内で幾何級数的になる。Ｖｔｈにおけるデバイス電流はＩｔｈと定義される。閾値電圧Ｖｔｈを超えない電流をセル内に供給することで、リセットセル２の読み取りを可能にするには、十分な動作マージンを確保しながら、Ｉｔｈよりも低い電流を供給することが必要である。実用的なデバイスのＩｔｈは、リセット電流の１〜２％の範囲内にある。これは言い換えれば５〜１０μＡとなるが、最新のデバイスではさらに低い値になる。
約１μＡを正確に読み取った電流を発生させることは、処理変化（不整合、閾値電圧）、温度変化等に関連してこのような電圧問題が生じる限りにおいて、困難の原因となる。
さらに、この電流値ではリセット抵抗ＲR＝１００ｋΩを有するリセットセル中で結果的に生じる電圧は１００ｍＶに等しい。そのため、設定セルをリセットセルと区別するため、５０ｍＶのみマージンが存在し、この５０ｍＶのマージンは上記のリセット抵抗ＲR＝１００ｋΩの１００ｍＶの電圧と、設定セルについての得られた電圧（０Ｖに近い）との中間となる。例えば、約０．４〜０．６Ｖに制限するさらなるマージンを提供することで、読み取り中のメモリ素子に印加される最大電圧によりこれらのセンス電圧差が大幅に減少する。
本発明の目的は、書き込み後に相変化セルの抵抗値の分布幅を縮小することで、読み取り中に、設定セルとリセットセル間の区別を単純化させながら、上述した問題を解決することにある。
本発明によれば、請求項１及び１１にそれぞれ定義されるように、相変化メモリデバイスと、これに関連した読み取り／書き込み方法とが提供される。
すなわち、本発明による相変化メモリデバイスは、複数のメモリセルにより形成されたメモリアレイを備え、前記メモリセルの各々がカルコゲニック材料のメモリ素子と、前記メモリ素子に直列接続した選択素子とを具備し、前記メモリセルに接続された複数のアドレス線と、前記メモリアレイに接続された書き込み段階とをさらに備えており、前記書き込み段階が、前記アドレス線に選択的に接続され、選択されたメモリセルに前記選択したメモリセルの前記メモリ素子の電気特性を修正する値の電流を供給する電流ジェネレータ手段を具備していることを特徴とする。
本発明による相変化メモリデバイスへの書き込み方法は、カルコゲニック材料のメモリ素子（３）と、これに直列接続した選択素子（４）とを含む複数のメモリセル（２）で形成されたメモリアレイ（１）を備え、前記メモリセルの選択した１つに、前記選択したメモリセルのメモリ素子の電気特性を修正する値の電流を供給するステップを有することを特徴とする。
本発明の一の実施態様によれば、メモリセルへの書き込みは、所望の修正動作に従いプリセット電流により実施され、またメモリセルの読み取りは、選択したセルにバイアス電圧を印加することにより実施される。この方法では、書き込み中に、選択したセルの位相幾何学的ポジションにより選択したセル内およびそのメモリ素子に流れる電流の値が影響を受けることはない。むしろ、読み取り中に選択したセルが電圧によりバイアスされることにより、簡単な読み取りとより単純なセンス回路の生成とが実現される。
以下、本発明の理解を高めるべく、純粋に非限定的な例として、好ましい実施の形態を添付の図面を参照しながら説明する。
図４を参照すると、相変化メモリ（ＰＣＭ）デバイス２０は、図２、図３aまたは図３ｂに示した構造を備えたメモリアレイ１を具備しており、セル２（図中には１個のみを概略的に示す）は、行デコーダ２１から伸びるワード線ＷＬ０、ＷＬ１、．．．、ＷＬＮを介し、また列セレクタ２３から伸びるビット線ＢＬ０、ＢＬ１、．．．、ＢＬＮを介してアドレス指定される。また、図５に詳細に示すように、相変化メモリ（ＰＣＭ）デバイス２０は、列セレクタ２３から供給された列選択信号により制御される。
列セレクタ２２はさらに、図５に詳細に示すように、読み取り／書き込みセレクタ２６を介し、書き込み段階２５と選択的に接続されている。書き込み段階２４（以下でより詳細に説明する）は、書き込みに必要な電流を発生する。この目的のために、書き込みイネーブル信号ＷＥと入力データＤｉｎを受信し、適切な値の電流を列セレクタ２２に供給する。列セレクタ２２は、列デコーダ２３第２より供給された列選択信号に従って選択したビット線ＢＬにこの適切な値の電流を供給する。以下でさらに詳細に説明する読み取り段階２５は、選択したメモリセルの情報コンテンツを読み取る機能を備えている。この目的のため、この機能は出力イネーブル信号ＯＥにより可能とされ、出力データＤｏｕｔを供給する。
チャージポンプブロック３０が、書き込み回路２４と読み取り回路２５の動作に必要な動作電圧を供給電圧から供給する。チャージポンプブロック３０と書き込みおよび読み取り段階２４、２５との間に配設された電圧調整器３１が、動作電圧を安定化し、回路のバイアスに必要な基準電圧を発生する。
図５に示すように、書き込み段階２４は従来タイプの電流ミラー回路により各ビット線ＢＬにミラードされた一のジェネレータにより形成することができる。あるいは、図６に示すように、同時に書き込むメモリセルと同数の電流ジェネレータを設けることも可能である。
ここでは読み取り段階２５を複数のセンス回路により形成しており、図９、図１０においてより詳細に示している。
図５は、図４のＰＣＭデバイス２０の一部を詳細に示す図であり、列セレクタ２２と、読み取り／書き込みセレクタ２６とを詳細に示している。しかし、図５では読み取り段階２５を形成する複数の読み取り回路３３を示している。図５の書き込み段階２４に関しては、一のジェネレータにより形成されている。
詳細には、列セレクタ２２は、ＮＭＯＳまたはＰＭＯＳトランジスタにより実現される複数の選択スイッチにより形成されており、これらの選択スイッチは直列に接続され、各々の列選択信号により選択されたビット線１１（その本数は、同時に読み取り／書き込まれるセルと同数）をできるだけ多くのバイアス線３４に既知の方法で毎回接続するように制御される。さらに、列セレクタ２２は、選択したビット線１１を適切にバイアスする機能を備えており、以下で詳細に説明する。列セレクタ２２を形成する選択スイッチの数は、メモリアレイの寸法またはメモリの各セクタの寸法、およびメモリ組織に依存する。例えば、図５ではバイアス線３４と選択したビット線１１の間の各経路が列選択信号Ｙｍ、Ｙｎの各々により制御され２個のＰＭＯＳトランジスタ３５、３６と、各々の列選択信号Ｙｏによって制御されたＮＭＯＳトランジスタ３７とを具備している。
各バイアス線３４は、書き込みトランジスタ４２および読み取りトランジスタ４３として表示される２個のＰＭＯＳトランジスタを介し、専用の書き込み線４０および専用の読み取り線４２に接続されている。書き込みトランジスタ４２は全て同一の書き込みイネーブル信号Ｙｗにより制御され、読み取りトランジスタ４２は全て同一の読み取りイネーブル信号Ｙｒによって制御される。図６に示すように、書き込み線４０は、書き込み段階２４を形成する電流ジェネレータのできるだけ多くの出力に（一のみの場合には図５に示すように）接続され、あるいは各々の電流ジェネレータ４５に接続されている。
書き込み中に、書き込みトランジスタ４２はオンであり、読み取りトランジスタ４３はオフである。選択したビット線１１に対応するＰＭＯＳトランジスタ３５、３６、ＮＭＯＳトランジスタ３７（さらに書き込みトランジスタ４２）がバイアスされ、これによりこれらトランジスタにかかる電圧を可能な限り降下させる。つまり、信号Ｙｍ、Ｙｎ、Ｙｗが低下され（例えばアースされ）、また信号Ｙｏが（書き込み電流を著しく制限しない値にまで）上昇される。メモリ素子３への電流供給は書き込み段階２４により供給される。
読み取り中に、読み取りトランジスタ４３がオンにされ、書き込みトランジスタ４２がオフにされる。読み取りは、図９、図１０を参照しながら以下に詳細に説明する方法で行われる。
図６の書き込み段階２４の構造を用い、各電流ジェネレータ４５が電流を発生し（各書き込み線４０に供給される）、その値は書き込むデータに依存する。例えば、２レベルタイプのＰＣＭデバイス２０の場合、Ｄｉｎは複数のビットＤ０、Ｄ１、．．．、Ｄｉを有し、それは論理値“０”または“１”と仮定することができる。ビットＤｉが“１”に等しければ、関連する電流ジェネレータが設定電流を発生し、またビットＤｉが“０”に等しければ、リセット電流を発生する。
図７は、電流ジェネレータ４５の実施形態を図示している。
論理回路４８は、それぞれのビットＤｉを受信する入力部４８ｃと、リセット書き込み電圧ＶGRまたは設定書き込み電圧ＶGSを各々供給する２個の出力部４８ａ、４８ｂとを具備している。論理回路４８の出力部４８ａ、４８ｂは、ジェネレータトランジスタ４９ａ、４９ｂの各々のゲートターミナルと接続されている。ジェネレータトランジスタ４９ａ、４９ｂはＮＭＯＳタイプのものであり、アースされたソースターミナルとドレンターミナルとを備え、これらのターミナルはダイオードが接続されたＰＭＯＳトランジスタ５０とＰＭＯＳタイプの第１イネーブリングトランジスタ５１を介し相互に接続され、また第１ノード５２に接続されており、トランジスタ５１は反転されたイネーブル信号ＥＮ ＮをＰＣＭデバイス２０の中央処理ユニット（図示せず）から受信する。
第１ノード５２は第１負荷ブランチ５３に接続しており、第１負荷ブランチ５３は、第１ノード５２と電圧ＶＡに設定された供給線５６との間で相互に直列結合した、２個のダイオード接続されたＰＭＯＳトランジスタ５４ａ、５４ｂにより形成されている。ＮＭＯＳトランジスタ５８とＰＭＯＳトランジスタ５９で形成された第１バイアスブランチ５７が、第１負荷ブランチ５３と並列接続されている。第１バイアスブランチ５７のＮＭＯＳトランジスタ５８が、そのゲートターミナル上で、バイアス電圧ＶＢを受信する。第１バイアスブランチ５７のＰＭＯＳトランジスタ５９が、そのゲートターミナル上で反転されたイネーブル信号ＥＮ Ｎとは逆のイネーブル信号ＥＮを受信する。
第２負荷ブランチ６０は、供給線５６と第２ノード６４間で接続されている。第２負荷ブランチ６０は２個のＰＭＯＳトランジスタ６１ａ、６１ｂを有し、これらのトランジスタは直列接続されており、また第１負荷ブランチのＰＭＯＳトランジスタ５４ａ、５４ｂの各々のゲートターミナルに接続されたゲートターミナルを備えている。第１バイアスブランチ５７に類似の第２バイアスブランチ６５が、第２負荷ブランチ６０と並列接続している。第２バイアスブランチ６５は、第１バイアスブランチ５７のトランジスタ５８、５９と類似のトランジスタ６６、６７により形成されている。
第２ノード６４は、第１イネーブリングトランジスタ５１と類似の第２イネーブリングトランジスタ７０を介し各々の書き込み線４０に接続されている。
図７の電流ジェネレータ４５では、ジェネレータトランジスタ４９ａ、４９ｂが電流源として動作する。これらのトランジスタが論理回路４８によってオンにされる（書き込みイネーブル信号ＷＥと、ビットＤｉとにより制御されている単純な切り替えによって行う）。実際には、論理回路４８が書き込むビット（またはより一般的にはデータ）に従って適切な電圧（例えば、供給電圧Ｖｃｃ）をジェネレータトランジスタ４９ａ、４９ｂに供給する。例えば“０”を書き込む場合には（設定動作よりも高い電流を要するリセット動作）、ジェネレータトランジスタ４９ａ、４９ｂの両方をオンにする。反対に、“１”を書き込む場合には、ジェネレータトランジスタ４９ａ、４９ｂのうちいずれか一方のみをオンにする。あるいは、２個のジェネレータトランジスタ４９ａ、４９ｂを、各々が設定電流またはリセット電流のみを供給するように寸法および／またはバイアスすることができる。この場合には、ジェネレータトランスレータ４９ａ、４９ｂを交互にオンにする。
図８に示すように、ジェネレータトランジスタ４９ａ、４９ｂの代わりに一のジェネレータトランジスタを用いることができるが、この場合、ジェネレータトランジスタ７３は制御された電圧ジェネレータ７４に接続されたゲートターミナルを備え、電圧ジェネレータ７４は、Ｄｉとして読み取るデータまたはビットを受信し、Ｄｉとして書き込むデータまたはビットこのように要求された設定またはリセット動作に応じた変数値を有する制御電圧ＶＧを発生する。
図７、図８の両方において、トランジスタ５１、７０、５９、６７に供給されたイネーブル信号ＥＮと反転されたイネーブル信号ＥＮ Ｎが、電流ジェネレータをイネーブルおよびディスエーブルにすることで、書き込み動作を実行していない際の電流の浪費を防止し、書き込み動作が図４の書き込みイネーブル信号ＷＥによって行えるようにする。バイアスブランチ５７、６０のＮＭＯＳトランジスタ５８、６６に供給されたバイアス電圧ＶＢは適切な電圧であり、電流ジェネレータ４５がオフ状態にあると、第１、第２ノード５２、６４をフローティングしておかないよう適宜バイアスする機能を備えている。
供給電圧ＶＡは、電荷ポンプ３０および電圧調整器３１（図４）により適切に調整された、昇圧された電圧であるか、または外部より供給された電圧である。
本発明の一の実施態様によれば、メモリセル２の読み取りは、そのメモリ素子３（図２）を適切にバイアスし、選択したメモリセル２に接続したビット線１１内を流れる電流を適切な基準電流と比較することで実行される。この比較は、図９に概略的に示される回路を有するにセンス回路３３（図５）を用いて有利に行われる。
図９では、読み取り回路３３は、デュアルインプットダイナミックタイプの差動回路７８で形成されている。したがって、読み取り回路３３は、第１差動ノード７８ａに接続した第１入力部と、第２差動ノード７８ｂに接続した第２入力部とを備えており、第１入力部では、基準電流ＩＲＥＦと選択したセル内を流れる電流ＩＣとの差が計算され、第２入力部では選択したセル内を流れる電流ＩCと基準電流ＩREF間の差が計算される。
図１０に読み取り回路３３の実施形態を示すが、ここでは、理解を高めるために読み取りを行う選択されたメモリセル２への接続経路を示している。
詳細には、セルミラー回路８０が、電圧ＶＡに設定した供給線８５、セル等化ノード８１、第２差動ノード７８ｂ、第１中間ノード８３間で接続されている。セル等化ノード８１は読み取り線４１に接続されている。
セルミラー回路８０は、供給線８５とセル等化ノード８１間でダイオード接続されたＰＭＯＳタイプのセル入力トランジスタ８８と、供給線８５と第２差動ノード７８ｂ間で接続されたＰＭＯＳタイプの第１セルミラートランジスタ８９と、供給線８５と第１中間ノード間で接続されたＰＭＯＳタイプの第２セル・ミラー・トランジスタ９０とを有している。トランジスタ８８、８９、９０は同一の構造を備え、同一の技術を用いて製造され、同一の寸法を有しており、その結果セル電流ＩCと等しい同一の電流でトラバースされている。さらに、供給線８５とセル等化ノード８１の間にはミラーオフ切り替えトランジスタ９１が接続されており、該トランジスタのゲートターミナルでＶＡと０Ｖ間の制御電圧ＣＮＴを受信する。
さらに、基準ミラー回路９４が、供給線８５、基準等化ノード９５、第１差動ノード７８ａ、第２中間ノード９７間に接続されている。基準等化ノード９５は基準線９８に接続されており、基準線９８は基準セル（図示せず）に接続され、基準電流ＩREFをキャリーする。
基準ミラー回路９４は、セルミラー回路８０と類似の構造を備え、また供給線８５と基準等化ノード９５間でダイオード接続されたＰＭＯＳタイプの第１基準入力トランジスタ９９と、供給線８５と第１差動ノード７８ａ間で接続されているＰＭＯＳタイプの第１基準ミラー・トランジスタ１００と、供給線８５と第２中間ノード９７間で接続されるＰＭＯＳタイプの第２基準ミラー・トランジスタ１０１とを有している。さらに、供給線８５と基準等化ノード９５間にミラーオフ切り替えトランジスタ１０２が接続されており、該トランジスタのゲートターミナルで制御電圧ＣＮＴが受信される。
ＮＭＯＳトランジスタで形成された第１ミラー回路１０５が、第１中間ノード８３と第１差動ノード７８ａ間で接続されている。ＮＭＯＳトランジスタで形成された第２ミラー回路１０６が、第２中間ノード９６と第２差動ノード７８ｂ間で接続されている。第１ミラー回路１０５と第２ミラー回路１０６は、ミラーオフ切り替えトランジスタ９１、１０２で制御電圧ＣＮＴを０Ｖへ変更することで、オフに切り替えられる。
読み取り中に、トランジスタ３５〜３７が、読み取るメモリセル２に接続するビット線を選択するように、さらにこれを読み取り回路２６に接続するように調整される。ＮＭＯＳトランジスタ３７は、電圧１用のセレクタおよび固定素子の両方として動作する。事実、Ｙｏ＝Ｖ１＋Ｖｔｈ＋Ｖｏｖとなり、この場合、ＶｔｈはＮＭＯＳトランジスタ３７の閾値電圧（調整された電圧）、Ｖｏｖは、ＮＭＯＳトランジスタ３７内を流れる電流に依存し、よって読み取りメモリセル２の設定またはリセット条件に依存する過励振電圧である。Ｖ１は、セルの情報コンテンツを修正するように選択される（例えば、Ｖ１≒１Ｖ）。実際には、Ｙｏを固定することにより、いかなる場合でもＶ１、Ｖｔｈと比べて低いＶｏｖの変化を除いて、電圧Ｖ１も固定される。
その結果、電圧ＹｏがＶ１に選択されたメモリセル２のバイアスを決定するため、選択されたビット線１１内に、メモリセル２の設定またはリセット条件に依存する電流ＩCが流れる。次に、セル電流ＩCがセルミラー回路８０（さらに正確には、第２セルミラートランジスタ９０）と、第１ミラー回路１０５とによって第１差動ノード７８ａにミラーされ、ここで基準ミラー回路９４により（さらに正確には、第１基準ミラー・トランジスタ１００によって）ミラーされた基準電流ＩREFから減じられる。
さらに、基準電流ＩREFが、基準ミラー回路９４（さらに正確には、第２基準ミラー・トランジスタ１０１）、第２ミラー回路１０６によって、第２差動ノード７８ｂにミラーされ、セルミラー電流８０により（さらに正確には第１セルミラー・トランジスタ８９により）反復されるセル電流ＩCから減じられる。
事前に、図示しない等化トランジスタにより、第１差動ノード７８ａ、第２差動ノード７８ｂを同じバイアス電圧に変更してある場合には、第１、第２差動ノード７８ａ、７８ｂ内を流れる電流が、各ノードに関連した寄生容量ＣR、ＣM（破線で示す）を充電または放電する。実際にはセル電流ＩCが基準電流ＩREFよりも高い場合には、電流ＩREF−ＩCがこれに関連する容量ＣRを急速に放電するため、電流ＩC−ＩREFがこれに関連する容量ＣMを急速に充電する一方で、第１差動ノード７８ａにおける電圧が急速に降下するため、第２差動ノード７８ｂにおける電圧が急速に上昇する。
反対に、基準電流ＩＲＥＦがセル電流ＩＣよりも高い場合には、第１差動ノード７８ａにおける電圧が急速に上昇し、第２差動ノード７８ｂにおける電圧が急速に降下する。
次に、この差動ノード７８が、差動ノード７８ａと差動ノード７８ｂの電圧を比較し、出力データを供給する。
本明細書に記載の読み取り／書き込み方法は、多重プログラミングに使用することができる。この目的のためには、メモリ素子３に異なる論理抵抗値を書き込み、これと同時に所望値周辺で可能な限り狭くあるべき統計的分布で、事前設定レベル数をメモリ素子３の最小抵抗値ＲＭＩＮと最大抵抗値ＲＭＡＸ間に設定したウィンドウ内に正確に配置できるようにする。メモリ素子３の抵抗はプログラム電流と直接相関するために、メモリ素子３を異なるプログラム電流を用いて異なる論理抵抗値でプログラムすることが可能である。例えば、図１１ａに示すように、電流Ｉ２、Ｉ３、Ｉ４を供給することで論理レベル００に関連した（ＲＭＩＮおよびプログラム電流Ｉ１に関連する）抵抗Ｒ１を備えた設定セルから、論理レベル０１、１０、１１にそれぞれ関連するさらに３つの論理抵抗値Ｒ２、Ｒ３、Ｒ４を得ることが可能である。この方法で、各メモリセル２内に２個のビットを格納することができる。
同様に、図１１ｂに示すように、論理レベル１１に関連する抵抗Ｒ４を有するリセットセルからスタートし、論理レベル１０、０１、００に相当し、電流Ｉ３、Ｉ２、Ｉ１を供給する他の論理抵抗値Ｒ３、Ｒ２、Ｒ１を得ることが可能である。
上記の場合には、書き込み電流ジェネレータが、異なる抵抗値のプログラムに必要な異なる電流値を供給できるものでなくてはならない。
しかし、ＰＣＭデバイス２０に書き込みを行う技術はこれと違うものであってもよい。
第１の解決法によれば、電流ジェネレータは、上昇値または下降値の電流を階段状に供給する。電流ステップを付加した後、メモリ素子内にプログラムされた抵抗値（または関連する論理値）が確認される。プログラムされた値が、読み取り段階において、適切な基準値（抵抗、電圧または電流）との比較によって確認される。比較の結果が負である場合には、所望の値に達するまで、新規の上昇／降下パルスが供給される。
図１２ａ、図１２ｂは、書き込み中に付加された電流階段の２つの非限定的な例を、確認段階で分けて示す。書き込み中にトランジスタ３５〜３７、４２はオンであり、トランジスタ４３はオフである（図５に類似の図１３参照。図１３では、選択したビット線１１を１本だけ示しており、またこれに関連した書き込み回路４５および読み取り回路３３を詳細に示している）。
これに加え、トランジスタ４９ａ〜４９ｃを所望の電流を得るべく選択的にオンにしている。特に、最初に第１電流段階が図１２ａまたは図１２ｂに示すように供給される。
次に、確認を実行する。このために、書き込みトランジスタ４２をオフにし、読み取りトランジスタ４３をオンにする。ＮＭＯＳトランジスタ３７により、前述したように制御された読み取り電圧ＶＢＬにおいてビット線１１のバイアスが可能になる。その後、読み取り回路３３がメモリ素子３内を流れる電流Ｉｉを、所望の抵抗値（または論理値）に関連した電流ＩREFと比較する。確認の結果が否である場合には、読み取り回路３３が再び書き込み回路４５を使用可能にし、これにより、書き込み回路４５が新規で、上昇値の電流パルスを送信し、トランジスタ４９ａ〜４９ｃを選択的および適切にイネーブルにする。反対に、確認の結果が正であった場合には、書き込みアルゴリズムが中断される。
あるいは、プログラム対象であるセルに、所望レベルに関連した値の電流を供給する電流ジェネレータを用いて多重プログラミングを実施することもできる。例えば、各メモリセル２につき２ビットを格納する場合には、メモリ素子３の４つの異なる抵抗値に関連した正確な値の４つの電流レベルが必要である。
多重メモリへの電流ジェネレータの実現は、図７、図８に示す、２つのレベルのメモリへの電流ジェネレータの実現と類似する。例えば、図１４は、マルチレベルタイプの電流ジェネレータ４５を示しており、この電流ジェネレータ４５は、書き込む論理レベル１につき１つ設けられた合計４つのジェネレータトランジスタ４９ａ〜４９ｄを備え、該トランジスタは交互に起動されるため、即座に４つのジェネレータトランジスタ４９ａ〜４９ｄのうち１つのみを起動することができる。あるいは、これらのジェネレータトランジスタを組み合わせてオンにし、必要な電流値を得ることも可能である。
図１５は別の解決方法を示しており、この場合には一のトランジスタ７３（図８のものと類似）がゲート電圧ＶＧ５により駆動されるが、このゲート電圧の値は、所望の電流値により、したがって所望の論理レベルによって決定される。
本明細書に記載のメモリデバイスの効果は以下のとおりである。メモリ素子はプリセット電流の供給によって書き込まれるため、プログラムした抵抗値がアレイ内の各セルの位相幾何学的ポジションにより影響を受けることはない。そのため、プログラムした抵抗値の狭い分布を、したがってより容易な読み取りを得ることが可能となる。狭い抵抗分布が得られるため、さらに、正確性に欠ける読み取りでは不可能な、多重のプログラミングを実行することが可能である。
読み取り工程中のセルの電圧バイアスにより、単純な動作が可能となる。読み取りもより簡単になり、読み取り回路を単純な構造で作成できるようになる。したがって、このデバイスは、総体的に信頼性が高く安価である。
最後に、上記で説明および例証したＰＣＭデバイスに対し、添付の特許請求の範囲に定義する発明の趣旨を逸脱しない範囲で種々変更・修正可能であることは明らかである。
電流の関数としての設定ＰＣＭセルおよびリセットＰＣＭセルにおける抵抗を示す図面である。 ＰＣＭセルのアレイの回路図である。 ＭＯＳトランジスタとして作成した選択素子の場合の、アレイの等価電気回路図である。 バイポーラ接合トランジスタで作成した場合の、アレイの等価電気回路図である。 本発明によるメモリデバイスの実施形態のブロック図である。 図４のメモリデバイスの一部分をより詳細に示した図である。 図４のメモリデバイスの実施形態を示すブロック図である。 図６中のブロックの１つをさらに詳細に示した図である。 図７中のブロックの別の実施形態を示す図である。 図６中の他のブロックを全体的に示す図である。 図９中のブロックをさらに詳細に示す図である。 多重タイプのメモリセル内のプログラム可能な抵抗値を示す図である。 多重タイプのメモリセル内のプログラム可能な抵抗値を示す図である。 多重タイプのメモリセルの書き込みシーケンスを示す図である。 多重タイプのメモリセルの別の書き込みシーケンスを示す図である。 多重タイプのメモリデバイスに関連した電気回路図である。 多重タイプのメモリデバイスに関連した電気回路図である。 多重タイプのメモリデバイスに関連した電気回路図である。
符号の説明
１ メモリアレイ
２ メモリセル
３ メモリ素子
４ 選択素子
１１ ビット線
１２ ワード線
１６ ワード線抵抗
２０ 相変化メモリ（ＰＣＭ）デバイス
２１ 行デコーダ
２２ 列セレクタ
２３ 列デコーダ
２４ 書き込み段階
２５ 読み取り段階
２６ 読み取り／書き込みセレクタ
３０ チャージポンプブロック
３１ 電圧調整器
３３ 読み取り回路
３４ バイアス線
３５、３６ ＰＭＯＳトランジスタ
３７ ＮＭＯＳトランジスタ
４０ 書き込み線
４１ 読み取り線
４２ 書き込みトランジスタ
４３ 読み取りトランジスタ
４５ 電流ジェネレータ
４８ 論理回路
４８ａ、４８ｂ 出力部
４９ａ、４９ｂ ジェネレータトランジスタ
５０ ＰＭＯＳトランジスタ
５１ 第１使用可能トランジスタ
５２ 第１ノード
５３ 第１負荷ブランチ
５４ａ、５４ｂ ＰＭＯＳトランジスタ
５６ 供給線
５７ 第１バイアスブランチ
５８ ＮＭＯＳトランジスタ
５９ ＰＭＯＳトランジスタ
６０ 第２負荷ブランチ
６１ａ、６１ｂ ＰＭＯＳトランジスタ
６４ 第２ノード
６５ 第２バイアスブランチ
６６、６７ トランジスタ
７０ 第２イネーブリングトランジスタ
７３ ジェネレータトランジスタ
７４ 電圧ジェネレータ
７８ 差動回路
７８ａ 第１差動ノード
７８ｂ 第２差動ノード
８０ セルミラー回路
８１ セル等化ノード
８３ 第１中間ノード
８５ 供給線
８８ セル入力トランジスタ
８９ 第１セルミラー・トランジスタ
９０ 第２セルミラー・トランジスタ
９１ ミラー切り替えトランジスタ
９４ 基準ミラー回路
９５ 基準等化ノード
９７ 第２中間ノード
９８ 基準線
９９ 第１基準入力トランジスタ
１００ 第１基準ミラートランジスタ
１０１ 第２基準ミラートランジスタ
１０２ ミラー切り替えトランジスタ
１０５ 第１ミラー回路
１０６ 第２ミラー回路
Ｉ２、Ｉ３ Ｉ４ 供給電流
Ｒ２、Ｒ３ Ｒ４ 論理抵抗値

Claims (13)

  1. 相変化メモリデバイス（２０）において、
    複数のメモリセル（２）により形成されたメモリアレイ（１）を備え、前記メモリセルの各々がカルコゲニック材料のメモリ素子（３）と、前記メモリ素子に直列接続した選択素子（４）とを具備するメモリアレイと、
    前記メモリセルに接続された複数のアドレス線（１１）と、
    前記メモリアレイに接続された書き込み段階（２４）とを備え、
    前記書き込み段階（２４）が、前記複数のアドレス線（１１）に選択的に接続され、選択されたメモリセル（２）に前記選択したメモリセルの前記メモリ素子（３）の電気特性を修正する値の電流を供給する複数の電流ジェネレータ回路（４５）を具備し、
    前記複数の電流ジェネレータ回路（４５）の各々が、少なくとも１個のジェネレータトランジスタ（７３）と、負荷回路（５３、６０）と、論理回路（７４）とから構成され、前記ジェネレータトランジスタ（７３）は、制御信号を受信する制御ターミナルと、出力ターミナルとを備え、前記負荷回路（５３、６０）は、カレントミラー回路を構成し、前記ジェネレータトランジスタの前記出力ターミナルに接続された入力部（５２）と、選択した各アドレス線（１１）に接続されると共に前記ジェネレータトランジスタ（７３）に流れる電流をミラー出力する出力部（６４）とを備え、前記論理回路（７４）は、データ信号（Ｄｉ）を受信するデータ入力部と、前記ジェネレータトランジスタの前記制御ターミナルに接続された出力部とを備え、前記データ信号に相関する値の前記制御信号を生成する相変化メモリデバイス。
  2. 前記ジェネレータトランジスタ（７３）が、更に複数のジェネレータトランジスタ（４９ａ〜４９ｄ）から構成され、前記複数のジェネレータトランジスタの各々は、制御信号をそれぞれ受信する制御ターミナルと、前記負荷回路（５３、６０）の入力部（５２）に共通接続される出力ターミナルとを備え、前記論理回路（４８）は、更に、前記複数のジェネレータトランジスタの前記制御ターミナルに接続される複数の出力部（４８ａ、４８ｂ）を備えている請求項１に記載のメモリデバイス。
  3. 前記メモリアレイ（１）に接続された読み取り段階（２５）を備え、前記読み取り段階が電圧ジェネレータ手段（３７）およびコンパレータ手段（３３）から構成され、前記電圧ジェネレータ手段（３７）は選択したアドレス線（１１）に接続され、前記選択したアドレス線を事前に設定した読み取り電圧にてバイアスして、選択したメモリセル（２）内にセル電流が流れるように構成され、前記コンパレータ手段（３３）は、前記選択したアドレス線に接続され、前記セル電流を事前設定値の基準電流と比較する請求項１または２に記載のメモリデバイス。
  4. 動作セレクタ段階（２６）を備えており、前記動作セレクタ段階（２６）は前記読み取り段階（２５）と、書き込み段階（２４）と、メモリアレイ（１）とに接続され、前記選択したアドレス線（１１）を前記書き込み段階と、前記読み取り段階（２５）のコンパレータ手段（３３）とに選択的に接続させる請求項３に記載のメモリデバイス。
  5. 前記コンパレータ手段がデュアルインプットダイナミック差動回路を有する請求項３または４に記載のメモリデバイス。
  6. 前記コンパレータ手段（３３）が、選択した各々のアドレス線（１１）において、
    第１減算器素子（７８ｂ）を備え、前記第１減算器素子が前記選択した各々のアドレス線（１１）と基準線（９８）とに接続され、前記選択した各々のアドレス線内を流れるセル電流と、前記基準線内を流れる基準電流との間の差に比例する出力電圧を生成し、
    第２減算器素子（７８ａ）をさらに備え、前記第２減算器素子（７８ａ）が前記選択した各々のアドレス線と、前記基準線とに接続され、前記基準電流と前記流れているセル電流との間の差に比例する出力電圧を生成し、
    前記第１、第２減算器素子に接続した差動増幅器（７８）をさらに備えてなる請求項３または４に記載のメモリデバイス。
  7. 前記コンパレータ手段（３３）がさらに、
    セルミラー回路（８０）を備え、前記セルミラー回路（８０）が、前記各々のアドレス線（１１）に接続した入力部（８１）と、前記セル電流と相関した電流を供給する第１、第２出力部（７８ｂ、８３）とを具備し、前記セルミラー回路の前記第１出力部が、前記第１減算器素子（７８ｂ）に接続しており、
    基準電流ミラー回路（９４）をさらに備え、前記基準電流ミラー回路（９４）が、前記基準線（９８）に接続した入力部（９５）と、前記基準電流に相関した電流を供給する第１、第２出力部（７８ａ、９７）とを備え、前記基準ミラー回路の第１出力部が前記第２減算器素子（７８ａ）に接続しており、
    第１ミラー回路（１０５）をさらに備え、前記第１ミラー回路（１０５）が、前記セルミラー回路（８０）の第２出力部（８３）と前記第２減算器素子（７８ａ）の間で接続しており、
    第２ミラー回路（１０６）をさらに備え、前記第２ミラー回路（１０６）が、前記基準ミラー回路（９４）の第２出力部（９７）と前記第１減算器素子（７８ｂ）の間で接続してなる請求項６に記載のメモリデバイス。
  8. 相変化メモリデバイス（２０）への書き込み方法であって、カルコゲニック材料のメモリ素子（３）と、これに直列接続した選択素子（４）とを含む複数のメモリセル（２）で形成されたメモリアレイ（１）を備え、前記複数のメモリセルは複数のアドレス線（１１）にそれぞれ接続され、
    前記複数のメモリセルの中の選択した１つに、前記選択したメモリセルのメモリ素子の電気特性を修正する値の電流を供給するライトステップを備え、
    前記ライトステップは、
    論理回路（７４）がデータ入力部にデータ信号（Ｄｉ）を受信するステップと、
    前記論理回路が前記データ信号に応じた値を持つ制御信号をデータ出力部に生成するステップと、
    前記論理回路が電流ジェネレータ回路（４５）に含まれる少なくとも１個のジェネレータトランジスタ（７３）の制御ターミナルに前記制御信号を供給するステップと、
    前記ジェネレータトランジスタが出力ターミナルに電流を生成するステップと、
    前記ジェネレータトランジスタが前記出力ターミナルに生成された電流をカレントミラー回路で構成される負荷回路（５３、６０）の入力部（５２）に供給するステップと、
    前記負荷回路が前記入力部に供給された電流を出力部に転写するステップと、
    前記負荷回路が前記転写された電流を前記複数のアドレス線（１１）の中の選択されたアドレス線に供給するステップとを備えた書き込み方法。
  9. 前記ライトステップが、複数のパルスを供給する請求項８に記載の書き込み方法。
  10. 前記電気特性を第１方向において修正する際に前記パルスが振幅の増加を有し、前記電気特性を前記第１方向と反対の第２方向において修正する際に前記パルスが振幅の低下を有する請求項９に記載の書き込み方法。
  11. 各パルスを付加した後に、前記電気特性を確認するために読み取りが実施され、前記電気特性の値に比例してセル信号が生成され、その後、前記セル信号が所望の値と比較され、前記セル信号が該所望の値との事前に設定した関係を有する場合のみ、後続する電流パルスが印加される請求項９または１０に記載の書き込み方法。
  12. 前記選択したメモリセル（２）に接続したアドレス線（１１）を、事前に設定した読み取り電圧にてバイアスするステップと、該選択したメモリセル内を流れる前記セル電流を検出するステップと、前記セル電流を事前設定した値の基準電流と比較するステップとからなる請求項８〜請求項１１のいずれか１項に記載の書き込みした相変化メモリの読み取り方法。
  13. 前記比較するステップが、前記セル電流と前記基準電流の間の差に比例する第１電圧信号を生成し、前記基準電流と前記セル電流の間の差に比例する第２電圧信号を生成し、差動増幅器（７８）を介して前記第１および第２信号を比較してなる請求項１２に記載の読み取り方法。
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