KR100742203B1 - 메모리 셀 선택 회로를 포함하는 반도체 메모리 장치와그것의 동작 방법 - Google Patents

메모리 셀 선택 회로를 포함하는 반도체 메모리 장치와그것의 동작 방법 Download PDF

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윤한섭
홍종균
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한양대학교 산학협력단
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Abstract

본 발명은 메모리 셀 선택 회로를 포함하는 반도체 메모리 장치와 그것의 동작 방법에 관한 것으로서, 본 발명에 따른 반도체 메모리 장치는, 메모리 셀 어레이, 제1 메모리 셀 선택 회로, 제2 메모리 셀 선택 회로, 및 주변 회로부를 포함한다. 메모리 셀 어레이는 복수의 워드 라인과 복수의 비트 라인을 공유하는 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 기입 또는 소거 동작시 공급되는 전압에 따라 가변하는 저항값을 가진다. 제1 메모리 셀 선택 회로는 워드 라인 선택 신호들에 응답하여 복수의 워드 라인들 중 적어도 하나의 선택 워드 라인에 워드 라인 선택 전압을 출력한다. 제2 메모리 셀 선택 회로는 비트 라인 선택 신호들에 응답하여 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키고, 나머지 비선택 비트 라인들에 비트 라인 차폐(shield) 전압을 출력한다. 본 발명에 따른 반도체 메모리 장치와 그것의 동작 방법은 메모리 셀의 크로스토크 현상이나 커플링 현상에 의한 동작 성능의 저하를 감소시킬 수 있다.
메모리 셀 선택 회로, 비트 라인 차폐 전압, 비트 라인 드라이버

Description

메모리 셀 선택 회로를 포함하는 반도체 메모리 장치와 그것의 동작 방법{A semiconductor memory device for including memory cell selection circuits and operation method of the same}
도 1은 종래의 기술에 따른 PoRAM의 코아(core) 회로를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 도면이다.
도 3은 도 2에 도시된 센스 앰프의 상세한 회로도이다.
도 4는 도 2에 도시된 반도체 메모리 장치의 판독(read) 동작과 관련된 신호들의 타이밍도이다.
도 5는 도 2에 도시된 반도체 메모리 장치의 기입(write) 동작과 관련된 신호들의 타이밍도이다.
도 6 및 도 7은 도 2에 도시된 반도체 메모리 장치의 소거(erase) 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 메모리 장치 101 : 메모리 셀 어레이
102 : 제1 메모리 셀 선택 회로 103 : 제2 메모리 셀 선택 회로
104 : 주변 회로 110 : 입력 버퍼
120 : 제어부 130 : 전압 발생기
140 : X-디코더 150 : Y-디코더
BD1∼BDK : 비트 라인 드라이버 160 : 입출력 선택 회로
170 : 센스 앰프 회로 180 : 데이터 입출력 회로
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는, 반도체 메모리 장치와 그 동작 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 PC(personal computer)나, 휴대용 장치 등과 같이 데이터 저장 공간을 필요로 하는 전자 장치들에서 사용되고 있다. 반도체 메모리 장치 중에서 비휘발성 메모리 장치는 고집적화가 용이하고, 전원 공급이 중단되어도 메모리 셀에 저장된 내용을 그대로 유지할 수 있고, 메모리 셀의 리프레쉬 동작을 필요로 하지 않는다는 장점을 갖는다. 이러한 장점들로 인하여 비휘발성 메모리 장치는 저전력으로 장시간 동안 동작해야 하는 휴대용 장치들에서 주로 사용되고 있다. 이러한 비휘발성 메모리 장치의 한 종류로서 최근 개발된 PoRAM(Polymer random access memory)이 있다. PoRAM은 그 제조 공정이 단순하고 그 동작 속도가 빠른 이점을 가지므로, 최근 연구자들에 의한 활발한 연구의 대상이 되고 있다. PoRAM의 메모리 셀은 워드 라인과 비트 라인이 교차하는 지점에서, 워드 라인과 비트 라인 사이에 배치되는 1 저항 구조로서 구현될 수 있다. 이처럼 PoRAM의 메모리 셀이 1 저항 구조를 가지므로, PoRAM의 고집적화가 용이하다. 하지만 저항 소자의 전기적인 커플링 효과로 인하여 메모리 셀에서 크로스토크(crosstalk) 현상이나 또는 누설 전류가 발생하게 된다. 크로스토크나 누설 전류는 PoRAM이 오동작하게 되는 원인으로 될 수 있다. 다음으로, 도 1을 참고하여 종래의 기술에 따른 PoRAM의 판독 동작을 간략히 설명한다. 도 1은 종래의 기술에 따른 PoRAM의 코아(core) 회로를 나타내는 도면이다. 설명의 편의상, PoRAM(10)의 판독 동작시, 메모리 셀 어레이(11)에서 하나의 메모리 셀(M11)이 선택된 경우를 일례로서 설명하기로 한다. 도 1에 도시된 것과 같이, PoRAM(10)의 X-디코더(12)는 선택된 워드 라인(WL1)에 내부 전압(VDD)을 공급하고, 선택되지 않은 워드 라인들(WL2∼WLN)에 그라운드 전압(VSS)을 공급한다. 또, PoRAM(10)의 Y-디코더(13)는 선택된 비트 라인(BL1)에 그라운드 전압(VSS)을 공급하고, 선택되지 않은 비트 라인들(BL2∼BLT)에는 어떠한 전압도 공급하지 않은 채 플로우팅(floating) 시킨다. 그 결과, 메모리 셀(M11)에 의해 워드 라인(WL1)으로부터 비트 라인(BL1)으로의 전류 패스가 형성되고, 메모리 셀(M11)의 프로그램 상태(즉, 고 저항 상태 또는 저 저항 상태)에 따라 로직 "1" 또는 "0"의 판독 데이터가 비트 라인(BL1)에 전달된다. 하지만 선택된 워드 라인(WL1)을 공유하고 있는 선택되지 않은 메모리 셀들(M12∼M1T)에 각각 연결된 비트 라인들(BL2∼BLT)이 플로우팅 상태이므로, 메모리 셀들(M12∼M1T)의 커플링 현상으로 인하여, 메모리 셀들(M12∼M1T)에서 누설 전류가 발생할 수 있다. 결과적으로, 메모리 셀들(M12∼M1T)의 누설 전류로 인하여 비트 라인(BL1)에 전달된 판독 데이터의 로직 값이 변경될 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 선택된 메모리 셀에 의해서만 전류 패스가 형성되도록 하는 메모리 셀 선택 회로를 포함함으로써, 메모리 셀의 크로스토크 현상이나 커플링 현상에 의한 동작 성능의 저하를 감소시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 선택된 메모리 셀에 의해서만 전류 패스가 형성되도록 하여, 메모리 셀의 크로스토크 현상이나 커플링 현상에 의한 동작 성능의 저하를 감소시킬 수 있는 반도체 메모리 장치의 판독 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 선택된 메모리 셀에 의해서만 전류 패스가 형성되도록 하여, 메모리 셀의 크로스토크 현상이나 커플링 현상에 의한 동작 성능의 저하를 감소시킬 수 있는 반도체 메모리 장치의 기입 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 더욱 또 다른 기술적 과제는 선택된 메모리 셀에 의해서만 전류 패스가 형성되도록 하여, 메모리 셀의 크로스토크 현상이나 커플링 현상에 의한 동작 성능의 저하를 감소시킬 수 있는 반도체 메모리 장치의 소거 동작 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 메모리 셀 어레이, 제1 메모리 셀 선택 회로, 제2 메모리 셀 선택 회로, 및 주변 회로부를 포함하는 것을 특징으로 한다. 메모리 셀 어레이는 복수의 워드 라인과 복수의 비트 라인을 공유하는 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들 각각은 상기 복수의 워드 라인 중 하나와, 상기 복수의 비트 라인 중 하나 사이에 연결되는 적어도 하나의 저항 소자를 포함한다. 상기 적어도 하나의 저항 소자는, 기입 또는 소거 동작시 자신과 연결된 워드 라인과 비트 라인에 공급되는 전압에 따라, 자신을 통하여 흐르는 전류량이 변경되는 것에 의해, 가변하는 저항값을 가진다. 제1 메모리 셀 선택 회로는 워드 라인 선택 신호들에 응답하여 상기 복수의 워드 라인들 중 적어도 하나의 선택 워드 라인에 워드 라인 선택 전압을 출력하고, 나머지 비선택 워드 라인들을 플로우팅 시킨다. 제2 메모리 셀 선택 회로는 비트 라인 선택 신호들에 응답하여 상기 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키고, 나머지 비선택 비트 라인들에 비트 라인 차폐(shield) 전압을 출력한다. 주변 회로부는 외부 어드레스 신호와 외부 제어 신호에 응답하여, 상기 워드 라인 선택 신호들, 상기 비트 라인 선택 신호들, 상기 워드 라인 선택 전압, 및 상기 비트 라인 차폐 전압을 발생한다. 주변 회로부는 상기 복수의 메모리 셀들에／로부터 기입／판독 데이터를 기입／판독하거나, 또는 상기 복수의 메모리 셀들을 소거한다. 상기 제2 메모리 셀 선택 회로가 상기 적어도 하나의 선택 비트 라인을 플로우팅 시킬 때, 상기 적어도 하나의 선택 워드 라인, 상기 복수의 메모리 셀들 중 적어도 하나, 상기 적어도 하나의 선택 비트 라인, 상기 주변 회로부, 및 그라운드로 이루어지는 전류 패스가 형성된다. 또, 상기 제2 메모리 셀 선택 회로가 나머지 비선택 비트 라인들에 상기 비트 라인 차폐 전압을 출력할 때, 상기 나머지 비선택 비트 라인들에 각각 연결된 메모리 셀들을 통한 전류 흐름이 차단된다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 판독 동작 방법은, 기입 또는 소거 상태에 따라 가변하는 저항값을 각각 가지는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 판독 동작 방법에 있어서, 판독 명령에 응답하여, 워드 라인 선택 전압과 비트 라인 차폐 전압을 발생하는 단계; 로우 어드레스 신호에 기초하여, 제1 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들 중 하나에 상기 워드 라인 선택 전압을 공급하는 단계; 칼럼 어드레스 신호에 기초하여, 제2 메모리 셀 선택 회로 에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키는 단계; 상기 제2 메모리 셀 선택 회로에 의해, 상기 적어도 하나의 선택 비트 라인을 제외한 나머지 비트 라인들에 상기 비트 라인 차폐 전압을 공급하는 단계; 및 상기 적어도 하나의 선택 비트 라인을 통하여 전달된 판독 데이터를 센싱 및 증폭하는 단계를 포함하는 것을 특징으로 한다.
상기한 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 기입 동작 방법은, 기입 또는 소거 상태에 따라 가변하는 저항값을 각각 가지는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 기입 동작 방법에 있어서, 기입 명령에 응답하여, 워드 라인 선택 전압과 비트 라인 차폐 전압을 발생하는 단계; 로우 어드레스 신호에 기초하여, 제1 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들 중 하나에 상기 워드 라인 선택 전압을 공급하는 단계; 칼럼 어드레스 신호에 기초하여, 제2 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키는 단계; 상기 제2 메모리 셀 선택 회로에 의해, 상기 적어도 하나의 선택 비트 라인을 제외한 나머지 비트 라인들에 상기 비트 라인 차폐 전압을 공급하는 단계; 및 상기 칼럼 어드레스 신호와 기입 데이터에 기초하여, 상기 선택 비트 라인에 기입 전압 또는 소거 전압을 공급함으로써, 상기 워드 라인 선택 전압이 공급되는 워드 라인과 상기 선택 비트 라인에 연결된 적어도 하나의 메모리 셀에 상기 기입 데이터를 기입하는 단계를 포함하는 것을 특징으로 한다.
상기한 더욱 또 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 메모리 장치의 소거 동작 방법은, 기입 또는 소거 상태에 따라 가변하는 저항값을 각각 가지는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 소거 동작 방법에 있어서, 소거 명령에 응답하여, 워드 라인 선택 전압과 비트 라인 차폐 전압을 발생하는 단계; 로우 어드레스 신호에 기초하여, 제1 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들 중 일부 또는 전체에 상기 워드 라인 선택 전압을 공급하는 단계; 칼럼 어드레스 신호에 기초하여, 제2 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키는 단계; 상기 제2 메모리 셀 선택 회로에 의해, 상기 적어도 하나의 선택 비트 라인을 제외한 나머지 비트 라인들에 상기 비트 라인 차폐 전압을 공급하는 단계; 및 상기 칼럼 어드레스 신호에 기초하여, 상기 선택 비트 라인에 소거 전압을 공급함으로써, 상기 워드 라인 선택 전압이 공급되는 워드 라인과 상기 선택 비트 라인에 연결된 적어도 하나의 메모리 셀을 소거하는 단계를 포함하는 것을 특징으로 한다.
상기한 더욱 또 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리 장치의 소거 동작 방법은, 기입 또는 소거 상태에 따라 가변하는 저항값을 각각 가지는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 소거 동작 방법에 있어서, 소거 명령에 응답하여, 워드 라인 선택 전압을 발생하는 단계; 로우 어드레스 신호에 기초하여, 제1 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들 중 일부 또는 전체에 상기 워드 라 인 선택 전압을 공급하는 단계; 제2 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들을 플로우팅 시키는 단계; 및 상기 복수의 비트 라인들에 소거 전압을 공급함으로써, 상기 워드 라인 선택 전압이 공급되는 워드 라인들에 연결된 메모리 셀들을 소거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 개략적으로 도시한 도면이다. 도 2를 참고하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(101), 제1 메모리 셀 선택 회로(102), 제2 메모리 셀 선택 회로(103), 및 주변 회로부(104)를 포함한다. 메모리 셀 어레이(101)는 복수의 메모리 셀들(M11∼MJK)(J, K는 정수)을 포함한다. 복수의 메모리 셀들(M11∼MJK)은 각각 저항 소자처럼 동작하며, 복수의 워드 라인들(WL1∼WLJ)(J는 정수)과 복수의 비트 라인들(BL1∼BLK)(K는 정수)을 공유한다. 복수의 메모리 셀들(M11∼MJK) 각각은 기입 또는 소거 동작시 자신과 연결된 워드 라인(WL1∼WLJ 중 하나)과 비트 라인(BL1∼BLK 중 하나)에 공급되는 전압에 따라 가변하는 저항값을 가진다. 제1 메모리 셀 선택 회로(102)는 워드 라인 선택 신호들(WSEL1∼WSELJ)(J는 정수)에 응답하여 복수의 워 드 라인들(WL1∼WLJ) 중 선택 워드 라인(WL1∼WLJ 중 적어도 하나)에 워드 라인 선택 전압(VW)을 출력하고, 나머지 비선택 워드 라인들을 플로우팅(floating) 시킨다. 좀 더 상세하게는, 제1 메모리 셀 선택 회로(102)는 복수의 스위치들(WS1∼WSJ)을 포함한다. 복수의 스위치들(WS1∼WSJ)은 주변 회로부(104)와 복수의 워드 라인들(WL1∼WLJ) 사이에 각각 연결되고, 워드 라인 선택 신호들(WSEL1∼WSELJ)에 각각 응답하여 온 또는 오프 된다. 바람직하게, 복수의 스위치들(WS1∼WSJ) 각각은 MOS 트랜지스터를 포함할 수 있다. 이 경우, MOS 트랜지스터의 게이트에는 워드 라인 선택 신호들(WSEL1∼WSELJ) 중 하나가 입력된다. 도 2에서는 복수의 스위치들(WS1∼WSJ) 각각이 NMOS 트랜지스터로 구현된 예가 도시되었지만, 복수의 스위치들(WS1∼WSJ) 각각은 PMOS 트랜지스터로 구현될 수도 있다. 반도체 메모리 장치(100)의 기입 동작 또는 판독 동작시, 선택 워드 라인(WL1∼WLJ 중 적어도 하나)에 연결된 스위치(WS1∼WSJ 중 적어도 하나)가 온 될 때, 나머지 스위치들은 오프 된다.
제2 메모리 셀 선택 회로(103)는 비트 라인 선택 신호들(BSEL1∼BSELK)(K는 정수)에 응답하여 복수의 비트 라인들(BL1∼BLK) 중 선택 비트 라인(BL1∼BLK 중 적어도 하나)을 플로우팅 시키고, 나머지 비선택 비트 라인들에 비트 라인 차폐(shield) 전압(VB)을 출력한다. 바람직하게, 비트 라인 차폐 전압(VB)은 워드 라인 선택 전압(VW)과 동일하게 설정될 수 있다. 워드 라인 선택 전압(VW)은 그라운드 전압(VSS)보다 크고, 바람직하게, 내부 전압(VDD)으로 설정될 수 있다. 제2 메모리 셀 선택 회로(103)는 복수의 스위치들(BS1∼BSK)을 포함한다. 복수의 스위치 들(BS1∼BSK)은 주변 회로부(104)와 복수의 비트 라인들(BL1∼BLK) 사이에 각각 연결되고, 비트 라인 선택 신호들(BSEL1∼BSELK)에 각각 응답하여 온 또는 오프 된다. 바람직하게, 복수의 스위치들(BS1∼BSK) 각각은 MOS 트랜지스터를 포함할 수 있다. 이 경우, MOS 트랜지스터의 게이트에는 비트 라인 선택 신호들(BSEL1∼BSELJ) 중 하나가 입력된다. 도 2에서는 복수의 스위치들(BS1∼BSK) 각각이 NMOS 트랜지스터로 구현된 예가 도시되었지만, 복수의 스위치들(BS1∼BSK) 각각은 PMOS 트랜지스터로 구현될 수도 있다. 반도체 메모리 장치(100)의 기입 동작 또는 판독 동작시, 선택 비트 라인(BL1∼BLK 중 적어도 하나)에 연결된 스위치(BS1∼BSK 중 적어도 하나)가 오프 될 때, 나머지 스위치들은 온 된다.
주변 회로부(104)는 외부 어드레스 신호(ADD)와 외부 제어 신호(CTL)에 응답하여, 워드 라인 선택 신호들(WSEL1∼WSELJ), 비트 라인 선택 신호들(BSEL1∼BSELK), 워드 라인 선택 전압(VW), 및 비트 라인 차폐 전압(VB)을 발생한다. 주변 회로부(104)는 외부 어드레스 신호(ADD)와 외부 제어 신호(CTL)에 응답하여, 복수의 메모리 셀들(M11∼MJK)에／로부터 기입／판독 데이터들(WR_DAT 또는 RE_DAT)을 기입／판독하거나, 또는 복수의 메모리 셀들(M11∼MJK)을 소거한다. 이를 좀 더 상세히 설명하면, 주변 회로부(104)는 입력 버퍼(110), 제어부(120), 전압 발생기(130), X-디코더(140), Y-디코더(150), 복수의 비트 라인 드라이버들(BD1∼BDK)(K는 정수), 입출력 선택 회로(160), 센스 앰프 회로(170), 및 데이터 입출력 회로(180)를 포함한다. 입력 버퍼(110)는 외부 어드레스 신호(ADD) 또는 외부 제어 신호(CTL)를 수신한다. 제어부(120)는 입력 버퍼(110)로부터 수신되는 외부 어드레 스 신호(ADD)에 기초하여, 로우 어드레스 신호(RADD)와 칼럼 어드레스 신호(CADD)를 출력한다. 제어부(120)는 입력 버퍼(110)로부터 수신되는 외부 제어 신호(CTL)에 응답하여, 기입 명령(WR), 판독 명령(RE), 및 소거 명령(ER) 중 하나를 발생한다. 반도체 메모리 장치(100)의 기입 동작시, 제어부(120)는 기입 데이터(WR_DAT)와 칼럼 어드레스 신호(CADD)에 기초하여, 기입 구동 신호들(WDS1∼WDSK) 또는 소거 구동 신호들(EDS1∼EDSK)을 출력한다. 또, 반도체 메모리 장치(100)의 소거 동작시 제어부(120)는 칼럼 어드레스 신호(CADD)에 기초하여, 소거 구동 신호들(EDS1∼EDSK)을 출력한다.
전압 발생기(130)는 기입 명령(WR), 판독 명령(RE), 및 소거 명령(ER) 중 하나에 응답하여, 워드 라인 선택 전압(VW)과 비트 라인 차폐 전압(VB)을 발생한다. 전압 발생기(130)는 워드 라인 선택 전압(VW)을 X-디코더(140)에 출력하고, 비트 라인 차폐 전압(VB)을 Y-디코더(150)에 출력한다.
X-디코더(140)는 로우 어드레스 신호(RADD)를 디코딩하고, 워드 라인 선택 신호들(WSEL1∼WSELJ)을 제1 메모리 셀 선택 회로(102)에 출력하고, 워드 라인 선택 전압(VW)을 복수의 라인들(WL1'∼WLJ') 중 적어도 하나에 출력한다. 한편, 복수의 워드 라인들(WL1∼WLJ)에 연결된 제1 메모리 셀 선택 회로(102)가 복수의 라인들(WL1'∼WLJ')을 통하여 X-디코더(140)에 연결된다.
Y-디코더(150)는 칼럼 어드레스 신호(CADD)를 디코딩하고, 비트 라인 선택 신호들(BSEL1∼BSELK)을 제2 메모리 셀 선택 회로(103)에 출력하고, 비트 라인 차폐 전압(VB)을 복수의 라인들(BL1'∼BLK') 중 적어도 하나에 출력한다. 한편, 복수 의 비트 라인들(BL1∼BLK)에 연결된 제2 메모리 셀 선택 회로(103)가 복수의 라인들(BL1'∼BLK')을 통하여 Y-디코더(150)에 연결된다.
복수의 비트 라인 드라이버들(BD1∼BDK)은 복수의 비트 라인들(BL1∼BLK)에 각각 연결된다. 복수의 비트 라인 드라이버들(BD1∼BDK)은 기입 구동 신호들(WDS1∼WDSK)에 각각 응답하여, 복수의 비트 라인들(BL1∼BLK)에 기입 전압(VR)을 각각 공급한다. 좀 더 상세하게는, 기입 구동 신호들(WDS1∼WDSK)이 인에이블될 때, 복수의 비트 라인 드라이버들(BD1∼BDK)이 복수의 비트 라인들(BL1∼BLK)에 기입 전압(VR)을 각각 공급한다. 예를 들어, 기입 구동 신호(WDS1)만 인에이블되고, 기입 구동 신호들(WDS2∼WDSK)이 디세이블되면, 비트 라인 드라이버(BD1)만이 기입 전압(VR)을 비트 라인(BL1)에 공급한다. 바람직하게, 기입 전압(VR)은 워드 라인 선택 전압(VW)보다 더 크게 설정될 수 있다. 복수의 비트 라인 드라이버들(BD1∼BDK)은 소거 구동 신호들(EDS1∼EDSK)에 각각 응답하여, 복수의 비트 라인들(BL1∼BLK)에 소거 전압(VE)을 각각 공급한다. 좀 더 상세하게는, 소거 구동 신호들(EDS1∼EDSK)이 인에이블될 때, 복수의 비트 라인 드라이버들(BD1∼BDK)이 복수의 비트 라인들(BL1∼BLK)에 소거 전압(VE)을 각각 공급한다. 바람직하게, 소거 전압(VE)은 그라운드 전압(VSS)보다 더 작다.
입출력 선택 회로(160)는 데이터 입출력 신호(DIO)에 응답하여 복수의 비트 라인들(BL1∼BLK)을 센스 앰프 회로(170)에 연결하거나 또는 분리한다. 입출력 선택 회로(160)는 복수의 입출력 스위치들(DS1∼DSK)을 포함한다. 복수의 입출력 스위치들(DS1∼DSK)은 복수의 비트 라인들(BL1∼BLK)과 센스 앰프 회로(170) 사이에 각각 연결된다. 복수의 입출력 스위치들(DS1∼DSK)은 데이터 입출력 신호(DIO)에 응답하여 각각 온 또는 오프 된다. 바람직하게, 복수의 입출력 스위치들(DS1∼DSK) 각각은 MOS 트랜지스터를 포함한다. 도 2에서는 복수의 입출력 스위치들(DS1∼DSK)이 각각 NMOS 트랜지스터로 구현된 일례가 도시되어 있다. 반도체 메모리 장치(100)의 기입 동작 또는 소거 동작시 오프 된다. 또, 복수의 입출력 스위치들(DS1∼DSK)은 반도체 메모리 장치(100)의 판독 동작시 온 된다.
센스 앰프 회로(170)는 복수의 센스 앰프들(SA1∼SAK)을 포함한다. 복수의 센스 앰프들(SA1∼SAK)은 복수의 입출력 스위치들(DS1∼DSK)과 데이터 입출력 회로(180) 사이에 연결된다. 복수의 센스 앰프들(SA1∼SAK)은 각각 복수의 입출력 스위치들(DS1∼DSK)을 통하여 수신되는 판독 데이터들(RD1∼RDK)을 각각 센싱 및 증폭하고, 센싱 및 증폭된 판독 데이터들(D1∼DK)을 데이터 입출력 회로(180)에 출력한다. 데이터 입출력 회로(180)는 복수의 센스 앰프들(SA1∼SAK)로부터 판독 데이터들(D1∼DK)를 수신하고, 판독 데이터(RE_DAT)를 외부 장치(미도시)에 출력한다. 또, 데이터 입출력 회로(130)는 외부 장치로부터 기입 데이터(WR_DAT)를 수신하여, 제어부(120)에 출력한다.
도 3은 도 2에 도시된 센스 앰프의 상세한 회로도이다. 센스 앰프들(SA1∼SAK)의 구성 및 구체적인 동작은 서로 유사하므로, 설명의 간략화를 위해, 센스 앰프(SA1)의 구성 및 동작을 중심으로 설명하기로 한다. 도 3에 도시된 것과 같이, 센스 앰프(SA1)는 저항(R), 제1 증폭기(171), 및 제2 증폭기(172)를 포함한다. 저항(R)은 입력 단자(IN)와 그라운드 전압(VSS) 사이에 연결된다. 입력 단자(IN)에는 판독 데이터(RD1)가 입력된다. 제1 및 제2 증폭기(171, 172)는 입력 단자(IN)에 직렬로 연결된다. 바람직하게, 제1 및 제2 증폭기(171, 172) 각각은 차동 증폭기로서 구현될 수 있다. 제1 증폭기(171)는 PMOS 트랜지스터들(P1, P2)과 NMOS 트랜지스터들(N1∼N3)을 포함하는 차동 증폭기이고, 제2 증폭기(172)는 PMOS 트랜지스터들(P3, P4)과 NMOS 트랜지스터들(N4∼N6)을 포함하는 차동 증폭기이다. 여기에서, PMOS 트랜지스터들(P1∼P4)과 NMOS 트랜지스터들(N1∼N6)의 연결 관계 및 구체적인 동작 설명은 본 기술 분야에서 통상의 지식을 가진 자라면 잘 이해할 수 있으므로, 설명의 간략화를 위해 생략하기로 한다. 제1 증폭기(171)는 입력 단자(IN)를 통하여 수신되는 판독 데이터(RD1)의 전압과 그라운드 전압(VSS)을 비교하고, 판독 데이터(RD1)의 전압과 그라운드 전압(VSS) 간의 전압 차를 증폭하여 출력 노드(OUT1)에 출력 신호(S1)를 출력한다. 제2 증폭기(172)는 출력 신호(S1)의 전압을 기준 전압(VREF)에 비교하고, 출력 신호(S1)의 전압과 기준 전압(VREF) 간의 전압 차를 증폭하여 출력 노드(OUT2)에 판독 데이터(D1)를 출력한다.
상기와 같이 구성된 반도체 메모리 장치(100)의 구체적인 동작을 설명하면 다음과 같다. 도 4를 참고하여, 반도체 메모리 장치(100)의 판독 동작을 설명한다. 도 4는 도 2에 도시된 반도체 메모리 장치의 판독(read) 동작과 관련된 신호들의 타이밍도이다. 본 실시예에서는 설명의 편의상, 메모리 셀(M11)에 저장된 데이터를 판독하는 경우를 예를 들어 설명하기로 한다. 먼저, 제어부(120)가 입력 버퍼(110)를 통하여 판독 명령 정보를 포함하는 외부 제어 신호(CTL)를 수신하면, 판독 명령(RE)을 발생한다. 판독 명령(RE)에 응답하여, 전압 발생기(130)가 워드 라인 선 택 전압(VW)과 비트 라인 차폐 전압(VB)을 발생한다. 이 후, 제어부(120)가 입력 버퍼(110)를 통하여 외부 어드레스 신호(ADD)를 수신하고, 외부 어드레스 신호(ADD)에 기초하여 로우 어드레스 신호(RADD)와 칼럼 어드레스 신호(CADD)를 출력한다. X-디코더(140)는 로우 어드레스 신호(RADD)를 디코딩하고, 그 디코딩 결과에 따라 워드 라인 선택 전압(VW)을 시간(T1 + T2) 동안 라인(WL1')에 출력하고, 워드 라인 선택 신호(WSEL1)만 시간(T2) 동안 인에이블시킨다. 그 결과, 라인(WL1')은 시간(T1+T2) 동안 워드 라인 선택 전압(VW)으로 유지되고, 나머지 라인들(WL2'∼WLJ')은 그라운드 전압(VSS)으로 유지된다. 한편, 제1 메모리 셀 선택 회로(102)의 스위치(WS1)가 워드 라인 선택 신호(WSEL1)에 응답하여 온 되고, 나머지 스위치들(WS2∼WLJ)은 오프 된다. 스위치(WS1)는 온 될 때, 라인(WL1')의 워드 라인 선택 전압(VW)을 워드 라인(WL1)(즉, 선택 워드 라인)에 공급한다. 바람직하게, 워드 라인 선택 신호(WSEL1)의 전압이 워드 라인 선택 전압(VW)과 동일하게 설정될 수 있으므로, 실제로 워드 라인(WL1)에 입력되는 워드 라인 선택 전압(VW)은 VW-Vth1(Vth1은 스위치(WS1)의 문턱 전압)로 된다. 이때, 스위치들(WS2∼WSJ)이 모두 오프되므로, 나머지 워드 라인들(WL2∼WLJ)(즉, 비선택 워드 라인)이 모두 플로우팅 된다.
한편, Y-디코더(150)는 칼럼 어드레스 신호(CADD)를 디코딩하고, 그 디코딩 결과에 따라, 비트 라인 차폐 전압(VB)을 시간(T1 + T2) 동안 라인들(BL2'∼BLK')에 출력한다. 그 결과, 라인들(BL2'∼BLK')은 시간(T1+T2) 동안 비트 라인 차폐 전압(VB)으로 유지되고, 라인(BL1')은 그라운드 전압(VSS)으로 유지된다. 또, 시 간(T2) 동안, Y-디코더(150)는 상기 디코딩 결과에 따라 비트 라인 선택 신호(BSEL1)를 디세이블시키고, 비트 라인 선택 신호들(BSEL2∼BSELK)을 인에이블시킨다. 그 결과, 한편, 제2 메모리 셀 선택 회로(103)의 스위치(BS1)가 비트 라인 선택 신호(BSEL1)에 응답하여 오프 되므로, 비트 라인(BL1)(즉, 선택 비트 라인)은 플로우팅 된다. 한편, 제2 메모리 셀 선택 회로(103)의 스위치들(BS2∼BSK)은 비트 라인 선택 신호들(BSEL2∼BSELK)에 각각 응답하여 온 되어, 라인들(BL2'∼BLK')의 비트 라인 차폐 전압(VB)을 비트 라인들(BL2∼BLK)(즉, 비선택 비트 라인)에 각각 공급한다. 바람직하게, 비트 라인 선택 신호들(BSEL2∼BSELK)의 전압이 비트 라인 차폐 전압(VB)과 동일하게 설정될 수 있으므로, 실제로 비트 라인들(BL2∼BLK) 각각에 입력되는 비트 라인 차폐 전압(VB)은 VB-Vth2(Vth2는 스위치들(BS2∼BSK) 각각의 문턱 전압)로 된다.
또, 시간(T2) 동안 데이터 입출력 신호(DIO)가 인에이블되면, 입출력 선택 회로(160)가 비트 라인들(BL1∼BLK)을 센스 앰프 회로(170)의 센스 앰프들(SA1∼SAK)에 각각 연결한다. 그 결과 플로우팅 된 선택 비트 라인(BL1)은 센스 앰프(SA1)의 저항(R)을 통하여 그라운드 전압(VSS)에 연결되므로, 워드 라인(WL1), 메모리 셀(M11), 및 비트 라인(BL1)으로 이루어지는 전류 패스(path)가 형성된다. 이때, 워드 라인(WL1)의 전압과 비트 라인들(BL2∼BLK)의 전압이 서로 동일하므로, 메모리 셀들(M12∼M1K)을 통한 전류 흐름은 발생하지 않는다.
예를 들어, 메모리 셀(M11)에 저장된 데이터의 로직 값이 "1"인 경우(즉, 메모리 셀(M11)이 저 저항 상태인 경우), 비트 라인(BL1)의 전류 량이 증가한다. 그 결과, 비트 라인(BL1)의 전압(즉, 판독 데이터(RD1)의 전압)이 약간 증가한다. 또, 메모리 셀(M11)에 저장된 데이터의 로직 값이 "0"인 경우(즉, 메모리 셀(M11)이 고 저항 상태인 경우), 비트 라인(BL1)의 젼류 량이 감소한다. 그 결과, 비트 라인(BL1)은 그라운드 전압(VSS)으로 유지된다. 예를 들어, 메모리 셀(M11)이 저 저항 상태일 때 메모리 셀(M11) 통하여 흐르는 전류 량이 10-5A로 될 수 있고, 메모리 셀(M11)이 고 저항 상태일 때 메모리 셀(M11)을 통하여 흐르는 전류 량은 10-7A로 될 수 있다. 상기 시간(T2) 동안, 센스 앰프(SA1)는 비트 라인(BL1)을 통하여 전달된 판독 데이터(RD1)를 센싱 및 증폭하고, 그 센싱 및 증폭된 판독 데이터(D1)를 출력한다. 예를 들어, 판독 데이터(RD1)의 전압이 기준 전압(VREF)보다 클 때, 센스 앰프(SA1)는 로직 "1"의 판독 데이터(D1)를 출력한다. 또, 판독 데이터(RD1)의 전압이 기준 전압(VREF)보다 작을 때, 센스 앰프(SA1)는 로직 "0"의 판독 데이터(D1)를 출력한다.
다음으로, 도 5를 참고하여, 반도체 메모리 장치(100)의 기입 동작을 설명한다. 도 5는 도 2에 도시된 반도체 메모리 장치의 기입(write) 동작과 관련된 신호들의 타이밍도이다. 본 실시예에서는 설명의 편의상, 메모리 셀(M11)에 데이터를 기입하는 경우를 예를 들어 설명하기로 한다. 반도체 메모리 장치(100)의 기입 동작은 몇 가지 차이점을 제외하고, 상술한 판독 동작과 유사하다. 따라서, 설명의 중복을 피하기 위해, 상기 차이점을 중심으로 설명하기로 한다.
먼저, 제어부(120)가 입력 버퍼(110)를 통하여 기입 명령 정보를 포함하는 외부 제어 신호(CTL)를 수신하면, 기입 명령(WR)을 발생한다. 기입 명령(WR)에 응답하여, 전압 발생기(130)가 워드 라인 선택 전압(VW)과 비트 라인 차폐 전압(VB)을 발생한다. 이 후, 상술한 판독 동작과 유사하게, 제1 메모리 셀 선택 회로(102)가 시간(T2) 동안 선택 워드 라인(WL1)에 워드 라인 선택 전압(VW-Vth1)을 공급하고, 나머지 비선택 워드 라인들(WL2∼WLJ)을 플로우팅 시킨다. 또, 상술한 판독 동작과 유사하게, 제2 메모리 셀 선택 회로(103)가 선택 비트 라인(BL1)만을 플로우팅 시키고, 시간(T2) 동안 나머지 비선택 비트 라인들(BL2∼BLK)에 비트 라인 차폐 전압(VB-Vth2)을 공급한다. 이때, 데이터 입출력 신호(DIO)가 디세이블되므로, 입출력 선택 회로(160)는 비트 라인들(BL1∼BLK)을 센스 앰프들(SA1∼SAK)로부터 각각 분리한다.
그 후, 제어부(120)가 데이터 입출력 회로(180)를 통하여 기입 데이터(WR_DAT)를 수신한다. 제어부(120)는 칼럼 어드레스 신호(CADD)와 기입 데이터(WR_DAT)에 기초하여, 기입 구동 신호(WDS1) 또는 소거 구동 신호(EDS1)를 인에이블시키고, 기입 구동 신호들(WDS2∼WDSK)과 소거 구동 신호들(EDS2∼EDSK)을 디세이블시킨다. 기입 구동 신호(WDS1) 또는 소거 구동 신호(EDS1)에 응답하여, 비트 라인 드라이버(BD1)가 비트 라인(BL1)에 기입 전압(VR) 또는 소거 전압(VE)을 공급한다. 예를 들어, 비트 라인 드라이버(BD1)가 비트 라인(BL1)에 기입 전압(VR)을 공급하는 경우, 기입 전압(VR)이 워드 라인 선택 전압(VW-Vth1)보다 더 크므로, 비트 라인(BL1), 메모리 셀(M11), 및 워드 라인(WL1)으로 이루어지는 전류 패스가 형성된다. 그 결과, 메모리 셀(M11)에 로직 "1"의 데이터가 기입된다(즉, 메모리 셀(M11)이 저 저항 상태로 된다). 또, 비트 라인 드라이버(BD1)가 비트 라인(BL1)에 소거 전압(VE)을 공급하는 경우, 소거 전압(VE)이 워드 라인 선택 전압(VW-Vth1)보다 더 작으므로, 워드 라인(WL1), 메모리 셀(M11), 및 비트 라인(BL1)으로 이루어지는 전류 패스가 형성된다. 그 결과, 메모리 셀(M11)에 로직 "0"의 데이터가 기입된다(즉, 메모리 셀(M11)이 고 저항 상태로 된다). 한편, 메모리 셀(M11)에 데이터가 기입되는 동안, 워드 라인(WL1)의 전압과 비트 라인들(BL2∼BLK)의 전압이 서로 동일하므로, 메모리 셀들(M12∼M1K)을 통한 전류 흐름은 발생하지 않는다.
다음으로, 도 6 및 도 7을 참고하여, 반도체 메모리 장치(100)의 소거 동작을 설명한다. 도 6 및 도 7은 도 2에 도시된 반도체 메모리 장치의 소거(erase) 동작과 관련된 신호들의 타이밍도이다. 여기에서, 도 6은 선택된 워드 라인에 연결된 메모리 셀들 중 일부가 선택적으로 소거되는 경우를 나타내고, 도 7은 선택된 워드 라인에 연결된 메모리 셀들이 한꺼번에 소거되는 경우를 나타낸다. 먼저, 도 6을 참고하여, 반도체 메모리 장치(100)의 소거 동작을 설명하면 다음과 같다. 설명의 편의상, 본 실시예에서는 메모리 셀(M11)만이 소거되는 경우를 예를 들어 설명하기로 한다. 반도체 메모리 장치(100)의 소거 동작은 몇 가지 차이점을 제외하고, 상술한 판독 동작과 유사하다. 따라서, 설명의 중복을 피하기 위해, 상기 차이점을 중심으로 설명하기로 한다.
먼저, 제어부(120)가 입력 버퍼(110)를 통하여 소거 명령 정보를 포함하는 외부 제어 신호(CTL)를 수신하면, 소거 명령(ER)을 발생한다. 소거 명령(ER)에 응답하여, 전압 발생기(130)가 워드 라인 선택 전압(VW)과 비트 라인 차폐 전압(VB) 을 발생한다. 이 후, 상술한 판독 동작과 유사하게, 제1 메모리 셀 선택 회로(102)가 시간(T2) 동안 선택 워드 라인(WL1)에 워드 라인 선택 전압(VW-Vth1)을 공급하고, 나머지 비선택 워드 라인들(WL2∼WLJ)을 플로우팅 시킨다. 또, 상술한 판독 동작과 유사하게, 제2 메모리 셀 선택 회로(103)가 선택 비트 라인(BL1)만을 플로우팅 시키고, 시간(T2) 동안 나머지 비선택 비트 라인들(BL2∼BLK)에 비트 라인 차폐 전압(VB-Vth2)을 공급한다. 이때, 데이터 입출력 신호(DIO)가 디세이블되므로, 입출력 선택 회로(160)는 비트 라인들(BL1∼BLK)을 센스 앰프들(SA1∼SAK)로부터 각각 분리한다.
그 후, 제어부(120)가 칼럼 어드레스 신호(CADD)에 기초하여, 소거 구동 신호(EDS1)를 인에이블시키고, 소거 구동 신호들(EDS2∼EDSK)을 디세이블시킨다. 소거 구동 신호(EDS1)에 응답하여, 비트 라인 드라이버(BD1)가 비트 라인(BL1)에 소거 전압(VE)을 공급한다. 그 결과, 메모리 셀(M11)이 소거 전압(VE)에 의해 소거되어, 고 저항 상태로 된다. 한편, 메모리 셀(M11)이 소거되는 동안, 워드 라인(WL1)의 전압과 비트 라인들(BL2∼BLK)의 전압이 서로 동일하므로, 메모리 셀들(M12∼M1K)을 통한 전류 흐름은 발생하지 않는다.
다음으로, 도 7을 참고하여, 반도체 메모리 장치(100)의 소거 동작을 설명한다. 본 실시예에 따른 반도체 메모리 장치(100)의 소거 동작은 몇 가지 차이점을 제외하고, 도 6을 참고하여 상술한 소거 동작과 유사하다. 따라서, 설명의 중복을 피하기 위해, 상기 차이점을 중심으로 설명하기로 한다. 제어부(120)가 발생한 소거 명령(ER)에 응답하여, 전압 발생기(130)가 워드 라인 선택 전압(VW)을 발생한다. 이 후, 상술한 소거 동작과 유사하게, 제1 메모리 셀 선택 회로(102)가 시간(T2) 동안 선택 워드 라인(WL1)에 워드 라인 선택 전압(VW-Vth1)을 공급하고, 나머지 비선택 워드 라인들(WL2∼WLJ)을 플로우팅 시킨다. 상술한 소거 동작과 유사하게, 제2 메모리 셀 선택 회로(103)가 시간(T2) 동안 비트 라인들(BL1∼BLK)을 모두 플로우팅 시킨다. 이때, 데이터 입출력 신호(DIO)가 디세이블 되어, 입출력 선택 회로(160)가 비트 라인들(BL1∼BLK)을 센스 앰프들(SA1∼SAK)로부터 각각 분리한다. 그 후, 제어부(120)가 소거 구동 신호들(EDS1∼EDSK)을 모두 인에이블시킨다. 소거 구동 신호들(EDS1∼EDSK)에 응답하여, 비트 라인 드라이버들(BD1∼BDK)이 비트 라인들(BL1∼BLK)에 소거 전압(VE)을 각각 공급한다. 그 결과, 메모리 셀들(M11∼M1K)이 소거 전압(VE)에 의해 소거되어, 고 저항 상태로 된다. 상술한 반도체 메모리 장치(100)의 소거 동작에서는 하나의 워드 라인(WL1)만이 선택된 경우를 예를 들어 설명하였지만, 워드 라인들(WL1∼WLJ) 중 일부 또는 전체가 선택될 수도 있다.
상술한 것과 같이, 반도체 메모리 장치(100)에서는 제2 메모리 셀 선택 회로(103)에 의해 비선택 비트 라인들에 비트 라인 차폐 전압(VB)이 공급되므로, 선택 워드 라인을 공유하고 있는 선택되지 않은 메모리 셀들의 커플링 현상으로 인한 누설 전류가 감소될 수 있다.
상기한 실시예들은, 본 발명을 설명하기 위한 것으로서 본 발명이 이들 실시예에 국한되는 것은 아니며, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
상술한 것과 같이, 본 발명에 따른 반도체 메모리 장치와 그것의 동작 방법은 판독 동작 또는 기입 동작 또는 소거 동작시 선택된 메모리 셀에 의해서만 전류 패스가 형성되도록 하므로, 메모리 셀의 크로스토크 현상이나 커플링 현상에 의한 동작 성능의 저하를 감소시킬 수 있다.

Claims (26)

  1. 복수의 워드 라인과 복수의 비트 라인을 공유하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인 선택 신호들에 응답하여 상기 복수의 워드 라인들 중 적어도 하나의 선택 워드 라인에 워드 라인 선택 전압을 출력하고, 나머지 비선택 워드 라인들을 플로우팅 시키는 제1 메모리 셀 선택 회로;
    비트 라인 선택 신호들에 응답하여 상기 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키고, 나머지 비선택 비트 라인들에 비트 라인 차폐(shield) 전압을 출력하는 제2 메모리 셀 선택 회로; 및
    외부 어드레스 신호와 외부 제어 신호에 응답하여, 상기 워드 라인 선택 신호들, 상기 비트 라인 선택 신호들, 상기 워드 라인 선택 전압, 및 상기 비트 라인 차폐 전압을 발생하고, 상기 복수의 메모리 셀들에／로부터 기입／판독 데이터를 기입／판독하거나, 또는 상기 복수의 메모리 셀들을 소거하는 주변 회로부를 포함하고,
    상기 복수의 메모리 셀들 각각은 상기 복수의 워드 라인 중 하나와, 상기 복수의 비트 라인 중 하나 사이에 연결되는 적어도 하나의 저항 소자를 포함하고, 상기 적어도 하나의 저항 소자는, 기입 또는 소거 동작시 자신과 연결된 워드 라인과 비트 라인에 공급되는 전압에 따라, 자신을 통하여 흐르는 전류량이 변경되는 것에 의해, 가변하는 저항값을 가지며,
    상기 제2 메모리 셀 선택 회로가 상기 적어도 하나의 선택 비트 라인을 플로우팅 시킬 때, 상기 적어도 하나의 선택 워드 라인, 상기 복수의 메모리 셀들 중 적어도 하나, 상기 적어도 하나의 선택 비트 라인, 상기 주변 회로부, 및 그라운드로 이루어지는 전류 패스가 형성되고,
    상기 제2 메모리 셀 선택 회로가 나머지 비선택 비트 라인들에 상기 비트 라인 차폐 전압을 출력할 때, 상기 나머지 비선택 비트 라인들에 각각 연결된 메모리 셀들을 통한 전류 흐름이 차단되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 메모리 셀 선택 회로는, 상기 주변 회로부와 상기 복수의 워드 라 인들 사이에 각각 연결되고, 상기 워드 라인 선택 신호들에 각각 응답하여 온 또는 오프되는 복수의 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 복수의 스위치들 각각은 상기 주변 회로부와, 상기 복수의 워드 라인들 중 하나 사이에 연결되는 MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터의 게이트에는 상기 복수의 워드 라인 선택 신호들 중 하나가 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 복수의 스위치들 중 상기 적어도 하나의 선택 워드 라인에 연결된 적어도 하나의 스위치가 온 될 때, 나머지 스위치들은 오프되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제2 메모리 셀 선택 회로는, 상기 주변 회로부와 상기 복수의 비트 라인들 사이에 각각 연결되고, 상기 비트 라인 선택 신호들에 각각 응답하여 온 또는 오프되는 복수의 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 복수의 스위치들 각각은 상기 주변 회로부와, 상기 복수의 비트 라인들 중 하나 사이에 연결되는 MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터의 게이트에는 상기 복수의 비트 라인 선택 신호들 중 하나가 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 복수의 스위치들 중 상기 적어도 하나의 선택 비트 라인에 연결된 적어도 하나의 스위치가 오프 될 때, 나머지 스위치들은 온되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 주변 회로부는,
    상기 외부 어드레스 신호 또는 상기 외부 제어 신호를 수신하는 입력 버퍼;
    상기 입력 버퍼로부터 수신되는 상기 외부 어드레스 신호에 기초하여, 로우 어드레스 신호와 칼럼 어드레스 신호를 출력하고, 상기 입력 버퍼로부터 수신되는 상기 외부 제어 신호에 응답하여, 기입 명령, 판독 명령, 및 소거 명령 중 하나를 발생하는 제어부;
    상기 로우 어드레스 신호를 디코딩하고, 상기 워드 라인 선택 신호들과 상기 워드 라인 선택 전압을 출력하는 X-디코더;
    상기 칼럼 어드레스 신호를 디코딩하고, 상기 비트 라인 선택 신호들과 상기 비트 라인 차폐 전압을 출력하는 Y-디코더;
    상기 판독 데이터를 외부 장치에 출력하는 데이터 입출력 회로; 및
    상기 복수의 비트 라인들을 통하여 수신되는 상기 판독 데이터를 센싱 및 증폭하여 상기 데이터 입출력 회로에 출력하는 센스 앰프 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 기입 명령, 상기 판독 명령, 및 상기 소거 명령 중 하나에 응답하여, 상기 워드 라인 선택 전압과 상기 비트 라인 차폐 전압을 발생하고, 상기 워드 라인 선택 전압을 상기 X-디코더에 출력하고, 상기 비트 라인 차폐 전압을 상기 Y-디코더에 출력하는 전압 발생기를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 제1 메모리 셀 선택 회로는 상기 X-디코더와 상기 복수의 워드 라인 사이에 연결되고, 상기 제2 메모리 셀 선택 회로는 상기 Y-디코더와 상기 복수의 비트 라인 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서,
    상기 데이터 입출력 회로는 상기 외부 장치로부터 상기 기입 데이터를 수신하고,
    상기 제어부는 상기 기입 동작시 상기 데이터 입출력 회로로부터 수신되는 상기 기입 데이터와 상기 칼럼 어드레스 신호에 기초하여, 기입 구동 신호들을 더 출력하고, 상기 소거 동작시 상기 칼럼 어드레스 신호에 기초하여, 소거 구동 신호들을 더 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 복수의 비트 라인들에 각각 연결되는 복수의 비트 라인 드라이버들을 더 포함하고,
    상기 복수의 비트 라인 드라이버들 각각은 상기 기입 구동 신호들 중 하나에 응답하여, 자신과 연결된 비트 라인에 기입 전압을 공급하고, 상기 소거 구동 신호들 중 하나에 응답하여, 자신과 연결된 비트 라인에 소거 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 복수의 비트 라인 드라이버들 중 상기 적어도 하나의 선택 비트 라인에 연결된 적어도 하나의 비트 라인 드라이버만이 자신과 연결된 비트 라인에 상기 기입 전압 또는 상기 소거 전압을 공급하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제8항에 있어서,
    데이터 입출력 신호에 응답하여 상기 복수의 비트 라인들을 상기 센스 앰프 회로에 연결하거나 또는 분리하는 입출력 선택 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 센스 앰프 회로는 상기 데이터 입출력 회로에 연결되는 복수의 센스 앰프들을 포함하고,
    상기 입출력 선택 회로는 상기 복수의 비트 라인들과 상기 복수의 센스 앰프들 사이에 각각 연결되고, 상기 데이터 입출력 신호에 각각 응답하여 온 또는 오프 되는 복수의 입출력 스위치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 복수의 입출력 스위치들은 상기 기입 동작 또는 상기 소거 동작시 오프 되고, 판독 동작시 온 되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제1항에 있어서,
    상기 비트 라인 차폐 전압은 그라운드 전압보다 더 큰 상기 워드 라인 선택 전압과 동일하게 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제12항에 있어서,
    상기 기입 전압은 상기 워드 라인 선택 전압보다 더 큰 것을 특징으로 하는 반도체 메모리 장치.
  19. 제12항에 있어서,
    상기 소거 전압은 그라운드 전압보다 더 작은 것을 특징으로 하는 반도체 메모리 장치.
  20. 기입 또는 소거 상태에 따라 가변하는 저항값을 각각 가지는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 판독 동작 방법에 있어서,
    판독 명령에 응답하여, 워드 라인 선택 전압과 비트 라인 차폐 전압을 발생하는 단계;
    로우 어드레스 신호에 기초하여, 제1 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들 중 하나에 상기 워드 라인 선택 전압을 공급하는 단계;
    칼럼 어드레스 신호에 기초하여, 제2 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키는 단계;
    상기 제2 메모리 셀 선택 회로에 의해, 상기 적어도 하나의 선택 비트 라인을 제외한 나머지 비트 라인들에 상기 비트 라인 차폐 전압을 공급하는 단계; 및
    상기 적어도 하나의 선택 비트 라인을 통하여 전달된 판독 데이터를 센싱 및 증폭하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 판독 동작 방 법.
  21. 제20항에 있어서,
    상기 비트 라인 차폐 전압은 상기 워드 라인 선택 전압과 동일하게 설정되는 것을 특징으로 하는 반도체 메모리 장치의 판독 동작 방법.
  22. 기입 또는 소거 상태에 따라 가변하는 저항값을 각각 가지는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 기입 동작 방법에 있어서,
    기입 명령에 응답하여, 워드 라인 선택 전압과 비트 라인 차폐 전압을 발생하는 단계;
    로우 어드레스 신호에 기초하여, 제1 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들 중 하나에 상기 워드 라인 선택 전압을 공급하는 단계;
    칼럼 어드레스 신호에 기초하여, 제2 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키는 단계;
    상기 제2 메모리 셀 선택 회로에 의해, 상기 적어도 하나의 선택 비트 라인을 제외한 나머지 비트 라인들에 상기 비트 라인 차폐 전압을 공급하는 단계; 및
    상기 칼럼 어드레스 신호와 기입 데이터에 기초하여, 상기 선택 비트 라인에 기입 전압 또는 소거 전압을 공급함으로써, 상기 워드 라인 선택 전압이 공급되는 워드 라인과 상기 선택 비트 라인에 연결된 적어도 하나의 메모리 셀에 상기 기입 데이터를 기입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 기입 동작 방법.
  23. 제22항에 있어서,
    상기 비트 라인 차폐 전압은 그라운드 전압보다 더 큰 상기 워드 라인 선택 전압과 동일하게 설정되고, 상기 기입 전압은 상기 워드 라인 선택 전압보다 더 크고, 상기 소거 전압은 상기 그라운드 전압보다 더 작은 것을 특징으로 하는 반도체 메모리 장치의 기입 동작 방법.
  24. 기입 또는 소거 상태에 따라 가변하는 저항값을 각각 가지는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 소거 동작 방법에 있어서,
    소거 명령에 응답하여, 워드 라인 선택 전압과 비트 라인 차폐 전압을 발생하는 단계;
    로우 어드레스 신호에 기초하여, 제1 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들 중 일부 또는 전체에 상기 워드 라인 선택 전압을 공급하는 단계;
    칼럼 어드레스 신호에 기초하여, 제2 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들 중 적어도 하나의 선택 비트 라인을 플로우팅 시키는 단계;
    상기 제2 메모리 셀 선택 회로에 의해, 상기 적어도 하나의 선택 비트 라인을 제외한 나머지 비트 라인들에 상기 비트 라인 차폐 전압을 공급하는 단계; 및
    상기 칼럼 어드레스 신호에 기초하여, 상기 선택 비트 라인에 소거 전압을 공급함으로써, 상기 워드 라인 선택 전압이 공급되는 워드 라인과 상기 선택 비트 라인에 연결된 적어도 하나의 메모리 셀을 소거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 소거 동작 방법.
  25. 제24항에 있어서,
    상기 비트 라인 차폐 전압은 그라운드 전압보다 더 큰 상기 워드 라인 선택 전압과 동일하게 설정되고, 상기 소거 전압은 상기 그라운드 전압보다 더 작은 것을 특징으로 하는 반도체 메모리 장치의 소거 동작 방법.
  26. 기입 또는 소거 상태에 따라 가변하는 저항값을 각각 가지는 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 소거 동작 방법에 있어서,
    소거 명령에 응답하여, 워드 라인 선택 전압을 발생하는 단계;
    로우 어드레스 신호에 기초하여, 제1 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 워드 라인들 중 일부 또는 전체에 상기 워드 라인 선택 전압을 공급하는 단계;
    제2 메모리 셀 선택 회로에 의해, 상기 복수의 메모리 셀들에 연결된 복수의 비트 라인들을 플로우팅 시키는 단계; 및
    상기 복수의 비트 라인들에 소거 전압을 공급함으로써, 상기 워드 라인 선택 전압이 공급되는 워드 라인들에 연결된 메모리 셀들을 소거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 소거 동작 방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7050328B2 (en) 2001-12-27 2006-05-23 Stmicroelectronics S.R.L. Phase change memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7050328B2 (en) 2001-12-27 2006-05-23 Stmicroelectronics S.R.L. Phase change memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100855840B1 (ko) 2007-10-10 2008-09-01 주식회사 하이닉스반도체 반도체 메모리 장치

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