KR970006599B1 - 반도체 메모리 장치 - Google Patents

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KR970006599B1
KR970006599B1 KR1019930022856A KR930022856A KR970006599B1 KR 970006599 B1 KR970006599 B1 KR 970006599B1 KR 1019930022856 A KR1019930022856 A KR 1019930022856A KR 930022856 A KR930022856 A KR 930022856A KR 970006599 B1 KR970006599 B1 KR 970006599B1
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오가와스미오
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닛본덴기 가부시끼가이샤
세끼모또 타다히로
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Abstract

내용없음.

Description

반도체 메모리 장치
제1도는 반도체 메모리 장치의 블럭도.
제2도는 제1도에 도시된 장치의 일부분의 회로 구성도.
제3도는 의사 셀 트랜지스터의 단면도.
제4도는 상기 장치의 동작의 타이밍도.
제5도는 상기 장치의 여러부분의 전압을 도시한 그래프.
제6도는 상기 장치의 일부분의 전압을 도시한 그래프.
제7도는 상기 장치의 일부분의 회로 구성도.
제8도는 본 발명의 제2실시예에 따른 회로 구성도.
제9도는 상기 장치의 타이밍도.
제10도는 상기 장치의 여러부분의 전압을 도시한 그래프.
제11도는 상기 장치의 여러부분의 전압을 도시한 그래프.
제12도는 본 발명의 제3실시예에 따른 회로 구성도.
제13도는 반도체 메모리장치의 예를 도시한 도면.
제14도는 제12도의 소정부분의 전압을 도시한 도면.
제15도는 디프레션 트랜지스터의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 4 : 메모리 셀 어레이 2 : 의사 셀 회로
3 : 감지 증폭기 회로 5, 9 : 워드 구동기 회로
7 : 감지 증폭기 제어회로 8 : 의사 워드 구동기
10 : 프리/디코더/타이밍 제어회로 11 : 어드레스 버퍼
12 : 감지회로 13, 14 : 셀 어레이 선택 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 작은 영역을 점유하고 오류없이 동작하는 장치 증폭기 및 의사 셀을 갖고 있는 메모리 장치에 관한 것이다.
반도체 메모리 장치의 집적도를 증가와 함께 각각의 메모리 셀이 비트라인을 바이어스시키기 위해 크기 및 용량을 감소시켜 기억된 데이타를 출력한다. 이러한 작은 전압을 올바르게 검출하기 위해, 차동감지 증폭기의 한 입력노드에 소정 전압을 공급하기 위한 의사 셀이 제공되어 왔고 다른 입력노드는 데이타를 판독하기 위해 메모리 셀에 접속된다.
의사 셀과 함께 감지 증폭기를 갖고 있는 반도체 메모리 장치의 예가 제13도에 도시되어 있다. 감지 증폭기 회로(SC)에 형성된 각각의 감지 증폭기(SA1)은 비트라인(BL11,BL12)의 쌍에 접속되어 있다. 워드구동기(WD)는 어드레스 신호(AR)에 따라 워드 라인(WL1,WL2)중 한 워드를 선택적으로 구동한다. 이 경우에, 각각의 메모리 셀 캐피시터(CC11,CC21) 및 각각의 비트 라인(BL11,BL12)는 각각 캐패시턴스(Cs) 및 기생 캐피시턴스(Cd)를 갖는다. 각각의 감지 증폭기(SA11)은 또한 각각의 신호 라인(SL11,SL12)에 기생 캐피시턴스(Csa)를 갖는다. 각각의 메모리 셀 캐피시터(CC11,CC21)은 그의 전하량으로 데이타를 기억한다.
또한, 캐피시턴스(Cdumm)를 갖는 의사 메모리 셀 캐패시터(DC11,DC12)는 제12도에 도시된 바와 같이 비트라인(BL11,BL12) 및 의사 워드라인(WL1,WL2) 사이에 접속된다. 비트라인(BL11,BL12) 및 신호라인(SL11,SL12)는 Vcc가 장치의 전원 전압을 나타내는 (1/2)Vcc로 예비 충전된다. 의사 워드라인(DWL1,DWL2)는 전압(Vcc)로 유지된다.
이 구성에 따르면, 워드라인(WL1)이 선택되고 메모리 셀 캐패시터(CC11)이 메모리 셀 트랜지스터(CT11)을 통해 비트라인(BL11)에 접속되는 경우에 셀 캐패시터(CC11)의 전하가 비트라인(BL11), 신호라인(SL11) 및 셀 캐패시터(CC11) 사이에 분포된다. 즉, 선행하는 기입 또는 재생모드에서 메모리 셀 노드(N11)의 전압이 (1/2)Vcc+Vr인 경우에 노드(N11)의 전압(Vn11)은 다음과 같고,
Vn11 = (1/2)Vcc + (Cs/(Cd+Csa+Cs))Vr
이 평행상태에서 감지증폭기 노드(SN11)의 전압(Vsn11)과 같다. 이 경우에, +(1/2)Vcc 또는 -(1/2)Vcc인 Vr의 값은 셀 캐패시터(CC11)로 기입될 데이타에 따라 결정된다. 즉, 기입 또는 재생모드에 셀 노드(N11)의 전압이 기입 상태동안 Vcc 또는 미기입 상태동안 Vcc이며, Vss는 접지전압을 나타낸다. 한편, 감지 증폭기(SA1)의 다른 노드(SN12)의 전압(Vsn12)는 (1/2)Vcc를 유지한다. 그러므로, 전압(Vsn11 및 Vsn12) 사이의 전압차(Vdiff)는 차동형태의 감지증폭기(SA1)의 입력차이 전압이 되는데, 그것은 다음과 같다.
Vdiff = (Cs/Cb)Vr
여기서, Cb는 Cd+Csa+Cs, Vr=(1/2)Vcc 또는 -(1/2)Vcc
그러나, 일반적으로 메모리 캐패시터에서 반도체장치 내의 기억된 높은 전압은 알파 방사선, 누설전류 또는 기판전류등의 결과로서 감소되는 경향이 있다. 그러므로, 메모리 셀 캐패시터(CC11)이 제14도에 도시된 바와 같이 높은 전압으로 기입되는 경우에 전압차이(Vdiff)는 작아지는 경향이 있다. 그래서 캐패시턴스(Cdumm)과 관련된 의사 메모리 셀(DC11,DC12)가 제공된다. 워드라인(WL1)이 선택될때, 의사 워드라인구동기(DD)는 의사 워드라인(DWL1)을 선택하고, 의사 셀 캐패시터(DC12)를 통해 워드라인(BL12)의 전압을 풀다운시키기 위해 의사 워드라인(DWL1)의 전압을 감소시킨다. 또한, 노드(SN12)의 전압이 전압[(1/2)Vcc-Vdumm]으로 감소된다. 그래서 감지 증폭기(SA1)의 입력 전압차이(Vin)이 다음과 같다.
Vin = Vdiff + Vdumm
여기에서, Vdumm = (Vdumm/(Cd+Csa+Cdumm))Vcc
그래서 감지증폭기(SA1)의 입력 전압차이(Vin)이 제14도에 도시된 바와 같이 동일한 레벨로 유지된다.
즉, 선택된 메모리 셀 캐패시터(CC11)이 기입 또는 비기입인 두 경우에 입력 전압차이(Vin)은 동일한 값이다.
그러므로, 제어신호(SAP,SAN)이 각각 전압(Vcc,Vss)가 되고 감지증폭기(SA1)이 활성화되는 경우에, 셀 캐패시터(CC11)이 기입 또는 비기입되는지의 여부와 관계없이 올바르게 비트라인(BL11,BL12)의 전압을 검출하고 증폭할 수 있다. 워드라인(WL2)가 선택될때, 의사 워드구동기(DD)는 의사 워드라인(DWL2)를 선택하고 이 경우에 상기 장치의 동작은 상술한 것과 동일하다. 이 종래 기술의 장치에서, 게이트 전극 전압이 소스 및 드레인 영역(142,143)에 접속되고 채널 영역(145)에 기인하여 양이 되는 경우에 디프레션 트랜지스터(depression transistor)가 일반적으로 캐패시터로 동작하기 때문에 캐패시터는 제15도는 도시된 바와 같이 n 채널 디프레션 트랜지스터를 사용하여 형성되고, 즉 각각의 디프레션 트랜지스터(141)의 게이트 전극(144)는 의사 워드라인들중 한 라인에 접속되는 반면에 소스 및 드레인 영역(142,143)은 비트라인들중 한 라인에 접속된다.
따라서, 종래 기술의 장치에서, 메모리 셀 캐패시터가 비트라인(BL11,BL12)의 전압을 감소시키고 조정하기 위해 상당히 큰 캐패시턴스를 갖도록 요구되기 때문에 의사 셀 캐패시터가 커진다. 또한, 의사 셀 캐패시터가 다량의 불순물 주입을 요구하는 확산영역(145)을 갖기 때문에, 캐피시터는 서로의 제조공정을 통해 캐패시터의 캐패시턴스를 변화시키고 장치의 판독동작시 오류를 야기시키는 경향이 있다. 또한 캐패시턴스(Cdumm)가 선정되고 제조공정을 통해 발생하는 캐패시턴스(Cs 및 Cd)의 변이를 보상하도록 조정될 수 없어서 판독동작시에 오류가 발생한다. 따라서, 디프레션 트랜지스터는 다른 공정 예를들어 비소 주입공정을 필요로 하는데, 이 공정은 셀 캐피시터(CC11,CC21)과 같은 장치에서 다른 소자에 손상을 입힐수 있는 상당히 긴 시간을 갖는다.
그러므로, 본 발명의 주목적은 크기가 작고 올바르게 동작하는 반도체 메모리 디바이스를 제공하는 것이다.
메모리 디바이스는 증가형 트랜지스터를 포함하는 의사 셀에 접속된 각각의 입력/출력 노드를 갖는 차동형 감지증폭기를 갖고 있다. 이 트랜지스터는 게이트 전극에서 의사 워드라인에 접속되고, 소스 및 드레인 전극에서 감지증폭기의 입력/출력 노드에 접속된다. 의사 워드구동기는 대용량으로 트랜지스터의 게이트 전극의 전압을 감소시킨다. 용량(Ca)는 감지증폭기의 입력/출력 노드의 전압을 조정하기 위해 선택적으로 변화된다.
제1도는 도시된 바와 같이, 본 발명에 다른 반도체 메모리 장치에서, 감지증폭기 회로(3) 및 의사 셀 회로(2)를 포함하는 감지증폭기(12)는 각각의 메모리 셀 어레이(1 및 4)와 관련되어 있다. 워드구동기 회로(5 및 9)는 각각 워드라인(WLM1,WLM2 및 WLP1,WLP2)를 구동하는 반면 의사 워드구동기(8)은 의사 워드라인(DW1,DW0)을 선택적으로 구동한다. 감지증폭기 제어회로(7)은 어드레스 버퍼(11)에 접속되는 프리/디코더/타이밍 제어회로(10)으로 부터의 출력신호에 따라 감지증폭기를 활성화한다. 즉, 이 장치에서, 감지증폭기 회로(3) 내의 각각의 감지증폭기(SA11)은 감지증폭기가 분할형태로 형성되는데, 이는 감지증폭기가 제2도에 도시된 바와 같이 2쌍의 비트라인(DNM,DTM 및 DNP,DTP)와 관련되어 있다.
이 장치에서, 각각의 메모리 셀 트랜지스터(Q1,Q12)는 캐패시턴스(Cs)를 갖는 메모리 셀 캐패시터(C1,C12)와 관련되고 비트라인(DNP,DTP,DNM,DTM)중 한 라인 및 워드라인(WLP,WLM)중 어느 한 라인에 접속된다. 각각이 기생 캐패시턴스(Cd)를 갖는 비트라인(DNP,DTP,DNM,DTM)이 제2도에 도시된 바와 같이 게이트 트랜지스터(Q2,Q3,Q10,Q11)을 통해 감지회로(12)의 감지신호라인(SSLN,SSLT)에 선택적으로 접속된다.
게이트 트랜지스터(Q2,Q3,Q10,Q11)이 도전상태인 경우 비교적 큰 저항을 갖는 작은 크기로 형성된다. 게이트 트랜지스터(Q2,Q3,Q10,Q11)은 셀 어레이 선택회로(13,14)로부터 출력되는 셀 어레이 선택 신호(TGM, TGP)에 의해 제어된다. 각각이 기생 캐패시턴스(Csa)를 갖는 감지신호라인(SSLN,SSLT)는 감지증폭기(SA11) 및 의사 셀(DCN,DCT)에 접속된다.
의사 셀(DCN,DCT)는 제3도에 도시된 바와 같이 증가형 트랜지스터(Qdw1,Qdw0)을 사용하여 형성된다. 각각의 의사 메모리 셀 트랜지스터(Qdw1,Qdw0)은 의사 워드라인(DW1,DW0)에 접속된 게이트 전극(3G)및 감지신호라인(SSLN,SSLT)에 접속된 소스 및 드레인 영역(3S,3D)를 갖고 있다. 증가형 트랜지스터(Qdw1,Qdw2)는 채널영역이 형성되는 경우, 즉 소스와 게이트 전극사이의 전압차가 그것의 임계 전압보다 높은 경우에 캐패시터로 동작한다. 그러므로, 각각의 의사 셀(DCT,DCN)는 소정의 캐패시턴스(Cdu)와 관련되어 있다. 감지증폭기(SA11)은 신호(SAN,SAP)에 따라 활성화된다. 컬럼 선택기(5)는 트랜지스터(Q8,Q9)에 컬럼 선택신호(YSW)를 선택적으로 출력하고, 메모리 셀로부터 또는 메모리 셀로 기입 및 판독한다.
이제 이 장치의 판독 모드 동작은 메모리 셀(Cell)이 제4도에 도시된 바와 같이 선택되는 경우를 설명된다. 셀 어레이 선택회로(14)는 하이레벨 전압으로 선택신호(TGP)를 출력하는 반면 선택회로(13)은 로우레벨로신호(TGM)을 출력한다. 그러므로 셀 어레이(1)이 선택되고 비트라인(DNP,DTP)가 신호라인(SSLN,SSLT)에 각각 접속된다. 이 경우에, 비트라인 및 신호라인(DNP,DTP,SSLN,SSLT)는 예비 충전회로(PC)에 의해 전압[(1/2)Vcc]로 예비충전된다.
순차적으로 워드구동기(9)는 어드레스 신호(Add)에 따라 워드라인(WLP)를 선택하고 높은 전압으로 선택된 워드라인(WLP)를 구동하는데, 제4도에 도시된 시간 t1에서 메모리 셀 트랜지스터(Q1)의 게이트 전극을 바이어스시키기 위해 전압(Vcc)보다 양호하게 높다. 그러므로, 메모리 셀 캐패시터(C1)은 비트라인(DTP)에 접속되고 기억된 데이타는 비트라인(DTP) 및 신호라인(SSLT)로 전달된다. 이 경우에, 선행기입 또는 재생동작모드 중에 셀 캐패시터(C1)은 다음과 같은 재저장 전압(VR)로 바이어스된다.
VR = (1/2)Vcc + Vr
여기에서, Vr = (1/2)Vcc 또는 -(1/2)Vcc
즉, 셀 캐패시터(C1)은 기입상태를 나타내기 위해 전압(Vcc)로 충전되고 비기입상태를 나타내기 위해 방전된다. 이 경우에, 제2도에 도시된 바와 같이, 셀(C1)은 기입상태이다. 그러므로, 비트라인(DTP), 신호라인(SSLT) 및 메모리 셀 캐패시터(C1)의 전압이 평형일때, 노드(Ns1)의 전압(Vns1)은 다음과 같다.
Vns1 = (1/2)Vcc + Vdiff
여기에서, Vdiff = (Cs/Cb)Vr
Cb = Cd + Csa + Cs
그러나, 반도체 장치에서 발생되는 알파방사선, 누출전류등 때문에 전압(Vns1)이 작아진다.
그러므로, 제4도에 도시된 바와 같이 시간 t2에서 의사 워드구동기(8)은 어드레스 신호(Add)에 따라 의사 워드라인(DW1,DW2)를 선택하고 비트라인(DNP)와 관련된 의사 워드라인(DW1)의 전압을 감소시킨다. 즉, 의사 워드라인(8)은 선택된 메모리 셀(Cell)에 접속되지 않은 의사 워드라인(WD0,WD1)중 한 라인을 선택한다. 의사 메모리 셀(DCN)은 주로 이 장치의 예비충전동작 모드중에 신호라인(SSLT) 및 의사 워드라인(DW1)의 전압차인 전압[(1/2)Vcc]로 충전된다. 그러므로, 의사 워드라인(DW1)의 전압이 전압(Vss), 즉 접지전압으로 낮아진후 의사 셀 트랜지스터(Qdw1)의 캐패시턴스(Cdu)의 결과로서 노드(Ns2)의 전압(Vns2)가 다음과 같은 전압[(1/2)Vcc]보다 낮아진다.
Vns2 = (1/2)Vcc = Vdu
그러므로, 감지증폭기(SA11)의 입력전압(Vin)인, 노드(Ns1,Ns2)의 전압들 사이의 전압차가 다음과 같다.
Vin = Vns1 - Vns2 = Vdiff + Vdu
감소전압(Vdu)의 값이 기본적으로 캐패시턴스(Csa,Cd 및 Cdu)에 의해 결정되지만, 캐패시턴스(Cdu)는 메모리 셀 트랜지스터(Qdw1)의 소스 및 게이트 전극의 전압에 좌우되고 실제 동작이 동적이어서 Vdu의 값에 대한 정확한 산술이 복잡하게 된다. 그러므로, 노드(Ns2) 및 비트라인(DNP)의 전압에 대한 시뮬레이션의 결과가 제5도에 도시되어 있다.
의사 워드라인(DW1)이 로우 레벨로 진행하는 경우 시간축의 시점에 있는 시간 t2를 설정하는 제4도에 도시된 시간 주기 T에 시뮬레이션이 대응한다. 이 시뮬레이션에서 전압(Vcc)는 3.3V로 설정된다. 노드(Ns2)와 관련된 메모리 셀 또는 의사 셀 어느것도 선택되지 않는 경우에 A라벨이 붙은 그래프가 노드(Ns2)의 전압을 나타내고 있다. 그래프 A에서의 노드(Ns2)의 전압은 신호(TGM)이 신호라인(SSLN)과 비트라인(DNM)을 단절하기 위해 이전에 감소되는 경우에 발생되는 신호라인(SSLN)과 게이트 트랜지스터(Q11) 사이의 캐패시턴스 결합의 결과로서 1.65V, 즉 전압[(1/2)Vcc]에서 1.638V로 감소된다. 그러나, 게이트 트랜지스터(Q10,Q11)과의 캐패시턴스 결합은 신호라인(SSLN,SSLT) 모두에 유효하여서 신호라인(SSLN,SSLT)의 결합효과가 감지증폭기(SA11)의 입력전압(Vin)의 소정의 변이를 발생시키지 않는다.
노드(Ns2)의 전압(Vsn2)는 제4도에 US로 라벨이 붙은 의사 워드라인(DW1)의 전압감소로 강력하게 풀다운된다. 전압(Vns2)의 감소 US가 상당히 큰 저항을 갖도록 형성되는 게이트 트랜지스터(Q3)에 의해 발생되어 트랜지스터를 통과한 작은 전류만을 발생한다. 또한, 감소 US는 의사 셀 트랜지스터(Qdw1)의 동적동작의 결과에 관계가 있다. 즉, 제5도에 도시된 바와 같이, 의사 워드라인(DW1)의 전압(Vdw1)이 감소되고 의사 셀 트랜지스터(Qdw1)이 서브나노초와 같은 단시간에 수행되는 전압(Vdw1,Vns2)의 신속 감소에 따라 전압(Vns2)를 풀다운시키는 캐패시터로 동작하는 경우에, 의사 셀 트랜지스터(Qdw1)의 소스영역(3S)의 전압도 또한 감소되고 의사 셀 트랜지스터(Qdw1)은 캐패시터로서 계속 동작한다. 그러므로, 트랜지스터(Qdw1)의 유효 캐패시턴스(Cdu)가 증가되고 트랜지스터(Qdw1)이 증가형 트랜지스터임에도 불구하고 전압(Vns2)가 상당히 감소된다.
또한, 게이트 트랜지스터(Q3)의 저항에 기인한 이 경우에, 전압(Vns2)는 낮은 전압으로 유지되어 또한 감소된다. 즉, 더많이 전압(Vns2)가 감소되고, 더많이 소스영역(3S)의 전압이 감소될수록 더많이 트랜지스터(Qdw1)의 유효 캐패시턴스(Cdu)가 증가된다. 부수적으로, 전압(Vns2)는 제6도에 도시된 바와 같이 스스로 동적동작에 의해 발생되는 언더슈트 효과(undershoot effect)를 발생시켜 다른 감소를 증가시킨다. 그러므로 실제로 트랜지스터(Qdw1)의 동적 특성이 종료될때에도, 전압(Vns2)는 제5도에 도시된 바와 같이 낮은 전압레벨을 유지한다. B 및 C 라벨이 붙은 그래프는 각각 게이트 트랜지스터(Q3)이 상술한 경우에서의 것보다 작은 저항을 갖는 경우에 노드(Ns2) 및 비트라인(DNP)의 전압을 나타내고 있다.
그러므로, 메모리 셀(C1)이 기입 또는 미기입인 모든 경우에 전압(Vns1)이 작아지는 것을 보상하기 위해 전압(Vns2)가 충분히 작아지고 감지증폭기(SA11)에 적합한 입력전압(Vin)을 제공한다. 그래서 감지증폭기(SA11)이 제4도에 도시된 바와 같이 시간 t3에서 신호(SAN,SAP)에 의해 활성화되는 경우에 감지증폭기(SA11)은 노드(Ns1,Ns2) 사이의 전압차를 올바르게 검출하고 증폭한다. 후속적으로, 컬럼 선택신호(YSW)은 하이레벨로 되고 감지증폭기 회로(2) 내의 데이타가 컬럼선택기(5)로 출력된다.
이어서, 본 발명에 따른 장치에서, 의사 셀 트랜지스터(Qdw1,Qdw0)이 판독모드시 동작오류를 발생시키지 않고 장치의 전체영역을 감소시키는 작은 크기로 형성될 수 있다. 또한, 의사 셀 트랜지스터(Qdw1,Qdw2)가 임계전압 및 유효 캐패시턴스와 같은 균일한 특성을 갖는 증가형 트랜지스터이기 때문에 동작오류의 가능성이 감소된다. 또한, 이 실시예에서 메모리 셀 어레이를 선택하기 위한 게이트 트랜지스터가 전압(Vns2) 감소시키는 저항수단으로 사용되기 때문에 이 장치영역에서 소정의 증가가 발생되지 않는다.
제6도는 의사 셀 트랜지스터(Qdw1)이 높고 낮은 임계 전압을 갖는 두 경우에 노드(Ns2)의 전압(Vns2)를 나타내고 있다. 상술한 바와 같이, 의사 셀 트랜지스터(Qdw1,Qdw0)의 유효 캐패시턴스(Cdu)는 그들의 임계전압에 좌우된다. 그러므로, 트랜지스터(Qdw1)이 초기에 제6도에서 Vtn : L라벨이 붙은 바와 같이 낮은 임계전압을 갖는 경우에 트랜지스터(Qdw1)은 시간 t0에서 시간 te2까지의 의사 워드라인(DW1)의 전압보다 작은 임계전압을 유지할수 있는데, 이는 Vtn : H 라벨이 붙은 경우에서의 것보다 같다. 그러므로, 전압(Vns2)가 언더슈트 효과를 발생하는 두경우 동안 전압(Vns2)는 언더슈트 효과중에서 Vu2가 보다 크게 감소되고 낮은 임계전압의 경우에 최종상태에서 Vdu2가 보다 크게 감소된다. 그래서 의사 셀 트랜지스터(Qdw1,Qdw0)이 많은양의 감소전압(Vdu)를 제공하기 위해 낮은 임계전압을 갖는것이 양호하다. 또한 적당한 전압(Vin)을 제공하기 위해 의사 셀 트랜지스터(Qdw1,Qdw0)의 임계전압을 조정할 수 있다. 이 경우에, 임계전압의 조정은 트랜지스터의 특성이 변하는 양만큼의 불순물 주입을 요구하지 않는다. 그러므로, 장치의 신뢰성이 감소되지 않는다.
이 장치에서, 게이트 트랜지스터(Q2,Q3,Q10,Q11)의 저항이 여러가지 방식, 예를들어 좁거나 넓은 채널영역의 형성 또는 채널영역으로의 불순물 주입에 의해 제공된다. 의사 워드라인(DW1,DW0)의 전압레벨이 보다 낮은 전압레벨로 설정되는 경우에 트랜지스터(Q2,Q3,Q10,Q11)의 저항이 또한 증가된다. 그러나, 제7도에 도시된 바와 같이 바트라인(DNP,DTP,DNM,DTM)과 의사 셀 트랜지스터(Qdw1,Qdw0) 사이에 배치되는 다른 저항수단(R)로 장치를 또한 설비할 수 있다.
본 발명의 제2실시예를 기술하겠다. 제8도에 도시된 바와 같이, 본 발명의 반도체 메모리 장치는 의사 워드구동기(8) 내의 의사 워드라인 제어회로(701)을 갖고 있다. 의사 워드라인 제어회로(701)은 인버터(INV1,INV2)의 출력신호로 각각 제공되는 인버터(INV3,INV4)를 포함한다. 인버터(INV3)은 p채널 트랜지스터(QD1) 및 n채널 트랜지스터(QD2,QD5)를 갖는 반면 인버터(INV4)는 p채널 트랜지스터(QD3) 및 n채널 트랜지스터(QD4,QD6)을 갖고 있다. 트랜지스터(QD5,QD6)의 게이트 전극은 스위칭 수단(SW0,SW1)에 의해 각각 트랜지스터(QD2,QD4)의 게이트 전극에 선택적으로 접속된다.
제9도에 도시된 바와 같이, 셀 어레이 선택신호(TGM)이 로우로 되고 비트라인(DTM,DNM)이 감지신호라인(SSLN,SSLT)와 단절된 후, 선택된 워드라인(WLP)가 하이로 되고 선택 메모리 셀(Cell)의 기억된 데이타에 따라 비트라인(DTP)의 전압이 전압[(1/2)Vcc+Vdiff]로 된다. 한편, 어드레스 신호(Add)에 따라 전술한 바와 같이 선택메모리 셀과 관련되지 않은 비트라인(DNP)에 대응하는 의사 워드라인(DW1)을 지정하기 위해 의사 워드라인 선택신호(XON,XOT)가 의사 워드구동기(8)에 제공된다. 스위칭 수단(SW1,SW0)은 이 경우, OFF 상태이다. 그러므로, 의사 워드구동기 제어신호(DWE)가 하이로 되는 경우 인버터(INV4)가 캐패시턴스(Ddd)와 관련된 의사 워드라인(DW1)을 트랜지스터(QD4)의 구동능력에 의해 접지전압(Vss)로 구동한다. 의사 워드라인(DW1)의 전압이 제9도에 D로 표시된 바와 같이 트랜지스터(QD4)의 구동능력 및 캐패시턴스(Cdd)에 의해 결정되는 소정의 속도로 감소한다. 그래서 노드(Ns2)의 전압(Vsn2)는 전압[(1/2)Vcc-VduF]로 의사 셀 트랜지스터(Qdw1)을 통해 풀다운된다.
한편, 스위칭 소자(SW1,SW0)이 ON 상태인 경우 인버터(INV1)은 트랜지스터(QD4,QD6)을 모두 사용하여 접지전압(Vss)로 의사 워드라인(DW1)을 구동한다. 그러므로, 의사 워드라인(WL1)의 캐패시턴스(Cdd)는 캐패시턴스(Cdd) 및 트랜지스터(QD4,QD6)의 구동능력에 의해 결정되는 보다 고속에서 방전된다. 의사 워드라인(DW1)의 전압은 제9도의 D로 표시된 경우보다 E로 표시된 경우 신속하게 감소되고 노드(Ns2)의 전압(Vns)가 (1/2)/Vcc-VduN이 된다.
즉, 전술한 바와 같이, 전압(Vdw1)의 감소가 소스영역(3S)의 전압을 감소시키는 효과를 갖고 소스영역의 전압이 저항기 수단에 의해 유지되기 때문에, 더많이 전압(Vdw1)이 신속하게 감소할수록 더많은 유효 캐패시턴스(Cdu)가 증가된다. 그러므로 제10도 및 제11도에 도시된 바와 같이 스위칭 수단(SW1)이 G, H로 표시되는 ON인 경우에 의사 워드라인(DW1)의 전압(Vdw1)이 신속히 감소되고 트랜지스터(Qdw1)이 VuN으로 언더슈트를 발생하는 t0에서 tq까지에서 캐패시터로 동작하여 최종적으로 노드(Ns2)의 전압이 (1/2)Vcc-VduN이 되는데 이는 스위칭 소자(SW1)이 I, J로 표시되는 OFF인 경우에서 보다 낮다.
이 경우, 캐패시턴스(Cs,Csa,Cd)가 제조공정에 의해 변화되어 선택메모리 셀에 대응하는 입력전압(Vin)이 각각 기입 및 미기입되는 경우에 스위칭 수단(SW1,SW0)은 전압(Vdu)를 조정하고 캐패시턴스(Cs,Csa,Cd)의 변이를 보상하기 위해 온 또는 오프가 되도록 제어된다. 이 장치의 다른 동작은 제1실시예의 장치에서와 거의 동일하다.
제12도에 도시된 바와 같이 의사 워드구동기(8)의 두가지 구동능력을 선택하기 위해 이 장치에 제어회로가 설비되었지만, 의사 워드구동기(8)의 네가지 능력을 선택하기 위해 제어회로가 또한 제공될 수 있다. 의사 셀이 유효 캐패시턴스를 조정하기 위해 의사 워드라인의 전압이 감소속도를 제어하기 위해 본 발명을 쉽게 여러가지로 변형할수 있다.

Claims (3)

  1. 각각이 제1 및 제2노드를 갖고 있는 다수의 감지증폭기, 각각이 상기 감지증폭기들 각각과 관련되어 있고 제1전달 게이트를 통해서 상기 제1노드에 선택적으로 접속되는 다수의 제1비트라인, 각각이 상기 감지증폭기들 각각과 관련되어 있고 제2전달 게이트를 통해서 상기 제2노드에 선택적으로 접속되는 다수의 제2비트라인, 다수의 제1워드라인 각각이 상기 제1워드라인들중 한 라인에 관련되어 있고 상기 제1비트라인들중 한 라인에 선택적으로 접속되는 다수의 제1메모리 셀, 각각이 상기 감지증폭기들중 한 증폭기에 관련되어 있고 상기 제2노드에 선택적으로 접속되며 각각이 증가형 트랜지스터를 구비하는 다수의 제1의사 셀, 상기 제1메모리 셀들을 상기 제1비트 라인들에 선택적으로 접속시키는 워드구동기 및 상기 제1의사 셀들을 선택해서 상기 제2노드에 전기적으로 접속시키는 의사 워드구동기를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 의사 워드구동기와 상기 제1의사 셀을 접속시키는 제1의사 워드라인을 더 포함하며, 상기 증가형 트랜지스터가 상기 제1의사 워드라인에 접속된 게이트 전극과 상기 제2노드에 공동 접속된 소스 및 드레인 영역을 갖고 있는것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 의사 워드구동기가 상기 의사 워드구동기의 구동능력을 제어하며 상기 제2노드의 전압을 조정하는 제어수단을 갖추고 있는것을 특징으로 하는 반도체 메모리 장치.
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4669063A (en) * 1982-12-30 1987-05-26 Thomson Components-Mostek Corp. Sense amplifier for a dynamic RAM
JPS60177495A (ja) * 1984-02-22 1985-09-11 Nec Corp 半導体メモリ装置
US4853897A (en) * 1986-12-10 1989-08-01 Kabushiki Kaisha Toshiba Complementary semiconductor memory device
JPH03117113A (ja) * 1989-09-29 1991-05-17 Hitachi Ltd 半導体集積回路装置

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