JPH03117113A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03117113A JPH03117113A JP1251911A JP25191189A JPH03117113A JP H03117113 A JPH03117113 A JP H03117113A JP 1251911 A JP1251911 A JP 1251911A JP 25191189 A JP25191189 A JP 25191189A JP H03117113 A JPH03117113 A JP H03117113A
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- gate
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000003990 capacitor Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 36
- 230000003071 parasitic effect Effects 0.000 abstract description 14
- 230000000694 effects Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000005070 sampling Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に関し、例えばＭＯＳ
ＦＥＴ （絶縁ゲート型電界効果トランジスタ）を用い
たアナログスイッチを備えたものに利用して有効な技術
に関するものである。
ＦＥＴ （絶縁ゲート型電界効果トランジスタ）を用い
たアナログスイッチを備えたものに利用して有効な技術
に関するものである。
ＭＯＳＦＥＴを用いたアナログスイッチのオフセット電
圧補正回路が、特開昭５５−６４４３７号公報により提
案されている。この回路は、第３図に示すように、ゲー
トにスイッチ制御信号φとφとがそれぞれ供給されたＮ
チャンネルＭＯＳＦＥＴＱ１とＰチャンネルＭＯＳＦＥ
ＴＱ３からなるＣＭＯＳスイッチ回路の出力側に、ソー
スとドレインが結合されたＮチャンネルＭＯＳＦＥＴＱ
５とＰチャンネルＭＯＳＦＥＴＱ６を設け、それぞれの
ゲートに対応するスイッチＭＯＳＦＥＴＱ１とＱ３とは
逆相のスイッチ制御信号φとφを印加するものである。
圧補正回路が、特開昭５５−６４４３７号公報により提
案されている。この回路は、第３図に示すように、ゲー
トにスイッチ制御信号φとφとがそれぞれ供給されたＮ
チャンネルＭＯＳＦＥＴＱ１とＰチャンネルＭＯＳＦＥ
ＴＱ３からなるＣＭＯＳスイッチ回路の出力側に、ソー
スとドレインが結合されたＮチャンネルＭＯＳＦＥＴＱ
５とＰチャンネルＭＯＳＦＥＴＱ６を設け、それぞれの
ゲートに対応するスイッチＭＯＳＦＥＴＱ１とＱ３とは
逆相のスイッチ制御信号φとφを印加するものである。
このようなＭＯＳＦＥＴＱ５とＱ６からなる補正回路に
より、スイッチＭＯＳＦＥＴＱ１とＱ２のゲート側と信
号伝達経路側との間の寄生容量により伝えられるスイッ
チ制御信号成分（フィードスルー７）を相殺させるよう
にするものである。
より、スイッチＭＯＳＦＥＴＱ１とＱ２のゲート側と信
号伝達経路側との間の寄生容量により伝えられるスイッ
チ制御信号成分（フィードスルー７）を相殺させるよう
にするものである。
上記の回路をサンプル＆ホールド回路等に適用した場合
、スイッチＭＯＳＦＥＴＱＩとＱ３がオフ状態にあると
きには、基板ノイズＮｓｕｍが、出力端子ＯＵＴに付加
される基板間寄生容量Ｇｓｕｍと、同じく出力端子ＯＵ
Ｔに接続される負荷容量Ｃとの容量比に従い出力端子Ｏ
ＵＴに重畳される。
、スイッチＭＯＳＦＥＴＱＩとＱ３がオフ状態にあると
きには、基板ノイズＮｓｕｍが、出力端子ＯＵＴに付加
される基板間寄生容量Ｇｓｕｍと、同じく出力端子ＯＵ
Ｔに接続される負荷容量Ｃとの容量比に従い出力端子Ｏ
ＵＴに重畳される。
ここで、寄生容量ｃ ｓｔａｇは、上記ＭＯＳＦＥＴＱ
３、Ｑ６等がＮ型基板上に形成されている場合、Ｐチャ
ンネルＭＯＳＦＥＴＱ３のソース、基板間容量ＣＳｉｌ
＋と、ＰチャンネルＭＯＳＦＥＴＱ６のソース、基板間
容量Ｃ３，６及びドレイン、基板間容量ｃ ｎｍｂの和
（Ｃ３ｌ１３ ＋Ｃ３Ｉ１６ ＋ ＣＤｌ６ ）からな
るものである。それ故、出力端子ＯＵＴに重畳されるノ
イズＮ、は次式（１）により表される。
３、Ｑ６等がＮ型基板上に形成されている場合、Ｐチャ
ンネルＭＯＳＦＥＴＱ３のソース、基板間容量ＣＳｉｌ
＋と、ＰチャンネルＭＯＳＦＥＴＱ６のソース、基板間
容量Ｃ３，６及びドレイン、基板間容量ｃ ｎｍｂの和
（Ｃ３ｌ１３ ＋Ｃ３Ｉ１６ ＋ ＣＤｌ６ ）からな
るものである。それ故、出力端子ＯＵＴに重畳されるノ
イズＮ、は次式（１）により表される。
ＮＢ ＝ Ｎ５ｕｉ Ｘ Ｃｓｕｍ ／ Ｃ・・・・・
（１）このように上記の補正回路では、オフセット補正
用に負荷されるＭＯＳＦＥＴＱ６によって、寄生容量Ｃ
８゜が増大し、基板ノイズＮｓｕｍの信号線への増大を
もたらしてＳ／Ｎを悪化させる。特に、ディジタル回路
とアナログ回路とが混在した半導体集積回路装置では、
ディジタル回路部で発生した基板ノイズＮ、。が大きい
ため、Ｓ／Ｎを著しく悪化させる。
（１）このように上記の補正回路では、オフセット補正
用に負荷されるＭＯＳＦＥＴＱ６によって、寄生容量Ｃ
８゜が増大し、基板ノイズＮｓｕｍの信号線への増大を
もたらしてＳ／Ｎを悪化させる。特に、ディジタル回路
とアナログ回路とが混在した半導体集積回路装置では、
ディジタル回路部で発生した基板ノイズＮ、。が大きい
ため、Ｓ／Ｎを著しく悪化させる。
また、スイッチ用ＭＯＳ Ｆ ＥＴＱ １及びＱ３と、
フィードスルー（オフセント）キャンセル用ＭＯＳＦＥ
ＴＱ５．Ｑ６とは、同じ制御信号φとφが供給されるＭ
ＯＳＦＥＴの導電型が異なり、スイッチ用ＭＯＳＦＥＴ
がオフ状態からオン状態に切り替わるとき、フィードス
ルーキャンセル用ＭＯＳＦＥＴがオン状態からオフ状態
に変化する。
フィードスルー（オフセント）キャンセル用ＭＯＳＦＥ
ＴＱ５．Ｑ６とは、同じ制御信号φとφが供給されるＭ
ＯＳＦＥＴの導電型が異なり、スイッチ用ＭＯＳＦＥＴ
がオフ状態からオン状態に切り替わるとき、フィードス
ルーキャンセル用ＭＯＳＦＥＴがオン状態からオフ状態
に変化する。
般に、ＭＯＳＦＥＴのゲート容量ＣＧＳは、第４図に示
すようにゲート電圧ＶＧＳに対して依存性を持ち、オフ
状態ＯＦＦとオン状態ＯＮとでは容量値が大きく異なる
。このため、従来の回路では高精度のフィードスルーキ
ャンセルを行うことが難しいという問題を有する。
すようにゲート電圧ＶＧＳに対して依存性を持ち、オフ
状態ＯＦＦとオン状態ＯＮとでは容量値が大きく異なる
。このため、従来の回路では高精度のフィードスルーキ
ャンセルを行うことが難しいという問題を有する。
この発明の目的は、高Ｓ／Ｎのアナログスイッチ回路を
備えた半導体集積回路装置を提供することにある。
備えた半導体集積回路装置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、スイッチ制御信号をゲートに受けて信号伝達
を行うスイッチＭＯＳＦＥＴと同一導電型であって、そ
の出力側にゲート電極が接続され、ソースとドレインと
が結合されて上記スイッチ制ｍ信号と逆相の信号が供給
されたダミーＭＯＳＦＥＴを設ける。
を行うスイッチＭＯＳＦＥＴと同一導電型であって、そ
の出力側にゲート電極が接続され、ソースとドレインと
が結合されて上記スイッチ制ｍ信号と逆相の信号が供給
されたダミーＭＯＳＦＥＴを設ける。
上記した手段によれば、フィードスルーをキャンセルさ
せるダミーＭＯＳＦＥＴは、基板と信号線との間に微小
な寄生容量した持たないから基板ノイズの伝達を抑制す
るとともに、スイッチＭＯ８ＦＥＴとダミーＭＯＳＦＥ
Ｔとが同じ導電型のＭＯＳ Ｆ ＥＴにより構成できる
から共にオン状態とオフ状態となり高精度でフィードス
ルーキャンセル作用を行うものとなる。
せるダミーＭＯＳＦＥＴは、基板と信号線との間に微小
な寄生容量した持たないから基板ノイズの伝達を抑制す
るとともに、スイッチＭＯ８ＦＥＴとダミーＭＯＳＦＥ
Ｔとが同じ導電型のＭＯＳ Ｆ ＥＴにより構成できる
から共にオン状態とオフ状態となり高精度でフィードス
ルーキャンセル作用を行うものとなる。
第１図には、この発明に係るアナログスイッチ回路を用
いたサンプリング＆ホールド回路の一実施例の回路図が
示されている。同図の各回路素子及び回路ブロックは、
公知の半導体集積回路の製造技術によって、特に制限さ
れないが、単結晶シリコンのような１個の半導体基板上
において形成される。
いたサンプリング＆ホールド回路の一実施例の回路図が
示されている。同図の各回路素子及び回路ブロックは、
公知の半導体集積回路の製造技術によって、特に制限さ
れないが、単結晶シリコンのような１個の半導体基板上
において形成される。
入力信号Ｖｉｎは、その出力と反転入力（−）とが結合
されることによって、ボルテージフォロワ形態にされた
演算増幅回路ＯＰＩを介して伝えられる。この演算増幅
回路ＯＰＩを通した入力信号Ｖｉｎは、サンプリング動
作を行うアナログスイッチとして作用するスイッチＭＯ
ＳＦＥＴＱＩを通してホールド動作を行うキャパシタＣ
に伝えられる。上記スイッチＭＯＳＦＥＴＱＩのゲート
には、サンプリングパルスとしてのスイッチ制御信号φ
が供給される。
されることによって、ボルテージフォロワ形態にされた
演算増幅回路ＯＰＩを介して伝えられる。この演算増幅
回路ＯＰＩを通した入力信号Ｖｉｎは、サンプリング動
作を行うアナログスイッチとして作用するスイッチＭＯ
ＳＦＥＴＱＩを通してホールド動作を行うキャパシタＣ
に伝えられる。上記スイッチＭＯＳＦＥＴＱＩのゲート
には、サンプリングパルスとしてのスイッチ制御信号φ
が供給される。
上記のようにアナログスイッチとしてＮチャンネル型の
ＭＯＳ Ｆ ＥＴを用いた場合には、そのゲートとソー
スとの間の寄生容量等によってサンプリングパルスφの
立ち下がり成分がキャパシタＣに重畳されてしまうとい
うフィードスルーが生じる。アナログスイッチとしてＰ
チャンネル型ＭＯＳＦＥＴを用いた場合は、スイッチ制
御信号φの立ち上がり成分がキャパシタＣに重畳される
。このようなフィードスルーをキャンセルさせるために
、次のダミーＭＯＳ Ｆ ＥＴが設けられる。
ＭＯＳ Ｆ ＥＴを用いた場合には、そのゲートとソー
スとの間の寄生容量等によってサンプリングパルスφの
立ち下がり成分がキャパシタＣに重畳されてしまうとい
うフィードスルーが生じる。アナログスイッチとしてＰ
チャンネル型ＭＯＳＦＥＴを用いた場合は、スイッチ制
御信号φの立ち上がり成分がキャパシタＣに重畳される
。このようなフィードスルーをキャンセルさせるために
、次のダミーＭＯＳ Ｆ ＥＴが設けられる。
この実施例では、上記フィードスルーキャンセル用のダ
ミーＭＯＳＦＥＴＱ２は、スイ７ チＭ Ｏ３Ｆ Ｆ、
ＴＱ １と同一導電型で構成され、そのゲートがスイッ
チＭＯＳＦＥＴＱＩの出力側に接続される。そして、そ
のソースとドレインとが共通接続されて、上記スイッチ
制御信号φと逆相にされたスイッチ制御信号φが供給さ
れる。
ミーＭＯＳＦＥＴＱ２は、スイ７ チＭ Ｏ３Ｆ Ｆ、
ＴＱ １と同一導電型で構成され、そのゲートがスイッ
チＭＯＳＦＥＴＱＩの出力側に接続される。そして、そ
のソースとドレインとが共通接続されて、上記スイッチ
制御信号φと逆相にされたスイッチ制御信号φが供給さ
れる。
上記キャパシタＣに保持された信号電圧は、特に制限さ
れないが、上記同様に出力と反転入力（−）とが結合さ
れることによって、ボルテージフォロワ形態にされた演
算増幅回路ＯＰ２を通して出力電圧Ｖｏｕｔとして出力
される。
れないが、上記同様に出力と反転入力（−）とが結合さ
れることによって、ボルテージフォロワ形態にされた演
算増幅回路ＯＰ２を通して出力電圧Ｖｏｕｔとして出力
される。
特に制限されないが、半導体基板としてＰ型基板を用い
た場合、上記ＭＯＳＦＥＴＱＩとダミーＭＯＳ Ｆ Ｅ
ＴとはともにＮチャンネルＭＯＳＦＥＴにより構成され
る。また、半導体基板としてＮ型基板を用いた場合、上
記ＭＯＳＦＥＴＱＩとダミーＭＯＳＦＥＴとはともにＰ
チャンネルＭＯ３Ｆ、ＥＴにより構成される。
た場合、上記ＭＯＳＦＥＴＱＩとダミーＭＯＳ Ｆ Ｅ
ＴとはともにＮチャンネルＭＯＳＦＥＴにより構成され
る。また、半導体基板としてＮ型基板を用いた場合、上
記ＭＯＳＦＥＴＱＩとダミーＭＯＳＦＥＴとはともにＰ
チャンネルＭＯ３Ｆ、ＥＴにより構成される。
この実施例におけるダミーＭＯＳＦＥＴＱ２は、そのゲ
ートが信号伝達経路に接続されている。それ故、基板と
ソース及びドレインとの寄生容量Ｃ■＋ＣＩ、ｌｌは、
ダミーＭＯＳＦＥＴＱ２のゲート容量を介して、言い換
えるならば、上記寄生容量Ｃｓｎ＋ｃｎＢとゲート容量
とが直列形態にされて信号線に結合されることになる。
ートが信号伝達経路に接続されている。それ故、基板と
ソース及びドレインとの寄生容量Ｃ■＋ＣＩ、ｌｌは、
ダミーＭＯＳＦＥＴＱ２のゲート容量を介して、言い換
えるならば、上記寄生容量Ｃｓｎ＋ｃｎＢとゲート容量
とが直列形態にされて信号線に結合されることになる。
この結果、基板と信号線間の寄生容量値はホールド動作
を行うキャパシタＣの容量値に比べて極めて小さくなり
、基板ノイズＮ５ＬＩＢが出力信号Ｖｏｕｔに重畳され
てしまうことを防止することができる。
を行うキャパシタＣの容量値に比べて極めて小さくなり
、基板ノイズＮ５ＬＩＢが出力信号Ｖｏｕｔに重畳され
てしまうことを防止することができる。
また、スイッチＭＯＳＦＥＴＱＩのゲートに供給される
スイッチ制御信号φがハイレベルからロウレベルに変化
するとき、ダミーＭＯＳＦＥＴＱ２のソース、ドレイン
に供給される信号φがロウレベルからハイレベルに変化
する。すなわち、ダミーＭＯＳＦＥＴＱ２は、ゲート側
でみると等測的にゲート電圧がハイレベルからロウレベ
ルに変化することになる。このため、ＭＯＳＦＥＴＱＩ
とＯ２はオン状態とオフ状態とが等しくなるため、ゲー
ト容量の電圧依存性によるアンバランスを防止できるか
ら高精度のフィードスルーキャンセルが可能になる。
スイッチ制御信号φがハイレベルからロウレベルに変化
するとき、ダミーＭＯＳＦＥＴＱ２のソース、ドレイン
に供給される信号φがロウレベルからハイレベルに変化
する。すなわち、ダミーＭＯＳＦＥＴＱ２は、ゲート側
でみると等測的にゲート電圧がハイレベルからロウレベ
ルに変化することになる。このため、ＭＯＳＦＥＴＱＩ
とＯ２はオン状態とオフ状態とが等しくなるため、ゲー
ト容量の電圧依存性によるアンバランスを防止できるか
ら高精度のフィードスルーキャンセルが可能になる。
第２図には、この発明の他の一実施例の回路図が示され
ている。
ている。
この実施例では、アナログスイッチ回路がＮチヤンネル
ＭＯＳＦＥＴＱＩとＰチャンネルＭＯＳＦＥＴＱ３から
なる０ＭＯ３（相補型ＭＯ３）アナログスイッチ回路か
ら構成される。これに応じて、ダミーＭＯＳＦＥＴもＮ
チャンネルＭＯＳＦＥＴＱ２とＰチャンネルＭＯＳＦＥ
ＴＱ４から構成される。
ＭＯＳＦＥＴＱＩとＰチャンネルＭＯＳＦＥＴＱ３から
なる０ＭＯ３（相補型ＭＯ３）アナログスイッチ回路か
ら構成される。これに応じて、ダミーＭＯＳＦＥＴもＮ
チャンネルＭＯＳＦＥＴＱ２とＰチャンネルＭＯＳＦＥ
ＴＱ４から構成される。
特に制限されないが、この実施例の集積回路は、単結晶
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳ Ｆ ＥＴは、かかる半導体基板表面に形
成されたソース領域、ドレイン領域及びソース領域とド
レイン領域との間の半導体基板表面に薄い厚さのゲート
絶縁膜を介して形成されたポリシリコンからなるような
ゲート電極から構成される。ＰチャンネルＭＯＳＦＥＴ
は、上記半導体基板表面に形成されたＮ型ウェル領域に
形成される。これによって、半導体基板は、その上に形
成された複数のＮチャンネルＭＯＳＦＥＴの共通の基板
ゲートを構成する。Ｎ型ウェル領域は、その上に形成さ
れたＰチャンネルＭＯＳＦＥＴの基板ゲートを構成する
。逆に、Ｎ型基板を用０ いた場合には、Ｎ型基板上にはＰチャンネルＭＯＳＦＥ
Ｔが形成され、Ｐ型ウェル領域にＮチャンネルＭＯＳＦ
ＥＴが形成される。
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳ Ｆ ＥＴは、かかる半導体基板表面に形
成されたソース領域、ドレイン領域及びソース領域とド
レイン領域との間の半導体基板表面に薄い厚さのゲート
絶縁膜を介して形成されたポリシリコンからなるような
ゲート電極から構成される。ＰチャンネルＭＯＳＦＥＴ
は、上記半導体基板表面に形成されたＮ型ウェル領域に
形成される。これによって、半導体基板は、その上に形
成された複数のＮチャンネルＭＯＳＦＥＴの共通の基板
ゲートを構成する。Ｎ型ウェル領域は、その上に形成さ
れたＰチャンネルＭＯＳＦＥＴの基板ゲートを構成する
。逆に、Ｎ型基板を用０ いた場合には、Ｎ型基板上にはＰチャンネルＭＯＳＦＥ
Ｔが形成され、Ｐ型ウェル領域にＮチャンネルＭＯＳＦ
ＥＴが形成される。
この実施例においても、上記基板上に形成されるフィー
ドスルーキャンセル用のダミーＭＯＳＦＥＴによって基
板と信号線との間の寄生容量が増加しない。また、ＣＭ
ＯＳアナログスイッチ回路ヲ用いているので、信号伝達
のダイナミックレンジを大きくすることができる。言い
換えるならば、第１図の実施例のようにＮチャンネルＭ
ＯＳＦＥＴ又はＰチャンネルＭＯＳＦＥＴによりスイッ
チ回路を構成した場合には、そのしきい値電圧により伝
達される信号のダイナミックレンジが制限されてしまう
。
ドスルーキャンセル用のダミーＭＯＳＦＥＴによって基
板と信号線との間の寄生容量が増加しない。また、ＣＭ
ＯＳアナログスイッチ回路ヲ用いているので、信号伝達
のダイナミックレンジを大きくすることができる。言い
換えるならば、第１図の実施例のようにＮチャンネルＭ
ＯＳＦＥＴ又はＰチャンネルＭＯＳＦＥＴによりスイッ
チ回路を構成した場合には、そのしきい値電圧により伝
達される信号のダイナミックレンジが制限されてしまう
。
また、スイッチ回路に相補的なスイッチ制御信号（クロ
ック）φとφを用いており、それをそのまま利用してダ
ミーＭＯ３ＦＦ：Ｔに供給するものであるため、クロッ
クφとφとの位相ズレに対してもフィードスルーキャン
セルを行わせることができるものとなる。
ック）φとφを用いており、それをそのまま利用してダ
ミーＭＯ３ＦＦ：Ｔに供給するものであるため、クロッ
クφとφとの位相ズレに対してもフィードスルーキャン
セルを行わせることができるものとなる。
１
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）スイッチ制御信号をゲートに受けて信号伝達を行
うスイッチＭＯＳＦＥＴ出力側にゲート電極が接続され
、ソースとドレインとが結合されて上記スイッチ制御信
号と逆相の信号が供給されたダミーＭＯＳＦＥＴを設け
る。この構成では、ダミーＭＯＳ Ｆ ＥＴが基板と信
号線との間に微小な寄生容量した持たないから基板ノイ
ズの伝達を抑制するとともに、スイッチＭＯＳＦＥＴと
ダミーＭＯＳＦＥＴとが同じ導電型のＭＯＳ Ｆ ＥＴ
により構成できるから共にオン状態とオフ状態となり高
精度でフィードスルーキャンセルを行うことができると
いう効果が得られる。
る。すなわち、 （１）スイッチ制御信号をゲートに受けて信号伝達を行
うスイッチＭＯＳＦＥＴ出力側にゲート電極が接続され
、ソースとドレインとが結合されて上記スイッチ制御信
号と逆相の信号が供給されたダミーＭＯＳＦＥＴを設け
る。この構成では、ダミーＭＯＳ Ｆ ＥＴが基板と信
号線との間に微小な寄生容量した持たないから基板ノイ
ズの伝達を抑制するとともに、スイッチＭＯＳＦＥＴと
ダミーＭＯＳＦＥＴとが同じ導電型のＭＯＳ Ｆ ＥＴ
により構成できるから共にオン状態とオフ状態となり高
精度でフィードスルーキャンセルを行うことができると
いう効果が得られる。
（２）上記スイッチ回路としてＣＭＯＳ構成とすること
により、信号伝達のダイナミックレンジの拡大を図りつ
つ、スイッチＭＯＳ Ｆ ＥＴとダミーＭＯＳＦＥＴに
供給されるスイッチ制御信号の位相ずれによるフィード
スルーもキャンセルさせることができるという効果が得
られる。
により、信号伝達のダイナミックレンジの拡大を図りつ
つ、スイッチＭＯＳ Ｆ ＥＴとダミーＭＯＳＦＥＴに
供給されるスイッチ制御信号の位相ずれによるフィード
スルーもキャンセルさせることができるという効果が得
られる。
２
（３）上記（１）及び（２）により、ディジタル回路と
アナログ回路とを混在させた半導体集積回路装置におけ
くアナログ回路側の高Ｓ／Ｎを実現できるという効果が
得られる。
アナログ回路とを混在させた半導体集積回路装置におけ
くアナログ回路側の高Ｓ／Ｎを実現できるという効果が
得られる。
以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記実施例のス
イッチ回路が適用される回路としては、上記のようなサ
ンプリング及ホールド回路の他、アナログ／ディジタル
変換回路、ディジタル／アナログ変換回路、あるいはス
イッチドキャパシタ回路等のようにアナログスイッチ回
路を必要とする各種回路に利用できる。なお、本願にお
いて、ＭＯＳＦＥＴは前記のように絶縁ゲート型電界効
果トランジスタという意味で用いている。
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、前記実施例のス
イッチ回路が適用される回路としては、上記のようなサ
ンプリング及ホールド回路の他、アナログ／ディジタル
変換回路、ディジタル／アナログ変換回路、あるいはス
イッチドキャパシタ回路等のようにアナログスイッチ回
路を必要とする各種回路に利用できる。なお、本願にお
いて、ＭＯＳＦＥＴは前記のように絶縁ゲート型電界効
果トランジスタという意味で用いている。
また、ディジタル回路とアナログ回路とが混在した半導
体集積回路装置の例としては、ディジタル通信方式とし
てのＭＯＤＥＭに使用されるオー３ バーサンプリング型り／Ａ変換回路等を備えた半導体集
積回路装置がある。
体集積回路装置の例としては、ディジタル通信方式とし
てのＭＯＤＥＭに使用されるオー３ バーサンプリング型り／Ａ変換回路等を備えた半導体集
積回路装置がある。
この発明は、アナログスイッチ回路を備えた半導体集積
回路装置に広く利用できる。
回路装置に広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、スイッチ制御信号をゲートに受けて信号伝
達を行うスイッチＭＯＳＦＥＴ出力側にゲート電極が接
続され、ソースとドレインとが結合されて上記スイッチ
制御信号と逆相の信号が供給されたダミーＭＯＳＦＥＴ
を設ける。この構成では、ダミーＭＯＳ Ｆ ＥＴが基
板と信号線との間に微小な寄生容量した持たないから基
板ノイズの伝達を抑制するとともに、スイッチＭＯＳＦ
ＥＴとダミーＭＯＳ Ｆ ＥＴとが同じ導電型のＭＯＳ
ＦＥＴにより構成できるから共にオン状態とオフ状態と
なり高精度でフィードスルーキャンセルを行うことがで
きる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、スイッチ制御信号をゲートに受けて信号伝
達を行うスイッチＭＯＳＦＥＴ出力側にゲート電極が接
続され、ソースとドレインとが結合されて上記スイッチ
制御信号と逆相の信号が供給されたダミーＭＯＳＦＥＴ
を設ける。この構成では、ダミーＭＯＳ Ｆ ＥＴが基
板と信号線との間に微小な寄生容量した持たないから基
板ノイズの伝達を抑制するとともに、スイッチＭＯＳＦ
ＥＴとダミーＭＯＳ Ｆ ＥＴとが同じ導電型のＭＯＳ
ＦＥＴにより構成できるから共にオン状態とオフ状態と
なり高精度でフィードスルーキャンセルを行うことがで
きる。
４
第１図は、この発明に係るアナログスイッチ回路を用い
たサンプリング＆ホールド回路の一実施例を示す回路図
、 第２図は、この発明の他の一実施例を示す回路図、 第３図は、従来技術の一例を説明するための回路図、 第４図は、ＭＯＳＦＥＴのゲート容量のゲート電圧依存
性を説明するだめの特性図である。 Ｑ１〜Ｑ６・・ＭＯＳＦＥＴ （絶縁ゲート型電界効果
トランジスタ）、Ｃ・・キャパシタ、ＯＰｌ、ＯＰ２・
・演算増幅回路 ５ 第 図 第 図 第 図 第 図
たサンプリング＆ホールド回路の一実施例を示す回路図
、 第２図は、この発明の他の一実施例を示す回路図、 第３図は、従来技術の一例を説明するための回路図、 第４図は、ＭＯＳＦＥＴのゲート容量のゲート電圧依存
性を説明するだめの特性図である。 Ｑ１〜Ｑ６・・ＭＯＳＦＥＴ （絶縁ゲート型電界効果
トランジスタ）、Ｃ・・キャパシタ、ＯＰｌ、ＯＰ２・
・演算増幅回路 ５ 第 図 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、スイッチ制御信号をゲートに受けて信号伝達を行う
スイッチＭＯＳＦＥＴと、このスイッチＭＯＳＦＥＴと
同一導電型であって、その出力側にゲート電極が接続さ
れ、ソースとドレインとが結合されて上記スイッチ制御
信号と逆相の信号が供給されたダミーＭＯＳＦＥＴとを
含むことを特徴とする半導体集積回路装置。 ２、上記スイッチＭＯＳＦＥＴの出力側には、伝達され
た信号を保持するキャパシタが設けられるものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。３、上記スイッチＭＯＳＦＥＴは、Ｎチャン
ネルＭＯＳＦＥＴとＰチャンネルＭＯＳＦＥＴとが並列
形態にされなるＣＭＯＳスイッチを構成するものであり
、上記ダミーＭＯＳＦＥＴもそれに対応したＣＭＯＳ構
成にされるものであることを特徴とする特許請求の範囲
第１又は第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251911A JPH03117113A (ja) | 1989-09-29 | 1989-09-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251911A JPH03117113A (ja) | 1989-09-29 | 1989-09-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03117113A true JPH03117113A (ja) | 1991-05-17 |
Family
ID=17229795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1251911A Pending JPH03117113A (ja) | 1989-09-29 | 1989-09-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03117113A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0595329A2 (en) * | 1992-10-28 | 1994-05-04 | Nec Corporation | Semiconductor memory device |
| US5485427A (en) * | 1992-01-30 | 1996-01-16 | Nec Corporation | Dynamic random access memory device equipped with dummy cells implemented by enhancement type transistors |
| US6810511B2 (en) * | 1996-05-16 | 2004-10-26 | United Microelectronics Corp. | Method of designing active region pattern with shift dummy pattern |
| JP2009147501A (ja) * | 2007-12-12 | 2009-07-02 | Fujitsu Ltd | 半導体装置 |
| JP2013158042A (ja) * | 2013-04-05 | 2013-08-15 | Fujitsu Ltd | 半導体装置 |
-
1989
- 1989-09-29 JP JP1251911A patent/JPH03117113A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5485427A (en) * | 1992-01-30 | 1996-01-16 | Nec Corporation | Dynamic random access memory device equipped with dummy cells implemented by enhancement type transistors |
| EP0595329A2 (en) * | 1992-10-28 | 1994-05-04 | Nec Corporation | Semiconductor memory device |
| EP0595329A3 (en) * | 1992-10-28 | 1994-11-02 | Nec Corp | Solid state memory device. |
| US6810511B2 (en) * | 1996-05-16 | 2004-10-26 | United Microelectronics Corp. | Method of designing active region pattern with shift dummy pattern |
| JP2009147501A (ja) * | 2007-12-12 | 2009-07-02 | Fujitsu Ltd | 半導体装置 |
| JP2013158042A (ja) * | 2013-04-05 | 2013-08-15 | Fujitsu Ltd | 半導体装置 |
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