JPH10312698A - Ｍｏｓサンプル・アンド・ホールド回路 - Google Patents
Ｍｏｓサンプル・アンド・ホールド回路Info
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- JPH10312698A JPH10312698A JP10121041A JP12104198A JPH10312698A JP H10312698 A JPH10312698 A JP H10312698A JP 10121041 A JP10121041 A JP 10121041A JP 12104198 A JP12104198 A JP 12104198A JP H10312698 A JPH10312698 A JP H10312698A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
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- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】 ゲート・チヤンネル静電容量および重なり静
電容量の有害な効果が小さいＭＯＳトランジスタ・サン
プル・アンド・ホールド回路を提供する。 【解決手段】 酸化物静電容量によるチヤンネル電荷フ
ィードスルーを消去するために、スイッチされたコンデ
ンサ源２２が、「ホールド」位相の期間中電圧Ｖ 1 にま
で充電されるように接続され、そして「トラック」位相
の期間中電圧Ｖ1−Ｖinを得るために入力接続点１２と
スイッチ・ゲート１７との間に接続される。「オフ」状
態にバイアスされたダミー・トランジスタ２６は、ゲー
ト・ドレイン重なり静電容量およびすべてのゲート・ド
レイン寄生静電容量からのフィードスルーをまた相殺す
るために、ホールド・コンデンサ１５に接続されたドレ
インと、アースと出力端子（Ｖout 、Ｖout はＶinを追
跡する）の間でスイッチされるゲートとを有する。
電容量の有害な効果が小さいＭＯＳトランジスタ・サン
プル・アンド・ホールド回路を提供する。 【解決手段】 酸化物静電容量によるチヤンネル電荷フ
ィードスルーを消去するために、スイッチされたコンデ
ンサ源２２が、「ホールド」位相の期間中電圧Ｖ 1 にま
で充電されるように接続され、そして「トラック」位相
の期間中電圧Ｖ1−Ｖinを得るために入力接続点１２と
スイッチ・ゲート１７との間に接続される。「オフ」状
態にバイアスされたダミー・トランジスタ２６は、ゲー
ト・ドレイン重なり静電容量およびすべてのゲート・ド
レイン寄生静電容量からのフィードスルーをまた相殺す
るために、ホールド・コンデンサ１５に接続されたドレ
インと、アースと出力端子（Ｖout 、Ｖout はＶinを追
跡する）の間でスイッチされるゲートとを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、全体的にいえば、
サンプル・アンド・ホールド回路およびトラック・アン
ド・ホールド回路（本明細書ではこれらはまとめて「サ
ンプル・アンド・ホールド回路」と称する）に関する。
さらに詳細にいえば、本発明はＭＯＳトランジスタ・ス
イッチを用いたサンプル・アンド・ホールド回路に関す
る。
サンプル・アンド・ホールド回路およびトラック・アン
ド・ホールド回路（本明細書ではこれらはまとめて「サ
ンプル・アンド・ホールド回路」と称する）に関する。
さらに詳細にいえば、本発明はＭＯＳトランジスタ・ス
イッチを用いたサンプル・アンド・ホールド回路に関す
る。
【０００２】
【発明が解決しようとする課題】時間的に連続変化する
振幅信号の値を離散的な時間間隔でサンプリングするた
めに、サンプル・アンド・ホールド回路が用いられる。
このサンプリングは、例えば、アナログ・ディジタル信
号変換工程の一部分として用いることができる。この場
合、アナログ入力信号の振幅値に対し規則正しくクロッ
クされた時間間隔でサンプリングが行われ、そしてこれ
らのサンプリングされた値が２進ディジタル値に変換さ
れ、それにより時間的に変化する入力信号に対してのデ
ィジタル出力表示信号が得られる。この場合、この変換
された信号に対して容易にディジタル信号処理を行うこ
とができ、そしてその後、この処理された信号を制御目
的または他の目的のためにアナログ形式に戻すように変
換することができる。１つの典型的な応用では、有意の
情報を正確に捕捉するために、サンプリングの速さはオ
リジナルの信号の最高の周波数成分（例えば、帯域幅）
の少なくとも２倍（ナイキスト周波数）に等しくなけれ
ばならない。
振幅信号の値を離散的な時間間隔でサンプリングするた
めに、サンプル・アンド・ホールド回路が用いられる。
このサンプリングは、例えば、アナログ・ディジタル信
号変換工程の一部分として用いることができる。この場
合、アナログ入力信号の振幅値に対し規則正しくクロッ
クされた時間間隔でサンプリングが行われ、そしてこれ
らのサンプリングされた値が２進ディジタル値に変換さ
れ、それにより時間的に変化する入力信号に対してのデ
ィジタル出力表示信号が得られる。この場合、この変換
された信号に対して容易にディジタル信号処理を行うこ
とができ、そしてその後、この処理された信号を制御目
的または他の目的のためにアナログ形式に戻すように変
換することができる。１つの典型的な応用では、有意の
情報を正確に捕捉するために、サンプリングの速さはオ
リジナルの信号の最高の周波数成分（例えば、帯域幅）
の少なくとも２倍（ナイキスト周波数）に等しくなけれ
ばならない。
【０００３】図１は、従来のサンプル・アンド・ホール
ド回路１０の概要図である。端子１２に加えられる時間
的に連続的に変化する信号Ｖinがスイッチ１４を通して
接続され、それによりホールド・コンデンサ１５
（Ｃh ）の帯電が行われる。ホールド・コンデンサ１５
の１つの端子は出力バッファ１６に接続され、そしてホ
ールド・コンデンサ１５の他の端子はアースに接続され
る。出力バッファ１６は、例えば、利得１の増幅器であ
ることができる。スイッチ１４は、接続点１７に加えら
れるサンプル・アンド・ホールド・タイミング（または
クロッキング）信号により制御される。それにより、ス
イッチ１４が「オン」にスイッチされる時、コンデンサ
接続点１９の電圧（したがって、出力接続点２１の出力
電圧Ｖout ）が入力接続点１２に加えられた電圧に追随
（トラック）する。スイッチ１４が「オフ」にスイッチ
される時、入力接続点１２に加えられた最後の電圧がコ
ンデンサ１５の電荷により接続点１９に（したがって、
接続点２１に）「ホールド」される。
ド回路１０の概要図である。端子１２に加えられる時間
的に連続的に変化する信号Ｖinがスイッチ１４を通して
接続され、それによりホールド・コンデンサ１５
（Ｃh ）の帯電が行われる。ホールド・コンデンサ１５
の１つの端子は出力バッファ１６に接続され、そしてホ
ールド・コンデンサ１５の他の端子はアースに接続され
る。出力バッファ１６は、例えば、利得１の増幅器であ
ることができる。スイッチ１４は、接続点１７に加えら
れるサンプル・アンド・ホールド・タイミング（または
クロッキング）信号により制御される。それにより、ス
イッチ１４が「オン」にスイッチされる時、コンデンサ
接続点１９の電圧（したがって、出力接続点２１の出力
電圧Ｖout ）が入力接続点１２に加えられた電圧に追随
（トラック）する。スイッチ１４が「オフ」にスイッチ
される時、入力接続点１２に加えられた最後の電圧がコ
ンデンサ１５の電荷により接続点１９に（したがって、
接続点２１に）「ホールド」される。
【０００４】スイッチ１４は、ＭＯＳ（金属・酸化物・
半導体）トランジスタにより実施されることが多い。ス
イッチ１４が例えばＮＭＯＳトランジスタにより実施さ
れる場合、高いゲート電圧（例えば、Ｖdd）が接続点１
７に加えられる（「位相Ａ」）時、入力電圧ＶinがＮ形
チヤンネルを通過する。そして低いゲート電圧（例え
ば、アース）が接続点１７に加えられる（「位相Ｂ」）
時、入力電圧Ｖinは阻止される。このために、位相Ａの
期間中にはＶout はＶinの変動する大きさに追随する
（すなわち、Ｖout ＝Ｖin）が、しかし位相Ｂの期間中
にはＶinの位相Ａの最後の値が「ホールド」される（す
なわち、Ｖout ＝Ｖin（ｔi ））。けれども、ＭＯＳト
ランジスタに固有の２種類の静電容量があって、トラン
ジスタがオフになる時、透過入力電圧Ｖinと一緒にこれ
らの静電容量もまた接続点１９に捕獲される電荷に寄与
する。その１つの静電容量はゲート・酸化物の静電容量
（Ｃox）であり、そして他の１つの静電容量はゲート・
ドレイン寄生静電容量（Ｃgd）である。静電容量Ｃ
oxは、金属および酸化物誘電体をチヤンネルのすぐ上に
配置することにより生ずる静電容量である。ＭＯＳトラ
ンジスタが「オン」である時、電流が流れるために、酸
化物の下のチヤンネルの表面に電荷が存在する。その
後、同じトランジスタが「オフ」になる時、この電荷は
消散しなければならない。この消散する電荷の一部分は
ドレインに行き、そして別の一部分はソースに行く。ス
イッチ１４が「オフ」になる時、このことはコンデンサ
１５に蓄えられた電荷（接続点１９にホールドされた電
圧）に影響を与える。Ｃoxの電荷への寄与はＶin×Ｃox
に比例する。ここで、Ｃoxはトランジスタ１４のゲート
・酸化物の静電容量である。静電容量Ｃgdは、ＭＯＳト
ランジスタの層状構造体の中における、ゲート端子とド
レイン端子との間の物理的重なりによる寄生静電容量、
およびゲート接続路とドレイン接続路との間のすべての
結合から生ずる寄生静電容量である。（接続点１９に接
続されるのがドレインではなくてソースである場合に
は、本明細書の中で「ドレイン」および「Ｃgd」という
用語は「ソース」および「Ｃgs」であると理解しなけれ
ばならない。）静電容量Ｃgdは、トランジスタが「オ
ン」になっていてもまたは「オフ」になっていても存在
する。したがって、スイッチ１４が「オフ」になる時、
静電容量Ｃgdはまたコンデンサ１５に蓄えられた電荷
（接続点１９に「ホールド」された電圧）に寄与する。
Ｃgdのこの電荷寄与はＶin×Ｃgdに比例する。ここで、
Ｃgdはトランジスタ１４のゲート・ドレイン間の寄生静
電容量である。
半導体）トランジスタにより実施されることが多い。ス
イッチ１４が例えばＮＭＯＳトランジスタにより実施さ
れる場合、高いゲート電圧（例えば、Ｖdd）が接続点１
７に加えられる（「位相Ａ」）時、入力電圧ＶinがＮ形
チヤンネルを通過する。そして低いゲート電圧（例え
ば、アース）が接続点１７に加えられる（「位相Ｂ」）
時、入力電圧Ｖinは阻止される。このために、位相Ａの
期間中にはＶout はＶinの変動する大きさに追随する
（すなわち、Ｖout ＝Ｖin）が、しかし位相Ｂの期間中
にはＶinの位相Ａの最後の値が「ホールド」される（す
なわち、Ｖout ＝Ｖin（ｔi ））。けれども、ＭＯＳト
ランジスタに固有の２種類の静電容量があって、トラン
ジスタがオフになる時、透過入力電圧Ｖinと一緒にこれ
らの静電容量もまた接続点１９に捕獲される電荷に寄与
する。その１つの静電容量はゲート・酸化物の静電容量
（Ｃox）であり、そして他の１つの静電容量はゲート・
ドレイン寄生静電容量（Ｃgd）である。静電容量Ｃ
oxは、金属および酸化物誘電体をチヤンネルのすぐ上に
配置することにより生ずる静電容量である。ＭＯＳトラ
ンジスタが「オン」である時、電流が流れるために、酸
化物の下のチヤンネルの表面に電荷が存在する。その
後、同じトランジスタが「オフ」になる時、この電荷は
消散しなければならない。この消散する電荷の一部分は
ドレインに行き、そして別の一部分はソースに行く。ス
イッチ１４が「オフ」になる時、このことはコンデンサ
１５に蓄えられた電荷（接続点１９にホールドされた電
圧）に影響を与える。Ｃoxの電荷への寄与はＶin×Ｃox
に比例する。ここで、Ｃoxはトランジスタ１４のゲート
・酸化物の静電容量である。静電容量Ｃgdは、ＭＯＳト
ランジスタの層状構造体の中における、ゲート端子とド
レイン端子との間の物理的重なりによる寄生静電容量、
およびゲート接続路とドレイン接続路との間のすべての
結合から生ずる寄生静電容量である。（接続点１９に接
続されるのがドレインではなくてソースである場合に
は、本明細書の中で「ドレイン」および「Ｃgd」という
用語は「ソース」および「Ｃgs」であると理解しなけれ
ばならない。）静電容量Ｃgdは、トランジスタが「オ
ン」になっていてもまたは「オフ」になっていても存在
する。したがって、スイッチ１４が「オフ」になる時、
静電容量Ｃgdはまたコンデンサ１５に蓄えられた電荷
（接続点１９に「ホールド」された電圧）に寄与する。
Ｃgdのこの電荷寄与はＶin×Ｃgdに比例する。ここで、
Ｃgdはトランジスタ１４のゲート・ドレイン間の寄生静
電容量である。
【０００５】入力信号は大きさが時間的に変化する電圧
であるから、ＣoxおよびＣgdによるサンプル・アンド・
ホールド回路１０に「ホールド」された電圧に及ぼす影
響は、入力電圧の関数である。静電容量Ｃoxは、加えら
れたゲート電圧と接続点１９の電圧との間の差に依存す
る。例えば、 3.0ボルトをゲートに加えてトランジスタ
１４を「オン」にすることができる。けれども、トラン
ジスタ１４が「オン」である時、接続点１９の電圧は入
力接続点１２の（変動する）電圧に追随するであろう。
したがって、トランジスタが「オフ」になる時、接続点
１９におけるＣ oxおよびＣgdにより分布する電荷の量
は、入力電圧のレベルと共に変わるであろう。もしトラ
ンジスタが「オフ」にされてサンプルを「ホールド」す
る度に捕獲された値に及ぼすＣoxおよびＣgdの効果が一
定であるならば、それは容易に考慮に取り入れることが
できる。それは単に、同じ量だけ信号を高めるまたは低
める一定の「台形電圧」であるであろう。しかし、捕獲
された信号に及ぼす影響の大きさが入力信号の関数とし
て非線形に変わるから、それは１つの問題点を生ずる。
チヤンネルの寸法が小さくなる場合、「ホールド」値に
及ぼすＣoxの影響はますます小さくなる。けれども、Ｃ
gdの影響はますます大きくなる。したがって、サンプル
・アンド・ホールド回路の中のＣoxおよびＣgdの有害な
効果を補償する必要がある。
であるから、ＣoxおよびＣgdによるサンプル・アンド・
ホールド回路１０に「ホールド」された電圧に及ぼす影
響は、入力電圧の関数である。静電容量Ｃoxは、加えら
れたゲート電圧と接続点１９の電圧との間の差に依存す
る。例えば、 3.0ボルトをゲートに加えてトランジスタ
１４を「オン」にすることができる。けれども、トラン
ジスタ１４が「オン」である時、接続点１９の電圧は入
力接続点１２の（変動する）電圧に追随するであろう。
したがって、トランジスタが「オフ」になる時、接続点
１９におけるＣ oxおよびＣgdにより分布する電荷の量
は、入力電圧のレベルと共に変わるであろう。もしトラ
ンジスタが「オフ」にされてサンプルを「ホールド」す
る度に捕獲された値に及ぼすＣoxおよびＣgdの効果が一
定であるならば、それは容易に考慮に取り入れることが
できる。それは単に、同じ量だけ信号を高めるまたは低
める一定の「台形電圧」であるであろう。しかし、捕獲
された信号に及ぼす影響の大きさが入力信号の関数とし
て非線形に変わるから、それは１つの問題点を生ずる。
チヤンネルの寸法が小さくなる場合、「ホールド」値に
及ぼすＣoxの影響はますます小さくなる。けれども、Ｃ
gdの影響はますます大きくなる。したがって、サンプル
・アンド・ホールド回路の中のＣoxおよびＣgdの有害な
効果を補償する必要がある。
【０００６】
【課題を解決するための手段】本発明により、ＭＯＳト
ランジスタのサンプル・アンド・ホールド回路（すなわ
ち、サンプル・アンド・ホールド回路およびトラック・
アンド・ホールド回路）の中のゲート・チヤンネル静電
容量（Ｃox）および重なり静電容量（Ｃgd）の時間的に
変動する有害な効果を小さくする方法と装置が得られ
る。本発明によりさらに、このような特徴が取り込まれ
たサンプル・アンド・ホールド回路が得られる。
ランジスタのサンプル・アンド・ホールド回路（すなわ
ち、サンプル・アンド・ホールド回路およびトラック・
アンド・ホールド回路）の中のゲート・チヤンネル静電
容量（Ｃox）および重なり静電容量（Ｃgd）の時間的に
変動する有害な効果を小さくする方法と装置が得られ
る。本発明によりさらに、このような特徴が取り込まれ
たサンプル・アンド・ホールド回路が得られる。
【０００７】
【発明の実施の形態】本発明の実施例は、例示の目的の
ための実施例である。本発明の実施例の説明は、添付図
面を参照して行われる。
ための実施例である。本発明の実施例の説明は、添付図
面を参照して行われる。
【０００８】図面において、同等な部品には同等な番号
が付されている。
が付されている。
【０００９】図２は、サンプル・アンド・ホールド（例
えば、トラック・アンド・ホールド）回路２０の図であ
る。回路２０は入力端子１２を有し、そして入力端子１
２には時間と共に変動する連続した信号Ｖinが加えられ
る。入力端子１２は、前記のように、ＭＯＳトランジス
タ１４を通してコンデンサ１５に接続され、そしてコン
デンサ１５の充電を行う。コンデンサ１５の１つの端子
（接続点１９）は、利得１の増幅器の形式の出力バッフ
ァ１６に接続される。コンデンサ１５の他の端子は、ア
ースに接続される。けれども、図１の回路１０の構成か
ら出発して、位相Ａでは電源電圧Ｖdd（例えば 3.0ボル
ト）にそして位相Ｂではアースにトランジスタ１４のゲ
ート接続点１７を交互に接続する代わりに、接続点１７
は位相Ａでは電圧Ｖ1 ＋Ｖinにそして位相Ｂではアース
に交互に接続される。このことは、端子２３および２５
を有するコンデンサ２２を備えることにより、例示され
た実施例で達成される。コンデンサ２２のこれらの端子
２３および２５は、位相Ｂの期間中では電源端子Ｖ1 と
アースとの間で接続されるようにスイッチされ、そして
位相Ａの期間では中ゲート接続点１７と入力接続点１２
との間で接続されるようにスイッチされる。したがっ
て、スイッチ１４がオフになる時、コンデンサ２２は位
相Ｂの期間中に電圧Ｖ1 にまで充電される。次に位相Ａ
の期間中、コンデンサ２２がゲート接続点１７にスイッ
チされる時、コンデンサ２２は加えられた入力電圧Ｖ1
に無関係であるゲート・ソース過剰駆動電圧差（（Ｖ1
＋Ｖin）−Ｖin＝Ｖ1 ）を加えるであろう。したがっ
て、「ホールド」モード位相Ｂに入る時、ホールド・コ
ンデンサ１５の中に注入されるチヤンネル電荷は、Ｖin
の変動にまた無関係であるであろう。このことは、Ｃox
による非線形性を除去する。けれども、ゲート・ドレイ
ン寄生静電容量Ｃgdによる電荷注入は、Ｖinになお依存
する。そしてチヤンネル長がますます短くなる傾向があ
るので、ＣgdはＣoxと同程度になる。したがって、Ｃgd
による非線形性電荷注入成分を相殺する必要が残る。
えば、トラック・アンド・ホールド）回路２０の図であ
る。回路２０は入力端子１２を有し、そして入力端子１
２には時間と共に変動する連続した信号Ｖinが加えられ
る。入力端子１２は、前記のように、ＭＯＳトランジス
タ１４を通してコンデンサ１５に接続され、そしてコン
デンサ１５の充電を行う。コンデンサ１５の１つの端子
（接続点１９）は、利得１の増幅器の形式の出力バッフ
ァ１６に接続される。コンデンサ１５の他の端子は、ア
ースに接続される。けれども、図１の回路１０の構成か
ら出発して、位相Ａでは電源電圧Ｖdd（例えば 3.0ボル
ト）にそして位相Ｂではアースにトランジスタ１４のゲ
ート接続点１７を交互に接続する代わりに、接続点１７
は位相Ａでは電圧Ｖ1 ＋Ｖinにそして位相Ｂではアース
に交互に接続される。このことは、端子２３および２５
を有するコンデンサ２２を備えることにより、例示され
た実施例で達成される。コンデンサ２２のこれらの端子
２３および２５は、位相Ｂの期間中では電源端子Ｖ1 と
アースとの間で接続されるようにスイッチされ、そして
位相Ａの期間では中ゲート接続点１７と入力接続点１２
との間で接続されるようにスイッチされる。したがっ
て、スイッチ１４がオフになる時、コンデンサ２２は位
相Ｂの期間中に電圧Ｖ1 にまで充電される。次に位相Ａ
の期間中、コンデンサ２２がゲート接続点１７にスイッ
チされる時、コンデンサ２２は加えられた入力電圧Ｖ1
に無関係であるゲート・ソース過剰駆動電圧差（（Ｖ1
＋Ｖin）−Ｖin＝Ｖ1 ）を加えるであろう。したがっ
て、「ホールド」モード位相Ｂに入る時、ホールド・コ
ンデンサ１５の中に注入されるチヤンネル電荷は、Ｖin
の変動にまた無関係であるであろう。このことは、Ｃox
による非線形性を除去する。けれども、ゲート・ドレイ
ン寄生静電容量Ｃgdによる電荷注入は、Ｖinになお依存
する。そしてチヤンネル長がますます短くなる傾向があ
るので、ＣgdはＣoxと同程度になる。したがって、Ｃgd
による非線形性電荷注入成分を相殺する必要が残る。
【００１０】トランジスタ１４の寄生静電容量による電
荷注入の効果を打ち消すために、図２に示されているよ
うに接続された「ダミー」ＭＯＳトランジスタ２６を付
加する。ことにより、回路２０がこの電荷注入の効果を
打ち消すことを実行する。トランジスタ２６は、その構
造パラメータ（例えば、チヤンネル長、チヤンネル幅、
酸化物の厚さ、層の重なりなど）がトランジスタ１４の
構造パラメータと（少なくとも寄生静電容量の寄与の観
点から）整合するように作成される。トランジスタ２６
のソースは電圧Ｖddに接続され、そしてそのドレインは
接続点１９に接続され、そしてそのゲートは接続点２７
に接続される。接続点２７は、位相Ａではアースに接続
されるようにスイッチされ、そして位相Ｂでは出力電圧
Ｖout に接続されるようにスイッチされる。出力バッフ
ァ１６は利得１の増幅器であるから、Ｖout は接続点１
９の電圧（位相Ａの期間中およびその期間の終端におい
てＶinにほぼ等しい）に同じであるであろう。位相Ａま
たは位相Ｂのいずれにおいても、トランジスタ２６のゲ
ート電圧がそのソース電圧またはドレイン電圧よりも決
して高くないように、電圧ＶddがＶinの予測値に対して
選定される。その結果、トランジスタ２６は常に「オ
フ」であるであろう。けれども、この回路が「追随」位
相Ａから「蓄積」位相Ｂにスイッチする時、トランジス
タ２６のゲートは、トランジスタ１４が見る遷移と等し
いが反対の向きの遷移を見るであろう。このことは、ド
レイン・ゲート寄生静電容量による非線形電荷フィード
スルーの蓄積された値に及ぼす効果を相殺する。
荷注入の効果を打ち消すために、図２に示されているよ
うに接続された「ダミー」ＭＯＳトランジスタ２６を付
加する。ことにより、回路２０がこの電荷注入の効果を
打ち消すことを実行する。トランジスタ２６は、その構
造パラメータ（例えば、チヤンネル長、チヤンネル幅、
酸化物の厚さ、層の重なりなど）がトランジスタ１４の
構造パラメータと（少なくとも寄生静電容量の寄与の観
点から）整合するように作成される。トランジスタ２６
のソースは電圧Ｖddに接続され、そしてそのドレインは
接続点１９に接続され、そしてそのゲートは接続点２７
に接続される。接続点２７は、位相Ａではアースに接続
されるようにスイッチされ、そして位相Ｂでは出力電圧
Ｖout に接続されるようにスイッチされる。出力バッフ
ァ１６は利得１の増幅器であるから、Ｖout は接続点１
９の電圧（位相Ａの期間中およびその期間の終端におい
てＶinにほぼ等しい）に同じであるであろう。位相Ａま
たは位相Ｂのいずれにおいても、トランジスタ２６のゲ
ート電圧がそのソース電圧またはドレイン電圧よりも決
して高くないように、電圧ＶddがＶinの予測値に対して
選定される。その結果、トランジスタ２６は常に「オ
フ」であるであろう。けれども、この回路が「追随」位
相Ａから「蓄積」位相Ｂにスイッチする時、トランジス
タ２６のゲートは、トランジスタ１４が見る遷移と等し
いが反対の向きの遷移を見るであろう。このことは、ド
レイン・ゲート寄生静電容量による非線形電荷フィード
スルーの蓄積された値に及ぼす効果を相殺する。
【００１１】以上の説明に関して更に以下の項を開示す
る。 （１） ＭＯＳトランジスタ・スイッチ１４を通してホ
ールド・コンデンサ１５の充電を行うために入力端子１
２に加えられた時間と共に変動する入力電圧Ｖinを有す
るサンプル・アンド・ホールド回路の動作において、重
なり静電容量Ｃoxの時間と共に変動する効果を小さくす
る方法であって、前記ホールド・コンデンサ１５が出力
電圧Ｖout に接続され、および動作の第１「トラック」
位相（Ａ）の期間中前記スイッチをオンにするために前
記トランジスタ・スイッチ１４のゲート１７を第１電圧
Ｖddに接続する段階および動作の第２「ホールド」位相
（Ｂ）の期間中前記スイッチをオフにするために前記ト
ランジスタ・スイッチ１４のゲート１７を第２電圧（ア
ース）に接続する段階をサンプル・アンド・ホールド動
作が有し、およびＭＯＳトランジスタ・スイッチ１４と
並列にダミーＭＯＳトランジスタ２６を前記ホールド・
コンデンサ１５に接続する段階と、ダミーＭＯＳトラン
ジスタ２６のゲート２７を動作の第１位相Ａの期間中第
２電圧（アース）に接続しおよび動作の第２位相Ｂの期
間中出力電圧Ｖout に接続する段階と、を有する、前記
方法。
る。 （１） ＭＯＳトランジスタ・スイッチ１４を通してホ
ールド・コンデンサ１５の充電を行うために入力端子１
２に加えられた時間と共に変動する入力電圧Ｖinを有す
るサンプル・アンド・ホールド回路の動作において、重
なり静電容量Ｃoxの時間と共に変動する効果を小さくす
る方法であって、前記ホールド・コンデンサ１５が出力
電圧Ｖout に接続され、および動作の第１「トラック」
位相（Ａ）の期間中前記スイッチをオンにするために前
記トランジスタ・スイッチ１４のゲート１７を第１電圧
Ｖddに接続する段階および動作の第２「ホールド」位相
（Ｂ）の期間中前記スイッチをオフにするために前記ト
ランジスタ・スイッチ１４のゲート１７を第２電圧（ア
ース）に接続する段階をサンプル・アンド・ホールド動
作が有し、およびＭＯＳトランジスタ・スイッチ１４と
並列にダミーＭＯＳトランジスタ２６を前記ホールド・
コンデンサ１５に接続する段階と、ダミーＭＯＳトラン
ジスタ２６のゲート２７を動作の第１位相Ａの期間中第
２電圧（アース）に接続しおよび動作の第２位相Ｂの期
間中出力電圧Ｖout に接続する段階と、を有する、前記
方法。
【００１２】（２） 第１項記載の方法において、前記
サンプル・アンド・ホールド回路のゲート・チヤンネル
静電容量Ｃgdの時間的に変動する効果をまた小さくする
ために、動作の第１位相Ａの期間中入力電圧に無関係な
電圧Ｖ1 と前記入力電圧Ｖinとの和に等しい電圧に前記
トランジスタ・スイッチ・ゲート１７が接続されること
を特徴とする、前記方法。
サンプル・アンド・ホールド回路のゲート・チヤンネル
静電容量Ｃgdの時間的に変動する効果をまた小さくする
ために、動作の第１位相Ａの期間中入力電圧に無関係な
電圧Ｖ1 と前記入力電圧Ｖinとの和に等しい電圧に前記
トランジスタ・スイッチ・ゲート１７が接続されること
を特徴とする、前記方法。
【００１３】（３） 第２項記載の方法において、第２
コンデンサ２２が動作の第２位相Ｂの期間中入力電圧に
無関係な前記電圧Ｖ1 にまで充電されることと、動作の
第１位相Ａの期間中前記入力端子１２と前記トランジス
タ・スイッチ・ゲート１７との間に充電された前記第２
コンデンサ２２が接続されることとを特徴とする、前記
方法。
コンデンサ２２が動作の第２位相Ｂの期間中入力電圧に
無関係な前記電圧Ｖ1 にまで充電されることと、動作の
第１位相Ａの期間中前記入力端子１２と前記トランジス
タ・スイッチ・ゲート１７との間に充電された前記第２
コンデンサ２２が接続されることとを特徴とする、前記
方法。
【００１４】（４） 第１項ないし第３項のいずれかに
記載された方法において、前記ＭＯＳトランジスタ・ス
イッチ１４および前記ダミーＭＯＳトランジスタ２６が
ＮＭＯＳトランジスタを有し、および前記第２電圧がア
ースである、前記方法。
記載された方法において、前記ＭＯＳトランジスタ・ス
イッチ１４および前記ダミーＭＯＳトランジスタ２６が
ＮＭＯＳトランジスタを有し、および前記第２電圧がア
ースである、前記方法。
【００１５】（５） 時間と共に変動する入力電圧Ｖin
を受け取るための入力端子と、出力電圧Ｖout を供給す
るために接続されたホールド・コンデンサ１５と、トラ
ンジスタ・スイッチ１４のゲートの電圧に応答して前記
ホールド・コンデンサを充電するために前記入力電圧Ｖ
inを選択的に供給するように接続されたＭＯＳトランジ
スタ・スイッチ１４と、動作の第１「トラック」位相Ａ
の期間中前記スイッチをオンにするために前記トランジ
スタ・スイッチの前記ゲートを第１電圧に接続しおよび
動作の第２「ホールド」位相Ｂの期間中前記スイッチを
オフにするために前記トランジスタ・スイッチの前記ゲ
ートを第２電圧に接続するための制御回路１７と、を有
するサンプル・アンド・ホールド回路であって、ダミー
ＭＯＳトランジスタ２６が前記ＭＯＳトランジスタ・ス
イッチ１４と並列に前記ホールド・コンデンサ１５に接
続され、動作の第１位相Ａの期間中前記ダミーＭＯＳト
ランジスタ２６のゲートを第２電圧に接続しおよび動作
の第２位相Ｂの期間中前記ダミーＭＯＳトランジスタ２
６のゲートを出力電圧に接続するために、他の制御回路
２７が備えられ、前記サンプル・アンド・ホールド回路
の中の重なり静電容量Ｃgdの時間的に変動する効果を小
さくするために、前記他の制御回路２７および前記ダミ
ー・トランジスタ２６が接続されおよび構成される、こ
とを特徴とする、前記サンプル・アンド・ホールド回
路。
を受け取るための入力端子と、出力電圧Ｖout を供給す
るために接続されたホールド・コンデンサ１５と、トラ
ンジスタ・スイッチ１４のゲートの電圧に応答して前記
ホールド・コンデンサを充電するために前記入力電圧Ｖ
inを選択的に供給するように接続されたＭＯＳトランジ
スタ・スイッチ１４と、動作の第１「トラック」位相Ａ
の期間中前記スイッチをオンにするために前記トランジ
スタ・スイッチの前記ゲートを第１電圧に接続しおよび
動作の第２「ホールド」位相Ｂの期間中前記スイッチを
オフにするために前記トランジスタ・スイッチの前記ゲ
ートを第２電圧に接続するための制御回路１７と、を有
するサンプル・アンド・ホールド回路であって、ダミー
ＭＯＳトランジスタ２６が前記ＭＯＳトランジスタ・ス
イッチ１４と並列に前記ホールド・コンデンサ１５に接
続され、動作の第１位相Ａの期間中前記ダミーＭＯＳト
ランジスタ２６のゲートを第２電圧に接続しおよび動作
の第２位相Ｂの期間中前記ダミーＭＯＳトランジスタ２
６のゲートを出力電圧に接続するために、他の制御回路
２７が備えられ、前記サンプル・アンド・ホールド回路
の中の重なり静電容量Ｃgdの時間的に変動する効果を小
さくするために、前記他の制御回路２７および前記ダミ
ー・トランジスタ２６が接続されおよび構成される、こ
とを特徴とする、前記サンプル・アンド・ホールド回
路。
【００１６】（６） 第５項記載の回路において、前記
サンプル・アンド・ホールド回路のゲート・チヤンネル
静電容量Ｃoxの時間的に変動する効果をまた小さくする
ために、動作の第１位相Ａの期間中入力電圧に無関係な
電圧Ｖ1 と入力電圧Ｖinとを加算した値に等しい第１電
圧に前記トランジスタ・スイッチ・ゲートを接続するよ
うに、前記トランジスタ・スイッチ・ゲートを接続する
ための前記制御回路が接続されおよび構成されることを
さらに特徴とする、前記回路。
サンプル・アンド・ホールド回路のゲート・チヤンネル
静電容量Ｃoxの時間的に変動する効果をまた小さくする
ために、動作の第１位相Ａの期間中入力電圧に無関係な
電圧Ｖ1 と入力電圧Ｖinとを加算した値に等しい第１電
圧に前記トランジスタ・スイッチ・ゲートを接続するよ
うに、前記トランジスタ・スイッチ・ゲートを接続する
ための前記制御回路が接続されおよび構成されることを
さらに特徴とする、前記回路。
【００１７】（７） 第６項記載の回路において、前記
トランジスタ・スイッチ・ゲートを接続するための前記
制御回路が、第２コンデンサ２２と、動作の第２位相Ｂ
の期間中前記第２コンデンサ２２を前記入力電圧に無関
係な電圧Ｖ1 にまで充電するための装置と、動作の第１
位相Ａの期間中前記入力端子１２と前記トランジスタ・
スイッチ・ゲート１７との間に充電された前記第２コン
デンサ２２を接続するための装置と、をさらに有するこ
とをさらに特徴とする、前記回路。
トランジスタ・スイッチ・ゲートを接続するための前記
制御回路が、第２コンデンサ２２と、動作の第２位相Ｂ
の期間中前記第２コンデンサ２２を前記入力電圧に無関
係な電圧Ｖ1 にまで充電するための装置と、動作の第１
位相Ａの期間中前記入力端子１２と前記トランジスタ・
スイッチ・ゲート１７との間に充電された前記第２コン
デンサ２２を接続するための装置と、をさらに有するこ
とをさらに特徴とする、前記回路。
【００１８】（８） 第５項ないし第７項のいずれかに
記載された回路において、前記ＭＯＳトランジスタ・ス
イッチおよび前記ダミーＭＯＳトランジスタがＮＭＯＳ
トランジスタを有し、および前記第２電圧がアースであ
る、前記回路。
記載された回路において、前記ＭＯＳトランジスタ・ス
イッチおよび前記ダミーＭＯＳトランジスタがＮＭＯＳ
トランジスタを有し、および前記第２電圧がアースであ
る、前記回路。
【００１９】（９） 第８項記載の回路において、前記
ＮＭＯＳトランジスタ１４のソースが前記入力端子に接
続されることと、前記ホールド・コンデンサ１５が前記
ＮＭＯＳトランジスタ・スイッチ・ドレイン１７とアー
スとの間に接続されることと、前記ダミーＮＭＯＳトラ
ンジスタ・ドレイン２７が前記ＮＭＯＳトランジスタ・
スイッチ・ドレイン１９に接続されることと、前記回路
が出力端子をさらに有することおよび前記ＮＭＯＳトラ
ンジスタ・スイッチ・ドレインに接続された入力と前記
出力端子に接続された出力とを備えた利得１の増幅器を
さらに有することと、前記第２制御回路が前記ダミーＮ
ＭＯＳトランジスタ・ゲートをアースと前記出力端子と
に交互に選択的に接続するための回路を有することと
を、さらに特徴とする、前記回路。
ＮＭＯＳトランジスタ１４のソースが前記入力端子に接
続されることと、前記ホールド・コンデンサ１５が前記
ＮＭＯＳトランジスタ・スイッチ・ドレイン１７とアー
スとの間に接続されることと、前記ダミーＮＭＯＳトラ
ンジスタ・ドレイン２７が前記ＮＭＯＳトランジスタ・
スイッチ・ドレイン１９に接続されることと、前記回路
が出力端子をさらに有することおよび前記ＮＭＯＳトラ
ンジスタ・スイッチ・ドレインに接続された入力と前記
出力端子に接続された出力とを備えた利得１の増幅器を
さらに有することと、前記第２制御回路が前記ダミーＮ
ＭＯＳトランジスタ・ゲートをアースと前記出力端子と
に交互に選択的に接続するための回路を有することと
を、さらに特徴とする、前記回路。
【００２０】（１０） スイッチ・フィードスルーによ
るエラーの相殺を組み込んだＭＯＳトラック・アンド・
ホールド回路が得られる。酸化物静電容量によるチヤン
ネル電荷フィードスルーを消去するために、スイッチさ
れたコンデンサ源２２が、「ホールド」位相の期間中電
圧Ｖ1 にまで充電されるように接続され、そして「トラ
ック」位相の期間中電圧Ｖ1 −Ｖinを得るために入力接
続点１２とスイッチ・ゲート１７との間に接続される。
「オフ」状態にバイアスされたダミー・トランジスタ２
６は、ゲート・ドレイン重なり静電容量およびすべての
ゲート・ドレイン寄生静電容量からのフィードスルーを
また相殺するために、ホールド・コンデンサ１５に接続
されたドレインと、アースと出力端子（Ｖout 、Ｖout
はＶinに追随する）の間でスイッチされるゲートとを有
する。
るエラーの相殺を組み込んだＭＯＳトラック・アンド・
ホールド回路が得られる。酸化物静電容量によるチヤン
ネル電荷フィードスルーを消去するために、スイッチさ
れたコンデンサ源２２が、「ホールド」位相の期間中電
圧Ｖ1 にまで充電されるように接続され、そして「トラ
ック」位相の期間中電圧Ｖ1 −Ｖinを得るために入力接
続点１２とスイッチ・ゲート１７との間に接続される。
「オフ」状態にバイアスされたダミー・トランジスタ２
６は、ゲート・ドレイン重なり静電容量およびすべての
ゲート・ドレイン寄生静電容量からのフィードスルーを
また相殺するために、ホールド・コンデンサ１５に接続
されたドレインと、アースと出力端子（Ｖout 、Ｖout
はＶinに追随する）の間でスイッチされるゲートとを有
する。
【図１】従来のサンプル・アンド・ホールド回路（先行
技術）の概要図。
技術）の概要図。
【図２】本発明の原理に従うサンプル・アンド・ホール
ド回路の概要図。
ド回路の概要図。
１２ 入力端子 １４ ＭＯＳトランジスタ・スイッチ １５ ホールド・コンデンサ １７ ＭＯＳトランジスタ・スイッチのゲート ２２ 第２コンデンサ ２６ ダミーＭＯＳトランジスタ ２７ ダミーＭＯＳトランジスタのゲート
Claims (2)
- 【請求項１】 ＭＯＳトランジスタ・スイッチ１４を通
してホールド・コンデンサ１５の充電を行うために入力
端子１２に加えられた時間と共に変動する入力電圧Ｖin
を有するサンプル・アンド・ホールド回路の動作におい
て、重なり静電容量Ｃoxの時間と共に変動する効果を小
さくする方法であって、前記ホールド・コンデンサ１５
が出力電圧Ｖout に接続され、および動作の第１「トラ
ック」位相（Ａ）の期間中前記スイッチをオンにするた
めに前記トランジスタ・スイッチ１４のゲート１７を第
１電圧Ｖddに接続する段階および動作の第２「ホール
ド」位相（Ｂ）の期間中前記スイッチをオフにするため
に前記トランジスタ・スイッチ１４のゲート１７を第２
電圧（アース）に接続する段階をサンプル・アンド・ホ
ールド動作が有し、およびＭＯＳトランジスタ・スイッ
チ１４と並列にダミーＭＯＳトランジスタ２６を前記ホ
ールド・コンデンサ１５に接続する段階と、 ダミーＭＯＳトランジスタ２６のゲート２７を動作の第
１位相Ａの期間中第２電圧（アース）に接続しおよび動
作の第２位相Ｂの期間中出力電圧Ｖout に接続する段階
と、を有する、前記方法。 - 【請求項２】 時間と共に変動する入力電圧Ｖinを受け
取るための入力端子と、出力電圧Ｖout を供給するため
に接続されたホールド・コンデンサ１５と、トランジス
タ・スイッチ１４のゲートの電圧に応答して前記ホール
ド・コンデンサを充電するために前記入力電圧Ｖinを選
択的に供給するように接続されたＭＯＳトランジスタ・
スイッチ１４と、動作の第１「トラック」位相Ａの期間
中前記スイッチをオンにするために前記トランジスタ・
スイッチの前記ゲートを第１電圧に接続しおよび動作の
第２「ホールド」位相Ｂの期間中前記スイッチをオフに
するために前記トランジスタ・スイッチの前記ゲートを
第２電圧に接続するための制御回路１７と、を有するサ
ンプル・アンド・ホールド回路であって、 ダミーＭＯＳトランジスタ２６が前記ＭＯＳトランジス
タ・スイッチ１４と並列に前記ホールド・コンデンサ１
５に接続され、 動作の第１位相Ａの期間中前記ダミーＭＯＳトランジス
タ２６のゲートを第２電圧に接続しおよび動作の第２位
相Ｂの期間中前記ダミーＭＯＳトランジスタ２６のゲー
トを出力電圧に接続するために、他の制御回路２７が備
えられ、 前記サンプル・アンド・ホールド回路の中の重なり静電
容量Ｃgdの時間的に変動する効果を小さくするために、
前記他の制御回路２７および前記ダミー・トランジスタ
２６が接続されおよび構成される、ことを特徴とする、
前記サンプル・アンド・ホールド回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US4518297P | 1997-04-30 | 1997-04-30 | |
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|---|---|
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ID=21936453
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| US6577168B1 (en) | 1999-10-08 | 2003-06-10 | Agilent Technologies, Inc. | Track and hold circuit |
| JP2009033303A (ja) * | 2007-07-25 | 2009-02-12 | Renesas Technology Corp | Ａ／ｄ変換器及び半導体装置 |
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- 1998-04-30 JP JP12104198A patent/JP3887483B2/ja not_active Expired - Fee Related
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