JP2001110195A - トラックアンドホールド回路 - Google Patents
トラックアンドホールド回路Info
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- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
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- G11C27/02—Sample-and-hold arrangements
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- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
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- Amplifiers (AREA)
- Electronic Switches (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 高調波歪を減少させる。
【解決手段】 ＭＯＳトランジスタスイッチ３とホール
ドキャパシタ４とを含んでなり、ＭＯＳトランジスタス
イッチ３のバルク電位を入力信号Ｖｉｎと同位相で変化
させるＭＯＳトランジスタのゲート酸化膜容量及びＭＯ
Ｓトランジスタのゲート・ソース間容量に蓄積される電
荷を入力電圧に依存しない様にする事により高調波歪を
軽減するトラックアンドホールド回路。
ドキャパシタ４とを含んでなり、ＭＯＳトランジスタス
イッチ３のバルク電位を入力信号Ｖｉｎと同位相で変化
させるＭＯＳトランジスタのゲート酸化膜容量及びＭＯ
Ｓトランジスタのゲート・ソース間容量に蓄積される電
荷を入力電圧に依存しない様にする事により高調波歪を
軽減するトラックアンドホールド回路。
Description
【０００１】
【発明の属する技術分野】本発明は、トラックアンドホ
ールド回路に関する。より詳細には、アナログ・デジタ
ルコンバータのフロントエンドに適した高精度、低歪の
トラックアンドホールド回路に関する。
ールド回路に関する。より詳細には、アナログ・デジタ
ルコンバータのフロントエンドに適した高精度、低歪の
トラックアンドホールド回路に関する。
【０００２】
【従来の技術】トラックアンドホールド回路は、アナロ
グ・デジタルコンバータのフロントエンドなどに用いら
れる基礎的なアナログ回路の一つであり、時間的に連続
変化する信号の値を離散的な時間間隔でサンプリングす
るためのものである。このトラックアンドホールド回路
の歪の要因は三つある。それを、図３に示すトラックア
ンドホールド回路の最も基本的な従来例を用いて整理す
る。
グ・デジタルコンバータのフロントエンドなどに用いら
れる基礎的なアナログ回路の一つであり、時間的に連続
変化する信号の値を離散的な時間間隔でサンプリングす
るためのものである。このトラックアンドホールド回路
の歪の要因は三つある。それを、図３に示すトラックア
ンドホールド回路の最も基本的な従来例を用いて整理す
る。
【０００３】（Ａ）トラックモード時のホールドキャパ
シタへの充電時間の変動 図示したトラックアンドホールド回路は、二つの増幅器
１０１，１０２と、ＦＥＴスイッチとして働くＭＯＳト
ランジスタ１０３と、ホールドキャパシタ１０４と、ク
ロック源１０５とからなっている。ＭＯＳトランジスタ
１０３のバルク端子は、共通電位点（グラウンド）に接
続されいる。ここで、ＭＯＳトランジスタ１０３がオン
のときのベース抵抗Ｒonは、クロック電圧すなわちＭＯ
Ｓトランジスタ１０３のゲート駆動電圧ＶΦや、ドレイ
ンへの入力電圧Ｖin、しきい値電圧Ｖthに依存し、次の
関係を有する。 〔式１〕 Ｒon＝1/{β（ＶΦ−Ｖin−Ｖth）｝ ここで、βは製造プロセスにより決まる定数であり、β
＝μＣoxＷ／Ｌ（μ：移動度、Ｃox：ゲート酸化膜容
量、Ｗ：ゲート幅、Ｌ：ゲート長）で与えられる。
シタへの充電時間の変動 図示したトラックアンドホールド回路は、二つの増幅器
１０１，１０２と、ＦＥＴスイッチとして働くＭＯＳト
ランジスタ１０３と、ホールドキャパシタ１０４と、ク
ロック源１０５とからなっている。ＭＯＳトランジスタ
１０３のバルク端子は、共通電位点（グラウンド）に接
続されいる。ここで、ＭＯＳトランジスタ１０３がオン
のときのベース抵抗Ｒonは、クロック電圧すなわちＭＯ
Ｓトランジスタ１０３のゲート駆動電圧ＶΦや、ドレイ
ンへの入力電圧Ｖin、しきい値電圧Ｖthに依存し、次の
関係を有する。 〔式１〕 Ｒon＝1/{β（ＶΦ−Ｖin−Ｖth）｝ ここで、βは製造プロセスにより決まる定数であり、β
＝μＣoxＷ／Ｌ（μ：移動度、Ｃox：ゲート酸化膜容
量、Ｗ：ゲート幅、Ｌ：ゲート長）で与えられる。
【０００４】したがって、Ｖinが変動するとこのＲonも
変動する。すると、Ｒon×ＣHで与えられるホールドキ
ャパシタ１０４の充電時間の時定数も変動することとな
る。このような、当然に変動するＶinに依存するという
ＭＯＳトランジスタの１０３のオン抵抗Ｒonの信号依存
性は、ホールドキャパシタへの充電時間の変動を引き起
こし、高調波歪の原因となる。
変動する。すると、Ｒon×ＣHで与えられるホールドキ
ャパシタ１０４の充電時間の時定数も変動することとな
る。このような、当然に変動するＶinに依存するという
ＭＯＳトランジスタの１０３のオン抵抗Ｒonの信号依存
性は、ホールドキャパシタへの充電時間の変動を引き起
こし、高調波歪の原因となる。
【０００５】（Ｂ）モード遷移時のタイミングの変動 また、Ｖinが変動することにより、トラックモードから
ホールドモードに遷移するときのタイミングが図４に示
すように変動する。すなわち、トラックからホールドへ
遷移する電圧の条件はＶΦ≧Ｖin＋Ｖthであり、ホール
ドモードからトラックモードに遷移する電圧の条件はＶ
Φ≦Ｖin＋Ｖthであるので、Ｖinが大きいとトラックモ
ードからホールドモードに遷移する時間が遅れ、ホール
ドモードからトラックモードに遷移する時間が早まって
しまう。逆に、Ｖinが小さいとトラックモードからホー
ルドモードにする時間が早まり、ホールドモードからト
ラックモードに遷移する時間が遅れることになる。この
ような信号依存性のあるタイミングの変動もまた、高調
波歪の原因となる。
ホールドモードに遷移するときのタイミングが図４に示
すように変動する。すなわち、トラックからホールドへ
遷移する電圧の条件はＶΦ≧Ｖin＋Ｖthであり、ホール
ドモードからトラックモードに遷移する電圧の条件はＶ
Φ≦Ｖin＋Ｖthであるので、Ｖinが大きいとトラックモ
ードからホールドモードに遷移する時間が遅れ、ホール
ドモードからトラックモードに遷移する時間が早まって
しまう。逆に、Ｖinが小さいとトラックモードからホー
ルドモードにする時間が早まり、ホールドモードからト
ラックモードに遷移する時間が遅れることになる。この
ような信号依存性のあるタイミングの変動もまた、高調
波歪の原因となる。
【０００６】（Ｃ）モード遷移時の電荷注入 さらに、図５に示すように、トラックモードからホール
モードに遷移する際に、ＭＯＳトランジスタ１０３のゲ
ートに蓄えられた電荷が放出される。すなわちＭＯＳト
ランジスタ１０３がオンのときに、ゲートに注入された
電荷Ｑ１はオフになると放出されてしまうのである。ま
た、ＭＯＳトランジスタがオンのときに、ＭＯＳトラン
ジスタ１０３のゲート・ソース間の寄生容量Ｃgsに蓄え
られた電荷Ｑ２もオフになると放出されてしまう。これ
らの電荷Ｑ１，Ｑ２がオフになったときにホールドキャ
パシタに流れ込むことによって、高調波歪が発生するこ
とがある。Ｑ１とＱ２は次の式により求められることが
知られている。 〔式２〕 Ｑ１＝−ＣoxＡ（ＶΦ−Ｖin−Ｖth） ここで、Ｃoxは上記と同じＭＯＳトランジスタ１０３の
単位面積あたりのゲート酸化膜容量であり、ＡはＭＯＳ
トランジスタ１０３のゲート面積であり、ＶΦは上述の
通りクロック電圧、Ｖinは上述の通りドレインへの入力
電圧、ゲート電圧Ｖthは上記と同じくしきい値電圧であ
る。 〔式３〕 Ｑ２＝−Ｃgs（Ｖin＋Ｖth） ここで、Ｃgsは、ＭＯＳトランジスタのゲート・ソース
間容量であり、Ｖthがしきい値電圧であるのは上と同様
である。さらに、このＣgsは次の式で表される入力電圧
依存性がある。 〔式４〕 Ｃgs＝Ｃgs0／｛１−（ＶΦ−Ｖin−Ｖth）／ψ0｝1/2 ここで、ψ0はビルトインポテンシャルと呼ばれるもの
であり、Ｃgs0はＶgs＝０のときのＣgsの値を示す。こ
のように、Ｑ１とＱ２のいずれも入力信号電圧Ｖinに依
存しており、高調波歪の原因となる。特にＱ２はＶinに
非線形的に依存している。
モードに遷移する際に、ＭＯＳトランジスタ１０３のゲ
ートに蓄えられた電荷が放出される。すなわちＭＯＳト
ランジスタ１０３がオンのときに、ゲートに注入された
電荷Ｑ１はオフになると放出されてしまうのである。ま
た、ＭＯＳトランジスタがオンのときに、ＭＯＳトラン
ジスタ１０３のゲート・ソース間の寄生容量Ｃgsに蓄え
られた電荷Ｑ２もオフになると放出されてしまう。これ
らの電荷Ｑ１，Ｑ２がオフになったときにホールドキャ
パシタに流れ込むことによって、高調波歪が発生するこ
とがある。Ｑ１とＱ２は次の式により求められることが
知られている。 〔式２〕 Ｑ１＝−ＣoxＡ（ＶΦ−Ｖin−Ｖth） ここで、Ｃoxは上記と同じＭＯＳトランジスタ１０３の
単位面積あたりのゲート酸化膜容量であり、ＡはＭＯＳ
トランジスタ１０３のゲート面積であり、ＶΦは上述の
通りクロック電圧、Ｖinは上述の通りドレインへの入力
電圧、ゲート電圧Ｖthは上記と同じくしきい値電圧であ
る。 〔式３〕 Ｑ２＝−Ｃgs（Ｖin＋Ｖth） ここで、Ｃgsは、ＭＯＳトランジスタのゲート・ソース
間容量であり、Ｖthがしきい値電圧であるのは上と同様
である。さらに、このＣgsは次の式で表される入力電圧
依存性がある。 〔式４〕 Ｃgs＝Ｃgs0／｛１−（ＶΦ−Ｖin−Ｖth）／ψ0｝1/2 ここで、ψ0はビルトインポテンシャルと呼ばれるもの
であり、Ｃgs0はＶgs＝０のときのＣgsの値を示す。こ
のように、Ｑ１とＱ２のいずれも入力信号電圧Ｖinに依
存しており、高調波歪の原因となる。特にＱ２はＶinに
非線形的に依存している。
【０００７】これらの入力電圧の変動に起因する歪を軽
減するための試みがなされている。その一つは、ゲート
駆動電圧を大きくしオン抵抗の入力信号依存性を軽減し
たり、ＭＯＳトランジスタをＣＭＯＳスイッチ構成にし
てオン抵抗を軽減することである。これらの方策は、Ｍ
ＯＳトランジスタの特性から明らかなものであるが、必
要な駆動電圧が高くなってしまう（近年の回路設計の低
電圧化の傾向に反する）、電荷のフィールドスルーが大
きくなってしまう、また、高速のＰＭＯＳが必要になる
上に、Ｖthの変動によるタイミングのズレの問題は解決
されないなど、十分なものではない。
減するための試みがなされている。その一つは、ゲート
駆動電圧を大きくしオン抵抗の入力信号依存性を軽減し
たり、ＭＯＳトランジスタをＣＭＯＳスイッチ構成にし
てオン抵抗を軽減することである。これらの方策は、Ｍ
ＯＳトランジスタの特性から明らかなものであるが、必
要な駆動電圧が高くなってしまう（近年の回路設計の低
電圧化の傾向に反する）、電荷のフィールドスルーが大
きくなってしまう、また、高速のＰＭＯＳが必要になる
上に、Ｖthの変動によるタイミングのズレの問題は解決
されないなど、十分なものではない。
【０００８】さらに、入力信号のレベルに依存してゲー
ト電圧を振る試みがなされている。そのような例として
は、TEMIC Semiconductor社のSiliconix部門のＡＮ３０
１に関するアプリケーションノート（１９９７年３月１
０日付）、または、特許第２８３３０７０号（特開平３
−２１９７２４号）公報を参照。しかし、このような回
路構成は、１０〜１５ボルトの電圧源が必要となり、計
測器などには用いることができるが、低電圧化が必要な
システムＬＳＩには向いていない。さらにドライバー回
路は複雑なものとなる。
ト電圧を振る試みがなされている。そのような例として
は、TEMIC Semiconductor社のSiliconix部門のＡＮ３０
１に関するアプリケーションノート（１９９７年３月１
０日付）、または、特許第２８３３０７０号（特開平３
−２１９７２４号）公報を参照。しかし、このような回
路構成は、１０〜１５ボルトの電圧源が必要となり、計
測器などには用いることができるが、低電圧化が必要な
システムＬＳＩには向いていない。さらにドライバー回
路は複雑なものとなる。
【０００９】さらに、ダミースイッチによる電荷注入の
軽減も考えられている（例えば、特開平１０−３１２６
９８号公報参照）。これは、上記のＭＯＳトランジスタ
１０３と出力側のアンプ１０１あるいはグラウンドの間
にもう一つのＭＯＳトランジスタを配置し、ホールドキ
ャパシタに流入する電荷の少なくとも一部を吸収させよ
うとするものである。しかし、そのためには付加的なＭ
ＯＳトランジスタの駆動タイミングを微妙にコントロー
ルする必要がある。また、さらに本質的な問題として
は、電荷注入を定量的に扱うのは困難であることがあ
る。
軽減も考えられている（例えば、特開平１０−３１２６
９８号公報参照）。これは、上記のＭＯＳトランジスタ
１０３と出力側のアンプ１０１あるいはグラウンドの間
にもう一つのＭＯＳトランジスタを配置し、ホールドキ
ャパシタに流入する電荷の少なくとも一部を吸収させよ
うとするものである。しかし、そのためには付加的なＭ
ＯＳトランジスタの駆動タイミングを微妙にコントロー
ルする必要がある。また、さらに本質的な問題として
は、電荷注入を定量的に扱うのは困難であることがあ
る。
【００１０】
【発明が解決しようとする課題】本発明は、上記の従来
技術が有する問題点に鑑み、より低い電圧で作動し、ホ
ールド波形の歪を低減することができるトラックアンド
ホールド回路を提供することを目的とする。
技術が有する問題点に鑑み、より低い電圧で作動し、ホ
ールド波形の歪を低減することができるトラックアンド
ホールド回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタスイッチのバルク電位あるいは基板電位をコント
ロールすることで、トラックアンドホールド回路の低歪
化を図るものである。
ジスタスイッチのバルク電位あるいは基板電位をコント
ロールすることで、トラックアンドホールド回路の低歪
化を図るものである。
【００１２】本発明は、ＭＯＳトランジスタスイッチと
ホールドキャパシタとを含んでなり、ＭＯＳトランジス
タスイッチのバルク電位を入力信号と同位相で変化させ
るトラックアンドホールド回路を提供する。
ホールドキャパシタとを含んでなり、ＭＯＳトランジス
タスイッチのバルク電位を入力信号と同位相で変化させ
るトラックアンドホールド回路を提供する。
【００１３】さらに、本発明は、そのゲート電圧に応じ
て入力電圧を伝達または遮断できるＭＯＳトランジスタ
スイッチと、該ＭＯＳトランジスタスイッチに接続さ
れ、出力電圧を発生するホールドキャパシタと、入力信
号に応じた電位を該ＭＯＳトランジスタのバルク端子に
供給するレベルシフト回路とを含んでなるトラックアン
ドホールド回路を提供する。この回路は、ホールドキャ
パシタの該ＭＯＳトランジスタスイッチに接続された端
子が増幅器の入力に接続されており、該増幅器の出力を
その出力とするものであってよく、ＭＯＳトランジスタ
スイッチのバルク端子に供給される電位が入力信号と同
位相であるのが好ましい。さらに、この回路において
は、ＭＯＳトランジスタスイッチと入力端の間にバッフ
ァー増幅器を接続することができる。
て入力電圧を伝達または遮断できるＭＯＳトランジスタ
スイッチと、該ＭＯＳトランジスタスイッチに接続さ
れ、出力電圧を発生するホールドキャパシタと、入力信
号に応じた電位を該ＭＯＳトランジスタのバルク端子に
供給するレベルシフト回路とを含んでなるトラックアン
ドホールド回路を提供する。この回路は、ホールドキャ
パシタの該ＭＯＳトランジスタスイッチに接続された端
子が増幅器の入力に接続されており、該増幅器の出力を
その出力とするものであってよく、ＭＯＳトランジスタ
スイッチのバルク端子に供給される電位が入力信号と同
位相であるのが好ましい。さらに、この回路において
は、ＭＯＳトランジスタスイッチと入力端の間にバッフ
ァー増幅器を接続することができる。
【００１４】本発明は、トラックモードにおいて入力信
号が反転入力端子に加えられる増幅器と、該増幅器の出
力に一端が電気的に接続し、ホールドモードにおいて他
端が該増幅器の該反転入力端子に電気的に接続された状
態になるホールドキャパシタと、該ホールドキャパシタ
の該他端と該反転入力端子との間に接続された第１ＭＯ
Ｓトランジスタスイッチと、該ホールドキャパシタの該
他端と共通電位点の間にある第２ＭＯＳトランジスタス
イッチと、入力信号端子と該反転入力端子との間に接続
された第３ＭＯＳトランジスタスイッチと、入力信号端
子と共通電位点との間に接続された第４ＭＯＳトランジ
スタスイッチと、該第１及び第２ＭＯＳトランジスタス
イッチのバルク端子にその出力端が接続された第１レベ
ルシフト回路と、該第３及び第４ＭＯＳトランジスタス
イッチのバルク端子にその出力端が接続された第２レベ
ルシフト回路とを含んでなるトラックアンドホールド回
路を提供する。
号が反転入力端子に加えられる増幅器と、該増幅器の出
力に一端が電気的に接続し、ホールドモードにおいて他
端が該増幅器の該反転入力端子に電気的に接続された状
態になるホールドキャパシタと、該ホールドキャパシタ
の該他端と該反転入力端子との間に接続された第１ＭＯ
Ｓトランジスタスイッチと、該ホールドキャパシタの該
他端と共通電位点の間にある第２ＭＯＳトランジスタス
イッチと、入力信号端子と該反転入力端子との間に接続
された第３ＭＯＳトランジスタスイッチと、入力信号端
子と共通電位点との間に接続された第４ＭＯＳトランジ
スタスイッチと、該第１及び第２ＭＯＳトランジスタス
イッチのバルク端子にその出力端が接続された第１レベ
ルシフト回路と、該第３及び第４ＭＯＳトランジスタス
イッチのバルク端子にその出力端が接続された第２レベ
ルシフト回路とを含んでなるトラックアンドホールド回
路を提供する。
【００１５】このトラックアンドホールド回路において
は、第１レベルシフト回路の入力を、増幅器の出力端か
らホールドキャパシタとほぼ同容量のキャパシタを介し
て接続することができ、あるいは、第１レベルシフト回
路の入力を、ホールドキャパシタと第１ＭＯＳトランジ
スタスイッチと第２ＭＯＳトランジスタスイッチとの共
通のノードに接続することができる。
は、第１レベルシフト回路の入力を、増幅器の出力端か
らホールドキャパシタとほぼ同容量のキャパシタを介し
て接続することができ、あるいは、第１レベルシフト回
路の入力を、ホールドキャパシタと第１ＭＯＳトランジ
スタスイッチと第２ＭＯＳトランジスタスイッチとの共
通のノードに接続することができる。
【００１６】さらに、このようなトラックアンドホール
ド回路においては、第１レベルシフト回路が入力信号と
逆位相の電位変動を第１及び第２ＭＯＳトランジスタス
イッチのバルク端子に供給し、第２レベルシフト回路が
入力信号と同位相の電位変動を第３及び第４ＭＯＳトラ
ンジスタスイッチのバルク端子に供給することができ
る。
ド回路においては、第１レベルシフト回路が入力信号と
逆位相の電位変動を第１及び第２ＭＯＳトランジスタス
イッチのバルク端子に供給し、第２レベルシフト回路が
入力信号と同位相の電位変動を第３及び第４ＭＯＳトラ
ンジスタスイッチのバルク端子に供給することができ
る。
【００１７】
【発明を実施するための形態】図１に本発明の第１の実
施形態を示す。この第１実施形態のトラックアンドホー
ルド回路は、バッファー増幅器１と出力段増幅器２と、
これらの二つの増幅器の間にあるＦＥＴスイッチとして
働くＭＯＳトランジスタ３（ここでは一つのみ）と、Ｍ
ＯＳトランジスタ３のゲートに接続されたクロック源５
と、入力信号電圧Ｖinと同位相で、バイアスされた電圧
出力をバルク端子に印加するレベルシフト回路６とから
なる。このレベルシフト回路６は基本的にはＶinを入力
とする単なる増幅器としての構成を取ることができ、こ
れに適切なバイアス用の電圧Ｖbi as（ゼロであってもよ
い）を加えることにより、ＭＯＳトランジスタ３のバル
ク端子に加えるのに適切な電圧を得ることができる。
施形態を示す。この第１実施形態のトラックアンドホー
ルド回路は、バッファー増幅器１と出力段増幅器２と、
これらの二つの増幅器の間にあるＦＥＴスイッチとして
働くＭＯＳトランジスタ３（ここでは一つのみ）と、Ｍ
ＯＳトランジスタ３のゲートに接続されたクロック源５
と、入力信号電圧Ｖinと同位相で、バイアスされた電圧
出力をバルク端子に印加するレベルシフト回路６とから
なる。このレベルシフト回路６は基本的にはＶinを入力
とする単なる増幅器としての構成を取ることができ、こ
れに適切なバイアス用の電圧Ｖbi as（ゼロであってもよ
い）を加えることにより、ＭＯＳトランジスタ３のバル
ク端子に加えるのに適切な電圧を得ることができる。
【００１８】次に本発明の回路がどのようにして低歪を
達成できるのかを考察する。まず、ＭＯＳトランジスタ
のしきい値電圧Ｖthは、ソースとバルク（基板）間の電
圧（Ｖsb＝Ｖｓ−Ｖｂ）によって変化することが知られ
ている。一般に、しきい値電圧Ｖthは次式により与えら
れることが知られている。 〔式５〕 Ｖth＝Ｖtho＋γ｛（Ｖsb＋２｜φ｜）1/2−（２｜φ｜）1/2｝ ここで、Ｖthoは初期しきい値電圧と呼ばれるもので定
数であり、φは仕事関数、γ＝（２ｑεＮa）1/2／Ｃox
であり、ｑは単位電荷、εは誘電定数、Ｎaは不純物濃
度、Ｃoxは上記の通りである。
達成できるのかを考察する。まず、ＭＯＳトランジスタ
のしきい値電圧Ｖthは、ソースとバルク（基板）間の電
圧（Ｖsb＝Ｖｓ−Ｖｂ）によって変化することが知られ
ている。一般に、しきい値電圧Ｖthは次式により与えら
れることが知られている。 〔式５〕 Ｖth＝Ｖtho＋γ｛（Ｖsb＋２｜φ｜）1/2−（２｜φ｜）1/2｝ ここで、Ｖthoは初期しきい値電圧と呼ばれるもので定
数であり、φは仕事関数、γ＝（２ｑεＮa）1/2／Ｃox
であり、ｑは単位電荷、εは誘電定数、Ｎaは不純物濃
度、Ｃoxは上記の通りである。
【００１９】したがって、簡略化してみると、Ｖthの適
当に設定した定数値からの変化量ΔＶthは、Ｖsbの二乗
根に比例するものと考えることができ、バルク端子にか
かる電圧を入力電圧と同位相でうまくコントロールする
ことにより、Ｖinと−ΔＶthをほぼ等しいものとするこ
とができる。ここで、ΔＶthはＶsbの二乗根に関係して
いるので、厳密にいえば、ＶinとΔＶthの関係は、Ｖsb
をＶinに比例して線形に変化させただけでは完全にうち
消し合うものとはならないが、入力信号Ｖinの影響を相
殺するのに近似的に十分な程度に、ΔＶthをＶinに対応
して変化させることができることがシミュレーション
と、本発明に基づいて実際に作成した回路に関する測定
結果から分かっている。
当に設定した定数値からの変化量ΔＶthは、Ｖsbの二乗
根に比例するものと考えることができ、バルク端子にか
かる電圧を入力電圧と同位相でうまくコントロールする
ことにより、Ｖinと−ΔＶthをほぼ等しいものとするこ
とができる。ここで、ΔＶthはＶsbの二乗根に関係して
いるので、厳密にいえば、ＶinとΔＶthの関係は、Ｖsb
をＶinに比例して線形に変化させただけでは完全にうち
消し合うものとはならないが、入力信号Ｖinの影響を相
殺するのに近似的に十分な程度に、ΔＶthをＶinに対応
して変化させることができることがシミュレーション
と、本発明に基づいて実際に作成した回路に関する測定
結果から分かっている。
【００２０】例えば、ＭＯＳトランジスタ３のオン抵抗
Ｒonを考えると、上記の式１から容易に分かるように、
−ΔＶthがＶinと同位相でほぼ同じ大きさだけ変化すれ
ば、それぞれの影響は打ち消し合って、オン抵抗Ｒonは
入力信号Ｖinの変動からおおよそ独立したものとなる。
Ｒonを考えると、上記の式１から容易に分かるように、
−ΔＶthがＶinと同位相でほぼ同じ大きさだけ変化すれ
ば、それぞれの影響は打ち消し合って、オン抵抗Ｒonは
入力信号Ｖinの変動からおおよそ独立したものとなる。
【００２１】また、トラックとホールドのタイミング
も、上記のようにＶin＋Ｖthが基準となっているので、
ＭＯＳトランジスタのオン抵抗の場合と全く同様にＶsb
をＶinと逆位相に変化させることにより、その入力信号
依存性を相殺することができる。
も、上記のようにＶin＋Ｖthが基準となっているので、
ＭＯＳトランジスタのオン抵抗の場合と全く同様にＶsb
をＶinと逆位相に変化させることにより、その入力信号
依存性を相殺することができる。
【００２２】さらに、トラックモードからホールドモー
ドに遷移するときの注入電荷の変動の問題も同様に軽減
される。すなわち、上記のＱ１とＱ２についての上記式
２と式３のそれぞれの関係と、Ｃgsについての式４の関
係をみても、Ｖin＋Ｖthの項がそれぞれの式に現れてお
り、それ以外にはＶinは見られないので、トラックモー
ドからホールドモードへ遷移するときの注入電荷の入力
信号電圧依存性も、上述のようにＶinの変動と−ΔＶth
が打ち消し合うことにより、軽減されるものである。
ドに遷移するときの注入電荷の変動の問題も同様に軽減
される。すなわち、上記のＱ１とＱ２についての上記式
２と式３のそれぞれの関係と、Ｃgsについての式４の関
係をみても、Ｖin＋Ｖthの項がそれぞれの式に現れてお
り、それ以外にはＶinは見られないので、トラックモー
ドからホールドモードへ遷移するときの注入電荷の入力
信号電圧依存性も、上述のようにＶinの変動と−ΔＶth
が打ち消し合うことにより、軽減されるものである。
【００２３】次に、本発明の第２の実施形態を見てみ
る。図２にこのような実施の形態の回路構成を例として
示す。これは本発明の原理を積分型のトラックアンドホ
ールド回路に適用したものである。積分型トラックアン
ドホールド回路においては、周波数が高くなるにつれ
て、図示のノードａ、ｂにおける電圧が変動するため、
これらのノードをモニターしてＭＯＳトランジスタのバ
ルク端子の電圧を入力信号と同位相でコントロールする
ものである。
る。図２にこのような実施の形態の回路構成を例として
示す。これは本発明の原理を積分型のトラックアンドホ
ールド回路に適用したものである。積分型トラックアン
ドホールド回路においては、周波数が高くなるにつれ
て、図示のノードａ、ｂにおける電圧が変動するため、
これらのノードをモニターしてＭＯＳトランジスタのバ
ルク端子の電圧を入力信号と同位相でコントロールする
ものである。
【００２４】この回路構成においては、ＦＥＴスイッチ
として働く四つのＭＯＳトランジスタＳＷ１，ＳＷ２，
ＳＷ３，ＳＷ４と、増幅器１１と、ホールドキャパシタ
１４（ＣH）を主要な構成要素とし、それにＦＥＴスイ
ッチの基板電圧を変化させるための本発明固有のレベル
シフト回路１２，１３を付加したものである。レベルシ
フト回路は、入力信号Ｖinと同位相で、入力信号Ｖinに
ほぼ対応した波形をゼロまたはある一定のバイアス電圧
に付加して生成することができるものである。ここで
は、ある電圧Ｖbiasでバイアスされた増幅器として実現
できるものである。レベルシフト回路１２の出力は、Ｓ
Ｗ３とＳＷ４のバルク端子に接続されており、レベルシ
フト回路１３の出力は、ＳＷ１とＳＷ２のバルク端子に
接続されている。レベルシフト回路１２の入力は、ノー
ドａに接続されおり、入力信号端子に抵抗器Ｒ１を介し
て結合している。
として働く四つのＭＯＳトランジスタＳＷ１，ＳＷ２，
ＳＷ３，ＳＷ４と、増幅器１１と、ホールドキャパシタ
１４（ＣH）を主要な構成要素とし、それにＦＥＴスイ
ッチの基板電圧を変化させるための本発明固有のレベル
シフト回路１２，１３を付加したものである。レベルシ
フト回路は、入力信号Ｖinと同位相で、入力信号Ｖinに
ほぼ対応した波形をゼロまたはある一定のバイアス電圧
に付加して生成することができるものである。ここで
は、ある電圧Ｖbiasでバイアスされた増幅器として実現
できるものである。レベルシフト回路１２の出力は、Ｓ
Ｗ３とＳＷ４のバルク端子に接続されており、レベルシ
フト回路１３の出力は、ＳＷ１とＳＷ２のバルク端子に
接続されている。レベルシフト回路１２の入力は、ノー
ドａに接続されおり、入力信号端子に抵抗器Ｒ１を介し
て結合している。
【００２５】ここで、ＳＷ１とＳＷ２のバルク端子に接
続された一方のレベルシフト回路１３を見るとその右側
には、トラックアンドホールド増幅器の特徴であるホー
ルドキャパシタ１４と同じ容量のキャパシタ１５と、Ｓ
Ｗ２に対応するＭＯＳトランジスタＳＷ５が設けられて
いる。これは、ノードｂの電圧がホールドキャパシタ１
４の電圧変動にセンシティブであるので、高周波数にお
ける問題を回避するためのバッファー回路として、ホー
ルドキャパシタ１４に対応する同容量のキャパシタ１５
をＳＷ２に対応するＦＥＴスイッチＳＷ５とを設け、そ
のＳＷ５のゲートに一定の電圧（１６で表す）を加えた
ものである。レベルシフト回路１３への入力は、付加的
なキャパシタ１５を介して増幅器１１の出力から取るこ
ととしている。しかし、機能的には、このレベルシフト
回路１３はノードｂから入力電圧を受けるものであり、
ノードｂの電圧と同位相の電圧を出力するものである。
このようなバッファー回路は、低周波数用の応用例にお
いては必要ではなく、ノードｂから直接にレベルシフト
回路１３へと入力することも可能である。
続された一方のレベルシフト回路１３を見るとその右側
には、トラックアンドホールド増幅器の特徴であるホー
ルドキャパシタ１４と同じ容量のキャパシタ１５と、Ｓ
Ｗ２に対応するＭＯＳトランジスタＳＷ５が設けられて
いる。これは、ノードｂの電圧がホールドキャパシタ１
４の電圧変動にセンシティブであるので、高周波数にお
ける問題を回避するためのバッファー回路として、ホー
ルドキャパシタ１４に対応する同容量のキャパシタ１５
をＳＷ２に対応するＦＥＴスイッチＳＷ５とを設け、そ
のＳＷ５のゲートに一定の電圧（１６で表す）を加えた
ものである。レベルシフト回路１３への入力は、付加的
なキャパシタ１５を介して増幅器１１の出力から取るこ
ととしている。しかし、機能的には、このレベルシフト
回路１３はノードｂから入力電圧を受けるものであり、
ノードｂの電圧と同位相の電圧を出力するものである。
このようなバッファー回路は、低周波数用の応用例にお
いては必要ではなく、ノードｂから直接にレベルシフト
回路１３へと入力することも可能である。
【００２６】図２の回路構成をより詳細に説明すると、
第１と第２のＭＯＳトランジスタＳＷ１とＳＷ２とは、
増幅器１１の反転入力端子ｃと共通電位点（グラウン
ド）との間に直列に接続するものであり、ホールドキャ
パシタ１４（容量ＣH）が増幅器１１の出力端子とＭＯ
ＳトランジスタＳＷ１とＳＷ２との間に接続されてい
る。ＳＷ１とＳＷ２のドレインがノードｂにおいて相互
に接続しており、ＳＷ１のソースが増幅器１１の反転入
力端子ｃに接続している。ＳＷ２のソースは共通電位点
に接続している。
第１と第２のＭＯＳトランジスタＳＷ１とＳＷ２とは、
増幅器１１の反転入力端子ｃと共通電位点（グラウン
ド）との間に直列に接続するものであり、ホールドキャ
パシタ１４（容量ＣH）が増幅器１１の出力端子とＭＯ
ＳトランジスタＳＷ１とＳＷ２との間に接続されてい
る。ＳＷ１とＳＷ２のドレインがノードｂにおいて相互
に接続しており、ＳＷ１のソースが増幅器１１の反転入
力端子ｃに接続している。ＳＷ２のソースは共通電位点
に接続している。
【００２７】第３と第４のＭＯＳトランジスタＳＷ３と
ＳＷ４は、増幅器１１の反転入力端子ｃと共通電位点の
間に直接に接続されている。ＳＷ３とＳＷ４のドレイン
は互いにノードａにおいて接続しており、ＳＷ３のソー
スは増幅器１１の反転入力端子ｃに接続している。ＳＷ
４のソースは共通電位点に接続している。ＳＷ２とＳＷ
３のゲートはトラックアンドホールドクロック（Ｔ／
Ｈ）で、ＳＷ１とＳＷ４のゲートはその反転クロック
（Ｔ／Ｈの上に線をかぶせたもの）で駆動されている。
これらのクロックは外部の回路により生成される。
ＳＷ４は、増幅器１１の反転入力端子ｃと共通電位点の
間に直接に接続されている。ＳＷ３とＳＷ４のドレイン
は互いにノードａにおいて接続しており、ＳＷ３のソー
スは増幅器１１の反転入力端子ｃに接続している。ＳＷ
４のソースは共通電位点に接続している。ＳＷ２とＳＷ
３のゲートはトラックアンドホールドクロック（Ｔ／
Ｈ）で、ＳＷ１とＳＷ４のゲートはその反転クロック
（Ｔ／Ｈの上に線をかぶせたもの）で駆動されている。
これらのクロックは外部の回路により生成される。
【００２８】トラックモードでは、ＭＯＳトランジスタ
ＳＷ２とＳＷ３はオン、ＭＯＳトランジスタＳＷ１とＳ
Ｗ４はオフとなり、Ｖinは、増幅器のゲインに応じた絶
対値をもって、反転した信号として出力される。ホール
ドモードでは、ＭＯＳトランジスタＳＷ１とＳＷ４がオ
ン、ＳＷ２とＳＷ３がオフとなって、ホールドキャパシ
タ１４には、ＳＷ２がオフになったタイミングにおける
反転出力信号の電圧値が保持される。なお、ＭＯＳトラ
ンジスタＳＷ４がオンとなっているので、入力電圧Ｖin
による入力電流は共通電位点に流れ、増幅器の出力から
は切り離される。なお、図２において、入力信号端子に
ある波形のシンボルと相似の波形のシンボルは、入力信
号Ｖinと同位相の電位が現れる端子を示しており、異な
る波形のシンボル（ノードｂや、出力端Ｖout、レベル
シフト回路１３の出力端にある）は、逆相の電位が現れ
ることを示している。
ＳＷ２とＳＷ３はオン、ＭＯＳトランジスタＳＷ１とＳ
Ｗ４はオフとなり、Ｖinは、増幅器のゲインに応じた絶
対値をもって、反転した信号として出力される。ホール
ドモードでは、ＭＯＳトランジスタＳＷ１とＳＷ４がオ
ン、ＳＷ２とＳＷ３がオフとなって、ホールドキャパシ
タ１４には、ＳＷ２がオフになったタイミングにおける
反転出力信号の電圧値が保持される。なお、ＭＯＳトラ
ンジスタＳＷ４がオンとなっているので、入力電圧Ｖin
による入力電流は共通電位点に流れ、増幅器の出力から
は切り離される。なお、図２において、入力信号端子に
ある波形のシンボルと相似の波形のシンボルは、入力信
号Ｖinと同位相の電位が現れる端子を示しており、異な
る波形のシンボル（ノードｂや、出力端Ｖout、レベル
シフト回路１３の出力端にある）は、逆相の電位が現れ
ることを示している。
【００２９】本発明によれば、上述のとおりのメカニズ
ムにより、歪の原因を抑えることができる。たとえば、
入力信号Ｖinの周波数が高くなると、ホールドキャパシ
タ１４を充電する電流が大きくなり、ＭＯＳトランジス
タＳＷ２のオン抵抗により生ずる電圧降下のためにホー
ルドするタイミングが変調を受ける。これに対して、本
発明によれば、レベルシフト回路１３により、対になっ
て作動するＳＷ１とＳＷ２のペアと、ＳＷ３とＳＷ４の
ペアのそれぞれに対してバルク電位がノードａとｂの電
圧（すなわち、ＳＷ１とＳＷ３のドレイン電圧）に応じ
て調整されるので、上述の歪の原因を抑制することがで
きる。歪解消のメカニズムは、図１に示した回路の場合
と同じである。
ムにより、歪の原因を抑えることができる。たとえば、
入力信号Ｖinの周波数が高くなると、ホールドキャパシ
タ１４を充電する電流が大きくなり、ＭＯＳトランジス
タＳＷ２のオン抵抗により生ずる電圧降下のためにホー
ルドするタイミングが変調を受ける。これに対して、本
発明によれば、レベルシフト回路１３により、対になっ
て作動するＳＷ１とＳＷ２のペアと、ＳＷ３とＳＷ４の
ペアのそれぞれに対してバルク電位がノードａとｂの電
圧（すなわち、ＳＷ１とＳＷ３のドレイン電圧）に応じ
て調整されるので、上述の歪の原因を抑制することがで
きる。歪解消のメカニズムは、図１に示した回路の場合
と同じである。
【００３０】
【実施例】図１に示す回路についてＳＰＩＣＥシミュレ
ーションを行い、従来例に比較して２次と３次の高調波
歪がどのように減少するかを検証した。入力信号とし
て、ＡＣ成分が０．５Ｖで１００ｋＨｚのサイン波、Ｄ
Ｃ成分が１Ｖの信号を想定し、ＣHを１００ｐＦとし
た。Ｖbiasは２．０Ｖとした。バルク端子電圧のＤＣ成
分を０とした。サンプル時の歪を求めるために、ゲート
電圧を５Ｖとし、ホールド時の歪を求めるために、サン
プリング周波数を１Ｍサンプル／秒、ゲート電圧を５Ｖ
と０Ｖの間で変動するものとした。比較例は、バルク端
子を共通電位点に接続したものである。
ーションを行い、従来例に比較して２次と３次の高調波
歪がどのように減少するかを検証した。入力信号とし
て、ＡＣ成分が０．５Ｖで１００ｋＨｚのサイン波、Ｄ
Ｃ成分が１Ｖの信号を想定し、ＣHを１００ｐＦとし
た。Ｖbiasは２．０Ｖとした。バルク端子電圧のＤＣ成
分を０とした。サンプル時の歪を求めるために、ゲート
電圧を５Ｖとし、ホールド時の歪を求めるために、サン
プリング周波数を１Ｍサンプル／秒、ゲート電圧を５Ｖ
と０Ｖの間で変動するものとした。比較例は、バルク端
子を共通電位点に接続したものである。
【表１】
【００３１】図２に示す回路を実際に作成して、そのホ
ールドモードの２次歪と３次歪を、バルク電位を共通電
位点に接続した場合（比較例）と、バルク電位を図２に
おけるレベルシフト回路１２，１３により調節した場合
（本発明実施例）とについて測定した。入力波は±５Ｖ
の１００ｋＨｚのサイン波であり、ＣH＝１００ｐＦ、
１Ｍサンプル／秒（サンプリング周波数１ＭＨｚ）で測
定した。
ールドモードの２次歪と３次歪を、バルク電位を共通電
位点に接続した場合（比較例）と、バルク電位を図２に
おけるレベルシフト回路１２，１３により調節した場合
（本発明実施例）とについて測定した。入力波は±５Ｖ
の１００ｋＨｚのサイン波であり、ＣH＝１００ｐＦ、
１Ｍサンプル／秒（サンプリング周波数１ＭＨｚ）で測
定した。
【表２】 この実施例において、ＤＣリニアリティー、周波数帯
域、ノイズフロアなどは、従来例と同等であったので、
本発明によれば、望ましくない副作用なしに、高調波歪
を改善できることがわかった。
域、ノイズフロアなどは、従来例と同等であったので、
本発明によれば、望ましくない副作用なしに、高調波歪
を改善できることがわかった。
【００３２】以上においては、例を用いて本発明を説明
したが、本発明はこれらの例に限定されるものではな
い。とくに、ＦＥＴスイッチは、特定のタイプのトラン
ジスタに限定されるものではなく、そのトランジスタの
数も、用途に応じて、あるいは、更なる改良のために変
更することができるものであるが、特許請求の範囲の記
載に鑑み、それらの変更例も本発明の技術的範囲に属し
うるものである。
したが、本発明はこれらの例に限定されるものではな
い。とくに、ＦＥＴスイッチは、特定のタイプのトラン
ジスタに限定されるものではなく、そのトランジスタの
数も、用途に応じて、あるいは、更なる改良のために変
更することができるものであるが、特許請求の範囲の記
載に鑑み、それらの変更例も本発明の技術的範囲に属し
うるものである。
【００３３】
【発明の効果】上述のように、本発明によれば、ＤＣリ
ニアリティー、周波数帯域、ノイズフロアなどを犠牲に
することなく、簡単なレベルシフト回路を利用すること
により、高調波歪を改善することができる。
ニアリティー、周波数帯域、ノイズフロアなどを犠牲に
することなく、簡単なレベルシフト回路を利用すること
により、高調波歪を改善することができる。
【図１】本発明の第１実施例によるトラックアンドホー
ルド回路の回路図を示す。
ルド回路の回路図を示す。
【図２】本発明の第２実施例によるトラックアンドホー
ルド回路の回路図を示す。
ルド回路の回路図を示す。
【図３】従来技術によるトラックアンドホールド回路の
回路図を示す。
回路図を示す。
【図４】トラックアンドホールド回路のタイミングの変
動を理想的なものと実際的なものを考えて説明するため
のグラフを示す図である。
動を理想的なものと実際的なものを考えて説明するため
のグラフを示す図である。
【図５】図３の従来例のトラックアンドホールド回路に
おけるＭＯＳトランジスタの電荷注入と寄生容量を説明
するための回路図である。
おけるＭＯＳトランジスタの電荷注入と寄生容量を説明
するための回路図である。
１、２ 増幅器 ３ ＭＯＳトランジスタ ４ ホールドキャパシタ ５ クロック ６ レベルシフト回路
Claims (9)
- 【請求項１】 ＭＯＳトランジスタスイッチとホールド
キャパシタとを含んでなり、ＭＯＳトランジスタスイッ
チのバルク電位を入力信号と同位相で変化させるトラッ
クアンドホールド回路。 - 【請求項２】 そのゲート電圧に応じて入力電圧を伝達
または遮断できるＭＯＳトランジスタスイッチと、該Ｍ
ＯＳトランジスタスイッチに電気的に接続され、出力電
圧を発生するホールドキャパシタと、入力信号に応じた
電位を該ＭＯＳトランジスタのバルク端子に供給するレ
ベルシフト回路とを含んでなるトラックアンドホールド
回路。 - 【請求項３】 ＭＯＳトランジスタスイッチのバルク端
子に供給される電位が入力信号と同位相である請求項２
記載のトラックアンドホールド回路。 - 【請求項４】 ホールドキャパシタの該ＭＯＳトランジ
スタスイッチに接続された端子が増幅器の入力に接続さ
れており、該増幅器の出力をその出力とする請求項１か
ら３のいずれかに記載のトラックアンドホールド回路。 - 【請求項５】 ＭＯＳトランジスタスイッチと入力端の
間にバッファー増幅器が接続されている請求項１〜４の
いずれか一に記載のトラックアンドホールド回路。 - 【請求項６】 トラックモードにおいて入力信号が反転
入力端子に加えられる増幅器と、 該増幅器の出力に一端が電気的に接続し、ホールドモー
ドにおいて他端が該増幅器の該反転入力端子に電気的に
接続された状態になるホールドキャパシタと、 該ホールドキャパシタの該他端と該反転入力端子との間
に接続された第１ＭＯＳトランジスタスイッチと、 該ホールドキャパシタの該他端と共通電位点の間にある
第２ＭＯＳトランジスタスイッチと、 入力信号端子と該反転入力端子との間に接続された第３
ＭＯＳトランジスタスイッチと、 入力信号端子と共通電位点との間に接続された第４ＭＯ
Ｓトランジスタスイッチと、 該第１及び第２ＭＯＳトランジスタスイッチのバルク端
子にその出力端が接続された第１レベルシフト回路と、 該第３及び第４ＭＯＳトランジスタスイッチのバルク端
子にその出力端が接続された第２レベルシフト回路とを
含んでなるトラックアンドホールド回路。 - 【請求項７】 第１レベルシフト回路の入力が増幅器の
出力端からホールドキャパシタとほぼ同容量のキャパシ
タを介して接続されている請求項６記載のトラックアン
ドホールド回路。 - 【請求項８】 第１レベルシフト回路の入力がホールド
キャパシタと第１ＭＯＳトランジスタスイッチと第２Ｍ
ＯＳトランジスタスイッチとの共通のノードに接続して
いる請求項６記載のトラックアンドホールド回路。 - 【請求項９】 第１レベルシフト回路が入力信号と逆位
相の電位変動を第１及び第２ＭＯＳトランジスタスイッ
チのバルク端子に供給し、第２レベルシフト回路が入力
信号と同位相の電位変動を第３及び第４ＭＯＳトランジ
スタスイッチのバルク端子に供給する請求項６〜８のい
ずれか一に記載のトラックアンドホールド回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28866299A JP2001110195A (ja) | 1999-10-08 | 1999-10-08 | トラックアンドホールド回路 |
| DE10049007A DE10049007B4 (de) | 1999-10-08 | 2000-10-04 | Folge- und Halteschaltkreis |
| US09/680,178 US6577168B1 (en) | 1999-10-08 | 2000-10-05 | Track and hold circuit |
| US10/264,296 US20030052717A1 (en) | 1999-10-08 | 2002-10-03 | Track and hold circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28866299A JP2001110195A (ja) | 1999-10-08 | 1999-10-08 | トラックアンドホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110195A true JP2001110195A (ja) | 2001-04-20 |
Family
ID=17733068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28866299A Pending JP2001110195A (ja) | 1999-10-08 | 1999-10-08 | トラックアンドホールド回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6577168B1 (ja) |
| JP (1) | JP2001110195A (ja) |
| DE (1) | DE10049007B4 (ja) |
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- 1999-10-08 JP JP28866299A patent/JP2001110195A/ja active Pending
-
2000
- 2000-10-04 DE DE10049007A patent/DE10049007B4/de not_active Expired - Fee Related
- 2000-10-05 US US09/680,178 patent/US6577168B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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