DE10049007A1

DE10049007A1 - Folge- und Halteschaltkreis

Info

Publication number: DE10049007A1
Application number: DE10049007A
Authority: DE
Inventors: Hisao Kakitani
Original assignee: Agilent Technologies Japan Ltd
Current assignee: Verigy Singapore Pte Ltd
Priority date: 1999-10-08
Filing date: 2000-10-04
Publication date: 2001-05-10
Anticipated expiration: 2020-10-05
Also published as: JP2001110195A; DE10049007B4; US6577168B1

Abstract

Ein Folge- und Halteschaltkreis umfaßt einen MOS-Transistorschalter und einen Haltekondensator, wobei ein Substratpotential des MOS-Transistorschalters in Phase mit einem Eingangssignal verändert wird, um harmonische Verzerrungen zu reduzieren.

Description

Hintergrund der Erfindung Gebiet der Erfindung

Die Erfindung betrifft einen Folge- und Halteschaltkreis und spezieller einen Hochgenauig keits-Folge- und Halteschaltkreis mit geringer Verzerrung zur Verwendung in einer Ein gangsstufe eines Analog-Digital-Wandlers.

Beschreibung des verwandten Standes der Technik

Ein Folge- und Halteschaltkreis ist einer der analogen Grundschaltkreise zur Verwendung in der Eingangsstufe eines Analog-Digital-Wandlers und dient zum Abtasten der Werte eines Signals, das sich in diskreten Zeitintervallen kontinuierlich über der Zeit ändert. Der Folge- und Halteschaltkreis bewirkt aus drei Gründen eine Signalverzerrung, die unten mit Bezug auf den üblichsten Folge- und Halteschaltkreis, der in Fig. 3 gezeigt ist, beschrieben sind.

(A) Veränderung der Zeit, die zum Laden eines Haltekondensators im Folgemodus notwendig ist

Der in Fig. 3 gezeigte Folge- und Halteschaltkreis umfaßt zwei Verstärker 101, 102, einen MOS-Transistor 103, der als ein FET-Schalter arbeiten kann, einen Haltekondensator 104 und eine Taktquelle 105. Der MOS-Transistor 103 weist einen Substratanschluß auf, der mit ei nem gemeinsamen Potentialpunkt (Masse) verbunden ist. Wenn der MOS-Transistor 103 ein geschaltet ist, hängt ein Basiswiderstand R_on von einer Sperrspannung ab, d. h. eine Gatean steuerspannung V_Φ, des MOS-Transistors 103, eine an seinen Drain angelegte Eingangsspan nung V_in und eine Schwellenspannung V_th, und hat zu diesen Parametern die folgende Bezie hung:

R_on = 1/{β(V_Φ - V_in - V_th)} (1)

wobei β eine Konstante darstellt, die durch das Herstellungsverfahren bestimmt wird und wie folgt ausgedrückt werden kann: β = µC_oxW/L (µ: Mobilität, C_ox: Kapazität des Gate- Oxidfilms, W: Gatebreite, L: Gatelänge).

Wenn sich die Eingangsspannung V_in ändert, ändert sich daher auch der Basiswiderstand R_on und somit die Zeitkonstante für die Zeit, welche zum Laden des Haltekondensators 104 not wendig ist, die gegeben ist durch R_on × C_H (C_H ist die Kapazität des Haltekondensators 104). Die Signalabhängigkeit des Basiswiderstands R_on des MOS-Transistors 103 von der Ein gangsspannung V_in, die sich ändern soll, bewirkt eine Änderung der Zeit zum Laden des Hal tekondensators 104, was zu einer harmonischen Verzerrung führt.

(B) Veränderung der Zeiten beim Modusübergang:

Wenn sich die Eingangsspannung V_in ändert, ändern sich die Zeiten des Übergangs vom Fol gemodus in den Haltemodus, wie in Fig. 4 gezeigt. Insbesondere muß die Spannung die Be dingung V_Φ ≧ V_in + V_th beim Übergang vom Folgemodus in den Haltemodus und die Bedin gung V_Φ ≦ V_in + V_th beim Übergang vom Haltemodus in den Folgemodus erfüllen. Wenn daher die Eingangsspannung V_in groß ist, wird der Zeitpunkt des Übergangs vom Folgemodus in den Haltemodus verzögert, und der Zeitpunkt des Übergangs vom Haltemodus in den Fol gemodus wird vorverlagert. Wenn umgekehrt die Eingangsspannung V_in klein ist, wird der Zeitpunkt des Übergangs vom Folgemodus in den Haltemodus vorverlagert, und der Zeit punkt des Übergangs vom Haltemodus in den Folgemodus wird verzögert. Die signalabhän gige Zeitabweichung kann ebenfalls zu harmonischen Verzerrungen führen.

(C) Ladungsinjektion beim Modusübergang

Wie in Fig. 5 gezeigt, wird beim Übergang vom Folgemodus in den Haltemodus die im Gate des MOS-Transistors 103 gespeicherte Ladung entladen. Insbesondere wird die beim Ein schalten des MOS-Transistors 103 in das Gate injizierte Ladung Q1 entladen, wenn der MOS- Transistor 103 ausgeschaltet wird. Ferner wird die in einer parasitären Kapazität C_gs zwischen dem Gate und der Source des MOS-Transistors 103 gespeicherte Ladung beim Einschalten des MOS-Transistors 103 entladen, wenn der MOS-Transistor 103 ausgeschaltet wird. Wenn der MOS-Transistor 103 ausgeschaltet wird, fließen diese Ladungen Q1, Q2 in den Haltekon densator und bewirken möglicherweise eine harmonische Verzerrung. Es ist bekannt, daß die Ladungen Q1, Q2 gemäß den folgenden Gleichungen bestimmt werden:

Q1 = -C_oxA(V_Φ - V_in - V_th) (2)

wobei C_ox die Kapazität des Gate-Oxidfilms pro Einheitsfläche des MOS-Transistors 103, A die Gatefläche des MOS-Transistors 103, V_Φ die Taktspannung, V_in die Eingangsspannung, die an den Drain des MOS-Transistors 103 angelegt wird, und V_th die Schwellenspannung darstellen.

Q2 = -C_gs(V_in + V_th) (3)

wobei C_gs die Gate-Source-Kapazität des MOS-Transistors 103 und V_th die Schwellenspan nung darstellen. Die Gate-Source-Kapazität C_gs hängt von der Eingangsspannung V_in ab, die durch die folgende Gleichung ausgedrückt wird:

C_gs = C_gs0/{1 - (V_Φ - V_in - V_th)Ψ₀}^1/2 (4)

wobei Ψ₀ ein Einbaupotential und C_gs0 den Wert der Gate-Source-Kapazität bei V_gs = 0 dar stellen.

Wie oben beschrieben hängen beide Ladungen Q1, Q2 von der Eingangsspannung V_in ab und sind für harmonische Verzerrungen verantwortlich. Insbesondere hängt die Ladung Q2 von der Eingangsspannung V_in nicht-linear ab.

Es wurden Versuche unternommen, die aufgrund von Schwankungen der Eingangsspannung verursachten Verzerrungen zu reduzieren. Bei einem Versuch wird die Gate- Ansteuerspannung erhöht, um die Abhängigkeit des Einschalt-Widerstands vom Eingangs signal zu reduzieren, und der MOS-Transistor wurde als ein CMOS-Schalter angeordnet, um den Einschaltwiderstand zu reduzieren. Diese Vorschläge erfordern die Erhöhung der not wendigen Ansteuerspannung, was sich offensichtlich aus den Eigenschaften des MOS- Transistors ergibt, wobei eine Erhöhung der Ansteuerspannung der heutigen Tendenz zu Schaltkreisentwürfen mit niedrigeren Spannungen zuwiderläuft und zu einem großen Durch satz von Ladungen führt. Zusätzlich wird ein Hochgeschwindigkeits-PMOS benötigt, und das Problem der zeitlichen Abweichungen aufgrund von Schwankungen der Schwellenspannung V_th bleibt ungelöst. Die obigen Vorschläge waren also nicht zufriedenstellend.

Es wurde auch ein Versuch unternommen, die Gatespannung abhängig von dem Pegel des Eingangssignals zu verändern. Beispiele dieses Versuchs sind in dem Anmeldungsvermerk vom 10. März 1997 in bezug auf AN301 der Siliconix-Abteilung von TEMIC Semiconduc tors und in dem Japanischen Patent Nr. 2833070 (Japanische Auslegeschrift Heisei Nr. 3- 219724) beschrieben. Diese Schaltkreisanordnungen erfordern jedoch eine Spannungsquelle im Bereich von 10 bis 15 V und eignen sich nicht für eine LSI-Systemeinrichtung, die eine niedrigere Betriebsspannung benötigt, obwohl sie für Meßinstrumente eingesetzt werden kön nen. Zusätzlich weisen die Schaltkreisanordnungen eine komplexe Ansteuerschaltung auf.

Es wurde auch vorgeschlagen, einen Dummy-Schalter vorzusehen, um die Ladungsinjektion zu reduzieren. Es sei z. B. auf die Japanische Auslegeschrift Heisei Nr. 10-312698 verwiesen. Gemäß dem vorgeschlagenen Verfahren wird ein weiterer MOS-Transistor zwischen den MOS-Transistor 103 und den Verstärker 101 bei der Ausgangsstufe oder bei Masse eingefügt, um wenigstens einen Teil der in den Haltekondensator fließenden Ladung zu absorbieren. Ein Problem bei diesem Vorschlag ist, daß die Zeiten zum Ansteuern des zusätzlichen MOS- Transistors genau gesteuert werden müssen, und ein wesentlicheres Problem ist, daß es schwierig ist, die Ladungsinjektion quantitativ in den Griff zu bekommen.

Abriß der Erfindung

Es ist daher eine Aufgabe der Erfindung, einen Folge- und Halteschaltkreis vorzusehen, der mit einer niedrigeren Spannung arbeiten kann und Verzerrungen in den Wellenformen, die von dem Schaltkreis gehalten werden, reduzieren kann.

Erfindungsgemäß wird die Signalverzerrung eines Folge- und Halteschaltkreises gesenkt, indem ein Körperpotential oder Substratpotential (bulk/substrate potential) eines MOS- Transistorschalters gesteuert wird.

Erfindungsgemäß wird ein Folge- und Halteschaltkreis vorgesehen, der einen MOS- Transistorschalter und einen Haltekondensator aufweist, die so angeordnet sind, daß ein Sub stratpotential des MOS-Transistorschalters in Phase mit einem Eingangssignal geändert wird.

Erfindungsgemäß ist auch ein Folge- und Halteschaltkreis vorgesehen, der einen MOS- Transistorschalter aufweist, der eine Eingangsspannung abhängig von seiner Gatespannung selektiv durchläßt und sperrt, einen Haltekondensator aufweist, der mit dem MOS- Transistorschalter elektrisch verbunden ist, um eine Eingangsspannung zu erzeugen, und ei nen Pegelverschiebungs-Schaltkreis aufweist, um abhängig von einem Eingangsignal ein Po tential an einen Substratanschluß des MOS-Transistorschalters zu liefern. Der Folge- und Halteschaltkreis kann einen Verstärker mit einem Eingangsanschluß und einem Ausgangsan schluß aufweisen, und ein Anschluß des Haltekondensators, der mit dem MOS- Transistorschalter verbunden ist, kann mit dem Eingangsanschluß des Verstärkers verbunden sein, und der Ausgangsanschluß des Verstärkers kann als ein Ausgangsanschluß des Folge- und Halteschaltkreises verwendet werden. Das an den Substratanschluß des MOS- Transistorschalters angelegte Potential ist vorzugsweise in Phase mit dem Eingangssignal. Ein Pufferverstärker kann zwischen dem MOS-Transistorschalter und einem Eingangsanschluß angeschlossen sein.

Erfindungsgemäß ist ferner ein Folge- und Halteschaltkreis vorgesehen, mit einem Verstärker mit einem invertierenden Eingangsanschluß, an den in einem Folgemodus ein Eingangssignal von einem Eingangssignalanschluß angelegt wird, einem Haltekondensator mit einem An schluß, der mit einem Ausgangsanschluß des Verstärkers verbunden ist, und mit einem ande ren Anschluß, der im Haltemodus mit dem invertierenden Eingangsanschluß des Verstärkers elektrisch verbunden ist, einem ersten MOS-Transistorschalter, der zwischen dem anderen Anschluß des Haltekondensators und dem invertierenden Eingangsanschluß angeschlossen ist, einem zweiten MOS-Transistorschalter, der zwischen dem Eingangsanschluß des Halte kondensators und einem gemeinsamen Potentialpunkt angeschlossen ist, einem dritten MOS- Transistorschalter, der zwischen dem Eingangssignalanschluß und dem invertierenden Ein gangsanschluß angeschlossen ist, einem vierten MOS-Transistorschalter, der zwischen dem Eingangssignalanschluß und dem gemeinsamen Potentialpunkt angeschlossen ist, einem er sten Pegelverschiebungs-Schaltkreis mit einem Ausgangsanschluß, der mit den Substratan schlüssen des ersten und des zweiten MOS-Transistors verbunden ist, und einem zweiten Pe gelverschiebungs-Schaltkreis mit einem Ausgangsanschluß, der mit den Substratanschlüssen des dritten und des vierten MOS-Transistors verbunden ist.

Der erste Pegelverschiebungs-Schaltkreis kann einen Eingangsanschluß aufweisen, der mit dem Ausgangsanschluß des Verstärkers über einen Kondensator verbunden ist, der im we sentlichen dieselbe Kapazität hat wie der zweite Kondensator. Alternativ kann der erste Pe gelverschiebungs-Schaltkreis einen Eingangsanschluß aufweisen, der mit einem Knoten ver bunden ist, welcher von dem ersten MOS-Transistorschalter und dem zweiten MOS- Transistorschalter gemeinsam benutzt wird.

Der erste Pegelverschiebungs-Schaltkreis kann eine Potentialänderung vorsehen, deren Phase entgegengesetzt zu der des Eingangssignals an den Substratanschlüssen des ersten und des zweiten MOS-Transistorschalters ist, und der zweite Pegelverschiebungs-Schaltkreis kann eine Potentialänderung vorsehen, die mit dem Eingangssignal an dem Substratanschluß des dritten und des vierten MOS-Transistorschalters in Phase ist.

In den Figuren zeigen:

Fig. 1 einen Schaltplan eines Folge- und Halteschaltkreises gemäß einer ersten Ausführungs form der Erfindung;

Fig. 2 einen Schaltplan eines Folge- und Halteschaltkreises gemäß einer zweiten Ausführungsform der Erfindung;

Fig. 3 einen Schaltplan eines üblichen Folge- und Halteschaltkreises;

Fig. 4 eine Grafik der idealen und der echten Zeitänderung eines Folge- und Halteschaltkrei ses; und

Fig. 5 einen Schaltplan zur Erläuterung der Ladungsinjektion und der parasitären Kapazität eines MOS-Transistors in dem herkömmlichen Folge- und Halteschaltkreis der Fig. 3.

Detaillierte Beschreibung der bevorzugten Ausführungen

Fig. 1 zeigt einen Folge- und Halteschaltkreis gemäß einer ersten Ausführungsform der Erfin dung. Wie in Fig. 1 gezeigt, umfaßt der Folge- und Halteschaltkreis gemäß der ersten Ausfüh rungsform einen Pufferverstärker 1, einen Ausgangsstufenverstärker 2, einen MOS-Transistor 3 (nur einer ist gezeigt), der als ein FET-Schalter zwischen den Verstärkern 1 und 2 arbeitet, eine Taktquelle 5, die mit dem Gate des MOS-Transistors 3 verbunden ist, und einen Pegel verschiebungs-Schaltkreis 6 zum Anlegen einer Vorspannung an einen Substratanschluß des MOS-Transistors 3, die mit einer Eingangssignalspannung V_in in Phase ist. Der Pegelver schiebungs-Schaltkreis 6 kann grundsätzlich die Form eines einfachen Verstärkers haben, der mit der Eingangssignalspannung V_in versorgt wird. Wenn eine Vorspannung V_bias (die 0 sein kann) an den Pegelverschiebungs-Schaltkreis 6 angelegt wird, kann der Pegelverschiebungs- Schaltkreis 6 eine Spannung erzeugen, die an den Substratanschluß des MOS-Transistors 3 angelegt werden kann.

Im folgenden sind die Gründe beschrieben, warum der in Fig. 1 gezeigte Folge- und Halte schaltkreis die niedrige Verzerrung erreichen kann. Es ist bekannt, daß eine Schwellenspan nung V_th eines MOS-Transistors abhängig von der Spannung (V_sb = V_s - V_b) zwischen der Source und dem Substrat oder Körper (bulk) variiert. Im allgemeinen wird die Schwellen spannung V_th durch die folgende Gleichung ausgedrückt:

V_th = V_tho + γ{(V_sb + 2|ϕ|)^1/2 - 2|ϕ|}^1/2 (5)

wobei V_tho eine Konstante darstellt, die als eine Anfangsschwellenspannung bezeichnet wird, ϕ eine Arbeitsfunktion darstellt und γ = (2qεN_a)^1/2/C_ox, wobei q die Elektronenladung ist, ε die Dielektrizitätskonstante von Silizium ist, und N_a die Dotierungsdichte des p-Substrats ist, und C_ox die Kapazität des Gate-Oxidfilms ist.

Grob gesagt kann eine Änderung ΔV_th der Schwellenspannung V_th von einer geeigneten Kon stante als proportional zur Quadratwurzel der Spannung V_sb betrachtet werden. Die Eingangs spannung V_in und ein negativer Wert -ΔV_th der Schwellenspannungsänderung ΔV_th können im wesentlichen ausgeglichen werden, indem die an den Substratanschluß angelegte Spannung so gesteuert wird, daß sie mit der Eingangsspannung V_in in Phase ist. Da die Änderung der Schwellenspannung ΔV_th in Bezug steht zur Quadratwurzel der Spannung V_sb, löschen sich die Eingangsspannung V_in und die Änderung der Schwellenspannung ΔV_th nicht vollständig aus, wenn einfach die Spannung V_sb im Verhältnis zur Eingangsspannung V_in linear verändert wird. Es ist aus einer Simulation und aus Meßdaten mit einem tatsächlich gemäß der Erfin dung hergestellten Schaltkreis jedoch bekannt, daß die Änderung der Schwellenspannung ΔV_th abhängig von der Eingangsspannung V_in bis zu einem Grad variiert werden kann, der ungefähr ausreichend ist, um den Effekt der Eingangsspannung V_in auszugleichen.

Wenn z. B. die negative Änderung der Schwellenspannung -ΔV_th in Phase mit der Eingangs spannung V_in um denselben Betrag geändert wird wie die Eingangsspannung V_in, löschen diese einander aus, und der Einschaltwiderstand R_on des MOS-Transistors 3 ist weitgehend unabhängig von Änderungen der Eingangsspannung V_in, wie sich aus Gleichung (1) ohne weiteres ergibt.

Da die Zeiten für das Folgen und Halten, wie oben beschrieben, auf V_in + V_th basieren, kann die Abhängigkeit von dem Eingangssignal ausgelöscht werden, indem die Spannung V_sb ge genphasig zur Eingangsspannung V_in genau so verändert wird wie bei dem Einschaltwider stand des MOS-Transistors 3.

Das Problem der Schwankungen in der injizierten Ladung beim Übergang vom Folge- in den Haltemodus kann auf ähnliche Weise reduziert werden. Insbesondere tritt der Term V_in + V_th in den Gleichungen (2) und (3) im Verhältnis zu den Ladungen Q1, Q2 und in der Gleichung (4) im Verhältnis zu C_gs auf, wobei V_in in den anderen Gleichungen nicht auftritt. Die Abhän gigkeit der injizierten Ladung von der Eingangsspannung beim Übergang vom Folgemodus in den Haltemodus wird daher reduziert, weil Schwankungen von V_in und -ΔV_th einander auslöschen.

Ein Folge- und Haltschaltkreis gemäß einer zweiten Ausführungsform der Erfindung ist im folgenden beschrieben. Fig. 2 zeigt den Folge- und Halteschaltkreis gemäß der zweiten Aus führungsform. Gemäß der zweiten Ausführungsform werden die Grundsätze der Erfindung auf einen integralen Folge- und Halteschaltkreis angewendet. Da sich die Spannungen in dem integralen Folge- und Halteschaltkreis bei den in Fig. 2 gezeigten Knoten a, b mit der Erhö hung der Frequenz verändern, werden diese Knoten überwacht, um die Spannung an den Sub stratanschlüssen der MOS-Transistoren in Phase mit dem Eingangssignal zu steuern.

Wie in Fig. 2 gezeigt, umfaßt der Folge- und Halteschaltkreis insbesondere vier MOS- Transistoren SW1, SW2, SW3, SW4, die jeweils als FET-Schalter arbeiten, einen Verstärker 11 und einen Haltekondensator 14 mit einem Kapazitätswert C_H. Gemäß der Erfindung um faßt der Folge- und Halteschaltkreis zusätzlich Pegelverschiebungs-Schaltkreise 12, 13 zum Verändern der Substratspannungen der FET-Schalter. Die Pegelverschiebungs-Schaltkreise 12, 13 erzeugen ein Signal durch Addieren einer Wellenform, die in Phase mit einem Ein gangssignal V_in ist und diesem weitgehend entspricht, zu einer Vorspannung V_bias, die einen konstanten Wert = 0 oder ≠ 0 haben kann. Die Pegelverschiebungs-Schaltkreise 12, 13 kön nen mittels Verstärkern realisiert werden, die durch die Spannung V_bias vorgespannt werden. Der Pegelverschiebungs-Schaltkreis 12 weist einen Ausgangsanschluß auf, der mit den Sub stratanschlüssen der MOS-Transistoren SW3, SW4 verbunden ist, und der Pegelverschie bungs-Schaltkreis 13 weist einen Ausgangsanschluß auf, der mit den Substratanschlüssen der MOS-Transistoren SW1, SW2 verbunden ist. Der Pegelverschiebungs-Schaltkreis 12 weist einen Eingangsanschluß auf, der mit dem Knoten a verbunden und über einen Widerstand R1 mit einem Eingangssignalanschluß gekoppelt ist.

Der Pegelverschiebungs-Schaltkreis 13 ist einem Kondensator 15 zugeordnet, der denselben Kapazitätswert wie der Haltekondensator 14 hat, der eine wesentliche Komponente des Folge- und Halteschaltkreises ist, sowie einem MOS-Transistor SW5, der dem Schalter SW2 ent spricht. Soweit die Spannung an dem Knoten b empfindlich gegenüber Spannungsschwan kungen über dem Haltekondensator 14 ist, dienen der Kondensator 15 und der MOS- Transistor oder FET-Schalter SW5 als eine Pufferschaltung, um Probleme mit Hochfrequen zen zu vermeiden. Eine gewisse Spannung 16 wird an das Gate des FET-Schalters SW5 an gelegt. Ein Eingangssignal, das an den Pegelverschiebungs-Schaltkreis 13 angelegt wird, wird von dem Ausgangsanschluß des Verstärkers 11 über den Kondensator 15 geliefert. Funktional empfängt der Pegelverschiebungs-Schaltkreis 13 jedoch eine Eingangsspannung von dem Knoten b und gibt eine Spannung aus, die in Phase mit der Spannung am Knoten b ist. Diese Pufferschaltung ist bei Anwendungen für niedrigere Frequenzen nicht notwendig, bei denen die Spannung vom Knoten b direkt an den Pegelverschiebungs-Schaltkreis 13 angelegt wer den kann.

Die in Fig. 2 gezeigte Schaltungsanordnung ist mit weiteren Einzelheiten unten beschrieben. Der erste und der zweite MOS-Transistor SW1, SW2 sind in Reihe zwischen dem invertie renden Eingangsanschluß c des Verstärkers 11 und einem gemeinsamen Potentialpunkt (Mas se) angeschlossen, und der Haltekondensator 14 ist zwischen dem Ausgangsanschluß des Verstärkers 11 und den MOS-Transistoren SW1, SW2 angeschlossen. Die Drains der MOS- Transistoren SW1, SW2 sind miteinander beim Knoten b verbunden. Die Source des MOS- Transistors SW1 ist mit dem invertierenden Eingangsanschluß c des Verstärkers 11 verbun den. Die Source des MOS-Transistors SW2 ist mit dem gemeinsamen Potentialpunkt verbun den.

Der dritte und der vierte MOS-Transistor SW3, SW4 sind zwischen dem invertierenden Ein gangsanschluß c des Verstärkers 11 und dem gemeinsamen Potentialpunkt direkt verbunden. Die Drains der MOS-Transistoren SW3, SW4 sind miteinander bei dem Knoten a verbunden. Die Source des MOS-Transistors SW3 ist mit dem invertierenden Eingangsanschluß c des Verstärkers 11 verbunden. Die Source des MOS-Transistors SW4 ist mit dem gemeinsamen Potentialpunkt verbunden. Die Gates der MOS-Transistoren SW2, SW3 werden von einem Folge- und Haltetakt (T/H) angesteuert, und die Gates der MOS-Transistoren SW1, SW4 werden von einem invertierten Folge- und Haltetakt (T/H) angesteuert. Diese Takte werden von externen Schaltkreisen erzeugt.

In dem Folgemodus sind die MOS-Transistoren SW2, SW3 eingeschaltet, die MOS- Transistoren SW1, SW4 ausgeschaltet und die Eingangsspannung V_in wird als ein invertiertes Signal mit einem Absolutwert ausgegeben, der von dem Verstärkungsfaktor des Verstärkers 11 abhängig ist. In dem Haltemodus sind die MOS-Transistoren SW1, SW4 eingeschaltet, die MOS-Transistoren SW2, SW3 ausgeschaltet, und der Haltekondensator 14 hält die Spannung eines invertierten Ausgangssignals zu der Zeit, zu der der MOS-Transistor SW2 ausgeschaltet wird. Da der MOS-Transistor SW4 eingeschaltet ist, fließt ein Eingangsstrom unter der Ein gangsspannung V_in zu dem gemeinsamen Potentialpunkt und wird von dem Ausgang des Ver stärkers 11 getrennt. In Fig. 2 zeigen Wellenformsymbolen, die ähnlich den Wellenform symbolen am Eingangssignalanschluß sind, Anschlüsse an, bei denen ein Potential in Phase mit dem Eingangssignal V_in auftritt, und die Wellenformsymbole, welche von den Wellen formsymbolen an dem Eingangssignalanschluß abweichen, geben Anschlüsse an (der Knoten b, der Ausgangsanschluß V_out und der Ausgangsanschluß des Pegelverschiebungsschaltkreises 13), bei denen ein Potential mit entgegengesetzter Phase zu dem Eingangssignal V_in auftritt.

Erfindungsgemäß kann der oben beschriebene Mechanismus Ursachen für Verzerrungen re duzieren. Wenn die Frequenz des Eingangssignals V_in z. B. zunimmt, nimmt der Strom zum Laden des Haltekondensators 14 zu, wobei sich eine Spannung über dem Einschaltwiderstand des MOS-Transistors SW2 entwickelt, um dadurch die Haltezeiten zu verändern. Erfindungs gemäß stellt der Pegelverschiebungsschaltkreis 13 das Substratpotential für die MOS- Transistoren SW1, SW2, die als ein Paar arbeiten, und die MOS-Transistoren SW3, SW4, die als ein Paar arbeiten, abhängig von den Spannungen an den Knoten a, b ein, d. h. den Drain spannungen der MOS-Transistoren SW1, SW3, um dadurch Ursachen für Verzerrungen zu reduzieren. Der Mechanismus zum Eleminieren der Verzerrung entspricht dem des in Fig. 1 gezeigten Schaltkreises.

Mit dem in Fig. 1 gezeigten Schaltkreis wurde eine SPICE-Simulation durchgeführt, um zu untersuchen, wie im Vergleich zu herkömmlichen Anordnungen zweite und dritte har monische Verzerrungen reduziert wurden. Ein Eingangssignal bestand aus einer Wechsel stromkomponente von 0,5 V bei 100 kHz in einer Sinuswelle und einer Gleichstromkompo nente von 1 V. Die Kapazität C_H betrug 100 pF. Die Vorspannung V_bias betrug -2,0 V. Die Gleichspannungskomponente der Substratanschlußspannung betrug -2,0 V. Um die Verzer rung bei der Abtastung zu bestimmen, wurde die Gatespannung auf 5 V gesetzt. Um die Ver zerrung beim Halten zu bestimmen, wurde die Abtastfrequenz auf 1 M (1000) Abtastwer te/Sekunde eingestellt, und die Gatespannung wurde zwischen 5 V und 0 V variiert. In einem Vergleichsbeispiel war der Substratanschluß mit dem gemeinsamen Potentialanschluß ver bunden. Die Ergebnisse der Untersuchungen sind in der Tabelle 1 unten angegeben.

Tabelle 1

Der in Fig. 2 gezeigte Schaltkreis wurde tatsächlich aufgebaut, und seine zweite Verzerrung und dritte Verzerrung wurden im Haltmodus gemessen, während die Substratanschlüsse mit dem gemeinsamen Potentialpunkt verbunden waren (Vergleichsbeispiel) und während das Substratpotential durch die Pegelverschiebungsschaltkreise 12, 13 eingestellt wurde (erfin dungsgemäßes Beispiel). Das Eingangssignal betrug ±5 V bei 100 kHz in einer Sinuswelle, die Kapazität C_H betrug 100 pF, und die Verzerrung wurde mit einer Rate von 1 M Ab tastwerte/Sekunde abgetastet (die Abtastfrequenz betrug 1 MHz). Die Ergebnisse der Mes sung sind in der Tabelle 2 unten angegeben.

Tabelle 2

Bei dem erfindungsgemäßen Beispiel waren die Gleichstromlinearität, das Frequenzband und das Grundrauschen gleich wie bei dem Vergleichsbeispiel. Gemäß der Erfindung kann der Folge- und Halteschaltkreis daher die harmonische Verzerrung ohne unerwünschte Nebenef fekte verbessern.

Erfindungsgemäß kann der Folge- und Halteschaltkreis die harmonische Verzerrung mit Hilfe eines einfachen Pegelverschiebungsschaltkreises verbessern, ohne die Gleichstromlinearität, das Frequenzband und das Grundrauschen zu verschlechtern.

Man sollte verstehen, daß die obige Beschreibung lediglich die Erfindung erläutern soll. Die bevorzugten Ausführungsbeispiele der Erfindung, die hier vorgestellt wurden, können von dem Fachmann modifiziert oder bearbeitet werden, ohne von der Erfindung abzuweichen. Der Bereich der Erfindung soll daher all die Modifikationen und Abweichungen umfassen, die in den Bereich der folgenden Ansprüche fallen. Die FET-Schalter sind z. B. nicht auf Transisto ren bestimmter Typen beschränkt, und die Anzahl der verwendeten Transistoren kann abhän gig von der Anwendung oder für Verbesserungen verändert werden.

Die gesamte Offenbarung der japanischen Patentanemeldung Nummer 288662/1999, die am 8. Oktober 1999 eingereicht wurde, einschließlich der Beschreibung, der Ansprüche, der Zeichnungen und der Zusammenfassung, wird durch Bezugnahme in ihrer Gesamtheit aufge nommen.

Claims

1. Folge- und Halteschaltkreis mit
einem MOS-Transistorschalter; und
einem Haltekondensator, die derart angeordnet sind, daß ein Substratpotential des MOS- Transistorschalters in Phase mit einem Eingangssignal verändert wird.

2. Folge- und Halteschaltkreis mit
einem MOS-Transistorschalter zum selektiven Übertragen und Sperren einer Eingangsspan nung abhängig von seiner Gatespannung;
einem Haltekondensator, der mit dem MOS-Transistorschalter elektrisch verbunden ist, um eine Ausgangsspannung zu erzeugen; und
einem Pegelverschiebungsschaltkreises zum Liefern eines Potentials abhängig von einem Eingangssignal an einen Substratanschluß des MOS-Transistorschalters.

3. Folge- und Halteschaltkreis nach Anspruch 2, wobei das an den Substratanschluß des MOS-Transistorschalters gelieferte Potential mit dem Eingangssignal in Phase ist.

4. Folge- und Halteschaltkreis nach Anspruch 1, mit einem Verstärker, der einen Ein gangsanschluß und einen Ausgangsanschluß aufweist, wobei ein Anschluß des Haltekonden sators, der mit dem MOS-Transistorschalter verbunden ist, mit dem Eingangsanschluß des Verstärkers verbunden ist, und der Ausgangsanschluß des Verstärkers als ein Ausgangsan schluß des Folge- und Halteschaltkreises verwendet wird.

5. Folge- und Halteschaltkreis nach Anspruch 1, mit einem Pufferverstärker, der zwi schen dem MOS-Transistorschalter und einem Eingangsanschluß angeschlossen ist.

6. Folge- und Halteschaltkreis mit
einem Verstärker, der einen invertierenden Eingangsanschluß aufweist, um ihn in einem Fol gemodus mit einem Eingangssignal von einem Eingangssignalanschluß zu versorgen;
einem Haltekondensator, der einen mit einem Ausgangsanschluß des Verstärkers elektrisch verbundenen Anschluß sowie einen weiteren Anschluß, der in einem Haltemodus mit dem invertierenden Eingangsanschluß des Verstärkers verbunden ist, aufweist;
einem ersten MOS-Transistorsschalter, der zwischen dem anderen Anschluß des Haltekon densators und dem invertierenden Eingangsanschluß angeschlossen ist;
einem zweiten MOS-Transistorschalter, der zwischen dem anderen Anschluß des Haltekon densators und einem gemeinsamen Potentialpunkt angeschlossen ist;
einem dritten MOS-Transistorschalter, der zwischen dem Eingangssignalanschluß und dem invertierenden Eingangsanschluß angeschlossen ist;
einem vierten MOS-Transistorschalter, der zwischen dem Eingangssignalanschluß und dem gemeinsamen Potentialpunkt angeschlossen ist;
einem ersten Pegelverschiebungsschaltkreis, dessen Ausgangsanschluß mit den Substratan schlüssen des ersten und des zweiten MOS-Transistors verbunden ist; und
einem zweiten Pegelverschiebungsschaltkreis, dessen Ausgangsanschluß mit den Substratan schlüssen des dritten und des vierten MOS-Transistors verbunden ist.

7. Folge- und Halteschaltkreis nach Anspruch 6, wobei der erste Pegelverschiebungs schaltkreis einen Eingangsanschluß aufweist, der mit dem Ausgangsanschluß des Verstärkers über einen Kondensator verbunden ist, der im wesentlichen dieselbe Kapazität wie der Halte kondensator hat.

8. Folge- und Halteschaltkreis nach Anspruch 6, wobei der erste Pegelverschiebungs schaltkreis einen Eingangsanschluß aufweist, der mit einem Knoten verbunden ist, welcher von dem ersten MOS-Transistorschalter und dem zweiten MOS-Transistorschalter gemein sam genutzt wird.

9. Folge- und Halteschaltkreis nach Anspruch 6, wobei der erste Pegelverschiebungs schaltkreis eine Potentialänderung mit einer zum Eingangssignal entgegengesetzten Phase an die Substratanschlüsse des ersten und des zweiten MOS-Transistorschalters liefert und der zweite Pegelverschiebungsschaltkreis eine Potentialänderung in Phase mit dem Eingangs signal an die Substratanschlüsse des dritten und des vierten MOS-Transistorschalters liefert.