DE10345739A1

DE10345739A1 - Nachführ- und Halteschaltung

Info

Publication number: DE10345739A1
Application number: DE10345739A
Authority: DE
Inventors: Hisao Fuchu Kakitani
Original assignee: Agilent Technologies Japan Ltd
Current assignee: Agilent Technologies Japan Ltd
Priority date: 2002-10-03
Filing date: 2003-10-01
Publication date: 2004-05-13
Also published as: JP2004129276A; US20030052717A1

Abstract

Eine Nachführ- und Halteschaltung mit einem MOS-Transistorschalter, einem Haltekondensator und einem Bulksubstrat-Potential des MOS-Transistorschalters, das in Phase mit einem Eingangssignal geändert wird, reduziert harmonische Störungen.

Description

1. Hintergrund der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Nachführ- und Halteschaltung, und genauer auf eine hochgenaue Nachführ- und Halteschaltung mit geringen Störungen, die am Eingang eines Analog-Digital-Wandlers verwendet werden kann.
2. Beschreibung des Standes der Technik
Eine Nachführ- und Halteschaltung ist eine von mehreren analogen Grundschaltungen zur Verwendung am Eingang eines Analog-Digital-Wandlers und dient zum Abtasten des Wertes eines sich über die Zeit kontinuierlich verändernden Signals in bestimmten Zeitintervallen. Die Nachführ- und Halteschaltung verursacht eine Signalstörung aus drei Gründen, die nachfolgend unter Bezugnahme auf die in 3 der beiliegenden Zeichnung dargestellte herkömmliche Grundnachführ- und Halteschaltung beschrieben sind.
(A) Änderung der Zeitdauer, die zum Aufladen eines Haltekondensators in einem Nachführmodus erforderlich ist:
Die in 3 dargestellte Nachführ- und Halteschaltung umfasst zwei Verstärker 101,102, einen MOS-Transistor 103, der als FET-Schalter betrieben werden kann, einen Haltekondensator 104 und eine Taktquelle 105. Der MOS-Transistor 103 umfasst ein Bulksubstrat, das mit einem gemeinsamen Potentialpunkt (Erde) verbunden ist. Wenn der MOS-Transistor 103 eingeschaltet wird, hängt der Grundwiderstand R_on von einer Blockierspannung, d.h. von einer Gate-Steuer-Spannung V_Φ des MOS-Transistors 103, von einer Eingangsspannung V_in, die an dem Drain des MOS-Transistors 103 angelegt ist, und von einer Schwellspannung V_th ab, wobei zwischen diesen Parametern die nachfolgende Beziehung besteht: Ron = 1/{β(Vϕ – Vin – Vth)} (1)
Darin ist β eine Konstante, die durch den Herstellungsprozess festgelegt ist, wobei gilt β = μC_oxW/L (wobei μ die Mobilität; C_ox die Gate-Oxidfilmkapazität; W die Gate-Breite und L die Gate-Länge ist).
Somit ändert sich die Eingangsspannung V_in, wenn sich der Grundwiderstand R_on ändert, und folglich auch die Zeitkonstante für die Zeitdauer, die zum Aufladen des Haltekondensators 104 erforderlich ist, die durch Ra_on × C_H definiert ist (wobei C_H die Kapazität des Haltekondensators 104 ist). Die Signalabhängigkeit des Grundwiderstandes R_on des MOS-Transistors 103 von der sich ändernden Eingangsspannung V_in führt dazu, dass sich die Zeitdauer, die zum Aufladen des Haltekondensators 104 erforderlich ist, ändert, wodurch eine harmonische Störung erzeugt wird.
(B) Änderung des Zeitpunktes beim Modusübergang:
Wenn sich die Eingangsspannung V_in ändert, ändert sich der Zeitpunkt des Übergangs vom Nachführmodus zum Haltemodus, wie in 4 der beiliegenden Zeichnung gezeigt ist. Genauer gesagt müssen die Spannungen den Zustand V_ϕ = V_in + V_th beim Übergang vom Nachführmodus zum Haltemodus erfüllen und den Zustand V_ϕ = V_in + V_th beim Übergang vom Haltemodus zum Nachführmodus erfüllen. Wenn die Eingangsspannung V_in groß ist, wird folglich der Zeitpunkt des Übergangs vom Nachführmodus zum Haltemodus verzögert und der Zeitpunkt des Übergangs vom Haltemodus zum Nachführmodus eher erreicht. Umgekehrt wird, wenn die Eingangsspannung V_in klein ist, der Zeitpunkt des Übergangs vom Nachführmodus zum Haltemodus eher erreicht und der Zeitpunkt des Übergangs vom Haltemodus zum Nachführmodus verzögert. Die signalabhängige zeitliche Variation führt ebenfalls zu harmonischen Störungen.
(C) Ladungsinjektion beim Modusübergang:
Wie in 5 der beiliegenden Zeichnung gezeigt ist, entladen sich Ladungen, die unter dem Gate des MOS-Transistors 103 gespeichert sind, sobald der Nachführmodus in den Haltemodus übergeht. Insbesondere wird die Ladung Q1, die bei eingeschaltetem MOS-Transistor 103 in das Gate injiziert wird, sobald der MOS-Transistor 103 ausgeschaltet wird. Ferner wird die Ladung Q2, die in einer parasitären Kapazität C_gs zwischen dem Gate und der Source des MOS-Transistors 103 gespeichert wird, wenn der MOS-Transistor 103 eingeschaltet wird, entladen, sobald der MOS-Transistor 103 ausgeschaltet wird. Wenn der MOS-Transistor 103 ausgeschaltet wird, strömen die Ladungen Q1, Q2 in den Haltekondensator, wodurch möglicherweise eine harmonische Störung erzeugt wird. Es ist bekannt, dass sich die Ladungen Q1, Q2 gemäß den nachfolgenden Gleichungen berechnen lassen: Q1 = –CoxA(Vϕ – Vin – Vth) (2),wobei C_ox die Gate-Oxidfilmkapazität pro Flächeneinheit des MOS-Transistors 103 ist, A den Gate-Bereich des MOS-Transistors 103 repräsentiert, V_ϕ die Taktspannung ist, V_in die Eingangsspannung V_in ist, die an dem Drain des MOS-Transistors 103 angelegt ist, und V_th die Schwellspannung ist.
Q2 = –Cgs(Vin + Vth) (3),wobei C_gs die Gate-Source-Kapazität des MOS-Transistors 103 und V_th die Schwellspannung ist. Die Gate-Source-Kapazität C_gs hängt von der Eingangsspannung V_in ab, was durch die nachfolgende Gleichung ausgedrückt ist: Cgs = Cgs0/{1–(Vϕ – Vin – Vth)Ψ0}1/2 (4).
Wobei Ψ₀ ein Build-In-Potential und C_gs0 der Wert der Gate-Source-Kapazität bei V_gs = 0 ist.
Wie zuvor beschrieben, hängen beide Ladungen Q1, Q2 von der Eingangsspannung V_in ab und verursachen eine harmonische Störung. Insbesondere besteht eine nichtlineare Abhängigkeit der Ladung Q2 von der Eingangsspannung V_in.
Es wurden Versuche durchgeführt, die durch die Änderungen der Eingangsspannung verursachte Störung zu reduzieren. Bei einem Versuch wurde die Gate-Steuer-Spannung erhöht, um die Abhängigkeit des Widerstandes im geöffneten Zustand von dem Eingangssignal zu reduzieren, und der MOS-Transistor als ein CMOS-Schalter angeordnet, um den Widerstand im geöffneten Zustand zu reduzieren. Bei diesen Vorschlägen muss die Drive-Spannung erhöht werden, wie anhand der Eigenschaften des MOS-Transistors deutlich wird, wobei eine Erhöhung der Drive-Spannung nicht den jüngsten Bestrebungen nach geringeren Spannungen beim Schaltungsaufbau folgt und zu großen Ladungsaustauschen führt. Ferner ist ein Hochgeschwindigkeits-PMOS erforderlich, und das Problem von Zeitabweichungen auf Grund von Änderungen der Schwellspannung V_th bleibt ungelöst. Folglich sind die zuvor genannten Lösungsvorschläge nicht zufriedenstellend.
Ein weiterer Versuch bezog sich darauf, die Gate-Spannung in Abhängigkeit von der Stärke des Eingangssignals zu ändern. Beispiele eines derartigen Versuchs sind in der AN301 betreffenden Patentanmeldung vom 10. März 1997 der Siliconix Abteilung der TEMIC Semiconductors und in der JP-B-2833070 ( JP-A-3-219724 ) beschrieben. Diese Schaltungsanordnungen erfordern jedoch eine Spannungsquelle im Bereich von 10 bis 15 V und eignen sich nicht für eine LSI-System-Vorrichtung, die eine geringere Betriebsspannung benötigt, obwohl sie für Messinstrumente verwendet werden können. Ferner weisen diese Schaltungsanordnungen eine komplexe Treiber-Schaltung auf.
Es wurde auch vorgeschlagen, einen Blindschalter zur Reduzierung der Ladungsinjektion zu verwenden. Hier soll beispielsweise auf die japanische Offenlegungsschrift Nr. Heisei 10-312698 Bezug genommen werden. Gemäß dem vorgeschlagenen Schema wird ein weiterer MOS-Transistor zwischen dem MOS-Transistor 103 und dem Verstärker 101 auf der Ausgangsstufe oder Erde angeordnet, um zumindest einen Teil der Ladung zu absorbieren, die in den Haltekondensator strömt. Ein Problem bei diesem Vorschlag besteht darin, dass der Zeitpunkt, zu dem der zusätzliche MOS-Transistor betrieben wird, genau gesteuert werden muss, und ein noch wesentlicheres Problem besteht darin, dass es schwer ist, die Ladungsinjektion quantitativ zu handhaben.
Zusammenfassung der Erfindung
Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Nachführ- und Halteschaltung zu schaffen, die bei einer geringeren Spannung betrieben werden und wellenförmige Störungen in der Schaltung reduzieren kann.
Gemäß der vorliegenden Erfindung wird die Signalstörung einer Nachführ- und Halteschaltung durch Steuern eines Bulksubstrat-Potentials oder eines Substrat-Potentials eines MOS-Transistorschalters verringert.
Die vorliegende Erfindung schafft eine Nachführ- und Halteschaltung mit einem MOS-Transistorschalter und einem Haltekondensator, wobei die Anordnung derart gewählt ist, dass ein Bulksubstrat-Potential des MOS-Transistorschalters in Phase mit einem Eingangssignal geändert wird.
Die vorliegende Erfindung schafft ferner eine Nachführ- und Halteschaltung mit einem MOS-Transistorschalter zum wahlweisen Übertragen und Sperren einer Eingangsspannung in Abhängigkeit von einer Gate-Spannung des MOS-Transistorschalters, einem Haltekondensator, der elektrisch mit dem MOS-Transistorschalter verbunden ist, um eine Ausgangsspannung zu er zeugen, und einer Pegelverstellschaltung, um an einem Bulksubstrat des MOS-Transistorschalters eine Spannung in Abhängigkeit von einem Eingangssignal anzulegen. Die Nachführ- und Halteschaltung kann ferner einen Verstärker umfassen, der einen Eingang und einen Ausgang aufweist, wobei ein Anschluss des Haltekondensators, der mit dem MOS-Transistorschalter verbunden ist, mit dem Eingang des Verstärkers verbunden werden kann, und der Ausgang des Verstärkers als ein Ausgang der Nachführ- und Halteschaltung verwendet werden kann. Das an dem Bulksubstrat des MOS-Transistorschalters angelegte Potential ist vorzugsweise in Phase mit dem Eingangssignal. Ein Trennverstärker kann zwischen dem MOS-Transistorschalter und einem Eingangsanschluss verbunden werden.
Die vorliegende Erfindung schafft ferner eine Nachführ- und Halteschaltung mit einem Verstärker, der einen invertierenden Eingangsanschluss aufweist, der ein Eingangssignal von einem Eingangssignalanschluss in einem Nachführmodus erhält, einem Haltekondensator, dessen einer Anschluss elektrisch mit einem Ausgangsanschluss des Verstärkers und dessen anderer Anschluss elektrisch mit dem invertierenden Eingangsanschluss des Verstärkers in einem Haltemodus verbunden ist, einem ersten MOS-Transistorschalter, der zwischen dem weiteren Anschluss des Haltekondensators und dem invertierenden Eingangsanschluss angeordnet ist, einem zweiten MOS-Transistorschalter, der zwischen dem weiteren Anschluss des Haltekondensators und einem gemeinsamen Potentialpunkt angeordnet ist, einem dritten MOS-Transistorschalter, der zwischen dem Eingangssignalanschluss und dem invertierenden Eingangsanschluss angeordnet ist, einem vierten MOS-Transistorschalter, der zwischen dem Eingangssignalanschluss und dem gemeinsamen Potentialpunkt angeordnet ist, einer ersten Pegelverstellschaltung, die einen Ausgangsanschluss aufweist, der mit Bulksubstraten der ersten und zweiten MOS-Transistoren verbunden ist, und einer zweiten Pegelverstellschaltung, die einen Ausgangsanschluss aufweist, der mit Bulksubstraten des dritten und vierten MOS-Transistors verbunden ist.
Die erste Pegelverstellschaltung kann einen Eingangsanschluss aufweisen, der mit dem Ausgangsanschluss des Verstärkers über einen Kondensator verbunden ist, wobei der Kondensator. im wesentlichen die gleiche Kapazität wie der Haltekondensator aufweist. Alternativ kann die erste Pegelverstellschaltung einen Eingangsanschluss aufweisen, der mit einem Knotenpunkt verbunden ist, mit dem der erste MOS-Transistorschalter und der zweite MOS-Transistorschalter verbunden sind.
Die erste Pegelverstellschaltung kann eine Potentialänderung an den Bulksubstraten der ersten und zweiten MOS-Transistorschalter mit einer der Phase des Eingangssignals entgegengesetzten Phase erzeugen, und die zweite Pegelverstellschaltung kann eine Potentialänderung an den Bulksubstraten der dritten und vierten MOS-Transistorschalter in Phase mit dem Eingangssignal hervorrufen.
Kurzbeschreibung der Zeichnungen
1 ist ein Schaltbild einer Nachführ- und Halteschaltung gemäß einer ersten Ausführungsform der vorliegenden Endung,
2 st ein Schaltbild einer Nachführ- und Halteschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung,
3 ist ein Schaltbild einer herkömmlichen Nachführ- und Halteschaltung,
4 ist eine Grafik, die ideale und reale Zeitfolgenänderungen einer Nachführ- und Halteschaltung zeigt,
5 ist ein Schaltplan, der die Ladungsinjektion und den parasitären Widerstand eines MOS-Transistors der in 3 dargestellten herkömmlichen Nachführ- und Halteschaltung zeigt,
6 ist ein Schaltbild einer Nachführ- und Halteschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung und
7(a) und (b) sind Grafiken, welche die Off-Isolierung für eine PM-Verbindung zwischen der Source und dem Bulksubstrat des Transistors zeigen.
Genaue Beschreibung der bevorzugten Ausführungsform
1 zeigt eine Nachführ- und Halteschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Wie in 1 gezeigt ist, umfasst die Nachführ- und Halteschaltung gemäß der ersten Ausführungsform einen Trennverstärker 1, einen Ausgangsstufenverstärker 2, einen MOS-Transistor 3 (nur einer gezeigt), der als ein FET-Schalter zwischen den Verstärkern 1,2 dient, eine Taktquelle 5, die mit dem Gate des MOS-Transistors 3 verbunden ist, und eine Pegelverstellschaltung 6, der zum Anlegen eines verzögerten Spannungsausgangs an den Masseanschluss des MOS-Transistors 3 dient, wobei der verzögerte Spannungsausgang mit einem Spannungseingangssignal V_in phasengleich ist. Die Pegelverstellschaltung 6 kann grundsätzlich die Form eines einfachen Verstärkers aufweisen, an den eine Eingangssignalspannung V_in angelegt wird. Wenn eine Verzögerungsspannung V_bias (die Null sein kann) an der Pegelverstellschaltung 6 angelegt wird, kann die Pegelverstellschaltung 6 eine Spannung erzeugen, die dazu geeignet ist, an den Masseanschluss des MOS-Transistors 3 angelegt zu werden.
Nachfolgend wird beschrieben, warum die in 1 gezeigte Nachführ- und Halteschaltung eine geringe Störanfälligkeit aufweist. Es ist bekannt, dass eine Schwellspannung V_th eines MOS-Transistors in Abhängigkeit von der Spannung (V_sb = V_s – V_b) zwischen der Source und dem Bulksubstrat variiert. Grundsätzlich kann die Schwellspannung V_th durch die nachfolgende Gleichung ausgedrückt werden: Vth = Vtho + γ{(Vsb + 2|φ|)1/2 – 2|φ|}1/2} (5) wobei es sich bei V_tho um eine Konstante handelt, die als Anfangsschwellspannung bezeichnet wird, φ eine Arbeitsfunktion darstellt und γ = (2qεN_a)^1/2/C_ox ist, wobei q die elektrische Ladung, ε die Permitivität des Siliziums und N_a die Dotierungsdichte des p-dotierten Substrats und C_ox der Gate-Oxidfilmwiderstand ist.
Grob gesagt ist eine Änderung ΔV_th der Schwellspannung V_th ausgehend von einer geeigneten Konstante proportional zur zweiten Potenz der Spannung V_sb. Die Eingangsspannung V_in und ein negativer Wert –ΔV_th der Schwellspannungsänderung ΔV_th können einander im wesentlichen gleichgesetzt werden, indem die Spannung gesteuert wird, die an dem Bulksubstrat in Phase mit der Eingangsspannung V_in angelegt wird. Da die Schwellspannungsänderung ΔV_th zu der zweiten Potenz der Spannung V_sb in Beziehung steht, heben sich die Eingangsspannung V_inund die Schwellspannungsänderung ΔV_th nicht vollständig gegeneinander auf, wenn lediglich die Spannung V_sb im Verhältnis zur Eingangsspannung V_in linear geändert wird. Jedoch wurde anhand einer Simulation und gemessener Daten einer tatsächlichen Schaltung, die gemäß der vorliegenden Erfindung aufgebaut ist, festgestellt, dass die Schwellspannungsänderung ΔV_th in Abhängigkeit von der Eingangsspannung V_in bis zu einem Maß variiert werden kann, das in etwa ausreicht, die Wirkung der Eingangsspannung V_in zu eliminieren.
Wenn beispielsweise die negative Schwellspannungsänderung –ΔV_th in Phase mit der Eingangsspannung V_in derart geändert wird, dass sie der Größe der Eingangsspannung V_in entspricht, heben sich diese gegeneinander auf, und der Widerstand im geöffneten Zustand R_on des MOS-Transistors 3 ist im wesentlichen von den Änderungen der Eingangsspannung V_in abhängig, wie es anhand der Gleichung (1) deutlich wird.
Da die Zeitfolge zum Nachführen und Halten, wie zuvor beschrieben, auf der Summe V_in + V_th basiert, kann ihre Abhängigkeit von dem Eingangssignal eliminiert werden, indem die Spannung V_sb in entgegengesetzter Phase zur Eingangsspannung V_in in genau gleicher Weise wie der Widerstand im geöffneten Zustand des MOS-Transistors 3 geändert wird.
Auf ähnliche Weise kann das Problem bezüglich der Änderungen der injizierten Ladung nach dem Übergang von dem Nachfolgemodus zum Haltemodus reduziert werden. Genauer gesagt ist der Term V_in + V_th in jeder der Gleichungen (2) und (3) relativ zu den Ladungen Q1, Q2 und in der Gleichung (4) relativ zu C_gs aufzufinden, wobei V_in in keiner anderen Gleichung auftaucht. Somit wird die Abhängigkeit der injizierten Ladung von der Eingangsspannung nach dem Übergang von dem Nachführmodus in den Haltemodus reduziert, da sich Variationen von V_in und –ΔV_th gegenseitig aufheben.
Eine Nachführ- und Halteschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ist nachfolgend beschrieben. 2 zeigt die Nachführ- und Halteschaltung gemäß der zweiten Ausführungsform. Gemäß der zweiten Ausführungsform werden die Prinzipien der vorliegenden Erfindung auf eine integrale Nachführ- und Halteschaltung angewendet. Da die Spannungen an den in 2 dargestellten Knotenpunkten a, b bei zunehmender Frequenz variieren, werden diese Knotenpunkte bei der integralen Nachführ- und Halteschaltung überwacht, um die Spannung an den Bulksubstraten der MOS-Transistoren in Phase mit dem Eingangssignal zu steuern.
Wie in 2 gezeigt, umfasst die Nachführ- und Halteschaltung hauptsächlich vier MOS-Transistoren SW1, SW2, SW3 und SW4, die jeweils als FET-Schalter wirken, einen Verstärker 11 und einen Haltekondensator 14 mit einer Kapazität C_H. Gemäß der vorliegenden Erfindung umfasst die Nachführ- und Halteschaltung ferner Pegelverstellschaltungen 12,13 zum Variieren der Substratspannungen der FET-Schalter. Die Pegelverstellschaltungen 12,13 erzeugen ein Signal, indem sie einer Verzögerungsspannung V_bias, die Null ist oder einen bestimmten Wert aufweist, eine Wellenform hinzufügen, die im wesentlichen einem Eingangssignal V_in entspricht und mit diesem phasengleich ist. Die Pegelverstellschaltungen 12,13 können durch Verstärker implementiert werden, an denen die Spannung V_bias angelegt ist. Die Pegelverstellschaltung 12 umfasst einen Ausgangsanschluss, der mit den Bulksubstraten der MOS-Transistoren SW3, SW4 verbunden ist, und die Pegelverstellschaltung 13 weist einen Ausgangsanschluss auf, der mit den Bulksubstraten der MOS-Transistoren SW1, SW2 verbunden ist. Die Pegelverstellschaltung 12 umfasst einen Eingangsanschluss, der mit dem Knotenpunkt a und über einen Widerstand R1 mit einem Eingangssignalanschluss verbunden ist.
Die Pegelverstellschaltung 13 ist mit einem Kondensator 15, der die gleiche Kapazität wie der Haltekondensator 14 aufweist, bei dem es sich um eine charakteristische Komponente der Nachführ- und Halteschaltung handelt, und einem MOS-Transistor SW5 verbunden, der dem Schalter SW2 entspricht. Da die Spannung an dem Knotenpunkt b empfindlich auf Spannungsänderungen über dem Haltekondensator 14 reagiert, sind der Kondensator 15 und der MOS-Transistor oder FET-Schalter SW5 als Pufferschaltung vorgesehen, um Probleme bei hohen Frequenzen zu vermeiden. An dem Gate des FET-Schalters SW5 ist eine bestimmte Spannung 16 angelegt. Ein der Pegelverstellschaltung 13 zugeführtes Signal wird von dem Ausgang des Verstärkers 11 über den Kondensator 15 geliefert. Funktionell empfängt die Pegelverstellschaltung 13 jedoch eine Eingangsspannung von dem Knotenpunkt b und gibt eine Spannung aus, die in Phase mit der Spannung am Knotenpunkt b ist. Diese Pufferschaltung ist bei Anwendungen mit geringeren Frequenzen nicht erforderlich, bei denen die Spannung von dem Knotenpunkt b der Pegelverstellschaltung 13 direkt zugeführt werden kann.
Die in 2 dargestellte Schaltungsanordnung ist nachfolgend genauer beschrieben. Die ersten und zweiten MOS-Transistoren SW1, SW2 sind zwischen dem invertierenden Eingang c des Verstärkers 11 und einem gemeinsamen Potentialpunkt (Erde) in Reihe geschaltet, und der Haltekon densator 14 ist zwischen dem Ausgang des Verstärkers 11 und den MOS-Transistoren SW1, SW2 angeordnet. Die MOS-Transistoren SW1, SW2 weisen Drains auf, die am Knotenpunkt b miteinander verbunden sind. Der MOS-Transistor SW1 umfasst eine Source, die mit dem invertierenden Eingang c des Verstärkers 11 verbunden ist. Der MOS-Transistor SW2 umfasst eine Source, die mit dem gemeinsamen Potentialpunkt verbunden ist.
Der dritte und der vierte MOS-Transistor SW3, SW4 sind unmittelbar zwischen dem invertierenden Eingang c des Verstärkers 11 und dem gemeinsamen Potentialpunkt angeordnet. Die MOS-Transistoren SW3, SW4 umfassen Drains, die am Knotenpunkt a miteinander verbunden sind. Der MOS-Transistor SW4 umfasst eine Source, die mit dem gemeinsamen Potentialpunkt verbunden ist. Die MOS-Transistoren SW2, SW3 weisen Gates auf, die von einem Nachführ- und Haltetaktgeber (T/H) gesteuert werden, und die MOS-Transistoren SW1, SW4 umfassen Gates, die von einem invertierten Nachführ- und Haltetaktgeber (T/H) gesteuert werden. Diese Taktgeber sind durch eine äußere Schaltung realisiert.
Im Nachführmodus sind die MOS-Transistoren SW2, SW3 eingeschaltet sowie die MOS-Transistoren SW1, SW4 ausgeschaltet, und die Eingangsspannung V_in wird als ein invertiertes Signal mit einem absoluten Wert ausgegeben, wobei der absolute Wert von der Verstärkung des Verstärkers 11 abhängt. Im Haltemodus sind die MOS-Transistoren SW1, SW4 eingeschaltet, die MOS-Transistoren SW2 sowie SW3 ausgeschaltet, und der Haltekondensator 14 hält die Spannung eines invertierten Ausgangssignals, sobald der MOS-Transistor SW2 ausgeschaltet wird. Da der MOS-Transistor SW4 eingeschaltet ist, fließt ein Eingangsstrom unter der Eingangsspannung V_in zu dem gemeinsamen Potentialpunkt und wird von dem Ausgang des Verstärkers 11 getrennt.
In 2 repräsentieren wellenförmige Symbole, die dem wellenförmigen Symbol am Eingangssignalanschluss gleichen, diejenigen Anschlüsse bzw. Knotenpunkten, an denen ein mit dem Eingangssignal V_in gleichphasiges Potential auftritt; und wellenförmige Symbole, die sich von dem wellenförmigen Symbol an dem Eingangssignalanschluss unterscheiden, bezeichnen Anschlüsse (der Knotenpunkt b, der Ausgangsanschluss V_out und der Ausgangsanschluss der Pegelverstellschaltung 13), an denen ein zu dem Eingangssignal V_in gegenphasiges Potential auftritt.
Gemäß der vorliegenden Erfindung kann das zuvor beschriebene Schaltungskonzept Störungsursachen reduzieren. Wenn beispielsweise die Frequenz des Eingangssignals V_in zunimmt, erhöht sich der Strom zum Aufladen des Haltekondensators 14, wodurch ein Spannungsabfall an dem Widerstand des MOS-Transistors SW2 entsteht, so dass die Haltedauer geändert wird. Gemäß der vorliegenden Erfindung stellt die Pegelverstellschaltung 13 das Massepotential für die paarweise betriebenen MOS-Transistoren SW1, SW2 und die paarweise betriebenen MOS-Transistoren, SW3, SW4 in Abhängigkeit von den Spannungen an den Knotenpunkten a, b, d.h. die Drain-Spannungen der MOS-Transistoren SW1, SW3 ein, um auf diese Weise Störungsursachen zu reduzieren. Der Mechanismus zum Verhindern von Störungen entspricht der in 1 dargestellten Schaltung.
6 zeigt die dritte Ausführungsform, die aus der ersten Ausführungsform der vorliegenden Erfindung entstanden ist. Bei dieser Ausführungsform ersetzen ein Trennverstärker 601, ein Ausgangsstufenverstärker 602 und eine Pegelverstellschaltung 606, die jeweils eine negative Versorgungsspannung VEE und eine positive Versorgungsspannung VCC aufweisen, den Trennverstärker 1, den Ausgangsstufenverstärker 2 bzw. die Pegelverstellschaltung 6 der ersten Ausführungsform. Ferner ersetzt ein NMOS-Transistor 603 den FET, und ausgehend von der Pegelverstellschaltung 606 wird an dem Masseanschluss des Transistors 603 eine Spannung V_bias + V_in angelegt.
Unter Bezugnahme auf 7 werden nachfolgend die Zustände der an dem Masseanschluss angelegten Spannung V_bias + V_in beschrieben. Normaler weise wird das Massepotential eines NMOS-Transistors gleich dem Potential eines Quellanschlusses gesetzt, oder es wird auf die geringste, der Schaltung zugeführte negative Netzspannung vorgespannt, d.h. eine GND-Spannung oder eine VEE-Spannung, die der Bedingung VEE ≤ GND genügt. Wenn hingegen ein PMOS-Transistor verwendet wird, wird sein Massepotential entgegen demjenigen des NMOS-Transistors eingestellt. Das Massepotential des PMOS-Transistors ist auf die höchste, der Schaltung zugeführte Netzspannung vorgespannt, d.h. eine VCC-Spannung, die der Bedingung VCC ≥ GND genügt.
Wenn entweder der NMOS- oder der PMOS-Transistor als Schalter verwendet wird, ist es erforderlich, die "Off-Isolation" zu beachten. Unter "Off-Isolation" wird das nachfolgend beschriebene Phänomen verstanden. Wenn das Bulksubstrat mit der Source des NMOS-Transistors verbunden ist, wird eine PN-Verbindung zwischen dem Drain und dem Bulksubstrat des Transistors frühzeitig unter der Bedingung vorgespannt, dass das Drain-Potential Vd < Source-Potential Vs ist, und das Bulksubstrat wird zur Source hin elektrisch leitend. Eine ähnliche Überlegung gilt für eine PN-Verbindung zwischen der Source und dem Bulksubstrat des Transistors. Folglich, wie in den 7(a) und 7(b) gezeigt ist, fließt in dem Zustand Vd < Vs ein Strom i₁. Zur Realisierung der Off-Isolation ist es erforderlich, das Bulksubstrat von der Source zu trennen und das Potential des Bulksubstrats auf ein Potential vorzuspannen, das geringer oder das gleich dem Potential des Drains und der Source ist. Gleiches gilt für den Fall, dass das Bulksubstrat mit dem GND-Potential oder dem VEE-Potential verbunden ist. Dabei muss die Bedingung erfüllt sein, dass das kleinere Potential von Vs und Vd größer als das oder gleich dem Bulksubstrat-Potential ist.
Bei einer ähnlichen Betrachtung der zuvor genannten Off-Isolation wird ein Eingangssignal V_in dem negativen Vorspannungspotential überlagert, und die Spannung V_bias + V_in genügt der nachfolgenden Bedingung in der in 6 dargestellten Pegelverstellschaltung 606: VEE ≤ Vbias + Vin ≤ geringeres Potential von Vin und Vs.
Die in 1 dargestellte Schaltung wurde einer SPICE-Simulation unterzogen, um zu untersuchen, inwieweit sekundäre und tertiäre harmonische Störungen im Vergleich zu der herkömmlichen Anordnung reduziert werden. Ein Eingangssignal setzte sich aus einer AC-Komponente mit 0,5 V bei 100 KHz in einer sinusförmigen Welle und einer DC-Komponente mit 1 V zusammen. Die Kapazität C_H betrug 100 pF. Die Vorspannung V_bias war –2,0 V. Die DC-Komponente der Bulksubstratspannung war –2,0 V. Um die Störung nach dem Abtasten zu bestimmen, betrug die Gate-Spannung 5V. Um die Störung nach dem Halten zu bestimmen, betrug die Abtastfrequenz 10⁶ Abtastungen pro Sekunde, wobei die Gate-Spannung zwischen 5 V und 0 V variierte. In einem Vergleichsbeispiel war das Bulksubstrat mit dem gemeinsamen Potentialanschluss verbunden. Die Versuchsergebnisse sind in der nachfolgenden Tabelle 1 eingetragen.
Tabelle 1
Die in 2 dargestellte Schaltung wurde gebaut und dann eine zweite Störung und eine dritte Störung der Schaltung in dem Zustand gemessen, in dem die Bulksubstrate mit dem gemeinsamen Potentialpunkt (Vergleichsbeispiel) verbunden und das Bulksubstrat-Potential durch die Pegelverstellschaltungen 12,13 (Beispiel gemäß der Erfindung) eingestellt waren. Das Eingangssignal betrug ± 5 V bei 100 kHz in einer sinusförmigen Welle, die Kapazität C_H war 100 pF und die Störung wurde bei einer Rate von 10⁶ Abtastungen/Sekunde abgetastet (d.h., die Abtastfrequenz betrug 1 MHz). Die Messergebnisse sind in der nachfolgend gezeigten Tabelle 2 aufgelistet.
Tabelle 2
Bei dem Beispiel gemäß der vorliegenden Erfindung entsprachen die DC-Linearität, das Frequenzband und das Grundrauschen denjenigen des Vergleichsbeispiels. Gemäß der vorliegenden Erfindung wird demnach die harmonische Störung durch die Nachführ- und Halteschaltung ohne unerwünschte Nebeneffekte abgemildert.
Obwohl die vorliegende Erfindung anhand der dargestellten Ausführungsformen beschrieben wurde, ist sie nicht auf diese Ausführungsformen begrenzt. Insbesondere muss es sich bei den FET-Schaltern nicht um bestimmte Transistorarten handeln und die Anzahl der verwendeten Transistoren kann in Abhängigkeit von der Anwendung oder zur Erzielung von Verbesserungen verändert werden. Derartige Änderungen und Modifikationen können gemäß der vorliegenden Endung durchgeführt werden, ohne den durch die beiliegenden Ansprüche definierten Schutzbereich zu verlassen.
Gemäß der vorliegenden Erfindung ist die Nachführ- und Halteschaltung dazu geeignet, die harmonische Störung unter Verwendung einer einfachen Pegelverstellschaltung zu verbessern, ohne negative Auswirkungen auf die DC-Linearität, das Frequenzband und das Grundrauschen zu erzeugen.
Die gesamte Offenbarung der japanischen Patentanmeldung Nr. 288662/1999, angemeldet am 8. Oktober 1999, einschließlich der Beschreibung, der Ansprüche, der Zeichnungen und der Zusammenfassung soll durch diese Bezugnahme als Teil der Offenbarung der vorliegenden Anmeldung gelten.

Claims

Nachführ- und Halteschaltung mit einem NMOS-Transistorschalter und einem Haltekondensator, der mit dem NMOS-Transistorschalter verbunden ist, wobei ein Bulksubstrat-Potential des NMOS-Transistorschalters derart in Phase mit einem Eingangssignal geändert wird, dass es geringer als das oder gleich dem Eingangssignalpotential oder einem Source-Potential des NMOS-Transistors ist.
Nachführ- und Halteschaltung mit einem NMOS-Transistorschalter zum wahlweisen Übertragen und Sperren einer Eingangsspannung, die von einer Gate-Spannung des NMOS-Transistorschalters abhängig ist, einem Haltekondensator, der elektrisch mit dem NMOS-Transistorschalter verbunden ist, um eine Ausgangsspannung zu erzeugen, und einer Pegelverstellschaltung zum Vorspannen eines Eingangssignals, so dass dieses geringer als oder gleich dem Eingangssignal oder einem Source-Potential des NMOS-Transistors ist, und zum Zuführen des Potentials zu einem Bulksubstrat des NMOS-Transistorschalters.
Nachführ- und Halteschaltung nach Anspruch 2, wobei das dem Bulk- substrat des NMOS-Transistorschalters zugeführte Potential in Phase mit dem Eingangssignal ist.
Nachführ- und Halteschaltung nach Anspruch 2, wobei das dem Bulksubstrat des NMOS-Transistorschalters zugeführte Potential größer als eine oder gleich einer negativen Netzspannung der Pegelverstellschaltung ist.