FR3006832A1 - Circuit et procede de correction de decalage temporel - Google Patents

Abstract

L'invention concerne un circuit comprenant : un premier transistor (102) ayant des premier et deuxième noeuds de courant principaux, et un noeud de grille adapté à recevoir un premier signal de synchronisation (CLK) pour amener le premier transistor à des transitions entre des états conducteur et non conducteur ; et un circuit de polarisation (108) couplé à un autre noeud du premier transistor ; et un circuit de commande (110) adapté à contrôler le circuit de polarisation pour appliquer une première tension de commande (VCTRL) à l'autre noeud pour ajuster l'instant d'au moins l'une desdites transitions.

Description

B12566 - 12-GR1-1065 1 CIRCUIT ET PROCEDE DE CORRECTION DE DECALAGE TEMPOREL Domaine La présente demande concerne un circuit et un procédé pour la correction de décalage temporel.

Exposé de l'art antérieur Dans les domaines de l'échantillonnage de signaux et d'autres applications à haute fréquence, on utilise souvent des signaux de synchronisation pouvant atteindre 10 GHz ou plus pour commander des commutateurs et d'autres éléments de circuits.

Dans de telles applications, il est en général souhaitable d'éviter les décalages temporels, en d'autres termes les discordances de synchronisation, entre les signaux de synchronisation, qui peuvent entraîner l'ajout-d'erreurs inacceptables. Un exemple est un circuit d'échantillonnage, comme un circuit de suivi et maintien, appelé aussi circuit suiveurbloqueur, d'un convertisseur analogique-numérique entrelacé dans le temps (ADC). Dans un tel ADC, un certain nombre de coeurs d'ADC sont agencés en parallèles, chacun ayant une entrée couplée à un circuit suiveur-bloqueur correspondant contrôlé par un signal d'horloge pour mémoriser un signal d'entrée à un instant donné. Le signal d'horloge de chaque circuit suiveurbloqueur est décalé par rapport aux autres de sorte que la B12566 - 12-GR1-1065 2 fréquence d'échantillonnage globale appliquée au signal d'entrée est supérieure à celle de chaque signal d'horloge. Dans certaines applications, la présence entre des signaux d'horloge peut être détectée et des circuits de contre-réaction. Cependant, un problème de décalages corrigée par des solutions existantes est que pour corriger le décalage, celles-ci ont tendance à ajouter du bruit sous la forme de gigue dans le signal d'horloge, ce qui est non souhaitable. Il existe donc un besoin dans la technique 10 d'une solution ne présentant pas un tel problème. Résumé Un objet de modes de réalisation de la présente description est de répondre au moins partiellement à un ou plusieurs besoins de l'art antérieur. 15 Selon un aspect, on prévoit un circuit comprenant : un premier transistor ayant des premier et deuxième noeuds de courant principaux, et un noeud de grille adapté à recevoir un premier signal de synchronisation pour amener le premier transistor à des transitions entre des états conducteur et non 20 conducteur ; un circuit de polarisation couplé à un autre noeud du premier transistor ; et un circuit de commande adapté à contrôler le circuit de polarisation pour appliquer une première tension de commande à l'autre noeud pour ajuster l'instant d'au moins l'une desdites transitions. 25 Selon un mode de réalisation, le premier transistor a une structure SOI (semiconducteur sur isolant), et l'autre noeud est couplé à une grille arrière du premier transistor. Selon un mode de réalisation, le premier transistor comprend une couche semiconductrice isolée de la grille arrière 30 par une couche d'isolant. Selon un mode de réalisation, le premier transistor est un transistor sur substrat massif et l'autre noeud est un noeud de substrat. Selon un mode de réalisation, le premier transistor 35 fait partie d'un circuit suiveur-bloqueur comprenant en outre un B12566 - 12-GR1-1065 3 condensateur, le premier transistor ayant un premier noeud de courant principal couplé à un noeud d'entrée du circuit suiveurbloqueur, et un deuxième noeud de courant principal couplé audit condensateur.

Selon un mode de réalisation, le circuit comprend en outre un deuxième transistor ayant des premier et deuxième noeuds de courant principaux, et un noeud de grille adapté à recevoir un deuxième signal de synchronisation pour amener le deuxième transistor à des transitions entre des états conducteur et non conducteur, dans lequel les premier et deuxième signaux de synchronisation sont des signaux différentiels, et dans lequel le circuit de polarisation est en outre couplé à un autre noeud du deuxième transistor, et dans lequel le circuit de commande est en outre adapté à contrôler le circuit de polarisation pour appliquer une deuxième tension de commande à l'autre noeud du deuxième transistor pour ajuster la synchronisation de ladite au moins une des transitions du deuxième transistor. Selon un mode de réalisation, les premier noeuds de courant principaux des premier et deuxième transistors sont couplés à une source de courant, et le circuit comprend en outre un troisième transistor ayant un premier noeud de courant principal couplé à un deuxième noeud de courant principal du premier transistor et un noeud de commande couplé à un deuxième noeud de courant principal du deuxième transistor, le noeud de commande du troisième transistor recevant en outre un signal d'entrée à échantillonner. Selon un mode de réalisation, le circuit comprend en outre : un quatrième transistor ayant un premier noeud de courant principal couplé à un premier signal de tension, un noeud de commande couplé à un deuxième signal de tension et un deuxième noeud de courant principal couplé à un noeud de sortie du circuit ; un cinquième transistor ayant un premier noeud de courant principal couplé à un troisième signal de tension, un noeud de commande couplé à un quatrième signal de tension et un B12566 - 12-GR1-1065 4 deuxième noeud de courant principal couplé au noeud de sortie du circuit ; et une circuiterie comprenant les premier et deuxième transistors adaptée à générer les premier et deuxième signaux de tension, dans laquelle les premier et deuxième signaux de tension sont tous les deux référencés par rapport à une première tension d'alimentation et dans laquelle les troisième et quatrième signaux de tension sont tous les deux référencés par à une deuxième tension d'alimentation. Selon un mode de réalisation, ladite circuiterie est à : générer le premier signal de tension en décalant la adaptée première tension d'alimentation d'une quantité déterminée par les niveaux relatifs des premier et deuxième signaux de synchronisation ; et générer le deuxième signal de tension en décalant la première tension d'alimentation d'une quantité déterminée par les niveaux relatifs des premier et deuxième signaux de synchronisation. Selon un mode de réalisation, ladite circuiterie comprend : une première branche générant le premier niveau de tension et comprenant une résistance couplée à la première tension d'alimentation et en série avec le premier transistor ; et une deuxième branche générant le deuxième signal de tension et comprenant une résistance couplée à la première tension d'alimentation et en série avec le deuxième transistor. Selon un mode de réalisation, chacun des premier et 25 deuxième signaux de synchronisation a une excursion de tension inférieure à 0,6 V. Selon un mode de réalisation, chacun des premier et deuxième signaux de synchronisation a une première excursion de tension, et un signal de sortie généré au niveau du noeud de 30 sortie a une deuxième excursion de tension supérieure à la première excursion de tension. Selon un autre aspect, on prévoit un convertisseur analogique-numérique à entrelacement temporel comprenant une pluralité de circuits suiveurs-bloqueurs, chacun comprenant le 35 circuit susmentionné, et une pluralité de blocs convertisseurs. rapport B12566 - 12-GR1-1065 Selon un mode de réalisation, le convertisseur analogique-numérique à entrelacement temporel comprend en outre un bloc d'estimation de décalage adapté à recevoir des valeurs numériques provenant de la pluralité de blocs convertisseurs et à générer la première tension de commande de chaque circuit suiveur-bloqueur sur la base d'une analyse des valeurs numériques. Selon un autre aspect, on prévoit un procédé pour modifier la synchronisation d'au moins l'une de transitions 10 entre des états conducteur et non conducteur d'un premier transistor ayant des premier et deuxième noeuds de courant principaux, un noeud de grille, et un autre noeud, le procédé comprenant : appliquer au noeud de grille du premier transistor un premier signal de synchronisation pour amener le premier 15 transistor à des transitions entre les états conducteur et non conducteur ; et contrôler, par un circuit de con Lande, un circuit de polarisation pour appliquer une première tension de commande à l'autre noeud pour ajuster l'instant d'au moins l'une des transitions du premier transistor. 20 Brève description des dessins Les caractéristiques et avantages susmentionnés, et d'autres, apparaîtront clairement avec la description détaillée suivante de modes de réalisations, donnés à titre d'illustration et non de limitation, en référence aux dessins joints dans 25 lesquels : la figure 1A illustre schématiquement un circuit selon un exemple de réalisation de la présente description ; la figure 1B illustre schématiquement un circuit suiveur-bloqueur selon un autre exemple de réalisation de la 30 présente description ; la figure 2 est un graphique représentant un exemple d'une transition de signal dans le circuit de la figure lA ou 1B ; la figure 3A illustre schématiquement un circUit selon 35 un autre exemple de réalisation de la présente description ; B12566 - 12-GR1-1065 6 la figure 3B est un graphique représentant un exemple de la transition de signal dans le circuit de la figure 3A ; la figure 4 illustre schématiquement un circuit selon un autre exemple de réalisation de la présente description ; la figure 5 est un chronogramme représentant des signaux dans le mode de réalisation de la figure 4 selon un exemple de réalisation ; la figure 6 illustre schématiquement un convertisseur analogique-numérique entrelacé dans le temps selon un exemple de 10 réalisation de la présente description ; et la figure 7 est une vue en coupe d'un transistor selon un mode de réalisation de la présente description. Description détaillée La demande de brevet US 7 808 408 décrit un procédé de 15 correction de décalage dans lequel un signal d'horloge maître est corrigé par un bloc d'ajustement de décalage sur la base d'un signal de contre-réaction généré par un estimateur de correction. La publication intitulée "A 2.8GS/s 44.6mW Time- 20 Interleaved ADC Achieving 50.9dB SNDR and 3dB Effective Resolution Bandwidth of 1.5GHz in 65nm CMOS", de Dusan Stepanovic et al., décrit une technique dans laquelle on utilise un algorithme des moindres carrés moyens pour estimer, entre autres, des discordances temporelles, qui peuvent ensuite être 25 corrigées par une partie analogique. Afin de réaliser un ajustement de décalage d'un signal d'horloge, les deux solutions susmentionnées reposent sur l'interception et l'ajustement du signal de synchronisation avant qu'il atteigne le circuit à contrôler. Cependant, cette 30 façon de faire risque d'ajouter du bruit sous forme de gigue dans le signal d'horloge, ce qui n'est pas souhaitable. La figure lA illustre un circuit 100 comprenant un transistor 102, qui dans cet exemple est un transistor NMOS, mais qui dans des variantes de réalisation pourrait être un 35 transistor PMOS ou un autre type de transistor.

B12566 - 12-GR1-1065 7 Le transistor 102 comporte des noeuds de courant principaux, par exemple des noeuds de source et de drain, couplés à des noeuds 104 et 106 du circuit. La circuiterie couplée à ces noeuds 104 et 106 n'est pas illustrée en figure 5 1A, mais certains exemples d'une telle circuiterie seront décrits dans la suite. Un noeud de grille du transistor 102 reçoit un signal de synchronisation CLK. Comme cela est bien connu dans la technique, le signal de synchronisation CLK alterne entre deux niveaux de tension, dont l'un active le 10 transistor 102 pour assurer un chemin de conduction entre les noeuds 104 et 106, et dont l'autre rend le transistor 102 non conducteur, de sorte que le noeud 106 est déconnecté du noeud 104. Le transistor 102 comprend aussi un autre noeud 107, 15 qui reçoit une tension de commande VcTR.L. Par exemple, le transistor 102 a une structure sur substrat massif et l'autre noeud 107 est un noeud de substrat. En variante, le transistor 102 a un structure SOI (semiconducteur sur isolant), et l'autre noeud 107 est une grille arrière du transistor 102. 20 La tension de commande VcIRLest par exemple générée par un bloc de génération de tension (VOLTAGE GEN) 108, sur la base d'un signal de commande provenant d'un bloc de commande (CTRL) 110. Par exemple, le bloc de génération de tension 108 comprend des moyens pour polariser l'autre noeud 107 du transistor 102, 25 qui peuvent inclure un convertisseur numérique-analogique, une pompe de charge et/ou d'autres circuits adaptés pour générer la tension de commande. Le bloc de conuande 110 comprend par exemple une mémoire mémorisant une ou plusieurs valeurs indiquant la tension 30 de commande %RI, à appliquer à l'autre noeud 107 du transistor 102. Le bloc de commande 110 peut en plus ou à la place recevoir un ou plusieurs signaux d'entrée, comme un signal de contre-réaction, sur la base duquel le signal de commande allant vers le bloc de génération de tension 108 est généré. Par exemple, 35 dans certains modes de réalisation le bloc de commande 110 est 2566 - 12-GR1-1065 8 mis en oeuvre d'une manière similaire à l'estimateur de correction décrit dans le document US 7 808 408, et le contenu de cette demande fait partie de la présente description dans les limites où cela est autorisé par la loi. A titre de variante, le bloc de commande 110 est mis en oeuvre de façon similaire au bloc temporel des moindres carrés moyens décrits dans la publication susmentionnée de Dusan Stepanovic, dont le contenu fait partie de la présente description dans les limites où cela est autorisé par la loi.

La figure 1B illustre le circuit 100 dans le cas particulier où ce circuit est un circuit suiveur-bloqueur, le noeud 104 recevant une tension d'entrée VIN, et le noeud 106 étant couplé à la masse par l'intermédiaire d'un condensateur 112.

Le fonctionnement du circuit 100 des figures lA et 1B va maintenant être décrit en faisant référence à la figure 2. La figure 2 est un graphique illustrant une transition du signal de synchronisation CLK des figures lA et 1B de l'état haut VH à l'état bas VL. Par exemple, l'état haut VH correspond à 20 un niveau de tension situé au niveau ou à proximité de la tension d'alimentation VDD, et est par exemple compris entre 0,8 et 2,5 V. L'état bas VL correspond par exemple à un niveau de tension situé au niveau ou à proximité de la tension de masse GND, et est par exemple compris entre 0 et 0,2 V. 25 Par exemple, une telle transition d'horloge a pour effet de rendre le transistor 102 non conducteur. Dans le cas du circuit suiveur-bloqueur de la figure 1B, une telle transition est par exemple utilisée pour isoler la tension mémorisée sur le condensateur par rapport au noeud d'entrée 104, de sorte que le 30 signal de tension d'entrée VIN est échantillonné à cet instant et maintenu sur le condensateur 112. Comme cela est illustré en figure 2, pendant le front descendant du signal de synchronisation CLK, la tension sur la grille du transistor 102 par exemple descend de façon 35 relativement linéaire avec le temps jusqu'à ce qu'elle atteigne B12566 - 12-GR1-1065 9 le niveau de tension bas VL. Le transistor 102 est rendu non conducteur à l'instant où un niveau de seuil VTH, représenté par, une ligne 202,- est dépassé. Le niveau de seuil VTH est par exemple à un niveau haut compris entre 0,2 et 0,8 V, en fonction de la technologie de transistor particulière utilisée. Comme cela est représenté par une ligne en pointillé 204 en figure 2, l'instant où le signal CLK descend en dessous de la tension de seuil VTH correspond à un instant d'échantillonnage ts où le transistor devient non conducteur.

En outre, en modifiant la tension appliquée à l'autre noeud 107 du transistor 102, la tension de seuil peut aussi être ajustée. Dans un exemple, le transistor 102 est un transistor NMOS, par exemple avec une structure sur substrat massif ou SOI, et la tension de seuil VTH est à 0,5 V correspondant à un signal de commande VCTRL de 0 V. En diminuant cette tension de commande, la tension de seuil peut être augmentée. Par exemple, si le signal de commande VCTRL est réduit à un niveau de -1 V, la tension de seuil est par exemple augmentée à un niveau de VTH' représenté en figure 1, qui est par exemple à 0,6 V, et ainsi le nouvel instant d'échantillonnage devient t,', qui est en avance par rapport à t,. Par contre, en augmentant le signal %RI,' la tension de seuil peut être diminuée. Par exemple, si le signal. de commande VcTRT., est augmenté à un niveau de 1 V, la tension de seuil est par exemple réduite à un niveau de VTH" représenté en figure 1, qui est par exemple à 0,4 V, et ainsi le nouvel instant d'échantillonnage devient t,", qui est en retard par rapport à ts. Dans un autre exemple, le transistor 102 est un transistor PMOS, par exemple avec une structure sur substrat ou SOI, et la tension de seuil peut être augmentée ou diminuée par des ajustements de la tension de commande inverses par rapport à ce qui a été décrit précédemment. Le décalage temporel pour un changement donné de la 35 tension de commande VCTRL va dépendre de divers facteurs, comme B12566 - 12-GR1-1065 10 le type et les dimensions du transistor 102 et la pente des fronts descendants ou montants du signal de synchronisation CLK. Dans un exemple, la période du signal de synchronisation CLK est d'environ 100 ps, le temps de montée et le 5 temps de descente des fronts d'horloge sont d'environ 10 ps, et l'ajustement de tension au niveau de l'autre noeud 107 permet un décalage temporel du temps ts allant jusqu'à ±1 ps. La figure 3A illustre schématiquement un circuit suiveur-bloqueur 300 selon un exemple de réalisation. Le circuit 10 300 est une mise en oeuvre différentielle dans laquelle une valeur différentielle de signaux d'entrées INP et INM est échantillonnée. Un circuit dans la partie gauche de la figure 3A comporte une paire de transistors 302A, 304A, dont chacun est par exemple un transistor NMOS. Le transistor 302A a sa grille 15 couplée de façon à recevoir un signal de suivi TRK, et le transistor 304A a sa grille couplée de façon à recevoir un signal de maintien HLD. L'un des noeuds de courant principaux des transistors 302A et 304A, par exemple leur noeud de source, est connecté à un noeud 306A, qui est lui-même couplé à la masse 20 GND par l'intermédiaire d'une source de courant 308A. Un deuxième noeud de courant principal du transistor 302A, par exemple son drain, est couplé à un noeud 310A, qui est lui-même couplé à la tension d'alimentation VDD par l'intermédiaire des noeuds de courant principaux d'un transistor 312A, qui est par 25 exemple NMOS. Le noeud 310A est en outre couplé à la masse par l'intermédiaire d'un condensateur 314A, et fournit l'un des signaux de sorties OUTM du circuit suiveur-bloqueur. La grilledu transistor 312A et le deuxième noeud de courant principal du transistor 304A, par exemple son drain, sont couplés à un noeud 30 316A. Le noeud 316A est couplé à la tension d'alimentation VDD par l'intermédiaire d'une résistance 318A, et à un autre noeud 322 par l'intermédiaire des noeuds de courant principaux d'un transistor 320A, qui est par exemple un transistor NMOS recevant le signal d'entrée INP sur son noeud de grille. Le noeud 322 est B12566 - 12-GR1-1065 11 par exemple couplé à la masse par l'intermédiaire d'une source de courant 324. La partie de circuit de droite en figure 3 est par exemple identique à la partie de gauche, et ses composants 5 portent les mêmes références numériques, excepté que la lettre A est remplacée par un B. Les transistors 302B, 304B reçoivent les mêmes signaux de suivi et de maintien TRK, HLD que les transistors correspondants 302A, 304A dans la partie de gauche. Le noeud 310B fournit un signal de sortie OUTP du circuit 10 suiveur-bloqueur. Les transistors 302A et 302B ont chacun un autre noeud, qui pourrait être un noeud de substrat ou un noeud de grille arrière, connecté à une sortie positive d'un amplificateur différentiel 326 pour recevoir une tension de commande 15 Vcnup. Les transistors 304A et 304B ont chacun un autre noeud, qui pourrait être un noeud de substrat ou un noeud de grille arrière, connecté à une sortie négative de l'amplificateur différentiel 326 pour recevoir une tension de commande VCTRLM- L'amplificateur différentiel 326 génère par exemple les tensions 20 de commande différentielles VCTRLP et Vcrpuld sur la base d'une tension de commande Vcrpu, appliquée entre ses bornes d'entrée positive et négative. Bien que cela ne soit pas illustré en figure 3A, la tension de commande VCTRL est par exemple générée par un circuit similaire au circuit de génération de tension 108 25 et au bloc de commande 110 des figures lA et 1B. En fonctionnement, les noeuds 316A et 316B ont des signaux de tension basés sur les niveaux relatifs des signaux d'entrée différentiels INP et INM. En particulier, la quantité de courant de la source de courant 324 qui est dirigée dans la 30 branche du transistor 320A et de la résistance 318A, et la quantité qui est dirigée dans la branche du transistor 320B et de la résistance 318B, sont fonction des niveaux relatifs de INP et INM et de la taille des transistors 320A, 320B. La tension aux bornes des résistances 318A et 318B va dépendre de ces 35 niveaux de courant. En outre, les signaux de suivi et de B12566 - 12-GR1-1065 12 maintien TRK, HLD sont des signaux de synchronisation différentiels. Lorsque le signal de suivi TRK est haut et le signal de maintien HLD est bas, le courant des sources de courant 308A, 308B est dirigé dans les transistors 302A, 312A et 302B, 312B respectivement. Ainsi, les tensions sur les noeuds 310A, 310B vues par les condensateurs 314A et 314B suivent les tensions sur les noeuds 316A et 316B respectivement. Lorsque le signal de suivi TCK passe à l'état bas et le signal de maintien HLD passe à l'état haut, le courant des sources de courant 308A, 308B va être dirigé dans les transistors 304A et 304B respectivement. La tension grille-source VGS des transistors 312A et 312B va ainsi devenir négative de sorte que les tensions sur les noeuds 310A, 310B ne va plus suivre les tensions sur les noeuds 316A, 316B, et les condensateurs 314A, 314B maintiennent leurs niveaux de tension. L'instant d'échantillonnage du circuit 300 est ainsi déterminé par le point de croisement des signaux de suivi et de maintien, et cet instant peut être ajusté par les tensions de commande Vcnup et Vcrikui, comme on va le décrire maintenant en référence à la figure 3B. La figure 3B est un graphique illustrant, avec une ligne en trait plein 350, le courant généré dans les transistors 302A et 302B pendant un front descendant du signal de suivi TRK, et avec une autre ligne en trait plein 352, le courant généré dans les transistors 304A et 304B pendant un front montant du signal de maintien HLD. Comme cela est illustré, le point de croisement entre un front descendant de la ligne 350 et le front montant de la ligne 352 détermine l'instant d'échantillonnage ts.

En outre, le graphique de la figure 3B illustre, avec une ligne en pointillés 354, le courant généré dans les transistors 302A et 302B pendant un front descendant du signal de suivi TRK lorsqu'une tension de commande positive VCTRLP est appliquée à l'autre noeud de ces transistors. La figure 3B illustre aussi, avec une autre ligne en pointillés 356, le B12566 - 12-GR1-1065 13 courant généi-é dans les transistors 304A et 304B pendant un front montant du signal de maintien HLD lorsqu'une tension de commande négative VergLm est appliquée à l'autre noeud de ces transistors.

Les tensions de commande VcTRLp et V=1, dans l'exemple de la figure 3B ont pour effet d'abaisser la tension de seuil des transistors 302A, 302B et d'élever la tension de seuil des transistor 304A, 304B, de sorte que le nouveau point de croisement entre les niveaux de courant se trouve à un temps t3' situé pluS tard que le temps t,. Il sera clair pour l'homme de l'art que l'instant d'échantillonnage pourrait également être avancé par une valeur négative de la tension de commande VcTRLp et une valeur positive de la tension de commande VCTRLM- A la place de la mise en oeuvre différentielle de la figure 3A, une mise en oeuvre asymétrique (non différentielle) pourrait être basée sur le même circuit suiveur-bloqueur que celui de la figure 3A, par exemple en utilisant seulement les transistors 302A, 304A, 312A, la source de courant 308A, le condensateur 314A, la résistance 318A et l'amplificateur différentiel 326. Dans une telle mise en oeuvre, le signal à échantillonner est par exemple appliqué sous forme d'un courant directement dans le noeud 316A. La figure 4 illustre schématiquement un circuit 400 selon un autre mode de réalisation. Comme on va le décrire plus en détail dans la suite, le circuit 400 convertit une paire de signaux d'entrée différentiels CP, CN en un signal de synchronisation asymétrique (non différentiel) CLK, et en particulier convertit une excursion de tension de chacun des signaux différentiels, qui est par exemple relativement faible, en une excursion de tension adaptée aux transistors à coumander. Par exemple, les signaux différentiels CP, CN sont des signaux à faible bruit ayant chacun une excursion de tension inférieure ou égale à 0,6 V. Une excursion de tension typique de ces signaux serait d'environ 0,4 V, mais dans certains cas elle pourrait être aussi faible que 0,15 V. De tels signaux sont par exemple B12566 - 12-GR1-1065 14 fournis par des éléments CML (logique en mode de courant), qui permettent à des signaux à haute fréquence, par exemple allant jusqu'à 10GHz ou plus, d'être transmis à travers un circuit intégré. Un circuit similaire au circuit de la figure 4 est 5 décrit dans une autre demande de brevet français intitulée "Circuit et procédé de conversion de signal" (référence du conseil B12565) déposée le même jour que la présente demande au nom des mêmes déposants et ayant les mêmes inventeurs que la présente demande, et dont le contenu fait partie de la présente 10 description dans les limites où cela est autorisé par la loi. Le circuit 400 comprend une portion supérieure comprenant des transistors 402A, 404A, chacun étant par exemple un transistor NMOS, et qui reçoivent les signaux de synchronisation d'entrée CP et CN respectivement sur leur noeud de commande. 15 Le transistor 402A est couplé en série avec une résistance 406A entre la tension d'alimentation VDD et un noeud 408A. Le transistor 404A est couplé en série avec une résistance 410A entre la tension d'alimentation VDD et le noeud 408A. Le noeud 408A est par exemple couplé à la masse par l'intermédiaire 20 d'une source de courant 412A. Un noeud 414A entre le transistor 402A et la résistance 406A fournit un signal de tension CNvDD référencé par rapport à la tension d'alimentation VDD. Un-noeud 416A entre le transistor 404A et la résistance 410A fournit un signal de tension CPVDD référencé par rapport à la tension 25 d'alimentation VDD. Le circuit 400 comprend en outre une partie inférieure comprenant des transistors 402B, 404B, chacun étant par exemple un transistor PMOS, et qui reçoivent les signaux de synchronisation d'entrée CP et CN respectivement sur leurs noeuds de 30 conmonde. Le transistor 402B est couplé en série avec une résistance 406B entre la tension de masse GND et un noeud 408B. Le transistor 404B est couplé en série avec une résistance 410B entre la tension de masse et le noeud 408B. Le noeud 408B est 35 par exemple couplé à la tension d'alimentation VDD par l'inter- B12566 - 12-GR1-1065 15 médiaire d'une source de courant 412B. Un noeud 414B entre le transistor 402B et la résistance 406B fournit un signal de tension CNGND référencé par rapport à la tension de masse GND. Un noeud 416B entre le transistor 404B et la résistance 410B fournit un signal de tension CPGND référencé par rapport à la tension de masse GND. Le circuit 400 comprend en outre un transistor 418, qui est par exemple un transistor PMOS, couplé en série avec un autre transistor 420, qui est par exemple un transistor NMOS.

Les transistors 418 et 420 ont par exemple l'un de leurs noeuds de courant principaux, par exemple leurs drains, couplés entre eux à un noeud de sortie 422. L'autre noeud de courant principal du transistor 418, par exemple sa source, est couplé de façon à recevoir le signal de tension CNvDD provenant du noeud 414A. Le noeud de commande du transistor 418 est couplé de façon à recevoir le signal de tension CPVDD provenant du noeud 416A. L'autre noeud de courant principal du transistor 420, par exemple sa source, est couplé de façon à recevoir le signal de tension CNGND provenant du noeud 414B. Le noeud de comluande du transistor 420 est couplé de façon à recevoir le signal de tension CPem provenant du noeud 416B. Le noeud de sortie 422 fournit un signal de synchronisation de sortie CLK, qui dans l'exemple de la figure A est utilisé pour commander un circuit suiveur-bloqueur, mais dans des variantes de réalisation pourrait être utilisé pour commander d'autres types de circuits COREle un mélangeur. Le circuit suiveur-bloqueur comprend un transistor 424, par exemple un transistor NMOS, couplé entre un noeud d'entrée 426 et un noeud de sortie 428 du circuit suiveur-bloqueur. Le noeud d'entrée 426 reçoit une tension d'entrée VIN à échantillonner. Le noeud de sortie 428 est couplé à la masse par l'intermédiaire d'un condensateur 430, et fournit une tension de sortie VouT. Chacun des transistors 402A et 404B comporte un autre noeud, qui pourrait être un noeud de substrat ou un noeud de 35 grille arrière, connecté à une sortie positive d'un ampli- 2566 - 12-GR1-1065 16 ficateur différentiel 432 pour recevoir une tension de commande VCTRLP. Chacun des transistors 404A et 402B comporte un autre noeud, qui pourrait être un noeud de substrat ou un noeud de grille arrière, connecté à une sortie négative de l'ampli- ficateur différentiel 432 pour recevoir une tension de commande VOElum. L'amplificateur différentiel 432 génère par exemple lés tensions de commande différentielles VCTRLP et V crpuld sur la base d'une tension de commande \km, appliquée entre ses bornes d'entrées positive et négative. Bien que cela ne soit pas illustré en figure 4, la tension de commande VcrRL est par exemple générée par un circuit similaire au circuit de génération de tension 108 et au bloc de commande 110 des figures lA et 1B. On va maintenant décrire plus en détail le fonction-15 nement du circuit 400 en faisant référence à la figure 5. La figure 5 illustre un chronogramme 502 représentant un exemple des signaux CN (représenté par une ligne en trait plein) et CP (représenté par une ligne en pointillés). Dans l'exemple de la figure 5, le signal CN est initialement à un 20 niveau haut VH, tandis que le signal CP est à un niveau bas VL. À l'instant d'échantillonnage ts, le signal CN passe du niveau VH au niveau VL, et le signal CP passe du niveau VL au niveau VH La différence entre les niveaux VL et VH correspond à l'excursion de tension de chacun des signaux d'entrée différentiels CP et CN. 25 La valeur de mode conuttun de ces signaux est par exemple à un niveau situé à mi-chemin entre la tension d'alimentation VDD et la tension de masse, par exemple à VDD/2. La figure 5 illustre un autre chronogramme 504 représentant des exemples des signaux CNmm, CNGND, CPVDD et CPGND - 30 Pendant que le signal CN est haut et le signal CP est bas, le signal CNvDD est par exemple au niveau ou à proximité de la tension d'alimentation VDD, et le signal CPGND est par exemple au-niveau ou à proximité de la tension de masse. Le signal CPVDD est décalé par rapport à la tension d'alimentation VDD d'une 35 valeur de décalage VA. De façon similaire, le signal CNGND est B12566 - 12-GR1-1065 17 décalé par rapport à la tension de masse GND d'une valeur de décalage VB. En effet, pendant que le signal d'entrée CP est bas et le signal d'entrée CN est haut, une proportion relativement élevée du courant de la source de courant 412A va être dirigée dans la résistance 410A, et une proportion relativement faible du courant de la source de courant 412A va être dirigée dans la résistance 406A. De façon similaire, une proportion relativement élevé du courant de la source de courant 412B va être dirigée dans la résistance 406B, et une proportion relativement faible du courant de la source de courant 412B va être dirigée dans la résistance 410B. Par conséquent, le signal de tension CNvDD va être sensiblement au niveau de la tension d'alimentation VDD et le signal de tension CPGND va être sensiblement au niveau de la tension de masse. La tension sur le noeud 416A va toutefois être égale à la tension d'alimentation VDD moins la chute de tension dans la résistance 410A. En supposant que la résistance 410A a une résistance R, la tension sur le noeud 416A va par conséquent être égale à VDD-RIA, où IA est le courant passant dans le transistor 404A en fonction du courant de la source de courant 412A et des niveaux relatifs des signaux différentiels CP, CN. De façon similaire, la tension sur le noeud 414B va être égale à la tension de masse GND plus la chute de tension dans la résistance 406B. En supposant que la résistance 406B a aussi une résistance R, la tension sur le noeud 414B va par conséquent être égale à GND+RIB, où IB est le courant passant dans le transistor 402B en fonction du courant de la source de courant 412B et des niveaux relatifs des signaux différentiels CP, CN. Ainsi, pendant que le signal CP est bas et le signal CN est haut, le transistor 418 va voir une tension grille-source 30 VGS de -VA, et va par conséquent être conducteur. Le transistor 420 en revanche va voir une tension VGS de -VB, et va ainsi être non conducteur. La tension sur le noeud de sortie 422 va par conséquent être sensiblement au niveau de CNvm, en d'autre termes sensiblement égale à la tension d'alimentation VDD.

B12566 - 12-GR1-1065 18 A l'instant d'échantillonnage t, lorsque le signal CN passe à l'état bas et le signal CP passe à l'état haut, le signal CPVDD change pour passer au niveau ou à proximité de la tension d'alimentation VDD, et le signal CNGND passe à une valeur au niveau ou à proximité de la tension de masse GND. Le signal CNVDD passe à un niveau décalé par rapport à la tension d'alimentation VDD de la valeur de décalage VA. De façon similaire, le signal CPGIm passe à un niveau décalé par rapport à la tension de masse GND de la valeur de décalage Vg. En effet, pendant que le signal d'entrée CP est haut et le signal d'entrée CN est bas, une proportion relativement élevée du courant de la source de courant 412A va être dirigée dans la résistance 406A, et une proportion relativement faible du courant de la source de courant 412A va être dirigée dans la résistance 410A. De façon similaire, une proportion relativement élevée du courant de la source de courant 412B va être dirigée dans la résistance 410B, et une proportion relativement faible du courant de la source de courant 412B va être dirigée dans la résistance 406B. Par conséquent, le signal de tension CPVDD va être sensiblement au niveau de la tension d'alimentation VDD et le signal de tension CNGND va être sensiblement au niveau de la tension de masse. La tension sur le noeud 414A va cependant être égale à la tension d'alimentation VDD moins la chute de tension dans la résistance 406A. En supposant que la résistance 406A a une résistance R, la tension sur le noeud 414A va par conséquent être égale à VDD-RIA, où IA est maintenant le courant passant dans le transistor 402A en fonction du courant de la source de courant 412A et des niveaux relatifs des signaux différentiels CP et CN. De façon similaire, la tension sur le noeud 416B va être égale à la tension de masse GND plus la chute de tension dans la résistance 410B. En supposant que la résistance 410B a aussi une résistance R, la tension sur le noeud 416B va par conséquent être égale à GND+RIB, où IB est maintenant le courant passant dans le transistor 404B en fonction du courant de la source de B12566 - 12-GR1-1065 19 courant 412B et des niveaux relatifs des signaux différentiels CP et CN. Ainsi, pendant que le signal CP est haut et le signal CN est bas, le transistor 418 va voir une tension VGS de VA, et va par conséquent être non conducteur. Par contre le transistor 420 va voir une tension VGS de VB, et va ainsi être conducteur. Ainsi la tension sur le noeud de sortie 422 va être sensiblement au niveau de CNGND, en d'autres termes sensiblement à la tension de masse GND.

Comme cela apparaîtra clairement à l'honune de l'art, le niveau de courant fourni par les sources de courant 412A, 412B, et les valeurs des résistances 406A, 410A, 406B et 410B peuvent être choisis de façon à assurer un gain différentiel des signaux différentiels CPVDD, CNVDD et CPGND, CNGND par rapport aux signaux différentiels CP, CN. La valeur de résistance R de chacune des résistances 406A, 410A, 406B et 410B est par exemple dans la plage comprise entre 100 ohms et 1 kilo ohms. Chacune des valeurs de décalage VA et VB est par 20 exemple égale à une valeur comprise entre 0,4 V et 0,6 V. L'instant d'échantillonnage ts indiqué en figure 5 peut être décalé dans le temps par des valeurs appropriées des tensions de commande VoTRLp, Vcrm14, d'une façon similaire aux autres modes de réalisation décrits précédenunent. 25 La figure 6 illustre un dispositif convertisseur analogique-numérique (ADC) 600 comprenant une circuiterie telle que décrite dans les modes de réalisation susmentionnés. En particulier, le dispositif ADC 600 est un ADC à entrelacement temporel comprenant quatre circuits suiveurs-bloqueurs TH1 30 TH4, chacun comprenant par exemple le circuit de la figure 1A, 1B, 3A ou 4, décrits précédemment. Tous les circuits TH1 à TH4 reçoivent un même signal de tension d'entrée VIN à échantillonner, par exemple par l'intermédiaire d'un amplificateur 602. En outre, chaque circuit TH1 à TH4 reçoit un signal de 35 synchronisation correspondant CLK1 à CLK4 provenant d'un circuit B12566 - 12-GR1-1065 20 de génération d'horloge 604. Chaque signal de synchronisation CLK1 à CLK4 peut correspondre à un seul signal d'horloge, ou _à une paire de signaux de synchronisation différentiels CP et CN. Chacun de ces signaux de synchronisation est déphasé par rapport aux autres, de sorte que le signal de tension d'entrée -VIN est échantillonné à quatre fois la fréquence d'échantillonnage de chaque circuit TH1 à TH4. La sortie de chaque circuit TH1 à THN est couplée à un convertisseur analogique-numérique correspondant ADC1 à ADC4, qui reçoit aussi les signaux de synchronisation correspondants CLK1 à CLK4. Les sorties numériques de ces ADC sont couplées à un bloc d'estimation de décalage 606, qui analyse les signaux numériques et génère une tension de commande sur des lignes 608 à appliquer au noeud de substrat ou au noeud de grille arrière d'un ou plusieurs transistors dans chacun des circuits suiveursbloqueurs TH1 à TH4. Le bloc d'estimation de décalage 606 comprend par exemple des circuits similaires aux blocs 108 et 110 des figures lA et 1B décrits précédemment. Dans certains modes de réalisation, les tensions de commande sont générées par une analyse numérique des signaux numériques générés par les convertisseurs ADC1 à ADC4 pour détecter le décalage, tandis que dàns d'autres modes de réalisation les tensions de commande sont - générées en convertissant d'abord les signaux numériques en signaux analogiques, puis en réalisant une analyse analogique des signaux pour détecter le décalage. Bien que l'exemple de circuit de la figure 6 comprenne quatre circuits suiveurs-bloqueurs TH1 à TH4 et quatre convertisseurs ADC1 à ADC4, il sera clair pour l'homme de l'art que dans des variantes de réalisation il pourrait y en avoir un nombre quelconque. La figure 7 est une vue en coupe d'un transistor NMOS qui est par exemple utilisé pour mettre en oeuvre le transistor 102 des figures lA et 1B, les transistors 302A, 302B, 304A et/ou 35 304B de la figure 3A, et les transistors 402A, 404A, 402B et/ou B12566 - 12-GR1-1065 21 404B de la figure 4. La façon dont la structure pourrait être adaptée pour obtenir une mise en oeuvre PMOS sera claire pour l'homme de l'art. Dans l'exemple de la figure 7, le transistor a une structure de silicium sur isolant complètement déplétée (FDSOI). En particulier, le transistor comprend un empilement de grille 702 formé sur un film mince de silicium bordé de chaque coté par des régions isolantes 704, 706, qui sont par exemple des isolations à tranchée peu profonde (STI). Le film de silicium a par exemple une épaisseur comprise entre 5 et 10 nm. Le film de silicium comprend une région de silicium centrale 708 située directement en dessous de l'empilement de grille 702 et formant une région de canal, et des régions 710 et 712 fortement dopées de type N de chaque coté de la région 708 formant la source et le drain du transistor. Une couche d'isolant 714 est formée en dessous du film de silicium et s'étend vers les régions isolantes 704, 706 de chaque coté. La couche isolante 714 est par exemple une couche BOX (oxyde enterré) constituée de SI02, et qui a par exemple une épaisseur comprise entre 20 et 30 nm.

Un puits de type P (PWELL) 716 est par exemple formé en dessous de la couche isolante 714, et fournit une grille arrière au dispositif. Une région 718 de type P fortement dopée est par exemple formée à coté de la région isolante 706 et contacte le PWELL 716. La région 718 forme l'autre noeud du dispositif qui permet au PWELL 716 d'être polarisé par la tension de commande VCTRLf ou par la tension V=1= ou VOER114 dans le cas de la mise en oeuvre différentielle des figures 3A ou 4. Il sera clair pour l'homme de l'art que dans des variantes de réalisation, le PWELL 716 et la région P+ 718 pourraient être remplacés par un NWELL et une région N+ dans une mise en oeuvre NMOS ou PMOS. Un avantage de la structure FDSOI de la figure 7 est qu'on peut appliquer au transistor une plage de niveaux de la tension de commande Vcipi, relativement grande. En effet, alors 35 qu'un transistor MOS plus classique avec une structure sur B12566 - 12-GR1-1065 22 substrat massif et sans la couche isolante 714 aura une plage limitée de tensions de polarisation qui pourra être appliquée à son noeud de substrat, par exemple typiquement environ ± 0,3 V dans le cas d'un dispositif NMOS, une structure ayant une couche isolante en dessous de la région de canal peut être_ polarisée jusqu'à ± 2VDD, en d'autres termes jusqu'à deux fois la tension d'alimentation VDD. Ainsi on peut appliquer une plus grande variation de la tension de seuil par rapport au cas d'un dispositif MOS plus classique.

Un avantage des modes de réalisation décrits ici est qu'on peut appliquer une correction de décalage à un transistor d'une manière simple sans modifier le signal de synchronisation appliqué à la grille du transistor, et par conséquent sans risquer d'introduire de la gigue dans le signal de synchro- nisation. Avec la description ainsi faite d'au moins un mode de réalisation illustratif de l'invention, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art.

Par exemple, bien que dans les circuits représentés dans les diverses figures, les niveaux de tension d'alimentation haut et bas soient à VDD et à la masse, il sera clair qu'on pourrait utiliser toute tension appropriée, qui peut dépendre de la technologie des transistors.

En outre, il sera clair pour l'homme de l'art que les transistors représentés comme des transistors MOS à canal P pourraient être remplacés dans des variantes de réalisation par des transistors MOS à canal N, et vice versa. En outre les divers transistors pourraient être mis en oeuvre dans des technologies de transistors autre que MOS, comme la technologie bipolaire. En outre, il sera clair pour l'homme de l'art que les diverses caractéristiques des modes de réalisations décrits ici pourraient être combinées, dans des variantes de réalisation, 35 selon des combinaisons quelconques.

Claims (10)

1. REVENDICATIONS1. Circuit comprenant un premier transistor (102, 302A, 402A) ayant des premier et deuxième noeuds de courant principaux, et un noeud de grille adapté à recevoir un premier signal de synchronisation (CLK, TRK, CP) pour amener le premier transistor à des transi- tions entre des états conducteur et non conducteur ; et un circuit de polarisation (108) couplé à un autre noeud (107, 718) du premier transistor ; et un circuit de commande (110) adapté à contrôler le 10 circuit de polarisation pour appliquer une première tension de commande ( VCTRL VCTRLP ) à l'autre noeud pour ajuster l'instant d'au moins l'une desdites transitions.
2. 2. Circuit selon la revendication 1, dans lequel le premier transistor a une structure SOI (semiconducteur sur 15 isolant), et dans lequel l'autre noeud (107, 718) est couplé à une grille arrière du premier transistor.
3. 3. Circuit selon la revendication 2, dans lequel le premier transistor comprend une couche semiconductrice (708) isolée de la grille arrière par une couche (714) d'isolant. 20
4. 4. Circuit selon la revendication 1, dans lequel le premier transistor est un transistor sur substrat massif et l'autre noeud (107, 718) est un noeud de substrat.
5. 5. Circuit selon une quelconque des revendications 1 à 4, dans lequel le premier transistor fait partie d'un circuit 25 suiveur-bloqueur comprenant en outre un condensateur, le premier transistor ayant un premier noeud de courant principal couplé à un noeud d'entrée du circuit suiveur-bloqueur, et un deuxième noeud de courant principal couplé au condensateur.
6. 6. Circuit selon l'une quelconque des revendications 1 30 à 4, comprenant en outre un deuxième transistor (304A, 404A) ayant des premier et deuxième noeuds de courant principaux, et un noeud de grille adapté à recevoir un deuxième signal de synchronisation pour amener le deuxième transistor à des transitions entre des états conducteur et non conducteur, dansB12566 - 12-GR1-1065 24 lequel les premier et deuxième signaux de synchronisation sont des signaux différentiels, et dans - lequel le circuit de polarisation (108) est en outre couplé à un autre noeud du deuxième transistor, et dans 'lequel le circuit de col' lande est en outre adapté à contrôler le circuit de polarisation pour appliquer une deuxième tension de commande à l'autre noeud du deuxième transistor pour ajuster la synchronisation de ladite au moins une des transitions du deuxième transistor.
7. 7. Circuit selon la revendication 6, dans lequel les premier noeuds de courant principaux des premier et deuxième transistors sont couplés à une source de courant (308A), et le circuit comprend en outre un troisième transistor (312A) ayant un premier noeud de courant principal couplé à un deuxième noeud de courant principal du premier transistor et un noeud de commande couplé à un deuxième noeud de courant principal du deuxième transistor, le noeud de commande du troisième transistor recevant en outre un signal d'entrée à échantillonner.
8. 8. Circuit selon la revendication 6, comprenant en 20 outre : un quatrième transistor (418) ayant un premier noeud de courant principal couplé à un premier signal de tension (CNvDD), un noeud de commande- couplé à un deuxième signal de tension (CE'vap) et un deuxième noeud de courant principal couplé 25 à un noeud de sortie (422) du circuit ; un cinquième transistor (420) ayant un premier noeud de courant principal couplé à un troisième signal de tension (CNew), un noeud de commande couplé à un quàtrième signal de tension (CPGND) et un deuxième noeud de courant principal couplé 30 au noeud de sortie du circuit ; et une circuiterie comprenant les premier et deuxième transistors (402A, 404A), adaptée à générer les premier et deuxième signaux de tension, dans laquelle les premier et deuxième signaux de tension sont tous les deux référencés par 35 rapport à une première tension d'alimentation (VDD) et dansB12566 - 12-GR1-1065 25 ,laquelle les troisième et quatrième signaux de tension sont tous les deux référencés par rapport à une deuxième tension d'alimentation (GND).
9. 9. Circuit selon la revendication 8, dans lequel 5 ladite circuiterie est adaptée à : générer le premier signal de tension (CNvorp) en décalant la première tension d'alimentation (VDD) d'une quantité déterminée par les niveaux relatifs des premier et deuxième signaux de synchronisation (CP, CN) ; et 10 générer le deuxième signal de tension (CPvim) en décalant la première tension d'alimentation (VDD) d'une quantité déterminée par les niveaux relatifs des premier et deuxième signaux de synchronisation (CP, CN).
10. 10. Circuit selon la revendication 9, dans lequel 15 ladite circuiterie comprend : une première branche générant le premier niveau de tension et comprenant une résistance (406A) couplée à la première tension d'alimentation (VDD) et en série avec le premier transistor ; et 20 une deuxième branche générant le deuxième signal de tension et comprenant une résistance (410A) couplée à la première tension d'alimentation (VDD) et en série avec le deuxième transistor. '11. Circuit selon l'une quelconque des revendications 25 8 à 10, dans lequel chacun des premier et deuxième signaux de synchronisation (CP, CN) a une excursion de tension inférieure à 0,6 V. 12. Circuit selon l'une quelconque des revendications 8 à 11, dans lequel chacun des premier et deuxième signaux de 30 synchronisation (CP, CN) a une première excursion de tension, et dans lequel un signal de sortie généré au niveau du noeud de sortie a une deuxième excursion de tension supérieure à la première excursion de tension. 13. Convertisseur analogique-numérique à entrelacement 35 temporel comprenant une pluralité de circuits suiveurs-B12566 - 12-GR1-1065 26 bloqueurs, chacun comprenant le circuit de l'une quelconque des revendications 1 à 12, et une pluralité de blocs convertisseurs (ADC1 à ADC4). 14. Convertisseur analogique-numérique à entrelacement temporel selon la revendication 13, comprenant en outre d'estimation de décalage (606) adapté à recevoir des numériques provenant de la pluralité de blocs à générer la première tension de suiveur-bloqueur sur la base d'une ques. un bloc valeurs convertisseurs et commande de analyse des chaque valeurs circuit numéri- 15. Procédé pour modifier la synchronisation d'au moins l'une de transitions entre des états conducteur et non conducteur d'un premier transistor ayant des premier et deuxième noeuds de courant principaux, un noeud de grille, et un autre noeud, le procédé comprenant : appliquer au noeud de grille du premier transistor (102, 302A, 402A) un premier signal de synchronisation (CLK, TRK, CP) pour amener le premier transistor à des transitions entre les états conducteur et non conducteur ; et contrôler, par un circuit de commande (110), un circuit de polarisation (108) pour appliquer une première tension de commande (VCTRL, VCTRLP) à l'autre noeud pour ajuster l'instant d'au moins l'une des transitions du premier transistor.