FR3075407A1 - Circuit de commande pour la polarisation de transistors - Google Patents
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- 239000012212 insulator Substances 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 9
- 230000010287 polarization Effects 0.000 claims description 7
- 101100102849 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VTH1 gene Proteins 0.000 claims description 4
- 230000001419 dependent effect Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 61
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 7
- 230000004913 activation Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 101150088150 VTH2 gene Proteins 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 2
- 238000005265 energy consumption Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 101100149023 Bacillus subtilis (strain 168) secA gene Proteins 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Nonlinear Science (AREA)
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- Automation & Control Theory (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
L'invention concerne un circuit de polarisation de transistors, comprenant : un premier contrôleur (402) agencé pour recevoir un signal de capteur (F_SENSOR) généré sur la base des performances d'un ou plusieurs transistors d'un circuit numérique et pour comparer le signal de capteur à un signal de référence (F_REF) et pour générer un premier signal de commande de tension de polarisation (CTRL_N) ; un premier actionneur (404) agencé pour générer une première tension de polarisation (VNW, VPW) sur la base du premier signal de commande de tension de polarisation (CTRL_N) ; un deuxième actionneur (414) agencé pour générer une deuxième tension de polarisation (VPW, VNW) sur la base d'un deuxième signal de commande de tension de polarisation (CTRL_P) ; et un deuxième contrôleur (412) agencé pour générer le deuxième signal de commande de tension de polarisation (CTRL_P) sur la base d'un niveau de tension intermédiaire (VMID) généré sur la base des première et deuxième tensions de polarisation (VNW, VPW).
Description
CIRCUIT DE COMMANDE POUR LA POLARISATION DE TRANSISTORS
Domaine de l'invention
La présente description concerne le domaine des circuits intégrés, et en particulier un circuit et un procédé pour appliquer des tensions de polarisation de substrat à des caissons de type N et/ou de type P d'un circuit intégré.
Exposé de l'art antérieur
On a déjà proposé d'altérer les tensions de polarisation de substrat de transistors d'un circuit intégré afin d'augmenter les performances et/ou de réduire la consommation d'énergie. Le passage à une technologie de transistors SOI (de l'anglais silicon on insulator - silicium sur isolant) fait que la polarisation du substrat devient une proposition particulièrement intéressante puisque cette technologie autorise qu'une plage relativement grande de tensions de polarisation, par exemple allant d'une valeur aussi basse que -3 V jusqu'à une valeur aussi élevée que +3 V, soit appliquée au substrat des dispositifs. Cela est à comparer à une plage de polarisation de substrat beaucoup plus limitée de -300 mV à +300 mV dans le cas de transistors de type bulk. La tension de polarisation est appliquée au caisson de type P ou de type N sous-jacent à chaque dispositif de transistor SOI, parfois appelé grille arrière.
B'16124 DD17882ST
Par exemple, la polarisation de substrat directe (FBB) implique l'application d'une tension de polarisation de substrat pour diminuer la tension de seuil des transistors et ainsi augmenter les performances en augmentant la vitesse des transistors. La polarisation de substrat inverse (RBB) implique l'application d'une tension de polarisation de substrat qui augmente la tension de seuil des transistors et ainsi réduit le courant de fuite et la consommation d'énergie.
Les techniques existantes pour générer des tensions de polarisation de substrat directes et inverses présentent des inconvénients en ce qui concerne la complexité et/ou conduisent à une consommation d'énergie relativement mauvaise pour un niveau de performances donné.
Résumé
Un objet de modes de réalisation de la présente description est de résoudre au moins partiellement un ou plusieurs problèmes de l'art antérieur.
Selon un aspect, on prévoit un circuit de polarisation de transistors comprenant : un premier contrôleur agencé pour recevoir un signal de capteur généré sur la base des performances d'un ou plusieurs transistors d'un circuit numérique, le- premier contrôleur étant agencé pour comparer le signal de capteur à un signal de référence et pour générer un premier signal de commande de tension de polarisation sur la base de la comparaison ; un premier actionneur agencé pour générer une première tension de polarisation pour polariser des caissons de transistors d'un premier type dans le circuit numérique sur la base du premier signal de commande de tension de polarisation ; un deuxième actionneur agencé pour générer une deuxième tension de polarisation pour polariser des caissons de transistors d'un deuxième type dans le circuit numérique sur la base d'un deuxième signal de commande de tension de polarisation ; et un deuxième contrôleur agencé pour générer le deuxième signal de commande de tension de polarisation sur la base d'un niveau de tension intermédiaire
B16124 DD17882ST généré sur la base des première et deuxième tensions de polarisation.
Selon un mode de réalisation, le signal de capteur est un signal de fréquence généré par une pluralité de transistors du cœur numérique polarisés par les première et deuxième tensions de polarisation, la fréquence du signal de fréquence étant dépendante de la vitesse des transistors.
Selon un mode de réalisation, le circuit de polarisation de transistors comprend en outre un autre capteur agencé pour générer le niveau de tension intermédiaire.
Selon un mode de réalisation, l'autre capteur comprend un diviseur résistif ou un capteur de résistance à l'état passant.
Selon un mode de réalisation, le signal de capteur représente un courant de fuite d'une pluralité de transistors du cœur numérique polarisés par les première et deuxième tensions de polarisation, et l'autre capteur comprend un capteur de courant de fuite.
Selon un mode de réalisation, le deuxième contrôleur comprend en outre un premier comparateur agencé pour comparer le niveau de tension intermédiaire à un premier seuil de tension et un deuxième comparateur agencé pour comparer le niveau de tension intermédiaire à un deuxième seuil de tension.
Selon un mode de réalisation, les premier et deuxième seuils de tension sont des seuils fixes.
Selon un mode de réalisation, les premier et deuxième seuils de tension sont des seuils variables basés sur un signal de référence variable généré par l'autre capteur.
Selon un mode de réalisation, les premier et deuxième actionneurs sont des pompes de charge.
Selon un mode de réalisation, lesdits un ou plusieurs transistors du circuit numérique sont des transistors SOI (silicium sur isolant).
Selon un autre aspect, on prévoit un procédé de génération de tensions de polarisation de transistors comprenant : recevoir, par un premier contrôleur, un signal de capteur généré
BÏ6124 DD17882ST sur la base des performances d'un ou plusieurs transistors d'un circuit numérique ; comparer, par le premier contrôleur, le signal de capteur à un signal de référence et générer un premier signal de commande de tension de polarisation sur la base de la comparaison ; générer, par un premier actionneur sur la base du premier signal de commande de tension de polarisation, une première tension de polarisation pour polariser des caissons de transistors d'un premier type dans le circuit numérique ; générer, par un deuxième actionneur sur la base d'un deuxième signal de commande de tension de polarisation, une deuxième tension de polarisation pour polariser des caissons de transistors d'un deuxième type dans le circuit numérique ; et générer, par un deuxième contrôleur, le deuxième signal de commande de tension de polarisation sur la base d'un niveau de tension intermédiaire généré sur la base des première et deuxième tensions de polarisation.
Brève description des dessins
Les caractéristiques et avantages susmentionnés et d'autres apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnée à titre d'illustration et non de limitation, en faisant référence aux dessins joints dans lesquels :
la figure IA est une vue en coupe d'une paire de transistors du type silicium sur isolant CMOS LVT (faible tension de seuil) selon un exemple de réalisation ;
la figure IB est un graphique représentant des plages de tension de polarisation de substrat pour les transistors de la figure IA selon un exemple de réalisation ;
la figure 2A est une vue en coupe d'une paire de transistors du type silicium sur isolant CMOS RVT (tension de seuil normale) selon un exemple de réalisation ;
la figure 2B est un graphique représentant des plages de tension de polarisation de substrat pour les transistors de la figure 2A selon un exemple de réalisation ;
B16124 -DD17882ST la figure 3 illustre schématiquement un circuit intégré comprenant un générateur de tension de polarisation de substrat selon un exemple de réalisation ;
la figure 4 illustre schématiquement le générateur de tension de polarisation de substrat de la figure 3 plus en détail selon un exemple de réalisation ;
la figure 5 illustre schématiquement le générateur de tension de polarisation de substrat de la figure 4 plus en détail selon un exemple de réalisation dans lequel des caissons de type N et des caissons de type P sont polarisés de manière symétrique ;
la figure 6 illustre schématiquement un diviseur résistif de la figure 5 plus en détail selon un exemple de réalisation ;
la figure 7 est un organigramme illustrant des étapes dans un procédé de génération de tensions de polarisation de substrat de caissons N et de caissons P selon un exemple de réalisation de la présente description ;
les figures 8A à 8H sont des chronogrammes représentant le fonctionnement des circuits des figures 5 et 6 selon un exemple de réalisation ;
la figure 9 illustre schématiquement le générateur de tension de polarisation de substrat de la figure 4 plus en détail selon un exemple de réalisation dans lequel des caissons de type N et des caissons de type P sont polarisés de manière asymétrique ;
la figure 10 illustre schématiquement un diviseur résistif de la figure 9 plus en détail selon un exemple de réalisation ; et la figure 11 est un chronogramme représentant une phase de démarrage des circuits des figures 9 et 10 par rapport aux circuits des figures 5 et 6 selon un exemple de réalisation. Description détaillée
Dans la description qui suit, le terme connecté est utilisé pour désigner une connexion électrique directe entre des éléments de circuit, alors que le terme couplé est utilisé pour désigner une connexion électronique entre des éléments de circuit
B'16124 - DD17882ST qui peut se faire de manière directe ou via un ou plusieurs éléments intermédiaires comme des résistances, des condensateurs ou des transistors. Le terme approximativement est utilisé pour désigner une tolérance de plus ou moins 10 pourcent autour de la valeur en question.
En outre, les termes suivants se verront attribuer les définitions suivantes :
tension de polarisation de transistor - tension appliquée comme tension de polarisation de substrat à un transistor CMOS de type bulk ou à un transistor SOI (silicium sur isolant) (connu aussi sous le nom de transistor SOI complètement dépiété (FDSOI) ) entraînant par cela une modification de la tension de seuil VT de grille du transistor ;
polarisation de substrat directe (FBB) - l'application de tensions de polarisation de substrat de transistor à des transistors PMOS et/ou NMOS afin d'abaisser leur tension de seuil VT et d'augmenter les performances en augmentant leur vitesse ; et polarisation de substrat inverse (RBB) - l'application de tensions de polarisation de substrat de transistor à des transistors PMOS et/ou NMOS afin d'augmenter leur tension de seuil VT et de réduire leur consommation d'énergie en réduisant le courant de fuite.
La figure IA est une vue en coupe d'une paire de transistors CMOS SOI (silicium sur isolant) 102, 104 selon un exemple de réalisation dans lequel les transistors sont des transistors à faible tension de seuil (LVT), ayant des caissons inversés par rapport à des transistors CMOS de type bulk standards. Le transistor 102 est un transistor MOS à canal N (NMOS) et le transistor 104 est un transistor MOS à canal P (PMOS) . Chacun des transistors 102, 104 est formé dans une couche de silicium 106, qui est formée sur une couche 108 d'isolant. Les couches de silicium et d'isolant 106, 108 de chaque transistor sont latéralement délimitées par des tranchées d'isolation 110, qui sont par exemple des STI (isolations par tranchées peu
B'16124 DD17882ST profondes) . Le transistor NMOS 102 est formé sur un caisson de type N (NWELL) 112, et le transistor PMOS 104 est formé sur un caisson de type P (PWELL) 114.
Chacun des transistors 102, 104 comprend en outre un empilement de grille 116 formé partiellement sur et partiellement dans la couche de silicium respective 106, et des contacts source/drain 118. Chaque transistor 102, 104 comprend en outre un contact de substrat 120 permettant d'appliquer une tension de polarisation de substrat GNDS_N au NWELL 112 et une tension de polarisation de substrat GNDS_P au PWELL 114.
La figure IB est un graphique représentant des exemples de plages des tensions de polarisation de substrat GNDS_P et GNDS_N appliquées aux transistors de la figure IA selon un exemple de réalisation. Les deux tensions de polarisation de substrat GNDS_P et GNDS_N sont par exemple à 0 V dans le cas où aucune tension de polarisation de substrat n'est appliquée. La tension de polarisation de substrat GNDS_P est par exemple une tension négative comprise entre 0 V et -3 V dans le cas d'une tension de polarisation de substrat directe FBB, et une tension positive comprise entre 0 V et 0,3 V dans le cas d'une tension de polarisation de substrat inverse RBB. La tension de polarisation de substrat GNDS_N est par exemple une tension négative comprise entre 0 V et -0,3 V dans le cas d'une tension de polarisation de substrat inverse RBB, et une tension positive comprise entre 0 V est +3 V dans le cas d'une tension de polarisation de substrat directe FBB.
La figure 2A est une vue en coupe d'une paire de transistors CMOS SOI (silicium sur isolant) 202, 204 selon un exemple de réalisation dans lequel les transistors sont des transistors à tension de seuil normale (RVT). Les structures de ces transistors sont très similaires à celles des transistors LVT 102, 104 de la figure IA, et les éléments similaires portent des références similaires à celles de la figure 2A et ne seront pas décrits de nouveau en détail. Cependant, le transistor NMOS 202 est formé sur un PWELL 212, et le transistor PMOS 204 est formé
B16124 DD17882ST sur un NWELL 214. En outre, une tension de polarisation de substrat GNDS_P est appliquée au PWELL 212 et une tension de polarisation de substrat VDDS_N est appliquée au NWELL 214.
La figure 2B est un graphique représentant les plages des tensions de polarisation de substrat GNDS_P et VDDS_N appliquées aux transistors de la figure 2A selon un exemple de réalisation. Dans le cas où aucune tension de polarisation de substrat n'est appliquée, la tension de polarisation de substrat GNDS_P est par exemple à 0 V et la tension de polarisation de substrat VDDS_N est à la tension d'alimentation VDD. La tension de polarisation de substrat GNDS_P est par exemple à une tension négative comprise entre 0 V et -3 V dans le cas d'une tension de polarisation de substrat inverse RBB, et à une tension positive comprise entre 0 V et 0,3 V dans le cas d'une tension de polarisation de substrat directe FBB. La tension de polarisation de substrat VDDS_N est par exemple en dessous de VDD et descend jusqu'à -0,3 V dans le cas d'une tension de polarisation de substrat directe FBB, et au-dessus de VDD et allant jusqu'à +3 V dans le cas d'une tension de polarisation de substrat inverse RBB. La tension d'alimentation VDD est par exemple à approximativement 0, 6 V.
Dans la description qui suit, on décrit des modes de réalisation dans lesquels une tension de NWELL, VMW, et une tension de PWELL, VPW, sont générées par un circuit de polarisation de transistors. De telles tensions sont par exemple appropriées pour piloter le NWELL 112 et le PWELL 114 de la figure 1Ά, ou le NWELL 212 et le PWELL 214 de la figure 2Ά. Toutefois, les principes décrits ici pourraient être appliqués de manière plus générale à la polarisation de caissons de deux types de transistors différents, dans lesquels les caissons pourraient être ou non du même type.
Par exemple, le circuit à polariser pourrait comprendre des transistors PMOS LVT et des transistors NMOS RVT ayant chacun un PWELL formé sur un NWELL profond. Les types de transistors sont ainsi définis seulement par les types de grille et le dopage. En
È16124 DD17882ST outre, les PWELL sont isolés entre eux par des tranchées SiO2 de sorte que des tensions de PWELL VPW différentes peuvent être appliquées à chaque type de transistor. Cela permet par exemple à chacun des types de transistor d'être polarisé par une tension se trouvant dans une même plage, mais qui aura un effet différent sur chacun des types de transistors.
Dans des variantes de réalisation, les principes décrits ici pourraient être appliqués à deux types de transistors à canal
I
N ou deux types de transistors à canal P, dans lesquels la plage de tension de la tension de polarisation de chaque type de transistor est différente.
La figure 3 illustre schématiquement un circuit intégré 300 comprenant un cœur numérique (DIGITAL CORE) 302 et un générateur de tension de polarisation de substrat (BB GEN) 304 selon un exemple de réalisation. Le cœur numérique 302 comprend par exemple des transistors SOI MOS (non illustrés en figure 3), qui sont par exemple similaires aux transistors 102 et 104 de la figure IA et/ou aux transistors 202 et 204 de la figure 2A. En plus ou à la place, le cœur numérique 302 peut comprendre d'autres types de transistors, comme des transistors MOS de type bulk. Le générateur 304 reçoit par exemple un signal FJREF indiquant une performance de transistor cible et un signal de capteur F_SENSOR provenant du cœur numérique 302 représentant une performance détectée des transistors. Le générateur 304 génère par exemple les tensions de polarisation de substrat VNW et VPW pour piloter les NWELL et les PWELL respectivement d'un ou plusieurs des transistors du cœu-r numérique 302 sur la base d'une comparaison entre les performances détectées des transistors et les performances ciblées des transistors. Le générateur 304 génère aussi par exemple un signal BBGEN_SET décrit plus en détail ciaprès .
Par exemple, dans un mode de réalisation, le signal de capteur est un signal de fréquence généré par un oscillateur en anneau ou similaire mis en œuvre dans le cœur numérique 302 en utilisant des transistors NMOS et PMOS. De cette manière, ces
BÏ6124 DD17882ST transistors, qui sont polarisés par les tensions de polarisation générées VNW et VPW, ont des conditions PVT (procédé, tension, température) similaires à celles des autres transistors du cœur numérique 302, et la fréquence qui est générée va ainsi être représentative des performances des transistors dans le cœur numérique. Le signal cible F_REF dans un tel cas est par exemple un signal de fréquence généré en fonction d'une vitesse de fonctionnement cible du cœur numérique.
Toutefois, il apparaîtra clairement à l'homme de l'art que plutôt que d'être des signaux de fréquence, le signal de capteur F_SENSOR et le signal de cible F_REF pourraient être d'autres types de signaux qui représentent respectivement des performances de transistors mesurées et des performances de transistors cibles.
En outre, bien que dans la description qui suit on décrive des exemples dans lesquels les performances de transistors détectées et cibles correspondent à la vitesse des transistors, dans des variantes de réalisation, les performances pourraient être un paramètre autre qu'une vitesse de transistor. Par exemple, il serait possible d'utiliser des capteurs qui détectent un courant de fuite de transistor.
La figure 4 illustre schématiquement le générateur de tension de polarisation de substrat 304 de la figure 3 plus en détail selon un exemple de réalisation.
Le générateur 304 comprend par exemple un contrôleur de NWELL (NWELL CONTROLLER) 402 recevant les signaux F_REF et F_SENSOR, et génère, sur la base d'une comparaison de ces signaux, un signal de commande CTRL_N qui est fourni à un actionneur de NWELL (NWELL ACTUATOR) 404. L'actionneur de NWELL 404 génère la tension de polarisation de substrat de NWELL VNW sur la base du signal de commande CTRL_N. Par exemple, cette tension VNW correspond aux tensions GNDS_N et/ou VDDS_N des figures IB et 2B. Cette tension VNW est appliquée à un nœud de sortie 406 couplé à certains ou à la totalité des NWELL de transistors dans le cœur numérique 302.
B16124 - DD17882ST
Générateur 304 comprend en outre un contrôleur de PWELL (PWELL CONTROLLER) 412, qui reçoit une tension intermédiaire VMID, et génère un signal de commande CTRL_P, qui est fourni un actionneur de PWELL (PWELL ACTUATOR) 414. L'actionneur de PWELL 414 génère une tension de polarisation de substrat de PWELL, VPW, sur la base du signal de commande CTRL_P. Par exemple, cette tension VPW correspond à la tension GNDS_P des figures IB et 2B. Cette tension VPW est appliquée à un nœud de sortie 416 couplé à certains ou à la totalité des PWELL de transistors se trouvant dans le cœur numérique 302.
Un capteur (SENSOR) 418 est par exemple couplé aux sorties des actionneurs de NWELL et de PWELL 404, 414 de sorte qu' il reçoit les tensions VNW et VPW, et génère la tension intermédiaire VMID sur la base de ces tensions.
Dans certains modes de réalisation, les tensions VNW et VPW sont générées de manière à varier symétriquement autour d'un niveau intermédiaire. Dans un tel cas, le capteur 418 est par exemple mis en œuvre par un diviseur résistif qui génère une tension à mi-chemin entre les tensions VNW et VPW, et le contrôleur de PWELL 412 ajuste la tension VPW jusqu'à ce que VMID. soit égale au point milieu souhaité. Par exemple, le point milieu souhaité peut être à 0 V, dans le cas de transistors LVT, ou à VDD/2 dans le cas de transistors RVT.
En variante, les tensions VNW et VPW sont générées de manière à varier de manière asymétrique, par exemple de telle sorte que les transistors NMOS et PMOS dans le circuit présentent des performances similaires entre eux. En effet, le procédé defabrication, la température et les conditions de vieillissement peuvent provoquer un écart de performances entre deux types différents de transistors dans le circuit, comme entre les transistors PMOS ou NMOS se trouvant dans le circuit, écart qui pourrait conduire par exemple à une discordance entre les temps de montée et de descente des signaux dans le circuit ou entre les fuites des deux types de transistors. Les tensions de polarisation de substrat peuvent être générées afin de corriger au moins
B16124 - DD17882ST partiellement cet écart de performances. Dans un tel cas, le capteur 418 génère par exemple, en plus de la tension VMID, une tension de référence variable VMID_REF, comme cela est représenté par une flèche en pointillés en figure 4.
Une charge (LOAD) 420 est représentée en figure 4 couplée entre les nœuds de sortie 406 et 416, et représente la charge capacitive formée par les NWELL et les PWELL du cœur numérique 302.
Ainsi, dans l'exemple de la figure 4, la tension VNW est générée et modifiée sur la base d'un signal détecté F_SENSOR, alors que la tension VPW est générée et modifiée sur la base de la tension VMID. Bien sûr, dans des variantes de réalisation, on pourrait mettre en œuvre l'inverse, la tension VPW étant générée par le contrôleur 402 et l'actionneur 404 sur la base du signal de capteur F_SENSOR, et la tension VNW étant générée par le contrôleur 412 et l'actionneur 414 sur la base de la tension VMID.
La figure 5 illustre schématiquement le générateur de tension de polarisation de substrat 304 de la figure 4 plus en détail selon un exemple de réalisation dans lequel les tensions de polarisation de substrat VNW et VPW sont générées de manière symétrique.
Dans l'exemple de la figure 5, le signal de référence F_REF et le signal de capteur F_SENSOR sont des signaux de fréquence.
Comme cela est illustré en figure 5, le contrôleur de NWELL 402 comprend par exemple un diviseur de fréquence (FREQ DIV) 502, qui reçoit le signal de référence F_REF, et génère un signal de fréquence de sortie CK_REF sur une ligne de sortie 504. La ligne de sortie 504 est couplée à un détecteur de phase-fréquence (PFD) 506, qui reçoit aussi par exemple un signal de synchronisation CK_CPR_DIV sur une ligne 508 à partir d'un diviseur de fréquence et compteur (FREQ DIV + CNTR) 510. Le diviseur de fréquence et compteur 510 reçoit le signal de capteur F_SENSOR à partir d'un capteur (CPR SENSOR) 511, compte des fronts de ce
B16124 - DD17882ST signal, et active le signal de synchronisation CK_CPR_DIV à chaque fois qu'une certaine valeur de compte est atteinte.
Sur la base des positions temporelles relatives des fronts des signaux de synchronisation CK_REF et CK_CPR_DIV, le PFD 506 active le signal de commande CTRL_N pour amener l'actionneur de NWELL 404 à augmenter, diminuer ou maintenir le niveau de la tension VNW. Dans l'exemple de la figure 5, l'actionneur de NWELL 404 est une pompe de charge positive- (PCP), et le signal de commande CTRL_N comprend un signal UP_PCP, qui est activé par le PFD 506 pour augmenter la tension VNW, et un signal DW_PCP, qui est activé par le PFD 506 pour diminuer la tension VNW.
Dans l'exemple de la fiqure 5, le capteur 418 est un diviseur résistif (RD) qui génère la tension VMID comme point milieu entre les tensions VNW et VPW.
Le contrôleur de PWELL 412 comprend par exemple des comparateurs (CMP1) 512 et (CMP2) 514, chacun comparant la tension VMID à une tension de référence, qui est par exemple de 0 V plus un décalage dans le cas du comparateur 512, et 0 V moins un décalage dans le cas du comparateur 514, et générant des signaux de sortie OUT_CMP1 et OUT_CMP2 respectivement. Le contrôleur de PWELL 412 comprend aussi par exemple une machine d'états finis (FSM) 516 recevant les signaux de sortie OUT_CMP1 et OUT_CMP2 des comparateurs, et générant le signal de commande CTRL_P pour contrôler l'actionneur de PWELL 414. Dans l'exemple de la figure 5, l'actionneur de PWELL 414 est une pompe de charge négative (NCP), et le signal de commande CTRL_P comprend un signal UP_NCP, qui est activé par le FSM 516 pour augmenter la tension VPW, et un signal DW_NCP, qui est activé par le FSM 516 pour diminuer la tension VPW.
Le FSM 516 reçoit par exemple le signal de synchronisation CK_CPR à partir du diviseur de fréquence 510, un signal de réinitialisation RESETB, les signaux CK_REF et F_REF, et le signal d'activation EN_BBGEN du générateur de tension de polarisation de substrat 304. Le FSM 516 génère par exemple des
B16124 - DD17882ST signaux d'activation EN_CMP2, EN_CMP1, EN_PCP, EN_NCP et EN_VMID, pour activer respectivement les comparateurs 514 et 512, les pompes de charge positive et négative 404 et 414, et le diviseur résistif 418. Le FSM 516 génère aussi un signal de réinitialisation RESETB_CNT pour réinitialiser le compteur du circuit 510.
Le diviseur de fréquence 510, la pompe de charge positive 404, la pompe de charge négative 414, et les comparateurs 512 et 514 reçoivent chacun par exemple un bus numérique DIGIBUS[l:x] généré de façon externe, qui par exemple règle les gains des pompes de charge positive et négative 404, 414, le nombre N du compteur 510 et les seuils des comparateurs en fonction de la région de charge numérique et du niveau VDD particulier.
La figure 6 illustre schématiquement le diviseur résistif 418 de la figure 5 plus en détail selon un mode de réalisation. Le diviseur 418 comprend par exemple la connexion en série d'une résistance 602, d'un transistor NMOS 604, d'une résistance 606 et d'un transistor NMOS 608, entre les nœuds 406 et 416. Un nœud intermédiaire 610 entre le transistor 604 et la résistance 606 fournit la tension de sortie VMID, et est par exemple couplé à un nœud d'un condensateur 612, dont l'autre nœud est couplé à un rail de tension VSS, qui est par exemple un niveau de tension négatif. Les résistances 602 et 606 ont par exemple une résistance égale R, par exemple comprise entre 50 kQ et 1 ΜΩ.
Les transistors 604 et 608 ont par exemple leurs substrats couplés au rail d'alimentation VSS et à la tension VPW respectivement, et sont respectivement polarisés par des tensions VI et V2 générées par un circuit de commande 614. En particulier, les tensions VI et V2 sont par exemple générées de telle sorte que les tensions grille source VGS des transistors 604 et 608 soient approximativement égales entre elles. Dans l'exemple de la figure 6, la tension VI est générée par la tension aux bornes d'une paire de diodes 616, 618, connectées en série, l'anode de la diode 616 étant couplée à un nœud 620, qui à son tour est couplé à la grille du transistor 604, et la cathode de la diode
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618 étant couplée au rail de tension VSS. Le nœud 620 est en outre couplé au signal d'activation de VMID, EN_VMID, par l'intermédiaire de la connexion en série d'un condensateur 622, d'un inverseur 624 et d'un inverseur 625. De manière similaire, la tension V2 est générée par la tension aux bornes d'une paire de diodes 626, 628, connectées en série, l'anode de la diode 626 étant couplée à un nœud 630, qui est à son tour couplé à la grille du transistor 608, et la cathode de la diode 628 étant couplée au nœud 416 afin de recevoir la tension de PWELL VPW. Le nœud 630 est en outre couplé au signal d'activation de VMID, EN_VMID, par l'intermédiaire de la connexion en série d'un condensateur 632, d'un inverseur 634 et de l'inverseur 625.
On va maintenant décrire plus en détail le fonctionnement des circuits des figures 5 et 6 en faisant référence à la figure 7.
La figure 7 est un organigramme illustrant des étapes dans un procédé de régulation d'un niveau de tension de NWELL VNW et d'un niveau de tension de PWELL VPW.
Dans une étape 701, un signal de capteur est acquis. Par exemple, dans le circuit de la figure 5, cela implique la génération, par le capteur CPR 511, du signal de fréquence F_SENSOR.
Dans une étape 702, le signal de capteur acquis est alors comparé à un signal de référence. Par exemple, dans le circuit de la figure 5, le contrôleur de NWELL 402 permet à la fréquence du signal de capteur F_SENSOR d'être comparée à celle du signal de référence F_REF. Cela implique la génération du signal CK_CPR en divisant la fréquence du signal de capteur F_SENSOR, par exemple par 16, puis le comptage des fronts montants du signal CK_CPR jusqu'à ce qu'une certaine valeur de compte soit atteinte, égale à 65 dans un exemple. Le signal CK_CPR_DIV indique le moment où cette valeur de compte est atteinte, et le PFD 506 compare la phase de ce signal à un front descendant du signal de référence CK_REF.
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Dans une étape 703, on détermine si le signal de capteur est inférieur à un seuil TH1. Par exemple, si le signal CK_CPR_DIV est activé après le iront descendant du signal CK_REF, cela indique que la valeur de compte était en dessous de 65 à l'instant 5 du front descendant de CK_REF. Si le signal détecté est inférieur au seuil TH1, dans une étape 704, la tension de NWELL VNW est par exemple augmentée. Sinon, l'étape suivante est l'étape 705.
Dans l'étape 705, on détermine si le signal de capteur est au-dessus d'un seuil ΊΉ2. Par exemple, si le signal CK_CPR_DIV 10 est activé plus de 1,5 période d'horloge du signal CK_CPR après le front descendant du signal CK_REF, cela indique que la valeur de compte était supérieure à 66,5 à l'instant du front descendant. Si le signal détecté est supérieur au seuil TH2, dans une étape 706, la tension de NWELL VNW est par exemple diminuée. Autrement, 15 l'opération suivante est l'étape 707.
Dans l'étape 707 on détermine si le signal de capteur est entre les premier et deuxième seuils TH1, TH2, par exemple entre 65 et 66,5. Par exemple, cela sera le cas si le signal CK_CPR_DIV est activé moins de 1,5 période d'horloge du signal 2.0 CK_CPR après le front descendant du signal CK_REF. Si c'est le cas, l'étape suivante sera l'étape 708, dans laquelle la tension de NWELL VNW est maintenue à son niveau courant, par exemple en activant ni le signal UP_PCP ni le signal DW_PCP.
Après les étapes 704, 706 ou 708, une étape 711 est 25 réalisée, dans laquelle la tension intermédiaire VMID des tensions de NWELL et de PWELL VNW, VPW est acquise. Par exemple dans le circuit de la figure 6, un diviseur résistif est utilisé pour générer la tension VMID.
Dans une étape 712, la tension acquise VMID est ensuite 30 comparée à des tensions de seuil. Par exemple, les tensions VNW et VPW sont rendues symétriques par rapport à une tension intermédiaire cible égale par exemple à 0 V, avec une tolérance de par exemple +/- 20 mV. Le comparateur 512 compare ensuite par exemple la tension VMID à une tension de seuil VTH1 égale à 35 VTAR+20 mV, et le comparateur 514 compare par exemple la tension
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VMID à une tension de seuil VTH2 égale à VTAR-20 mV, VTAR étant la tension intermédiaire cible.
Dans une étape 713, on détermine si la tension VMID est supérieure au seuil VTH1, qui est par exemple égal à +20 mV. Si oui, dans une étape 714, la tension de PWELL VPW est par exemple diminuée en activant le signal DW_NCP jusqu'à ce que VMID soit égale à moins de +10 mV, ou jusqu'au front montant suivant du signal F_REF. Autrement, l'étape suivante est l'étape 715.
Dans l'étape 715, on détermine si la tension VMID est inférieure au seuil VTH2, qui est par exemple égal à -20 mV. Si oui, dans une étape 716, la tension de PWELL VPW est par exemple augmentée en activant le signal UP_NCP jusqu'à ce que VMID soit égale à plus de. -10 mV ou jusqu'à un front montant suivant du signal F_REF. Binon, l'opération suivante est l'étape 717.
Dans l'étape 717, on détermine si la tension VMID est entre les niveaux de seuil VTH1 et VTH2, et si oui, la tension VPW est maintenue dans une étape 718, par exemple en activant ni le signal UP_NCP ni le signal DW_NCP.
Après les étapes 714, 716 et 718, le procédé revient par exemple à l'étape 701 sur un cycle suivant du contrôleur de NWELL.
Les figures 8Ά à 8H sont des chronogrammes représentant des exemples de signaux dans les circuits des figures 5 et 6.
La figure 8A illustre des exemples des signaux CK_CPR, CK_REF, F_REF, CK_CPR_DIV, VNW, UP_PCP, EN_NCP, VPW et VMID.
À un instant tl, le signal F_REF a un front montant, et le signal CK_REF passe à l'état haut. Le signal RESETB_CNT (non illustré en figure 8A) passe aussi à 1'état haut de sorte que le compteur 510 commence à compter des périodes du signal CK_CPR, qui par exemple est le résultat d'une division de fréquence du signal F_SENSOR.
À un instant t2, le signal F_REF a un front montant suivant, et le signal CK_REF passe à l'état bas. Dans l'exemple de la figure 8A, le compteur 510 n' a pas encore atteint la valeur de compte de 65, et ainsi le signal UP_PCP est activé pour augmenter la tension de NWELL VNW. On peut voir que la tension de
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PWELL VPW augmente aussi lorsque la tension de NWELL VNW augmente, en raison de la présence d'un condensateur de couplage entre les volumes PWELL et NWELL. Par exemple, dans certains modes de réalisation l'atténuation est d'environ 1/3 entre un changement de tension dans un volume donné et le changement de tension provoqué dans l'autre volume.
À un instant t3, le signal CK_CPR_DIV est activé, ce qui provoque le passage à l'état bas du signal UP_PCP.
À un instant t4, le signal F_REF passe à l'état bas, ce qui provoque le passage à l'état haut du signal EN_VMID (non illustré en figure 8A), de sorte que la tension VMID est générée et s'établit à un niveau de tension L1. Peu de temps après, à un instant t5, le signal EN_NCP est activé par le FSM 516, ce qui provoque l'activation de 1'actlonneur 414. Le signal VPW descend alors afin de réduire la tension de PWELL VPW et d'amener la tension VMID plus proche du niveau cible égal par exemple- à 0 V.
La figure 8B illustre les signaux CK_CPR, CK_REF, F_REF et CK_CPR_DIV, un signal CK_CPR_DIV', et les signaux VNW, UP_PCP, DW_PCP et VPW plus en détail pendant le cycle de contrôle de tension de NWELL aux instants t2 et t3 de la figure SA. Le signal CK_CPR_DIV' est par exemple généré par le compteur 510 et correspond par exemple au signal CK_CPR_DIV retardé de 1,5 période, et est ainsi utilisé pour déterminer si le seuil TH2 de l'étape 705 de la figure 7 a été dépassé. Toutefois, dans l'exemple des figures 8A et 8B, le signal CK_REF est déjà passé à l'état bas, et ainsi le signal CK_CPR_DIV est utilisé seulement pour déterminer temporellement la fin de 1'impulsion haute de UP_PCP, et le compteur 510 est par exemple réinitialisé avant que CK_CPR_DIV' soit activé.
La figure 8C illustre des exemples des signaux CK_CPR, CK_REF, F_REF, CK_CPR_DIV, CK_CPR_DIV', VNW, UPJ?CP, DW_PCP et VPW dans le cas où le signal DW_PCP est activé pour réduire la tension de NWELL VNW.
À un instant tl', le signal F_REF a un front montant, et le signal CK_REF passe à l'état haut. Le signal RESETB_CNT (non
B16124 - DD17882ST illustré en figure 8A) passe aussi à l'état haut de sorte que le compteur 510 démarre pour compter des périodes du signal CK_CPR, qui résulte par exemple d'une division de fréquence du signal FjSENSOR.
À un instant t2', le signal CK_CPR_DIV' est activé avant la fin de l'impulsion haute du signal CK_REF, et ainsi le signal DW_PCP est activé pour diminuer la tension de NWELL VNW.
À un instant t3', le signal F_REF a un front montant suivant, et le signal CK_REF passe à l'état bas, ce qui provoque le passage à l'état bas du signal DW_PCP, arrêtant la descente dans la tension de NWELL VNW.
La figure 8D illustre des exemples des signaux CK_CPR, CK_REF, F_REF, CK_CPR_DIV, CK_CPR_DIV’, VNW, UP_PCP, DW_PCP et VPW dans un cas où ni le signal UP_PCP ni le signal DW__PCP n'est activé, et la tension de NWELL VNW est maintenue à un niveau relativement constant.
À un instant t6, le signal CK_CPR_DIV passe à l'état haut, avant la fin de l'impulsion haute du signal CK_REF. À un instant t7, le signal F_REF passe à l'état haut, et le signal CK_REF passe à l'état bas peu de temps après. Le. signal CK_CPR_DIV' a une impulsion haute commençant à un instant t8, peu après le front descendant du signal CK_REF, et les signaux CK_CPR_DIV et CK_CPR_DIV' descendent tous les deux à l'état bas peu après à un instant t9. Étant donné que le front descendant du signal CK_REF se trouve à- moins de 1,5 période d'horloge du signal CK_CPR après le front montant du signal CK_CPR_DIV et se trouve avant 1'impulsion haute du signal CK_CPR_DIV', ni le signal UP_PCP ni le signal DW_PCP n'est activé, et la tension de NWELL VNW reste constante.
La figure 8E illustre des exemples des signaux CK_CPR, CK_REF, F_REF, VNW, VPW, EN_VMID, VMID et UP_NCP pendant le contrôle de la tension de PWELL VPW dans le cas où le signal UP_NCP est activé.
À un instant tlO, le signal F_REF a un front montant, et le signal CK_REF passe à l'état haut. Dans cet exemple, il n'y
B16124 - DD17882ST a pas de modification de la tension de NWELL VNW pendant l'impulsion haute du signal F_REF.
À un instant tllT le signal F_REF passe à l'état bas, et peu de temps après le signal EN_VMID est activé. La tension VMID s'établit alors sur la base des tensions VNW et VPW.
À un instant tl2, la tension VMID est trouvée inférieure au seuil VTH2 de la figure 7 se trouvant à 20 mV en dessous du niveau cible,, et ainsi le signal UP_NCP est activé.
À un instant tl3, les signaux F_REF et CK_REF passent à l'état haut, ce qui provoque le passage à l'état bas des signaux EN_VMID et UP_NCP. Ainsi la tension VPW monte progressivement entre les instants tl2 et tl3.
La figure 8F illustre des exemples des signaux CK_CPR, CK_REF, F_REF, VNW, DW_NCP, VPW et VMID pendant le contrôle de la tension de PWELL VPW dans le cas où le signal DW_NCP est activé.
À un instant tll', le signal F_REF passe à l'état bas, et peu de temps après le signal EN_VMID (non illustré en figure 8F) est activé, ce qui amène la tension VMID à s'établir à un niveau basé sur les tensions VNW et VPW.
À un instant tl2', la tension VMTD est trouvée à plus de 20 mV au-dessus du niveau cible, et ainsi le signal DW_NCP est activé.
À un instant tl3', le signal VMID est par exemple trouvé à moins de 10 mV au-dessus du niveau cible, et ainsi le signal DW_NCP est amené à l'état bas. La tension VPW est ainsi progressivement réduite sur chaque période d'horloge de l'horloge CK_CPR entre les instants tl2' et tl3'.
La figure 8G illustre des exemples des signaux CK_CPR, CK_REF, F_REF, VNW, UP_NCP, VPW et VMID pendant le contrôle de la tension de PWELL VPW dans le cas où ni le signal DW_NCP ni le signal UP_NCP n'est activé.
À un instant tll, le signal F_REF passe à l'état bas, et peu après le signal EN_VMID (non illustré en figure 8G) est activé, ce qui amène la tension VMID à s'établir à un niveau basé sur les tensions VNW et VPW. Dans cet exemple, on a supposé que
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VMID s'établit à un niveau se trouvant à moins de 20 mV du niveau cible, et ainsi qu'il n'y a pas de modification de la tension de PWELL VPW.
La figure 8H illustre des exemples des tensions de NWELL et PWELL VNW et VPW et des signaux EN_BBGEN et BBGEN_SET pendant une phase de démarrage du générateur de tension de polarisation de substrat 304 de la figure 5. Le signal BBGEN_SET indique par exemple le moment où la fréquence du capteur, et en particulier la valeur de compte COUNT, est proche du niveau souhaité. Par exemple, dans le cas où le seuil TH1 de la figure 7 est égal à 65, le signal BBGEN_SET indique le moment où la valeur de compte est à 63.
À un instant tl4, le signal EN_BBGEN passe à l'état haut, ce qui amène peu après les tensions VNW et VPW à être ajustées sur la base du signal de capteur F_SENSOR et du niveau de tension VMID détecté. Dans cet exemple, les valeurs de VNW et VPW sont symétriques autour du niveau intermédiaire cible de VMID, qui est par exemple à 0 V. Le signal BBGEN_SET est par exemple activé à un instant tl5 une fois que les signaux VNW et VPW sont stabilisés.
La figure 9 illustre schématiquement le générateur de tension de polarisation de substrat 304 de la figure 4 plus en détail selon un exemple de réalisation dans lequel les tensions de polarisation de substrat VNW et VPW sont générées de manière asymétrique. Comme dans l'exemple de la figure 5, le signal de référence F_REF et le signal de capteur F_SENSOR sont des signaux de fréquence. De nombreux composants de la figure 9 sont les mêmes que ceux de la figure 5, et portent des références numériques similaires et ne seront pas décrits de nouveau détail. Toutefois, le capteur 418 de la figure 5 est remplacé en figure 9 par un capteur 918 qui génère à la fois le niveau de tension VMID et une valeur de référence VMID_REF. Ainsi, alors que dans le mode de réalisation de la figure 5 la valeur cible de la tension intermédiaire VMID était à une valeur fixe, par exemple 0 V, dans le mode de réalisation de la figure 9, le niveau cible est variable
B16124 - DD17882ST en fonction du comportement des dispositifs PMOS et NMOS se trouvant dans le circuit.
La tension de référence VMID_REF est par exemple fournie aux comparateurs 512 et 514. Le comparateur 512 compare par exemple la tension VMID à un seuil égal à VMID_REF+20 mV, et le comparateur 514 compare par exemple la tension VMID à un seuil égal à VMID_REF-20 mV.
La figure 10 illustre le capteur 918 plus en détail selon un exemple de réalisation. Le capteur 918 dans cet exemple est un capteur de résistance à l'état passant qui équilibre les résistances à l'état passant d'un transistor PMOS et d'un transistor NMOS. Le capteur 918 comprend par exemple un transistor PMOS 1002, une résistance 1004, une autre résistance 1006 et un transistor 1008 couplés en série entre le rail d'alimentation VDD et le rail d'alimentation VSS. Les résistances 1004 et 1006 ont par exemple une résistance égale R, comprise par exemple entre 50 kQ et 1 ΜΩ. Un nœud intermédiaire 1010 entre les résistances 1004 et 1006 fournit par exemple le signal de tension VMID. Un condensateur 1012 a par exemple l'une de ses bornes couplée au nœud 1010, et son autre borne couplée au rail d'alimentation VSS. En outre, le nœud 1010 est par exemple couplé au rail d'alimentation VSS par les nœuds de conduction principaux d'un autre transistor NMOS 1014. Le transistor 1002 est par exemple contrôlé par un signal ENB et le transistor 1008 par le signal ENBB inverse du signal ENB.
Le capteur 918 comprend aussi par exemple un transistor PMOS 1016 et un transistor NMOS 1018 couplés en série entre les rails de tension d'alimentation VDD et VSS. Le transistor 1016 a par exemple son nœud de substrat couplé à la tension de PWELL VPW, et le transistor 1018 a par exemple son nœud de substrat couplé à la tension de NWELL VNW. Un nœud intermédiaire 1020 entre les transistors 1016 et 1018 est par exemple couplé, par l'intermédiaire d'une résistance 1022, à un nœud de sortie 1024 fournissant la tension VMID_REF. La résistance 1022 a par exemple une résistance environ égale à la moitié de la résistance R des
B16124 - DD17882ST résistances 1004 et 1008. Le nœud 1024 est par exemple couplé à une borne d'un condensateur 1026, dont l'autre borne est couplée au rail d'alimentation VSS.
Le transistor 1016 a par exemple sa grille couplée à un nœud 1028, qui à son tour est couplé au rail d'alimentation VDD par l'intermédiaire des nœuds de conduction principaux d'un transistor PMOS 1030 contrôlé par le signal ENBB. De façon similaire, le transistor 1018 a par exemple sa grille couplée à un nœud 1032, qui est à son tour couplé au rail d'alimentation VSS par l'intermédiaire des nœuds de conductions principaux d'un transistor NMOS 1034 contrôlé par le signal ENB. Le nœud 1028 est couplé à la tension VMID au niveau du noeud 1010 par l'intermédiaire de la connexion en parallèle d'un transistor PMOS 1036 et d'un transistor NMOS 1038. De manière similaire, le nœud 1032 est couplé à la tension VMID au niveau du noeud 1010 par 1'intermédiaire de la connexion en parallèle d'un transistor PMOS 1040 et d'un transistor NMOS 1042. Les transistors PMOS 1036 et 1040 sont contrôlés par le signal ENB, et les transistors NMOS 1038 et 1042 sont contrôlés par le signal ENBB. Le signal ENB est par exemple généré en inversant, par un inverseur 1044, le signal EN_VMID, et le signal ENBB est par exemple généré en inversant, par un inverseur 1046, le signal ENBB.
En fonctionnement, les transistors 1016 et 1018 permettent au signal de tension VMID_REF d'être généré de manière à équilibrer les résistances à l'état passant des transistors 1016 et 1018, tout en prenant en compte toutes les variations de comportement entre les transistors NMOS et PMOS.
La figure 11 illustre, à l'aide de courbes en trait interrompu, des exemples des tensions de NWELL et de PWELL, VNW, VPW, pendant la phase de démarrage du circuit de la figure 5, et à l'aide de courbes en trait continu, des exemples des tensions de NWELL et de PWELL, VNW, VPW, pendant la phase de démarrage du circuit de la figure 9.
Les courbes en trait interrompu en figure 11 sont similaires à l'exemple de la figure 8H, et ne seront pas décrites
Bl-6124 - DD17882ST de nouveau en détail. Les courbes en trait continu illustrent un exemple dans lequel on a trouvé que la tension VMID_REF est supérieure à VDD/2, et que la tension de NWELL VNW est renforcée par rapport à la tension de PWELL VPW, puis se stabilise dans la plage (VDD/2)—10 mV<VMID_REF<(VDD/2)+10mV.
Une courbe en trait mixte en figure 11 illustre le signal BBGEN_SET dans le cas du circuit de la figure 5, alors que des courbes en trait continu représentent le signal BBGE_SET dans le cas du circuit de la figure 9, qui dans cet exemple monte et descend avant la stabilisation finale.
Un avantage des modes de réalisation décrits ici est que, en prévoyant deux boucles de contrôle pour générer les tensions de NWELL et de PWELL, une première boucle de contrôle contrôlant l'une des tensions sur la base des performances globales souhaitées, et l'autre boucle de contrôle contrôlant les niveaux relatifs des tensions de NWELL et de PWELL, on obtient un mécanisme de contrôle stable qui peut être mis en œuvre d'une manière relativement simple.
Avec la description ainsi faite d'au moins un mode de réalisation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, il apparaîtra clairement à l'homme de l'art que bien que des modes de réalisation aient été décrits dans le cas de transistors MOS SOI, les techniques et les principes décrits ici pourraient être appliqués à d'autres technologies de transistors.
En outre, il sera clair pour l'homme de l'art que les niveaux de tension particuliers des divers niveaux de tension d'alimentation VDD, masse et VSS, vont dépendre de l'application particulière et de la technologie de transistors particulière utilisée.
En outre, bien qu'on ait décrit des modes de réalisation dans lesquels la génération des tensions de NWELL et de PWELL, VNW, VPW, soit basée sur la vitesse des transistors, dans des variantes de réalisation, les contrôleurs sont adaptés à générer les tensions de NWELL et de PWELL VNW, VPW sur la base d'un courant
B16124 - DD17882ST de fuite cible, le contrôleur de NWELL 402 produisant la tension de NWELL sur la base d'un courant de fuite cible global, et le contrôleur de PWELL 412 générant la tension de PWELL afin que les tensions VNW et VPW soient symétriques autour d'un point milieu 5 cible, ou asymétriques au vu d'un décalage détecté entre le courant de fuite des dispositifs PMOS et NMOS dans le circuit. Dans un tel cas, le capteur 418 est par exemple remplacé par un capteur de courant de fuite agencé pour détecter une différence dans le courant de fuite entre les deux types de transistors (par 10 exemple NMOS et PMOS)..
En outre, bien qu'on ait décrit des modes de réalisation dans lesquels une tension de NWELL est généré par une pompe de charge positive et une tension de PWELL est générée par une pompe de change- négative, dans des variantes de réalisation on pourrait 15 utiliser une pompe de charge positive ou négative pour générer les deux tensions de caissons, par exemple dans le cas où les caissons sont du même type.
Claims (10)
- REVENDICATIONS1. Circuit de polarisation de transistors, comprenant : un premier contrôleur (402) agencé pour recevoir un signal de capteur (F_SENSOR) généré sur la base des performances d'un ou plusieurs transistors d'un circuit numérique, le premier contrôleur (402) étant agencé pour comparer le signal de capteur à un signal de référence (F_REF) et pour générer un premier signal de commande de tension de polarisation (CTRL_N) sur la base de la comparaison ;un premier actionneur (404) agencé pour générer une première tension de polarisation (VNW, VPW) pour polariser des caissons de transistors d'un premier type dans le circuit numérique sur la base du premier signal de commande de tension de polarisation (CTRL_N) ;un deuxième actionneur (414) ^agencé pour générer une deuxième tension de polarisation (VPW, VNW) pour polariser des caissons de transistors d'un deuxième type dans le circuit numérique sur la base d'un deuxième signal de commande de tension de polarisation (CTRL_P) ; et un deuxième contrôleur (-412) agencé pour générer le deuxième signal de commande de tension de polarisation (CTRL_P) sur la base d'un niveau de tension intermédiaire (VMID) généré sur la base des première et deuxième tensions de polarisation (VNW, VPW) .
- 2. Circuit de polarisation de transistors selon la revendication 1, dans lequel le signal de capteur est un signal de fréquence (F_SENSOR) généré par une pluralité de transistors du cœur numérique polarisés par les première et deuxième tensions de polarisation, la fréquence du signal de fréquence étant dépendante de la vitesse des transistors.
- 3. Circuit de polarisation de transistors selon la revendication 1 ou 2, comprenant en outre un autre capteur (418, 918) agencé pour générer le niveau de tension intermédiaire (VMID) .B16124 - DD17882ST
- 4. Circuit de polarisation de transistors selon la revendication 3, dans lequel l'autre capteur comprend un diviseur résistif (418) ou un capteur de résistance à l'état passant (918)..
- 5. Circuit de polarisation de transistors selon la revendication 3, dans lequel le signal de capteur (F_SENSORj représente un courant de fuite d'une pluralité de transistors du cœur numérique polarisés par les première et deuxième tensions de polarisation, et dans lequel l'autre capteur comprend un capteur de courant de fuite.
- 6. Circuit de polarisation de transistors selon l'une quelconque des revendications 3 à 5, dans lequel le deuxième contrôleur comprend en outre un premier comparateur (512) agencé pour comparer le niveau de tension intermédiaire (VMID) à un premier seuil de tension (VTH1) et un deuxième comparateur (514) agencé pour comparer le niveau de tension intermédiaire (VMID.) à un deuxième seuil de tension (VTH2).
7. Circuit de polarisation de transistors selon la revendication 6, dans lequel les premier et deuxième seuils de tension (VTHl , VTH2) sont des seuils fixes 8. Circuit de polarisation de transistors selon la revendication 6, dans lequel les premier et deuxième seuils de tension (VTHl, , VTH2) sont des seuils variables basés sur un signal de référence variable (VMID_REF) généré par l'autre capteur (918). - 9. Circuit de polarisation de transistors selon l'une quelconque des revendications 1 à 8, dans lequel les premier et deuxième actionneurs sont des pompes de charge.
- 10. Circuit de polarisation de transistors selon l'une quelconque des revendications 1 à 9, dans lequel lesdits un ou plusieurs transistors du circuit numérique sont des transistors SOI (silicium sur isolant).
- 11. Procédé de génération de tensions de polarisation de transistors comprenant :recevoir, par un premier contrôleur (402), un signal de capteur (F_SENSOR) généré sur la base des performances d'un ou plusieurs transistors d'un circuit numérique ;B16124 - DD17882ST comparer, par le premier contrôleur (402), le signal de capteur à un signal de référence (F_REF) et générer un premier signal de commande de tension de polarisation (CTRL_N) sur la base de la comparaison ;5 générer, par un premier actionneur (404) sur la base du premier signal de commande de tension de polarisation (CTRL_N), une première tension de polarisation (VNW, VPW) pour polariser des caissons de transistors d'un premier type dans le circuit numérique ;10 générer, par un deuxième actionneur (414) sur la base d'un deuxième signal de commande de tension de polarisation (CTRL_P), une deuxième tension de polarisation (VPW, VNW) pour polariser des caissons de transistors d'un deuxième type dans le circuit numérique ; et
- 15 générer, par un deuxième contrôleur (412), le deuxième signal de commande de tension de polarisation (CTRL_P) sur la base d'un niveau de tension intermédiaire (VMID) généré sur la base des première et deuxième tensions de polarisation (VNW, VPW).
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1762532A FR3075407B1 (fr) | 2017-12-19 | 2017-12-19 | Circuit de commande pour la polarisation de transistors |
| EP18212080.8A EP3502827B1 (fr) | 2017-12-19 | 2018-12-12 | Circuit de commande de polarisation de transistor |
| US16/224,653 US10418977B2 (en) | 2017-12-19 | 2018-12-18 | Control circuit for transistor biasing |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1762532A FR3075407B1 (fr) | 2017-12-19 | 2017-12-19 | Circuit de commande pour la polarisation de transistors |
| FR1762532 | 2017-12-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR3075407A1 true FR3075407A1 (fr) | 2019-06-21 |
| FR3075407B1 FR3075407B1 (fr) | 2020-11-20 |
Family
ID=61802112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1762532A Active FR3075407B1 (fr) | 2017-12-19 | 2017-12-19 | Circuit de commande pour la polarisation de transistors |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10418977B2 (fr) |
| EP (1) | EP3502827B1 (fr) |
| FR (1) | FR3075407B1 (fr) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019225314A1 (fr) * | 2018-05-22 | 2019-11-28 | 株式会社ソシオネクスト | Dispositif à circuit intégré à semi-conducteur |
| CN117352509A (zh) * | 2023-11-03 | 2024-01-05 | 广芯微电子（广州）股份有限公司 | 一种多电压区域衬底偏置结构 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20060132218A1 (en) * | 2004-12-20 | 2006-06-22 | Tschanz James W | Body biasing methods and circuits |
| US7250807B1 (en) * | 2003-06-05 | 2007-07-31 | National Semiconductor Corporation | Threshold scaling circuit that minimizes leakage current |
| US20070236277A1 (en) * | 2006-04-10 | 2007-10-11 | Nec Electronics Corporation | Semiconductor integrated circuit device and substrate bias controlling method |
| US8816754B1 (en) * | 2012-11-02 | 2014-08-26 | Suvolta, Inc. | Body bias circuits and methods |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9785177B1 (en) * | 2016-08-03 | 2017-10-10 | Nxp Usa, Inc. | Symmetrical positive and negative reference voltage generation |
-
2017
- 2017-12-19 FR FR1762532A patent/FR3075407B1/fr active Active
-
2018
- 2018-12-12 EP EP18212080.8A patent/EP3502827B1/fr active Active
- 2018-12-18 US US16/224,653 patent/US10418977B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8816754B1 (en) * | 2012-11-02 | 2014-08-26 | Suvolta, Inc. | Body bias circuits and methods |
Also Published As
| Publication number | Publication date |
|---|---|
| FR3075407B1 (fr) | 2020-11-20 |
| EP3502827B1 (fr) | 2023-07-19 |
| US20190190500A1 (en) | 2019-06-20 |
| US10418977B2 (en) | 2019-09-17 |
| EP3502827A1 (fr) | 2019-06-26 |
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