DE202013012855U1

DE202013012855U1 - Transistor und Schaltung zum Abtasten eines analogen Eingangssignals

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Publication number: DE202013012855U1
Application number: DE202013012855.0U
Authority: DE
Original assignee: Analog Devices Inc
Current assignee: Analog Devices Inc
Priority date: 2012-05-22
Filing date: 2013-05-08
Publication date: 2020-09-14
Anticipated expiration: 2023-05-09
Also published as: CN104321968A; WO2013176882A1; EP2853031A4; CN104321968B; US20130314128A1; EP2853031A1; US8810283B2; TW201401517A; TWI523228B

Abstract

Transistor, der Folgendes umfasst:
eine Wanne aus Halbleitermaterial einer ersten Art von dotiertem Material, wobei die Wanne mit einem Back-Gate-Anschluss gekoppelt ist;
einen Source- und einen Drain-Anschluss, die jeweils mit jeweiligen Gebieten einer zweiten Art von dotiertem Material gekoppelt sind, der zu der ersten Art komplementär ist, wobei die Gebiete jeweils innerhalb der Wanne bereitgestellt sind; und
einen Gate-Anschluss, der über dem Halbleitersubstrat in einem Gebiet bereitgestellt ist, das sich zwischen dem Source-Gebiet und dem Drain-Gebiet erstreckt,
wobei der Back-Gate-Anschluss mit einer Referenzspannungsquelle gekoppelt ist, deren Spannung eine Spannungsgrenze eines durch den Transistor von dem Source-Anschluss zu dem Drain-Anschluss zu führenden Signals überschreitet.

Description

HINTERGRUND
Der Gegenstand der vorliegenden Anmeldung betrifft einen Metall-Oxid-Halbleiter-Feldeffekttransistor- bzw. MOSFET-Abtastschalter und insbesondere einen MOSFET-Abtastschalter, der eine parasitäre Kapazität in PMOS- oder NMOS-Transistoren reduziert.
MOSFETs werden weitverbreitet und in vielen Arten von digitalen und analogen Schaltungen verwendet. Die zwei in der Industrie weitverbreitet verwendeten Arten von MOSFETs sind NMOSFET (n-Typ-MOSFET, NMOS oder NFET) und PMOSFET (p-Typ-MOSFET, PMOS oder PFET). PMOS- und NMOS-Transistoren können in einem komplementären Metall-Oxid-Halbleiter (CMOS) enthalten sein, der typischerweise sowohl komplementäre als auch symmetrische Paare von PMOS- und NMOS-Transistoren verwendet. CMOS-Bauelemente werden in vielen Arten von analogen Schaltungen verwendet, da sich die Charakteristiken der Schaltung durch Ändern der Größe der Komponenten in den Transistoren steuern lassen und da die Transistoren nahezu ideale Schaltcharakteristiken bereitstellen.
PMOS- und NMOS-Transistoren sind in Schaltungen verwendet worden, die digitale und analoge Funktionen integrieren. Beispielsweise sind PMOS- und NMOS-Transistoren in Schaltungen mit geschalteten Kondensatoren verwendet worden, um eine Spannungsabtastung zeitlich variierender Spannungen durchzuführen. Die Spannungsabtastung der zeitlich variierenden Spannung kann erreicht werden, indem ein durch einen PMOS- und/oder einen NMOS-Transistor implementierter Schalter mit einem Abtastkondensator gekoppelt wird. Das Eingangssignal kann durch „Ein“- und „Aus“-schalten des Schalters mit dem kapazitiven Speicherelement gekoppelt werden. Diese Schalter können durch Steuern der an die Gate-Elektrode des PMOS- oder des NMOS-Transistors angelegten Spannung „ein“- und „aus“-geschaltet werden. Schaltungen mit geschalteten Kondensatoren können in Verstärkungsstufen, Komparatoren, Filtern, Digital-Analog-Umsetzern (DACs), Analog-Digital-Umsetzern (ADCs), Abtast-und-Halte-Verstärkern (SHAs) und in vielen anderen Anwendungen verwendet werden.
Fortschritte bei Herstellungstechniken zur Produktion kleinerer MOSFET-Bauelemente haben eine Verwendung von MOSFETs in Anwendungen ermöglicht, die eine höhere Verarbeitungsgeschwindigkeit, einen reduzierten Leistungsverbrauch und einen reduzierten Platzverbrauch erfordern. Beispielsweise verringert eine Reduzierung der Größe von MOSFETs typischerweise die Versorgungsspannung, da eine kleinere Gate-Ansteuerspannung verwendet werden kann, um den MOSFET zu steuern. Das Reduzieren der Größe der MOSFETs beseitigt jedoch nicht alle Gestaltungsherausforderungen und kann neue Herausforderungen mit sich bringen. So kann beispielsweise, obwohl der „Ein“-Widerstand im Übertragungsgatter des MOSFET zwischen der Source und dem Drain des Transistors aufgrund einer verringerten Prozessgeometrie abnehmen kann, der „Ein“-Widerstand dennoch den Betrieb der Transistoren beeinflussen. Des Weiteren ist, wenn eine Spannung an das Gate angelegt wird, um den MOSFET „ein“-zuschalten, der „Ein“-Widerstand des MOSFET eine nichtlineare Funktion der durch den MOSFET gekoppelten Signalspannung.
Darüber hinaus weisen MOSFET-Bauelemente parasitäre Kapazitäten auf, die an den Grenzen zwischen den verschiedenen Gebieten des MOSFET-Bauelements gebildet werden können. Beispielsweise können parasitäre Kapazitäten zwischen dem Gate und einem Back-Gate, zwischen der Source und dem Gate, zwischen der Source und dem Back-Gate, zwischen dem Drain und dem Gate und zwischen dem Drain und dem Back-Gate gebildet werden. Insbesondere wenn sich das MOSFET-Bauelement in dem „Ein“-Zustand befindet, erfährt die durch das MOSFET-Bauelement gekoppelte Signalspannung eine unerwünschte Sperrverarmungskapazität zwischen dem Drain des MOSFET-Bauelements und einem Substrat, auf dem der MOSFET hergestellt ist (Back-Gate), und zwischen der Source des MOSFET-Bauelements und dem Substrat (Back-Gate). Diese parasitären Kapazitäten können frequenzabhängige und spannungsabhängige Verfälschungen induzieren und durch die Transistoren geleitete Signale einführen, was zu Signalfehlern in den Schaltungen führen kann, die sie verwenden. Weitere Beispiele für Bauelemente des Stands der Technik sind in der US 2010/117882 A1 , Caves J T et al „A PCM Voice codec with on-chip filters“ und ABO A M et al „A 1.5 V, 10-bit, 14 MS/s CMOS pipeline analog-to-digital Converter“ offenbart.
Dementsprechend haben die Erfinder einen Bedarf im Stand der Technik identifiziert, den Einfluss parasitärer Kapazitäten auf die Schaltungsleistungsfähigkeit zu minimieren. Insbesondere haben die Erfinder einen Bedarf im Stand der Technik identifiziert, den Einfluss parasitärer Kapazitäten aufgrund der Sperrschichtkapazität zwischen dem Drain und dem Substrat sowie zwischen der Source und dem Substrat zu minimieren.
Figurenliste
Damit Merkmale der vorliegenden Erfindung verstanden werden können, wird nachfolgend eine Reihe von Zeichnungen beschrieben. Es ist jedoch anzumerken, dass die beigefügten Zeichnungen lediglich bestimmte Ausführungsformen der Erfindung veranschaulichen und daher nicht als Einschränkung ihres Schutzumfangs anzusehen sind, da die Erfindung andere ebenso wirksame Ausführungsformen umfassen kann.

1 stellt eine Querschnittsansicht einer Schaltungsstruktur mit einem NMOS-Transistor mit einem Drain und einer Source, die in einer über einer tiefen n-Wanne gebildeten p-Wanne enthalten sind, dar.
2 ist ein Schaltplan, der einen NMOS-Transistor darstellt, gemäß einer Ausführungsform der vorliegenden Erfindung.
3 ist ein Diagramm einer Schaltung, die einen Transistor beinhaltet, der ein Eingangssignal koppelt, gemäß einer Ausführungsform der vorliegenden Erfindung.
4 ist ein Diagramm einer beispielhaften Schaltung eines Pipeline-Analog-Digital-Umsetzers (ADC), der bei einer Schaltung gemäß einer Ausführungsform der vorliegenden Offenbarung Anwendung finden kann.
5 ist ein Diagramm einer beispielhaften Schaltung einer einzelnen Stufe des Pipeline-ADC, die bei einer Schaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung Anwendung finden kann.
6 ist ein Diagramm einer beispielhaften Schaltung eines multiplizierenden ADC (MDAC), der bei einer Schaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung Anwendung finden kann.
7 ist ein Blockdiagramm eines beispielhaften SUB-ADC, der gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung Anwendung finden kann.
8 ist ein Diagramm einer beispielhaften Schaltung eines SUB-ADC, der bei einer Schaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung Anwendung finden kann.

AUSFÜHRLICHE BESCHREIBUNG
Ausführungsformen der vorliegenden Erfindung beinhalten einen Transistorschalter mit Anschlüssen für eine Gate-Spannung, eine Source-Spannung, eine Drain-Spannung und eine Back-Gate-Spannung. Eine Steuerspannung kann an den Gate-Anschluss angelegt werden, um den Transistor ein- und auszuschalten. Ein Eingangssignal kann an den Source-Anschluss angelegt werden, das zu dem Drain-Anschluss geleitet werden soll, wenn der Transistor eingeschaltet ist; idealerweise soll das Eingangssignal ohne Modifikation oder Verfälschung zu dem Drain-Anschluss geleitet werden. Eine Back-Gate-Spannung kann an ein Referenzpotenzial gebunden sein, das eine Grenzspannung des an die Source angelegten Eingangssignals überschreitet, wodurch in dem Transistorbauelement vorhandene inhärente Kapazitäten minimiert werden können. Bei einem NMOS-Transistor, bei dem die niedrige Spannungsgrenze des Eingangssignals Masse wäre, kann das Back-Gate-Referenzpotenzial eine Spannung sein, die niedriger als Masse ist. Bei einem PMOS-Transistor, bei dem die hohe Spannungsgrenze des Eingangssignals VDD wäre, kann das Back-Gate-Referenzpotenzial eine Spannung sein, die höher als VDD ist. Auf diese Weise können parasitäre Kapazitäten des Transistorbauelements reduziert werden, was zu einer geringeren Verfälschung eines durch das Bauelement geleiteten Eingangssignals führen kann.
Bei anderen Ausführungsformen kann eine Bootstrap-Schaltung zwischen dem Source-Anschluss und dem Gate des Transistors enthalten sein, um die Auswirkung eines nichtlinearen „Ein“-Widerstands in dem Transistor zu minimieren. Die Kombination des Anlegens einer Back-Gate-Spannung an das Back-Gate und des Koppelns der Bootstrap-Schaltung mit dem Transistor kann die Änderungen der RC-Einstellzeit einer Schaltung, die den Transistor beinhaltet, reduzieren. Verzerrungen des Eingangssignals aufgrund hoher Frequenzen der Eingangssignale und der Nichtlinearität des „Ein“-Widerstands und der inhärenten Kapazitäten können ebenfalls reduziert werden, indem eine Spannung an das Back-Gate des Transistors angelegt wird und eine Bootstrap-Schaltung zwischen dem Source-Anschluss und dem Gate des Transistors gekoppelt wird.
1 zeigt einen NMOS-Transistor N1 gemäß einer Ausführungsform der vorliegenden Erfindung. Der NMOS-Transistor N1 kann eine Source S, einen Drain D und ein Gate G beinhalten. Die Source S und der Drain D können jeweils ein Gebiet aus einem N-Typ-Material beinhalten, das in einer Wanne 120 aus einem P-Typ-Material angeordnet ist. Das Gate G kann über einem Abschnitt der Wanne 120 ausgebildet sein, der die Source S und den Drain D verbindet. Die Wanne 120 kann innerhalb einer anderen Wanne 122 aus N-Typ-Materialien (als „tiefe Wanne“ bezeichnet) ausgebildet sein, die wiederum innerhalb eines Substrats 124 aus einem P-Typ-Material ausgebildet sein kann. Anschlüsse 112 und 114 können enthalten sein, um Verbindungen zu der tiefen Wanne 122 bzw. dem Substrat 124 bereitzustellen.
1 zeigt auch ein Paar virtueller Kondensatoren CSB und CDB. Die virtuellen Kondensatoren CSB und CDB repräsentieren parasitäre Kapazitäten, die zwischen dem Source- bzw. dem Drain-Gebiet und der Wanne 120 gebildet werden. Die parasitäre Kapazität CSB kann zwischen dem Source-Gebiet S und der Wanne 120 auftreten. Die parasitäre Kapazität CDB kann zwischen dem Drain-Gebiet D und der Wanne 120 auftreten. Diese parasitären Kapazitäten CSB und CDB sind inhärente Eigenschaften von Transistorbauelementen. Die parasitäre Kapazität kann aus Sperrschichtkapazitäten, Ladungsspeicherkapazitäten, Diffusionskapazitäten und/oder einer Sperrverarmungskapazität innerhalb des Bauelements entstehen.
In einer Ausführungsform der vorliegenden Erfindung kann der Transistor N1 einen Back-Gate-Anschluss 110 zum Anlegen einer Vorspannung an die Wanne 120 beinhalten. Die Back-Gate-Vorspannung VBG kann auf einen Wert eingestellt werden, der niedriger als Masse ist (z. B. VBG < VSS). Durch das Vorspannen des Back-Gate-Anschlusses 110 und damit auch der Wanne 120 bei der negativen Spannung werden die parasitären Kapazitäten CSB und CDB innerhalb der Transistorstruktur reduziert. Hochfrequenzsignale, die von dem Source- zu dem Drain-Anschluss durch die Transistorstruktur geleitet werden, zeigen wahrscheinlich geringere Verfälschungseffekte.
Wie besprochen, stellt 1 eine Struktur für einen NMOS-Transistor N1 dar. Die Prinzipien der vorliegenden Erfindung finden auch bei PMOS-Transistoren (nicht gezeigt) Anwendung. Bei solchen Anwendungen wären die in 1 gezeigten Materialien umgekehrt. Das heißt, die Source S, der Drain D und die tiefe Wanne 122 beständen jeweils aus P-Typ-Materialien (nicht gezeigt) anstatt aus N-Typ-Materialien, wie in 1 gezeigt. Ferner beständen die Wanne 120 und das Substrat 124 jeweils aus N-Typ-Materialien (nicht gezeigt) anstatt aus P-Typ-Materialien, wie in 1 gezeigt.
In einem PMOS-Transistor (nicht gezeigt) kann eine Back-Gate-Spannung angelegt werden, die ein hohes Referenzpotenzial überschreitet, das innerhalb der integrierten Schaltung verwendet wird (z. B. VBG > VDD). Auf diese Weise würden parasitäre Kapazitäten CSB und CDB, die zwischen dem Source-Gebiet und dem N-Wannen-Gebiet und zwischen dem Drain-Gebiet und dem N-Wannen-Gebiet gebildet werden, reduziert.
2 ist ein Schaltplan 200, der einen NMOS-Transistor N1 darstellt, gemäß einer Ausführungsform der vorliegenden Erfindung. Der NMOS-Transistor N1 kann Anschlüsse aufweisen, die das Gate G, die Source S, den Drain D, das Back-Gate B (für die in 1 gezeigte Wanne 120) und die tiefe Wanne DW repräsentieren. Eine Eingangsspannung VIN kann an den die Source S repräsentierenden Anschluss angelegt werden und eine Ausgangsspannung VOUT kann an den Drain D repräsentierenden Anschluss angelegt werden. Das Gate G des NMOS-Transistors N1 kann eine Spannung empfangen, um den „Ein“- und den „Aus“-Zustand des Transistors zu steuern.
Die in 2 gezeigte Schaltung 200 kann einen zwischen der Source S und dem Back-Gate B des NMOS-Transistors N1 gekoppelten parasitären Kondensator CSB und einen zwischen dem Drain D und dem Back-Gate B des NMOS-Transistors N1 gekoppelten parasitären Kondensator CDB beinhalten. Wie in 2 gezeigt, weisen die parasitären Kondensatoren CSB und CDB in der Darstellung variable Kapazitäten auf, um die Nichtlinearität dieser Komponenten anzugeben. Wie oben besprochen, kann die Nichtlinearität der Kondensatoren CSB und CDB durch eine sich ändernde Amplitude oder Frequenz von VIN (durch den NMOS-Transistor N1 gekoppeltes Eingangssignal) verursacht werden.
Eine obere Versorgungsspannung VDD kann an die tiefe Wanne DW angelegt werden. Die obere Versorgungsspannung VDD kann die hohe Spannungsgrenze des Eingangssignals sein. Obwohl dies in 2 nicht gezeigt ist, kann das (in 1 gezeigte) Substrat 124 mit der unteren Versorgungsspannung VSS verbunden sein. Die untere Versorgungsspannung VSS kann entweder Masse oder eine negative Versorgungsspannung, die niedriger als Masse ist, sein.
Eine Back-Gate-Vorspannung VBG kann an das Back-Gate angelegt werden. Die Back-Gate-Vorspannung VBG kann auf einen Wert eingestellt werden, der niedriger als Masse ist (z. B. VBG < VSS). Durch das Vorspannen des Back-Gate können die parasitären Kapazitäten CSB und CDB innerhalb der Transistorstruktur reduziert werden. Somit wird die Auswirkung der Nichtlinearität der parasitären Kapazitäten CSB und CDB reduziert. In einem PMOS-Transistor (nicht gezeigt) kann eine Vorspannung VBG angelegt werden, die ein hohes Referenzpotenzial überschreitet, das innerhalb der integrierten Schaltung verwendet wird (z. B. VBG > VDD).
Simulationsergebnisse der beispielhaften Ausführungsformen zeigen, dass, wenn eine Back-Gate-Vorspannung VBG an das Back-Gate B eines Transistors angelegt wird, die niedriger als Masse ist, die Kapazität der parasitären Kondensatoren reduziert werden kann. Die Ergebnisse zeigen eine größere Reduzierung der parasitären Kapazitäten CSB und CDB, wenn eine Back-Gate-Vorspannung VBG auf einen Wert eingestellt wird, der niedriger als Masse ist (z. B. VBG < VSS), verglichen mit einem Fall mit an Masse gekoppeltem Back-Gate (z. B. VBG = VSS). Des Weiteren zeigen Simulationsergebnisse, dass die Abhängigkeit der parasitären Kapazität von einer Spannung des Eingangssignals reduziert wird, wenn die Back-Gate-Vorspannung VBG auf einen Wert eingestellt wird, der niedriger als Masse ist. Insbesondere weist, bei variierendem Wert des Eingangssignals, die Ableitung der parasitären Kapazität CSB und CDB verglichen mit der Ableitung der parasitären Kapazität CSB und CDB, wenn null Volt an das Back-Gate B angelegt werden, eine geringere Steigung auf.
Somit kann das Koppeln des Back-Gate B des Transistors mit einem Spannungswert, der niedriger als Masse ist, die durch die parasitäre Kapazität CSB und CDB repräsentierte Sperrvorspannungsverarmungskapazität reduzieren. Das Anlegen einer niedrigeren Spannung als Masse an das Back-Gate B kann eine Schwellenspannung des Transistors erhöhen. Zwar kann ein Widerstand des Transistors aufgrund einer Zunahme der Schwellenspannung zunehmen, jedoch überwiegt die Reduzierung der Verzerrung aufgrund einer parasitären Kapazität der durch den Transistor N1 gekoppelten Signalspannung die Nachteile einer leichten Zunahme des Transistorwiderstands. Insbesondere überwiegen die Vorteile des Reduzierens der parasitären Kapazitäten die leichte Zunahme des Transistorwiderstands bei höheren Frequenzen, da eine Verzerrung aufgrund einer parasitären Kapazität bei höheren Frequenzen dominant sein kann.
Die Vorteile des Anlegens einer Back-Gate-Vorspannung VBG an das Back-Gate B eines Transistors, die niedriger als Masse ist, können bei einer Reduzierung der Größe der Transistoren offensichtlicher sein, da das Anlegen einer Spannung an das Back-Gate B dieser Transistoren die Schwellenspannung des Transistors nicht wesentlich beeinflusst. Bei Feinlinien-CMOS-Technologien wie 65 nm und darüber hinaus kann der Body-Effekt in Transistoren sehr schwach sein. Somit kann eine Änderung der Back-Gate-Vorspannung VBG eine minimale Auswirkung auf die Schwellenspannung eines Transistors haben. Bei Verwendung von 180-nm-CMOS-Technologien können Entwickler jedoch die Schwellenspannung durch Ändern der Back-Gate-Vorspannung VBG ändern. Das Anlegen einer Spannung an das Back-Gate eines Transistors unter Verwendung von 180 nm ändert somit nicht nur die Auswirkung der parasitären Kapazität, sondern auch die Schwellenspannung des Transistors.
Die Back-Gate-Vorspannung VBG kann in vorbestimmten Perioden während des Betriebs des Transistors an das Back-Gate B angelegt werden oder könnte kontinuierlich während des Betriebs der Schaltung, die den Transistor aufweist, angelegt werden. Beispielsweise könnte es sich bei der vorbestimmten Periode um den Zeitraum handeln, in dem der Transistor dahingehend gesteuert wird, eingeschaltet zu sein. Die Spannungsquelle für die Back-Gate-Vorspannung VBG kann eine Spannungsquelle sein, die Teil der Schaltung ist, die den Transistor beinhaltet, oder kann eine externe Spannungsquelle sein.
Die an das Back-Gate B angelegte Back-Gate-Vorspannung VBG kann eine vorbestimmte Spannung sein, die die Auswirkung der parasitären Kapazitäten CSB und CDB minimiert. Beispielsweise kann eine Back-Gate-Vorspannung VBG von -1 V an das Back-Gate B angelegt werden, um die Auswirkung der parasitären Kapazitäten CSB und CDB zu reduzieren.
Wie in den 1 und 2 gezeigt, kann der Transistor N1 einen virtuellen nichtlinearen Widerstand RSD enthalten. Der Widerstand RSD repräsentiert die Nichtlinearität des „Ein“-Widerstands des Transistors N1. Der Widerstand RSD kann nichtlinear sein, da beim Anlegen einer Spannung an das Gate, um den Transistor „ein“-zuschalten, der „Ein“-Widerstand des Transistors eine nichtlineare Funktion der durch den Transistor gekoppelten Signalspannung ist. Somit kann die Nichtlinearität des Widerstands RSD die Betriebscharakteristiken des Transistors ändern, wenn der Transistor „ein“-geschaltet ist.
Die Nichtlinearität des Widerstands RSD kann durch Bootstrapping der Gate-Ansteuerspannung auf einen erhöhten Pegel der Eingangsspannung VIN gesteuert werden. 2 zeigt eine optionale Bootstrap-Schaltung 210, die enthalten sein kann, um die Auswirkung der Nichtlinearität des Widerstands RSD zu minimieren. Beispiele für derartige Schaltungen finden sich beispielsweise im US-Patent Nr. 6,118,326 . Überschreitet in diesen Schaltungen eine Versorgungsspannung, die dem Gate des Transistors zum „Ein“-schalten des Transistors zugeführt wird, eine Spannung der Eingangsspannung VIN, so kann die Versorgungsspannung dem Gate des Transistors zugeführt werden, ohne die Durchbruchspannung des Transistors zu überschreiten. Liegt die Versorgungsspannung, die dem Gate des Transistors zum „Ein“-schalten des Transistors zugeführt wird, unter der Eingangsspannung VIN, so ist die Gate-Ansteuerspannung, die dem Gate des Transistors zum Einschalten des Transistors zugeführt wird, gleich dem Wert der Eingangsspannung VIN plus eine feststehende Spannung. Die feststehende Spannung kann eine Vorspannung oder die Versorgungsspannung sein. Diese Gate-Ansteuerspannung stellt eine im Wesentlichen konstante Gate-zu-Source-Spannung VGS in dem Transistor bereit, die gleich der feststehenden Spannung ist und im Wesentlichen unabhängig von der Eingangsspannung VIN ist. Die konstante Gate-zu-Source-Spannung VGS kann zu einem im Wesentlichen konstanten „Ein“-Widerstand führen. Die Bootstrap-Schaltung kann einen Boost-Kondensator verwenden, der in einem Modus auf eine Versorgungsspannung geladen und zu der Eingangsspannung VIN hinzugefügt wird, um eine feststehende Gate-Spannung bereitzustellen, um eine nahezu konstante Leitung über den Eingabebereich beizubehalten.
Die Bootstrap-Schaltung kann verwendet werden, um einen konstanten „Ein“-Widerstand in Kombination mit dem Anlegen einer Back-Gate-Vorspannung VBG an das Back-Gate bereitzustellen, um die parasitäre Kapazität CSB und CDB zu reduzieren.
3 ist ein Diagramm einer Schaltung 300, die einen Transistor 310 beinhaltet, der ein Eingangssignal VIN koppelt. Der Transistor 310 kann ein Eingangssignal VIN von einer Signalquelle 320 an der Source S des Transistors 310 empfangen und das Eingangssignal VIN mit dem Drain D des Transistors 310 koppeln. Das Koppeln des Eingangssignals VIN kann durch ein Steuersignal von einer Steuerung 330 gesteuert werden, das an das Gate G des Transistors angelegt wird. Eine Back-Gate-Vorspannung VBG kann an das Back-Gate BG des Transistors 310 angelegt werden. Das Eingangssignal VIN von der Signalquelle 320 kann zwischen einer hohen Spannungsgrenze und einer niedrigen Spannungsgrenze variieren. Die an das Back-Gate BG angelegte Back-Gate-Vorspannung VBG kann ein Wert, der niedriger als die niedrige Spannungsgrenze des Eingangssignals VIN ist, oder ein Wert, der höher als die hohe Spannungsgrenze des Eingangssignals VIN ist, sein. Die Back-Gate-Vorspannung VBG kann im Fall eines NMOS-Transistors ein Wert sein, der niedriger als die niedrige Spannungsgrenze des Eingangssignals VIN ist. Die Back-Gate-Spannung VBG kann im Fall eines PMOS-Transistors ein Wert sein, der höher als die hohe Spannungsgrenze des Eingangssignals VIN ist.
4 ist ein Diagramm einer beispielhaften Schaltung eines Pipeline-Analog-Digital-Umsetzers (ADC) 400, der bei einer Schaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung Anwendung finden kann. Der Pipeline-ADC 400 kann eine Reihe von Stufen 402a, 402b und 402c, einen SUB-ADC 404 und Korrekturlogik 406 enthalten.
Der Pipeline-ADC 400 kann in der ersten Stufe 402a ein analoges Eingangssignal Ain empfangen. Der Pipeline-ADC 400 kann auch ein Komplement des Eingangssignals Ain empfangen. Das analoge Eingangssignal Ain kann in der ersten Stufe 402a abgetastet und gehalten werden. Die erste Stufe 402a kann das Signal verarbeiten und gibt eine Ausgangsrestspannung Vo aus, die an die nächste Stufe weitergeleitet wird, und kann einen digitalen Code mit niedriger Auflösung an die Korrekturlogik 402 ausgeben. Jede der Stufen 402a, 402b und 402c kann eine Anzahl von Bits auflösen. Die Ausgangsrestspannung Vo in der letzten Stufe kann an einen SUB-ADC 404 ausgegeben werden, der die letzten Bits auflöst. Der SUB-ADC 404 kann ein Flash-ADC sein. Die Korrekturlogik 406 kann den digitalen Code von jeder der Stufen 402a, 402b und 402c und von dem SUB-ADC 404 empfangen. Die Korrekturlogik 406 kann Fehler, die in den Stufen 402a, 402b und 402c gemacht wurden, korrigieren.
5 ist ein Diagramm einer beispielhaften Schaltung einer einzelnen Stufe 500 des Pipeline-ADC 400, die bei einer Schaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung Anwendung finden kann. Die einzelne Stufe 500 des Pipeline-ADC 400 kann einen multiplizierenden ADC (MDAC) 502 und einen Sub-ADC 504 enthalten. Das an die einzelne Stufe 500 gesendete Eingangssignal Ain kann dem MDAC 502 und dem Sub-ADC 504 zugeführt werden. Der Sub-ADC 504 kann die Eingabe Ain in einen digitalen Code mit niedriger Auflösung umsetzen. Die Ausgabe von dem Sub-ADC 504 kann an die Korrekturlogik 406 (in 4 gezeigt) und an den MDAC 502 ausgegeben werden. Der MDAC 502 kann die Ausgabe des Sub-ADC 504 in ein analoges Signal umsetzen, das von dem Eingangssignal Ain subtrahiert wird, um ein Restsignal zu erhalten. Das Restsignal von dem MDAC 502 kann der nächsten Stufe in dem Pipeline-ADC 400 zugeführt werden.
6 ist ein Diagramm einer beispielhaften Schaltung eines MDAC 600, der bei einer Schaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung Anwendung finden kann. Die Schaltung eines MDAC 600 kann Abtasttransistoren 602 und 604, die mit Abtastkondensatoren 606 bzw. 608 gekoppelt sind, Bootstrap-Schaltungen 610 und 612, die die Source und das Gate der Transistoren 602 bzw. 604 koppeln, Transistoren 614 und 616, die Vrefdc mit Kondensatoren 618 bzw. 620 koppeln, einen Transistor 622, einen Vorverstärker 624 und Rückkopplungskondensatoren 626 und 628 beinhalten. Die Back-Gates der Abtasttransistoren 602 und 604 können mit Spannungsquellen 632 bzw. 634 gekoppelt sein.
Der MDAC 600 kann das Eingangssignal Ain abtasten und eine Restspannung Vo erzeugen, die an die nächste Stufe in dem Pipeline-ADC 400 gesendet wird. Der MDAC 600 kann das Eingangssignal Ain abtasten und das Eingangssignal Ain mit einer Referenzspannung Vrefdc vergleichen, die über die Kondensatoren 618 und 620 zugeführt wird. Ist das abgetastete Eingangssignal niedriger als die Referenzspannung Vrefdc, so kann das abgetastete Eingangssignal als Restspannung Vo ausgegeben werden, nachdem es durch den Vorverstärker 624 verstärkt wurde. Ist das abgetastete Eingangssignal jedoch höher als Vrefdc, so kann die Referenzspannung Vrefdc von dem abgetasteten Eingangssignal subtrahiert und durch den Vorverstärker 624 verstärkt werden, bevor sie als Restspannung Vo ausgegeben wird. Der durch den MDAC erzeugte Rest wird an die nächste Stufe des Pipeline-ADC 400 weitergegeben.
Wie in 6 gezeigt, kann der MDAC 600 eine Schaltung mit geschalteten Kondensatoren beinhalten, die einen Abtasttransistor 602 und einen Abtastkondensator 606 oder einen Abtasttransistor 604 und einen Abtastkondensator 608 beinhaltet. Die Back-Gates der Abtasttransistoren 602 und 604 können mit den Spannungsquellen 632 bzw. 634 gekoppelt sein, um die parasitäre Kapazität zwischen dem Drain und dem Back-Gate und die parasitäre Kapazität zwischen der Source und dem Back-Gate zu reduzieren. Die Spannungsquellen 632 und 634 können dazu konfiguriert sein, den Back-Gates der Abtasttransistoren 602 und 604 einen Wert zuzuführen, der niedriger als Masse ist. Wie oben besprochen, können Bootstrapping-Schaltungen 610 und 612 zwischen den die Eingangssignale empfangenden Knoten und den Gates der Abtasttransistoren 602 und 604 gekoppelt sein, um die Nichtlinearität des „Ein“-Widerstands der Abtasttransistoren 602 bzw. 604 zu minimieren.
7 ist ein Blockdiagramm eines beispielhaften SUB-ADC 700, der gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung Anwendung finden kann. Der SUB-ADC 700 kann einen Parallel-ADC-Block 702, der Eingangssignale empfängt, und Logik 704 enthalten. Der Parallel-ADC-Block 702 kann ein Flash-ADC oder andere Arten von ADCs sein. Die Ausgabe von der Logik 704 kann einem Digital-Analog-Umsetzer (DAC) 706 bereitgestellt werden.
Der Parallel-ADC-Block 702 kann die Eingangssignale empfangen und die analogen Eingangssignale unter Verwendung von Komparatoren 708 mit einer Reihe von Referenzspannungen vergleichen. 8 ist ein Diagramm einer beispielhaften Schaltung eines SUB-ADC 800, der bei einer Schaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung Anwendung finden kann. Die Schaltung in 8 kann einer oder mehreren der Schaltungen in dem ADC-Block 702 entsprechen, die die Eingangssignale bei einem oder mehreren Referenzwerten abtasten.
Die beispielhafte Schaltung des SUB-ADC 800 kann Abtasttransistoren 802 und 804, Spannungsquellen 806 und 808, die dem Back-Gate der Abtasttransistoren 802 bzw. 804 eine negative Spannung bereitstellen, Rückkopplungskondensatoren 810 und 812, Schalter 814 und 816, die die Zufuhr der Referenzspannung Vref steuern, einen Transistor 818 und einen Komparator 820 beinhalten. Der SUB-ADC 800 kann Bootstrap-Schaltungen 822 und 824 enthalten, die die Source und die Gates der Transistoren 802 bzw. 804 koppeln.
Wie in 8 gezeigt, kann der SUB-ADC 800 Spannungsquellen 806 und 808 enthalten, die mit den Back-Gates der Abtasttransistoren 802 und 804 gekoppelt sind, um die parasitäre Kapazität zwischen dem Drain und dem Back-Gate und die parasitäre Kapazität zwischen der Source und dem Back-Gate zu reduzieren. Die Spannungsquellen 806 und 808 können dem Back-Gate der Abtasttransistoren 802 und 804 einen Wert zuführen, der niedriger als Masse ist.
Wie oben besprochen, können optional Bootstrapping-Schaltungen 822 und 824 zwischen den die Eingangssignale empfangenden Knoten und den Gates der Abtasttransistoren 802 und 804 gekoppelt sein. Die Bootstrapping-Schaltungen 822 und 824 können enthalten sein, um die Nichtlinearität des „Ein“-Widerstands des Abtasttransistors 802 bzw. 804 zu minimieren.
Die beispielhaften Ausführungsformen zum Bereitstellen einer Spannung an das Back-Gate eines Transistors können auf beliebige Schaltungen mit einer über den Transistor gekoppelten zeitlich variierenden Spannung angewendet werden. Der Transistor kann mit einem Kondensator, einem Verstärkereingang, einem analogen Multiplexer oder anderen Bauelementen gekoppelt sein, die eine Ausgabe von dem Transistor empfangen.
Die beispielhaften Ausführungsformen wurden unter Bezugnahme auf NMOS-Transistoren beschrieben. Die beispielhaften Ausführungsformen lassen sich jedoch auf Ausführungsformen übertragen, die zur Verwendung in Schaltungen mit geschalteten Kondensatoren, die PMOS-Transistoren verwenden, geeignet sind. So kann beispielsweise, anstatt eine Back-Gate-Spannung mit einem Wert, der niedriger als Masse ist, an das Back-Gate des NMOS-Transistors anzulegen, eine Back-Gate-Spannung, die ein innerhalb der integrierten Schaltung verwendetes hohes Referenzpotenzial überschreitet, an das Back-Gate des PMOS-Transistors angelegt werden. Darüber hinaus könnte eine Kombination von PMOS- und NMOS-Transistoren gemäß den beispielhaften Ausführungsformen verwendet werden.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

US 2010117882 A1 [0005]
US 6118326 [0025]

Claims

Transistor, der Folgendes umfasst: eine Wanne aus Halbleitermaterial einer ersten Art von dotiertem Material, wobei die Wanne mit einem Back-Gate-Anschluss gekoppelt ist; einen Source- und einen Drain-Anschluss, die jeweils mit jeweiligen Gebieten einer zweiten Art von dotiertem Material gekoppelt sind, der zu der ersten Art komplementär ist, wobei die Gebiete jeweils innerhalb der Wanne bereitgestellt sind; und einen Gate-Anschluss, der über dem Halbleitersubstrat in einem Gebiet bereitgestellt ist, das sich zwischen dem Source-Gebiet und dem Drain-Gebiet erstreckt, wobei der Back-Gate-Anschluss mit einer Referenzspannungsquelle gekoppelt ist, deren Spannung eine Spannungsgrenze eines durch den Transistor von dem Source-Anschluss zu dem Drain-Anschluss zu führenden Signals überschreitet.
Transistor nach Anspruch 1, wobei: die erste Art von dotiertem Material ein P-Typ-Material ist, die zweite Art von dotiertem Material ein N-Typ-Material ist, das zu führende Signal zwischen einer niedrigen Referenzspannung und einer hohen Referenzspannung variieren soll, und die Referenzspannungsquelle ein Potenzial aufweist, das geringer als die niedrige Referenzspannung ist.
Transistor nach Anspruch 2, wobei die niedrige Referenzspannung Masse ist.
Transistor nach Anspruch 1, wobei: die erste Art von dotiertem Material ein N-Typ-Material ist, die zweite Art von dotiertem Material ein P-Typ-Material ist, das zu führende Signal zwischen einer niedrigen Referenzspannung und einer hohen Referenzspannung variieren soll, und die Referenzspannungsquelle ein Potenzial aufweist, das größer als die hohe Referenzspannung ist.
Transistor nach Anspruch 4, wobei die hohe Referenzspannung die positive Versorgungsspannung ist.
Schaltung, die Folgendes umfasst: einen MOSFET-Transistor, der einen Source-Anschluss, einen Drain-Anschluss, einen Gate-Anschluss und einen Back-Gate-Anschluss umfasst, eine Signalquelle, die mit dem Source-Anschluss gekoppelt ist, um ein Eingangssignal zu erzeugen, das zwischen einer hohen und einer niedrigen Spannungsgrenze variiert; und eine Referenzspannungsquelle, die mit dem Back-Gate-Anschluss gekoppelt ist und eine Spannung aufweist, die eine der Spannungsgrenzen der Signalquelle überschreitet.
Schaltung nach Anspruch 6, wobei die Referenzspannungsquelle mit dem Back-Gate-Anschluss gekoppelt ist, wenn der Transistor dahingehend gesteuert wird, eingeschaltet zu sein.
Schaltung nach Anspruch 6, wobei: der MOSFET-Transistor ein NMOS-Transistor ist und die Referenzspannungsquelle eine Spannung aufweist, die niedriger als die niedrige Spannungsgrenze der Signalquelle ist.
Schaltung nach Anspruch 6 oder 7, wobei: der MOSFET-Transistor ein PMOS-Transistor ist und die Referenzspannungsquelle eine Spannung aufweist, die höher als die hohe Spannungsgrenze der Signalquelle ist.
Schaltung nach einem der Ansprüche 6-9, die ferner Folgendes umfasst: eine Gate-Steuerung, die mit einem Gate des MOSFET-Transistors gekoppelt ist und den MOSFET-Transistor selektiv ein- und ausschaltet.
Schaltung nach einem der Ansprüche 6-10, die ferner Folgendes umfasst: eine Bootstrapping-Schaltung, die zwischen der Source und einem Gate des Transistors gekoppelt ist, um die Nichtlinearität des zwischen dem Drain und der Source des Transistors gebildeten Ein-Widerstands zu reduzieren.
Schaltung zum Abtasten eines analogen Eingangssignals, die Folgendes umfasst: einen Transistor, der auf einem Substrat bereitgestellt ist, das mit Masse gekoppelt ist, wobei eine Source und ein Drain in einem Back-Gate des Transistors angeordnet sind, wobei die Analogeingabe der Source oder dem Drain des Transistors zugeführt wird und das Back-Gate eine Back-Gate-Spannung mit einem Wert, der niedriger als Masse ist, empfängt; und einen Abtastkondensator, der mit der Source oder dem Drain des Transistors gekoppelt ist.
Schaltung zum Abtasten des analogen Eingangssignals nach Anspruch 12, die ferner Folgendes umfasst: eine Bootstrapping-Schaltung, die zwischen der Source und einem Gate des Transistors gekoppelt ist, um die Nichtlinearität des zwischen dem Drain und der Source des Transistors gebildeten Ein-Widerstands zu reduzieren.
Schaltung zum Abtasten des analogen Eingangssignals nach Anspruch 12, wobei die Back-Gate-Spannung während des Schaltungsbetriebs kontinuierlich bereitgestellt wird.
Schaltung zum Abtasten des analogen Eingangssignals nach Anspruch 12, wobei die Back-Gate-Spannung bereitgestellt wird, wenn der Transistor eingeschaltet ist.
Schaltung zum Abtasten des analogen Eingangssignals nach einem der Ansprüche 12-15, wobei 65 nm oder kleinere Technologien für den Transistor verwendet werden.
Schaltung zum Abtasten eines analogen Eingangssignals, die Folgendes umfasst: einen Transistor, der auf einem Substrat angeordnet ist, das mit Masse gekoppelt ist, wobei eine Source und ein Drain in einem Back-Gate des Transistors angeordnet sind, wobei die Analogeingabe der Source oder dem Drain des Transistors zugeführt wird und das Back-Gate eine Back-Gate-Spannung mit einem Wert, der höher als eine hohe Spannungsgrenze des Eingangssignals ist, empfängt; und einen Abtastkondensator, der mit der Source oder dem Drain des Transistors gekoppelt ist.
Schaltung zum Abtasten des analogen Eingangssignals nach Anspruch 17, die ferner Folgendes umfasst: eine Bootstrapping-Schaltung, die zwischen der Source und einem Gate des Transistors gekoppelt ist, um die Nichtlinearität des zwischen dem Drain und der Source des Transistors gebildeten Ein-Widerstands zu reduzieren.
Schaltung zum Abtasten des analogen Eingangssignals nach Anspruch 17, wobei die Back-Gate-Spannung während des Schaltungsbetriebs kontinuierlich bereitgestellt wird.
Schaltung zum Abtasten des analogen Eingangssignals nach Anspruch 17, wobei die Back-Gate-Spannung bereitgestellt wird, wenn der Transistor eingeschaltet ist.
Schaltung zum Abtasten des analogen Eingangssignals nach einem der Ansprüche 17-20, wobei 65 nm oder kleinere Technologien für den Transistor verwendet werden.
Schaltung zum Vergleichen eines analogen Eingangssignals mit einer Referenzspannung, die Folgendes umfasst: einen Transistor, der ein Eingangssignal an einer Source oder einem Drain empfängt; einen mit dem Transistor gekoppelten Kondensator; einen mit dem Kondensator gekoppelten Komparator, wobei der Komparator die Spannung an dem Kondensator mit der Referenzspannung vergleicht; und eine Back-Gate-Spannungsquelle, die mit einem Back-Gate des Transistors gekoppelt ist, wobei die Back-Gate-Spannungsquelle eine Back-Gate-Spannung mit einem Wert, der niedriger als Masse ist, bereitstellt.
Schaltung nach Anspruch 22, die ferner eine Bootstrapping-Schaltung umfasst, die zwischen der Source und einem Gate des Transistors gekoppelt ist, um die Nichtlinearität des zwischen dem Drain und der Source des Transistors gebildeten Ein-Widerstands zu reduzieren.