KR0158478B1 - 반도체 메모리장치의 기판전압 조절회로 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치의 전압발생회로
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치의 리프레시 특성에 따라 조절되는 기판전압을 발생시킴
3. 발명의 해결 방법의 요지
반도체 메모리장치의 기판전압발생회로는 발진제어신호에 의해 발진신호를 발생하는 발진수단과, 상기 발진신호에 의해 기판전압의 전위를 낮추어 차지펌핑하여 백바이어스전압을 발생하는 수단 및 기판전압의 레벨을 감지한 후 리프레시 특성에 따라 상기 발진제어신호의 주기를 조절하는 전압조절수단들을 구비한다. 그러므로 전압조절수단은 스위칭소자들을 선택적으로 제어되어 채널트랜지스터들의 채널 저항을 가변시킴으로서 반도체 메모리장치의 리프레시 특성에 따라 감지전압을 상승 또는 하강 조절할 수 있는 발진제어신호를 발생한다.
4. 발명의 중요한 용도
반도체 메모리장치에서 리프레시 특성에 따라 조절된 기판전압을 발생시킴
Description
제1도는 종래의 반도체 메모리장치에서 기판전압을 발생하는 회로의 구성도.
제2도는 본 발명에 따른 기판전압발생회로의 전압검출부 구성도.
제3도는 제2도에 의해 조절되는 기판전압의 특성도.
제4도는 본 발명에 따른 기판전압발생회로의 또 다른 전압검출부의 구성도.
* 도면의 주요부분에 대한 부호의 설명
10 : 발진회로 20 : 구동회로
30 : 차지펌프회로 40 : 전압검출회로
210,410 : 제2전압조절부 230,430 : 제1전압조절부
450 : 제3전압조절부 270,470 : 버퍼
본 발명은 반도체 메모리장치의 기판전압발생회로에 관한 것으로, 특히 리프레시 특성에 따라 기판전압을 조절할 수 있는 회로에 관한 것이다.
일반적으로 다이내믹 랜덤 억세스 메모리(dynamic Random Access Memory)에서는 음전압을 발생하는 기판전압발생회로(Substrate-Bias Generator)를 구비한다. 상기 기판전압발생회로로부터 발생되는 음전압을 DRAM의 기판에 인가하면, 트랜지스터의 몸체효과(body effect)로 인해 발생되는 드레시홀드전압(threshold voltage)의 변화를 최소화할 수 있으며, 펀치-스루우(punch-through) 전압을 높일 수 있고, 접합 정전용량(junction capacitance)를 감소시켜 동작속도를 향상시킬 수 있다. 또한 상기 기판전압VBB를 접지전원단에 연결하면, 서브드레시홀드(subthreshold) 전류를 줄일 수 있고, 입력전압의 언더슈트(undershoot)에 의한 순방향 바이어스(forward-bias)되는 것을 억제시켜 메모리장치를 보호할 수 있다. 따라서 DRAM의 기판에 일정한 음전압을 인가하면 메모리장치의 성능이 전반적으로 향상된다.
제1도는 종래의 DRAM에서 사용하는 기판전압발생회로의 구성을 도시하고 있다. 발진회로(oscillator)10은 수신되는 발진제어신호ΦEN에 따라 구동되어 구형파의 발진신호를 발생한다. 상기 발진회로10의 출력단에 연결되는 구동회로20은 상기 발진신호를 증폭하여 차지펌프회로(charge pumper)30으로 출력한다. 그러면 상기 차지펌프회로30은 발진신호가 발생되는 주기에서 인에이블되어 기판의 전하를 차지 및 펌핑하여 음전압의 기판전압VBB를 발생한다. 상기 기판전압VBB는 음전압으로서 기판으로 공급된다. 또한 상기 기판전압VBB는 전압검출회로40으로 인가되며, 상기 전압검출회로40은 상기 기판전압VBB를 검출하여 일정한 기준전압 이하로 떨어지면 상기 발진제어신호(ΦEN)을 발생한다. 따라서 상기 전압검출회로40은 상기 기판전압VBB가 일정 음전압 레벨을 유지하지 못하면 기판전압VBB를 조절하기 위한 상기 발진제어신호(ΦEN)를 발생한다.
상기 전압검출회로40의 구성을 살펴보면, 전원전압VCC와 접속노드102 사이에 연결되고 게이트전극이 접지전압VSS에 연결되는 피모오스트랜지스터111과, 상기 접속노드102에 드레인전극이 연결되며 게이트전극이 전원전압VCC에 연결되는 엔모오스트랜지스터112와, 상기 엔모오스트랜지스터의 소오스전극과 출력노드101 사이에 연결되고 게이트전극이 상기 출력노드101에 연결되는 피모오스트랜지스터113과, 상기 접속노드102와 상기 발진회로10의 사이에 연결되는 버퍼114로 구성된다. 여기서 상기 모오스트랜지스터111-113은 기판전압VBB의 레벨을 검출하는 감지수단이 되고, 버퍼114는 검출된 신호에 따라 발진제어신호를 발생하는 수단이 된다. 먼저 기판전압VBB 감지수단의 동작을 살펴보면, 피모오스트랜지스터111은 게이트전극이 접지전압VSS에 연결되어 있으므로 턴온되며, 엔모오스트랜지스터112는 게이트전극이 전원전압VCC에 연결되었으므로 턴온되고, 상기 피모오스트랜지스터113은 게이트전극이 기판전압VBB에 연결되어 있으므로 턴온된다. 따라서 상기 모오스트랜지스터111-113은 모두 턴온 상태를 유지한다. 이때 상기 모오스트랜지스터111-113의 채널 사이즈에 의해 발생되는 채널 저항에 의해 상기 접속노드102에는 소정의 전압이 발명된다. 그러면 버퍼114는 상기 접속노드102에 발생되는 전압의 레벨에 따라 트립되어 상기 발진제어신호(ΦEN)의 논리를 결정한다. 즉, 상기 기판전압VBB가 설정된 레벨보다 높아지면 상기 모오스트랜지스터111-113의 채널 저항에 의해 증가되어, 상기 접속노드102에 검출되는 전압의 레벨이 상기 버퍼114의 트립 전압레벨보다 높아진다. 그리고 상기 기판전압VBB가 설정된 레벨을 유지하면 상기 접속노드102에 검출되는 전압의 레벨은 상기 버퍼114의 트립전압 레벨보다 낮은 상태를 유지하게 된다. 그러므로 상기 모오스트랜지스터111-113의 사이즈는 상기 버퍼114의 트립전압(trip voltage)과 상기 기판전압VBB의 레벨에 따라 설정된다. 즉, 상기 기판전압VBB가 설정된 레벨로 발생되는 경우에는 상기 접속노드102에 발생되는 전압이 상기 버퍼114의 트립전압보다 낮은 레벨로 발생될 수 있도록, 상기 모오스트랜지스터111-113의 사이즈를 조절한다. 따라서 상기 전압검출부40은 상기 기판전압VBB를 미리 설정된 레벨의 음전압이 발생되도록 발진제어신호ΦEN을 발생한다. 따라서 상기 기판전압VBB는 항상 일정한 레벨을 갖는 음전압으로 발생된다.
그러나 리프레시 동작을 수행하여 메모리셀(memory cell)에 저장되어 있는 데이타를 다시 저장하는(restore) DRAM에서는 상기 메모리셀의 스테틱 리프레시(static refresh) 특성과 다이내믹 리프레시(dynamic refresh) 특성이 제조 수율(yield)를 결정한다. 상기 스테틱 리프레시 특성은 상기 메모리셀의 스토리지 노드(storage node)의 접합 누설 전류(junction leakage current)와 관련된다. 즉, 상기 기판으로 인가되는 음전압을 낮추어주면 상기 스토리지 노드의 접합에 인가되는 역전압이 낮아져 상기 접합누설전류가 감소되며, 이로인해 스테틱 리프레시 특성이 개선된다. 또한 다이내믹 리프레시 특성은 인접한 메모리셀의 절연(isolation)과 관련된다. 즉, 기판으로 인가되는 음전압을 낮추면 메모리셀의 스토리지 노드 사이에 포텐셜 배리어(potential barrier)가 높아져서 절연특성이 향상되므로써 절연특성이 향상된다. 또한 반도체 메모리장치는 수 많은 로직들의 결합에 의해 메모리장치의 기능을 구현한다. 따라서 상기 메모리장치를 제조하기 위해서는 많은 제조 공정을 거쳐야 하며, 이때 제조 공정상의 결함에 의해 상기 로직들을 각각 다른 특성을 가질 수 있다. 그러나 상기 제1도와 같은 구성을 갖는 전압검출회로40을 사용하는 경우, 상기 모오스트랜지스터111-113의 채널 사이즈가 결정되어 있으므로 반도체 메모리장치의 제조 공정상의 차이 및 리프레시 특성에 무관하게 일정한 음전압을 발생시키게 되며, 이로인해 메모리장치의 제조 수율을 저하시키는 문제점이 야기된다.
따라서 본 발명의 목적은 반도체 메모리장치의 기판전압을 발생하는 회로에서 리프레시 특성에 따라 기판전압의 레벨을 조절할 수 있는 회로를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리장치에서 검출된 기판전압의 레벨에 따라 기판전압을 발생하는 회로에서 상기 검출된 기판전압의 레벨을 조절하여 상기 기판전압의 레벨을 최적으로 발생할 수 있는 회로를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 메모리장치에서 검출된 기판전압의 레벨에 따라 기판전압을 발생하는 회로에서 전력소모를 방지하며 상기 검출된 기판전압의 레벨을 조절하여 상기 기판전압의 레벨을 최적으로 발생할 수 있는 회로를 제공함에 있다.
이러한 본 발명의 목적들을 달성하기 위하여, 반도체 메모리장치의 기판전압전압발생회로에 있어서, 기판전압 제어신호에 의해 발진신호를 발생하는 발진기와, 상기 기판에 차지된 전하를 상기 발진신호에 의해 펌핑하여 접지단으로 방출하여 상기 기판전압을 음전압으로 유지하는 차지펌핑회로와, 상기 기판전압의 레벨을 검출하여 상기 발진기에 기판전압 제어신호를 출력하는 검출기로 구성되는 것을 특징으로 한다. 그리고 상기 검출기는 제1전원전압과 기판제어신호의 출력단 사이에 연결되고 제어단이 제2전원전압이 연결되는 적어도 2개의 제1채널 트랜지스터들과 상기 제1채널 트랜지스터들과 각각 병렬 연결되는 스위칭소자들로 구성되며, 상기 제1채널 트랜지스터들의 채널 저항에 의해 상기 기판전압의 레벨을 검출하며, 상기 스위칭소자들의 선택적 제어에 의해 상기 기판전압의 레벨을 상승변환할 수 있는 제1조절부와, 상기 기판전압제어신호의 출력단과 상기 기판전압 사이에 연결되고 제어단이 제1전원전압에 연결되는 적어도 2개의 제2채널 트랜지스터들과 상기 제2채널 트랜지스터들과 각각 병렬 연결되는 스위칭소자들로 구성되며, 상기 제2채널 트랜지스터들의 채널 저항에 의해 기판전압의 레벨을 검출하며, 상기 스위칭소자들의 선택적 제어에 의해 상기 기판전압의 레벨을 하강 변환할 수 있는 제2조절부로 구성된 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
여기에서 사용되는 제1채널 트랜지스터라는 용어는 피모오스트랜지스터를 나타낸다. 제2채널 트랜지스터라는 용어는 엔모오스트랜지스터를 나타낸다. 제1전압은 동작 전원전압VCC를 의미한다. 제2전압이라는 용어는 접지전압VSS를 의미한다. 또한 여기서 상기 기판전압VBB를 낮게한다는 의미는 더 큰 음전압 레벨로 한다는 의미이다.
본 발명에 따른 반도체 메모리장치의 기판전압발생회로에서 발진회로10, 구동회로20, 차지펌프회로30의 구성은 도시되지 않았으며, 이들의 구성 및 동작은 상기 제1도에서와 동일한다.
제2도는 본 발명에 따른 전압검출회로40의 제1실시예에 대한 구성도로서, 피모오스트랜지스터250은 상기 기판전압VBB에 드레인전극과 게이트전극이 공통접속된다. 제1조절부210은 게이트전극들이 접지전압VSS에 공통으로 연결되고 전원전압VCC과 접속노드201 사이에 직렬 연결되는 피모오스트랜지스터211-21n들 및 상기 피모오스트랜지스터211-21n들의 드레인전극과 소오스전극 사이에 각각 병렬 연결되는 퓨즈221-22n들로 구성된다. 상기 제1조절부210은 상기 퓨즈221-22n이 커팅되면, 상기 커팅된 퓨즈의 수에 대응하는 피모오스트랜지스터221-21n의 채널저항 증가에 따라 제1감지전압이 낮아져 상기 기판전압VBB를 상승시키는 기능을 수행한다. 제2조절부는 상기 게이트전극들이 상기 전원전압VCC에 공통으로 연결되고 상기 접속노드201와 상기 피모오스트랜지스터250의 소오스전극 사이에 직렬연결되는 엔모오스트랜지스터231-23n들 및 상기 엔모오스트랜지스터231-23n들의 드레인과 소오스전극 사이에 병렬 연결되는 퓨즈241-24n들로 구성된다. 상기 제2조절부230은 상기 퓨즈241-24n이 커팅되면, 상기 커팅된 퓨즈의 수에 대응되는 엔모오스트랜지스터231-23n들의 채널저항이 증가되어 제2감지전압을 증가시킨다. 따라서 상기 제2감지전압이 증가되면 상기 기판전압VBB를 하강시키는 기능을 수행한다. 버퍼270은 상기 접속노드201에 직렬 연결되는 다단의 인버터들로 구성되며, 상기 접속노드201에 검출되는 상기 감지전압의 레벨에 따라 상기 발진제어신호ΦEN의 논리를 결정하여 상기 발진회로10으로 출력한다. 제3도는 상기 제2도와 같은 구성의 전압검출회로40을 사용할 시 조절되는 기판전압VBB의 특성을 도시하고 있다.
먼저 상기 퓨즈221-22n 및 241-24n이 모두 커팅되지 않은 상태에서는 상기 피모오스트랜지스터211-21n 및 엔모오스트랜지스터231-23n을 통하는 전류통로가 형성되지 않는다. 따라서 상기 제1조절부210의 퓨즈221-22n 및 제2조절부230의 퓨즈241-24n을 적정수로 커팅하여 접속노드201에 기준감지전압을 발생시킨다. 그러면 상기 버퍼270은 상기 접속노드201에 감지되는 기준감지전압의 레벨에 따라 논리가 결정되어 상기 발진제어신호ΦEN을 발생한다. 이때 상기 기준감지전압에 따른 발진제어신호ΦEN이 발생되면, 이에 따라 발진회로10에서 발생되는 발진신호에 의해 상기 차지펌프회로30은 제3도의 310과 같이 기판전압VBB를 발생한다.
두번째로 상기 피모오스트랜지스터221-22n과 병렬 연결되는 퓨즈231-23n 중 임의의 퓨즈들이 절단되면, 상기 전원전압VCC에 의해 발생되는 전류는 절단되지 않은 퓨즈들 및 절단된 퓨즈들과 병렬연결된 피모오스트랜지스터들을 통해 흐른다. 따라서 퓨즈221-22n 중 임의의 퓨즈가 절단되면, 이와 연결되는 피모오스트랜지스터들에 의해 채널 저항이 증가된다. 이때 상기 엔모오스트랜지스터241-24n에 병렬연결된 퓨즈241-24n이 모두 커팅되지 않은 상태이거나 또는 상기 피모오스트랜지스터211-21n에 의해 발생되는 채널 저항보다 작은 경우, 상기 엔모오스트랜지스터231-23n 및 피모오스트랜지스터250을 통해 흐르는 전류는 기준감지전압을 발생할 시의 전류보다 작아진다. 따라서 상기 제1조절부210의 채널저항이 커지면, 전압은 저항에 비례하게 되므로 상기 접속노드201로 감지되는 전압은 기준감지전압보다 높아지는 제1감지전압이 발생된다. 여기서 상기 제1감지전압은 상기 퓨즈221-22n의 커팅 수에 따라 결정되며, 따라서 상기 퓨즈221-22n을 많이 연결하면 할수록 세밀하게 제어되는 제1감지전압을 발생시킬 수 있다. 상기 접속노드210에 제1감지전압이 낮아지면, 상기 버퍼270의 트립 전압은 기준감지전압이 발생될 시 보다 높아지는 상태가 된다. 따라서 상기 버퍼270의 트립 전압이 높아지는 결과가 발생되므로, 상기 버퍼270을 통해 출력되는 상기 발진제어신호ΦEN의 주기가 짧아진다. 그러므로 상기 피모오스트랜지스터211-21n에 의해 제1조절부210의 퓨즈221-22n이 상기 제2조절부230의 퓨즈241-24n들 보다 많이 커팅되어, 상기 제1조절부210의 채널저항이 상기 제2조절부230의 채널저항 보다 크게되면, 상기 기판전압VBB1은 제3도의 310으로 도시된 바와 같이 기준감지전압 시 보다 높아짐을 알 수 있다.
세번째로 상기 엔모오스트랜지스터231-23n과 병렬 연결되는 퓨즈241-24n 중 임의의 퓨즈들이 절단되면, 상기 접속노드에 감지되는 전압에 의해 발생되는 전류는 절단되지 않은 퓨즈들 및 절단된 퓨즈들과 병렬연결된 엔모오스트랜지스터들을 통해 흐른다. 따라서 퓨즈241-24n 중 임의의 퓨즈가 절단되면, 이와 연결되는 엔모오스트랜지스터들에 의해 채널 저항이 증가된다. 이때 상기 피모오스트랜지스터211-21n에 병렬연결된 퓨즈221-22n이 모두 커팅되지 않은 상태이거나 또는 상기 엔모오스트랜지스터231-23에 의해 발생되는 채널 저항보다 작은 경우, 상기 엔모오스트랜지스터231-23n 및 피모오스트랜지스터250을 통해 흐르는 전류는 기준감지전압을 발생할 시의 전류보다 작아진다. 따라서 상기 제2조절부230의 채널저항이 커지면 전압은 저항에 비례하게 되므로, 상기 접속노드201에 발생되는 전압은 기준감지전압보다 낮아지는 제2감지전압이 발생된다. 여기서 상기 제2감지전압은 상기 퓨즈241-24n의 커팅 수에 따라 결정되며, 따라서 상기 퓨즈241-24n을 많이 연결하면 할수록 세밀하게 제어되는 제2감지전압을 발생시킬 수 있다. 상기 접속노드201에 제2감지전압이 발생되면, 상기 버퍼270의 트립 전압은 기준감지전압이 발생될 시 보다 낮아지는 상태가 된다. 따라서 상기 버퍼270의 트립 전압이 낮아지는 결과가 발생되므로, 상기 버퍼270을 통해 출력되는 상기 발진제어신호ΦEN의 주기가 길어진다. 그러므로 상기 제2조절부230의 퓨즈241-24n이 상기 제2조절부210의 퓨즈221-22n들 보다 많이 커팅되어, 상기 제2조절부230의 채널저항이 상기 제1조절부210의 채널저항 보다 크게되면, 상기 기판전압VBB2도 제3도의 330으로 도시된 바와 같이 기준감지전압 시보다 높아짐을 알 수 있다.
따라서 상기 제1조절부210의 퓨즈221-22n을 많이 커팅하면 상기 제1조절부210의 채널저항이 상기 제2조절부230의 채널저항 보다 커져, 기준감지전압 발생시 보다 낮은 제1감지전압이 발생되며, 이런 경우 제3도에 도시된 바와 같이 기판전압VBB1은 기준감지전압 발생시의 기판전압VBB보다 높아진다. 그러나 상기 제2조절부230의 퓨즈241-24n을 많이 커팅하면 상기 제2조절부230의 채널저항이 상기 제1조절부210의 채널저항 보다 커져, 기준감지전압 발생시 보다 높은 제2감지전압이 발생되며, 이런 경우 제3도에 도시된 바와 같이 기판전압VBB2는 기준김지전압 발생시의 기판전압VBB보다 낮아진다.
상기 제2도의 구성에서 퓨즈221-22n 및 241-24n은 레이저(laser)로 커팅한다. 또한 상기 퓨즈221-22n 및 241-24n의 커팅은 리프레시 특성에 따라 선택적으로 커팅한다. 또한 상기 제1조절부210 및 제2조절부230의 모오스트랜지스터들 및 퓨즈는 동일한 수로 구성할 수 있으며, 설계에 따라 필요시에는 각각 다른 수로 구성할 수도 있다. 그리고 상기 모오스트랜지스터의 사이즈는 모두 동일한 사이즈로 설정할 수 있으며, 설계에 따라 필요시에는 각각 가중치(weight)를 갖는 사이즈로 설계할 수도 있다.
상기 제2도와 같은 전압검출회로40은 상기 제1조절부210, 제2조절부230 및 피모오스트랜지스터250이 전원전압VCC와 기판전압VBB 사이에 직렬 연결되는 구성을 가지므로, 상기 전원전압VCC와 기판전압VBB 사이에 항상 전류의 통로가 형성되어 전력 소모가 커질 수 있다. 즉, 상기 제2도와 같은 전압검출회로40의 구성을 사용하면, 전원전압VCC와 기판전압VBB 사이에 전류의 통로가 형성되어 기판에 전류가 유입되므로서, 빈번한 기판전압VBB 발생 동작에 의해 안정된 음전압의 기판전압VBB을 유지시키지 못하면서 전류의 소모가 커질 수 있다. 제4도는 상기와 같은 단점을 보완하면서 리프레시 특성에 따라 기판전압VBB를 조절할 수 있는 본 발명의 제2실시예 구성을 도시하고 있다.
제4도의 구성을 살펴보면, 제1조절부410은 게이트전극들이 접지전압VSS에 공통으로 연결되고 전원전압VCC과 제1접속노드401 사이에 직렬 연결되는 피모오스트랜지스터411-41n들 및 상기 피모오스트랜지스터411-41n들의 드레인전극과 소오스전극 사이에 각각 병렬 연결되는 퓨즈421-42n들로 구성된다. 상기 제1조절부410은 상기 퓨즈421-42n이 커팅되면, 상기 커팅된 퓨즈의 수에 대응되는 피모오스트랜지스터411-41n의 채널저항 증가에 따라 제1감지전압이 낮아져 상기 기판전압VBB를 상승시키는 기능을 수행한다.
제3조절부450은 게이트전극들이 기판전압VBB에 공통으로 연결되고 제1접속노드401과 제2접속노드402 사이에 직렬 연결되는 피모오스트랜지스터451-45n들 및 상기 피모오스트랜지스터451-45n들의 드레인전극과 소오스전극 사이에 각각 병렬 연결되는 퓨즈461-46n들로 구성된다. 상기 제1조절부410은 상기 퓨즈461-46n이 커팅되면, 상기 커팅된 퓨즈의 수에 대응되는 피모오스트랜지스터451-45n의 채널저항 증가에 따라 감지전압이 높아져 상기 기판전압VBB를 하강시키는 기능을 수행한다.
제2조절부430은 상기 게이트전극들이 상기 전원전압VCC에 공통으로 연결되고 상기 접속노드402와 상기 접지전압VSS 사이에 직렬연결되는 엔모오스트랜지스터431-43n들 및 상기 엔모오스트랜지스터431-43n들의 드레인과 소오스전극 사이에 병렬 여결되는 퓨즈441-44n들로 구성된다. 상기 제2조절부430은 상기 퓨즈441-44n이 커팅되면, 상기 커팅된 퓨즈의 수에 대응되는 엔모오스트랜지스터431-43n들의 채널저항이 증가되어 제2감지전압을 증가시킨다. 따라서 상기 제2감지전압이 증가되면 상기 기판전압VBB는 하강시키는 기능을 수행한다. 버퍼470은 상기 제1접속노드401에 직렬 연결되는 다단의 인버터들로 구성되며, 상기 제1접속노드401에 발생되는 상기 전압의 레벨에 따라 상기 발진제어신호ΦEN의 논리를 결정하여 상기 발진회로10으로 출력한다.
상기 제4도와 같은 구성을 갖는 제2실시예의 전압검출회로40의 동작은 상기 제2도와 같은 구성을 갖는 제1실시예의 동작과 동일하다. 다만 제1조절부410과 제2조절부430의 사이에 상기 기판전압VBB에 의해 제어되는 제3조절부450이 삽입된다. 따라서 상기 전원전압VCC과 기판전압VBB 사이에 전류 통로가 형성되지 않으므로 안정된 기판전압VBB의 레벨을 유지시킬 수 있으며, 이로인해 기판전압VBB의 발생동작을 빈번하게 수행하지 않게 되어 전류의 소모를 절약할 수 있다. 또한 상기 제2실시예의 경우, 제2조절부430 및 제3조절부450의 퓨즈441-44n 및 461-46n을 제어하여 상기 제2감지전압을 발생시킬 수 있다.
상기 제4도의 구성에서 퓨즈421-42n, 441-44n 및 461-46n은 레이저로 커팅한다. 또한 상기 퓨즈421-42n, 441-44n 및 461-46n의 커팅은 리프레시 특성에 따라 선택적으로 커팅한다. 또한 상기 제1조절부410, 제2조절부430 및 제3조절부450의 모오스트랜지스터들 및 퓨즈는 동일한 수로 구성할 수 있으며, 설계에 따라 필요시에는 각각 다른 수로 구성할 수도 있다. 그리고 상기 모오스트랜지스터들의 사이즈는 모두 동일한 사이즈로 설정할 수 있으며, 설계에 따라 필요시에는 각각 가중치를 갖는 사이즈로 설계할 수도 있다.
상술한 바와 같이 음전압의 기판전압VBB을 이용하여 메모리셀에 저장된 데이타를 일정한 시간 간격으로 다시 저장해야하는 DRAM의 경우, 반도체 메모리장치의 리프레시 특성에 따라 상기 기판으로 공급되는 음전압 레벨을 조절할 수 있으며, 이로인해 반도체 메모리장치의 리프레시 특성을 개선할 수 있는 동시에 제조 수율을 향상시킬 수 있는 이점이 있다.
Claims (12)
- 반도체 메모리장치의 기판전압 발생회로에 있어서, 발진 제어신호에 의해 발진신호를 발생하는 발진기와, 상기 기판에 차지된 전하를 상기 발진신호에 의해 펌핑하여 접지단으로 방출하여 상기 기판전압을 음전압으로 유지하는 차지펌핑회로와, 제1전압과 상기 기판전압 사이에 연결되고 제어단이 제2전압에 연결되는 적어도 2개의 채널 트랜지스터들과 상기 채널 트랜지스터들과 각각 병렬 연결되는 스위칭소자들로 구성되며, 상기 채널 트랜지스터들의 채널 저항에 의해 기판전압의 레벨을 검출하여 상기 발진기에 상기 발진 제어신호로 출력하며, 상기 스위칭소자들의 선택적 제어에 의해 상기 기판전압의 레벨을 상승 변환할 수 있는 검출기로 구성된 것을 특징으로 하는 반도체 메모리장치의 기판전압발생회로.
- 제1항에 있어서, 상기 스위칭소자가 휴즈이며, 레이저에 의해 선택적으로 커팅됨을 특징으로 하는 반도체 메모리장치의 기판전압발생회로.
- 제2항에 있어서, 상기 제1전압이 전원전압이고 제2전압이 접지전압이며, 상기 채널트랜지스터들이 게이트전극이 접지전압에 공통으로 연결되는 피채널트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 기판전압발생회로.
- 반도체 메모리장치의 기판전압 발생회로에 있어서, 발진 제어신호에 의해 발진신호를 발생하는 발진기와, 상기 기판에 차지된 전하를 상기 발진신호에 의해 펌핑하여 접지단으로 방출하여 상기 기판전압을 음전압으로 유지하는 차지펌핑회로와, 제1전압과 상기 기판전압 사이에 연결되고 제어단이 제1전압에 연결되는 적어도 2개의 채널 트랜지스터들과 상기 채널 트랜지스터들과 각각 병렬 연결되는 스위칭소자들로 구성되며, 상기 채널 트랜지스터들의 채널 저항에 의해 기판전압의 레벨을 검출하여 상기 발진기에 상기 발진 제어신호로 출력하며, 상기 스위칭소자들의 선택적 제어에 의해 상기 기판전압의 레벨을 하강 변환할 수 있는 검출기로 구성된 것을 특징으로 하는 반도체 메모리장치의 기판전압발생회로.
- 제4항에 있어서, 상기 스위칭소자가 휴즈이며, 레이저에 의해 선택적으로 커팅됨을 특징으로 하는 반도체 메모리장치의 기판전압발생회로.
- 제5항에 있어서, 상기 제1전압이 전원전압이고, 상기 채널 트랜지스터들이 게이트전극이 전원전압에 공통으로 연결되는 엔채널트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 기판전압발생회로.
- 반도체 메모리장치의 기판전압 발생회로에 있어서, 발진 제어신호에 의해 발진신호를 발생하는 발진기와, 상기 기판에 차지된 전하를 상기 발진신호에 의해 펌핑하여 접지단으로 방출하여 상기 기판전압을 음전압으로 유지하는 차지펌핑회로와, 상기 기판전압의 레벨을 검출하여 상기 발진기에 기판전압을 제어하기 위한 발진 제어신호를 출력하는 검출기로 구성되며, 상기 검출기가, 제1전압과 발진 제어신호의 출력단 사이에 연결되고 제어단이 제2전압에 연결되는 적어도 2개의 제1채널 트랜지스터들과 상기 제1채널 트랜지스터들과 각각 병렬 연결되는 스위칭소자들로 구성되며, 상기 제1채널 트랜지스터들의 채널 저항에 의해 상기 기판전압의 레벨을 검출하며, 상기 스위칭소자들의 선택적 제어에 의해 상기 기판전압의 레벨을 상승변환할 수 있는 제1조절부와, 상기 발진 제어신호 출력단과 상기 기판전압 사이에 연결되고 제어단이 제1전압에 연결되는 적어도 2개의 제2채널 트랜지스터들과 상기 제2채널 트랜지스터들과 각각 병렬 연결되는 스위칭소자들로 구성되며, 상기 제2채널 트랜지스터들의 채널 저항에 의해 기판전압의 레벨을 검출하며, 상기 스위칭소자들의 선택적 제어에 의해 상기 기판전압의 레벨을 하강 변환할 수 있는 제2조절부로 구성된 것을 특징으로 하는 반도체 메모리장치의 기판전압발생회로.
- 제7항에 있어서, 상기 검출기의 제1조절부 및 제2조절부의 스위칭소자가 휴즈이며, 레이저에 의해 선택적으로 커팅됨을 특징으로 하는 반도체 메모리장치의 기판전압발생회로.
- 제8항에 있어서, 제1전압이 동작 전원전압이고, 제2전압이 접지전압이며, 상기 제1채널트랜지스터들이 게이트전극이 접지전압에 공통으로 연결되는 피채널트랜지스터이고, 상기 제2채널트랜지스터들이 게이트전극이 동작 전원전압에 공통으로 연결되는 엔채널트랜지스터인 것을 특징으로 하는 기판전압발생회로.
- 반도체 메모리장치의 기판전압 발생회로에 있어서, 발진 제어신호에 의해 발진신호를 발생하는 발진기와, 상기 기판에 차지된 전하를 상기 발진신호에 의해 펌핑하여 접지단으로 방출하여 상기 기판전압을 음전압으로 유지하는 차지펌핑회로와, 상기 기판전압의 레벨을 검출하여 상기 발진기에 제어신호를 출력하는 검출기로 구성되며, 상기 검출기가, 제1전압과 기판제어신호의 출력단 사이에 연결되고 제어단이 제2전압에 연결되는 적어도 2개의 제1채널 트랜지스터들과 상기 제1채널 트랜지스터들과 각각 병렬 연결되는 스위칭소자들로 구성되며, 상기 제1채널 트랜지스터들의 채널 저항에 의해 상기 기판전압의 레벨을 검출하며, 상기 스위칭소자들의 선택적 제어에 의해 상기 기판전압의 레벨을 상승변환할 수 있는 제1조절부와, 상기 기판제어신호 출력단과 제2조절부 사이에 연결되고 제어단이 기판전압에 연결되는 적어도 2개의 제1채널 트랜지스터들과 상기 제1채널 트랜지스터들과 각각 병렬 연결되는 스위칭소자들로 구성되며, 상기 제1채널 트랜지스터들의 채널 저항에 의해 기판전압을 검출하며, 상기 스위칭소자들의 선택적 제어에 의해 기판전압의 레벨을 하강 변환하는 제3조절부와, 상기 제2조절부와 제2전압 사이에 연결되고 제어단이 제1전압에 연결되는 적어도 2개의 제2채널 트랜지스터들과 상기 제2채널 트랜지스터들과 각각 병렬 연결되는 스위칭소자들로 구성되며, 상기 제2채널 트랜지스터들의 채널 저항에 의해 기판전압의 레벨을 검출하며, 상기 스위칭소자들의 선택적 제어에 의해 상기 기판전압의 레벨을 하강 변환할 수 있는 제2조절부로 구성된 것을 특징으로 하는 반도체 메모리장치의 기판전압발생회로.
- 제10항에 있어서, 상기 스위칭소자가 휴즈이며, 레이저에 의해 선택적으로 커팅됨을 특징으로 하는 반도체 메모리장치의 기판전압발생회로.
- 제11항에 있어서, 상기 제1전압이 동작 전원전압이고 상기 제2전압이 접지전압이며, 제1채널트랜지스터들이 게이트전극이 동작 전원전압에 공통으로 연결되는 피채널트랜지스터이고, 상기 제2채널트랜지스터들이 게이트전극이 동작 전원전압에 공통으로 연결되는 엔채널트랜지스터인 것을 특징으로 하는 반도체 메모리장치의 기판전압발생회로.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035776A KR0158478B1 (ko) | 1994-12-21 | 1994-12-21 | 반도체 메모리장치의 기판전압 조절회로 |
| US08/574,020 US5838189A (en) | 1994-12-21 | 1995-12-18 | Substrate voltage generating circuit of semiconductor memory device |
| US09/031,092 US5952871A (en) | 1994-12-21 | 1998-02-26 | Substrate voltage generating circuit of semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940035776A KR0158478B1 (ko) | 1994-12-21 | 1994-12-21 | 반도체 메모리장치의 기판전압 조절회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960025701A KR960025701A (ko) | 1996-07-20 |
| KR0158478B1 true KR0158478B1 (ko) | 1999-02-01 |
Family
ID=19402785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940035776A KR0158478B1 (ko) | 1994-12-21 | 1994-12-21 | 반도체 메모리장치의 기판전압 조절회로 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5838189A (ko) |
| KR (1) | KR0158478B1 (ko) |
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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