KR0142961B1 - 병합 내부전원전압 발생회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야 :

본 발명은 칩내부의 회로에 전원전압을 공급하는 내부전원전압 발생회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제 :

종래에는 스탠바이상태에서의 전류소모를 줄이기 위하여 스탠바이용 내부전원전압 발생회로와 액티브용 내부전원전압 발생회로를 나누어 구비하여야 했다. 이로 인해 전류소비가 줄어든 반면 칩면적이 대단히 늘어나게 되었다.

3. 발명의 해결방법의 요지 :

본 발명에서는 약간의 회로배치를 다르게 하므로써 액티브상태에서 동작하는 제2전류소스수단을 사용하므로써 하나의 회로에 종래의 내부전원전압 발생회로가 수행하는 액티브용 및 스탠바이용 내부전원전압 발생회로의 동작을 무리없이 수행가능하게 하였다.

4. 발명의 중요한 용도 :

이러한 병합 내부전원전압 발생회로가 제공하므로써 칩면적을 상당히 줄일 수 있게 되어 고집적에 유리한 반도체 메모리장치가 구현된다.

Description

병합 내부전원전압 발생회로

제1도는 종래의 내부전원전압 발생회로를 나타내는 회로도.

제2도는 본 발명의 실시예에 따른 내부전원전압 발생회로를 나타내는 회로도.

* 도면의 주요부분에 대한 부호의 설명

100 : 스탠바이용 내부전원전압 발생회로

200 : 액티브용 내부전원전압 발생회로

20, 50, 60 : 전류미러형 비교기.

41, 80 : 활성화회로 46 : 방정제어회로

72: 제1전류소스수단 74: 제2전류소스수단

본 발명의 칩내부에 전원전압을 공급하는 반도체 메모리의 내부전원전압 발생회로에 관한 것으로, 특히 스탠바이용 내부전원전압 발생회로와 액티브용 내부전원전압 발생회로를 하나의 회로로 구성하여 활성화 및 비활성화시 공통으로 사용가능한 병합 내부전원전압 발생회로에 관한 것이다.

모오스 트랜지스터와 같은 반도체 소자들을 집적하고 있는 반도체 집적회로분야에서 집적 밀도는 매년 증가하여 왔다. 예를 들어, 다이나믹 랜덤 액세스 메모리(DRAM) 및 스태틱 랜덤 액세스 메모리(SRAM)와 같은 반도체 메모리에서, 수십내지 수백 메거비트의 메모리 장치가 개발되고 있다. 그러한 초고밀도 메모리 장치에서 사용되는 트랜지스터들을 내장하고 있는 회로들 및 소자들 예를 들어 센스앰프, 프리차아지회로 및 제어회로와 같은 주변회로와 메모리셀들에서 사용되는 트랜지스터들의 크기는 서브 마이크론 정도로 짧게 제조되지 않으면 안된다.

따라서 상기 트랜지스터들의 채널길이 또한 서브 마이크론 정도로 극히 작게 축소되지 않으면 안된다. 그러한 경우, 정상 레벨의 전원전압 에컨대 5볼트 사용될때 여러문제들 예를 들어 트랜지스터들의 소오스와 드레인간의 펀치드루(punch through)와 트랜지스터들에 존재하는 게이트 산화막의 열화등과 같은 문제들이 발생한다. 그러한 문제들을 해결하기 위하여, 외부전원전압 예컨대 5볼트의 외부전원전압을 내부전원전압 예컨대 3~4볼트 전형적으로 약 3.5볼트의 내부전원전압으로 변환하는 내부전원전압 발생회로가 동일 칩의 반도체 집적회로 장치에 사용되어 왔다. 통상 내부전원전압 발생회로는 외부전원전압이 인가되면 항상 동작하는 스탠바이(standby)용 내부전원전압 발생회로와, 활성화상태에만 동작하는 액티브(active)용 내부전원전압 발생회로로 나뉘어서 사용하고 있다. 상기와 같이 스탠바이동작용 내부전원전압 발생회로를 별도로 구비하는 이유는 스탠바이시 회로내부에서 소모되는 전류를 가능한한 줄이기 위해서이다. 상기의 내부전원전압 발생회로에 대해서는 여러 논문들과 학술지 및 다수의 특허출원을 통하여 널리 알려져 있다.

제1도에 도시된 회로는 종래기술에 의한 내부전원전압 발생회로의 회로도이다.

제1도를 참조하면, 내부전원전압 발생회로는 스탠바이용 내부전원전압 발생회로(100)와 액티브용 내부전원전압 발생회로(200)로 구성된다.

상기 스탠바이용 내부전원전압 발생회로(100)는 피채널 트랜지스터들(2, 4)과 엔채널 트랜지스터들(6.8)가 조합된 비교기(20)와 전류소스(current source)수단인 엔채널 트랜지스터(12)로 구성된 전류미러(current mirror)형의 차동증폭기와, 피채널 트랜지스터 예컨대 구동트랜지스터(10)로 구성되어 있다. 상기 비교기(20)를 구성하는 피채널 트랜지스터들(2)과 (4)의 소오스들은 동일 칩상의 외부전원전압단자가 되는 XVcc 패드와 접속되어 있고 상기 전류소스수단인 엔채널 트랜지스터(2)의 소오스는 접지전원단자인 Vss패드와 접속되어 있다. 피채널 트랜지스터들(2)와 (4)의 게이트들은 서로 접속되고 피채널 트랜지스터(4)의 드레인과 공통으로 접속되어 있다. 엔채널 트랜지스터들(6)와 (8)의 드레인들은 상기 피채널 트랜지스터들(2)과 (4)의 드레인들과 각각 접속되어 있고 상기 엔채널 트랜지스터들(6)와 (8)의 소오스들은 서로 접속되고 상기 엔채널 트랜지스터(12)의 드레인과 공통으로 접속되어 있다. 상기 피채널 트랜지스터(2)와 엔채널 트랜지스터(6)의 드레인 접속점(14)은 도전성의 라인을 통해 제어 트랜지디스터(10)의 제어 전극과 접속된다. 구동트랜지스터(10)의 소오스와 드레인은 외부전원전압단자와 내부전원전압 출력라인(16)과 각각 접속되어 있다. 내부전원전압 출력라인(16)은 엔채널 트랜지스터(8)의 제어 전극과 접속되어 있고 엔채널 트랜지스터(6)의 제어 전극은 도시하지 아니한 기준전압 발생회로에서 전달되는 기준전압Vref 예컨대 3.5볼트와 접속되어 있다. 상기 엔채널 트랜지스터(12)의 계이트전극 또한 기준전압 Vref가 접속된다.

상기 액티브용 내부전원전압 발생회로(200)는 피채널 트랜지스터들(22,24)과 엔채널 트랜지스터들(26,28) 및 피채널 트랜지스터(30)가 조합된 비교기(50)와 전류소스수단인 엔채널 트랜지스터(34)로 구성된 전류미러(current mirror)형의 차동증폭기와, 피채널 트랜지스터 예컨대 구동트랜지스터(32)와 제어신호 B를 입력하는 활성화회로(41) 및 상기 엔채널 트랜지스터(34)의 제어전극과 접속된 방전제어회로(46)로 구성되어 있다. 상기 비교기(50)를 구성하는 피채널 트랜지스터들(22)과 (24)의 소오스들은 동일 칩상의 외부전원전압단자가 되는 XVcc패드와 접속되어 있고 상기 전류소스수단인 엔채널 트랜지스터(34)의 소오스는 접지전원단자인 Vss패드와 접속되어 있다. 피채널 트랜지스터들(22)와 (24)의 계이트들은 서로 접속되고 피채널 트랜지스터(24)의 드레인과 공통으로 접속되어 있다. 엔채널 트랜지스터들(26)와 (28)의 드레인들은 상기 피채널 트랜지스터들(22)과 (24)의 드레인들과 각각 접속되어 있고 상기 엔채널 트랜지스터들(26)와 (28)의 소오스들은 서로 접속되고 상기 엔채널 트랜지스터(34)의 드레인과 공통으로 접속되어 있다. 상기 피채널 트랜지스터(22)와 엔채널 트랜지스터(26)의 드레인 접속점(25)은 도전성의 라인을 통해 구동트랜지스터(32)의 제어전극과 접속된다. 구동트랜지스터(32)의 소오스와 드레인은 외부전원전압단자와 내부전원전압 출력라인(48)과 각각 접속되어 있다. 내부전원전압 출력라인(48)은 엔채널 트랜지스터(28)의 제어 전극과 접속되어 있고 엔채널 트랜지스터(26)의 제어 전극은 도시하지 아니한 기준전압 발생회로에서 전달되는 기준전압 Vref 예컨대 3.5볼트와 접속되어 있다. 상기 비교기(50)의 접속접(27)사이에는 피채널 트랜지스터(30)의 채널이 접속된다. 상기 피채널 트랜지스터(30)의 제어전극은 활성화회로(41)의 출력이 전달된다. 상기 활성화회로(41)는 활성화상태에서 발생되는 제어신호 B를 입력하는 인버터(36, 38)의 출력을 제어전극으로 전달받고 상기 비교기(50)을 구성하는 피채널 트랜지스터(22)의 소오스와 드레인에 소오스와 드레인이 각각 접속되는 피채널 트랜지스터(46)로 구성된다. 상기 인버터들(36, 38)은 통상의 인버터회로이다. 상기 방전제어회로(46)는 내부전원전압 출력라인(48)과 접지전압단자 사이에 접속되는 인버터(42, 44)로 구성된다. 상기 인버터(42, 44)는 입력단에 제어신호 A가 접속되고 출력단은 상기 엔채널 트랜지스터(34)의 제어전극과 접속된다.

상기의 구성을 지니는 종래기술에 의한 내부전원전압 발생회로는 제1도에 나타난 바와 같이 스탠바이용(100)과 액티브용(200)으로 나뉘어져 다수의 소자들을 접속되므로 회로구성이 대단히 복잡하고 칩내부에서 차지하는 면적 또한 크다. 그래서 고집적화추세에 있는 현재의 반도체 메모리장치에 치명적인 약점으로 작용한다.

따라서 본 발명의 목적은 칩면적을 줄인 내부전원전압 발생회로를 제공하는데 있다.

상기 본 발명의 목적을 달성하기 위하여 본 발명에 따른 내부전원전압 발생회로는,

외부전원전압공급단자와 접지전압단자사이에 접속되고 소정전압레벨의 기준전압과 내부공급전압을 입력하여 상기 2개의 입력전압을 비교하는 비교기와,

기준전압을 입력하며 상기 비교기의 비교결과에 따라 상기 비교기의 출력전압크기를 제어하는 제어하는 제1전류소스수단과,

상기 비교기의 출려게 응답하고 상기 비교기의 비교결과에 따라 내부공급전압의 크기를 제어하는 구동트랜지스터와,

상기 구동트랜지스터와 접지전압단자사이에 접속되고 활성화상태를 감지하는 제어신호에 응답하여 활성화상태에서 상기 외부전원전압을 공급하는 활성화회로와,

상기 활성화회로의 출력에 응답하여 상기 비교기의 비교결과에 따라 활성화상태에서 상기 비교기의 출력전압크기를 제어하는 제2전류소스수단을 구성되는 병합 내부전원전압 발생회로임을 특징으로 한다.

이하 첨부된 도면을 사용하여 본 발명에 따른 내부전원전압 발생회로의 바람직한 실시예를 설명할 것이다.

제2도는 본 발명의 실시예에 따른 내부전원전압 발생회로를 나타내는 회로도이다.

본 발명의 회로구성은 제1도를 구성하는 스탠바이용 내부전원전압 발생회로(100)과 유사하다. 즉, 본 발명의 실시예에 따른 내부전원전압 발생회로는 피채널 트랜지스터들(62, 64)과 엔채널 트랜지스터들(66,68)가 조합된 비교기(60)와 제1전류소스수단인 엔채널 트랜지스터(72)와 제2전류소스수단인 엔채널 트랜지스터(74)로 구성된 전류미러(current mirror)형의 차동증포기와, 피채널 트랜지스터 예컨대 구동트랜지스터(70) 및 활성화회로(80)로 구성되어 있다. 상기 비교기(60)를 구성하는 피채널 트랜지스터들(62)과 (64)의 소오스들은 동일 칩상의 외부전원전압단자가 되는 Vss패드와 접속되어 있고 상기 제1전류소스수단인 엔채널 트랜지스터(72)의 소오스와 제2전류소스수단인 엔채널 트랜지스터(74)의 소오스는 접지전원단자인 Vss패드와 접속되어 있다. 피채널 트랜지스터들(62)와 (64)의 계이트들은 서로 접속되고 피채널 트랜지스터(64)의 드레인과 공통으로 접속되어 있다. 엔채널 트랜지스터들(66)와 (68)의 드레인들은 상기 피채널 트랜지스터들(62)과 (64)의 드레인들과 각각 접속되어 있고 상기 엔채널 트랜지스터들(72, 74)의 드레인들과 공통으로 접속되어 있다. 상기 피채널 트랜지스터(62)와 엔채널 트랜지스터(66)의 드레인 접속점(65)은 도전성의 라인을 통해 구동트랜지스터(70)의 제어 전극과 접속된다. 구동트랜지스터(70)의 소오스와 드레인은 외부전원전압단자 XVCC와 내부전원전압 출력라인(82)과 각각 접속되어 있다. 내부전원전압 출력라인(82)은 엔채널 트랜지스터(68)의 제어 전극과 접속되어 있고 엔채널 트랜지스터(66)의 제어 전극은 도시하지 아니한 기준전압 발생회로에서 전달되는 기준전압 Vref 예컨대 3.5볼트와 접속되어 있다. 상기 엔채널 트랜지스터(72)의 게이트전극 또한 기준전압 Vref가 접속된다. 활성화회로(80)은 출력라인(82)와 접지전압단자 VSS사이에 구성된 인버터(76, 78)로 구성된다. 상기 활성화회로(80)의 입력단에는 활성화상태에서 발생되는 제어신호가 입력되고 출력단은 상기 엔채널 트랜지스터(74)의 제어전극과 접속된다. 상기 제어신호 B는 활성화상태에서 '로우'(low)로 천이되는 로우 어드레스 스트로브신호 혹은 컬럼 어드레스 스트로브신호에 동기되어 발생되는 로우인에이블(low enable)신호이다.

상기의 구성을 지니는 본 발명의 실시예에 따른 내부전원전압 발생회로는 하나의 회로구성으로 상술한 종래기술에 내부전원전압 발생회로의 동작을 무리없이 수행하기 우해서는 상기 제2전류소스수단인 엔채널 트랜지스터의 크기 및 활성화회로를 구성하는 인버터의 크기를 크게하지 않으면 안된다. 결국 스탠바이용 내부전원전압 발생회로의 동작과 액티브용 내부전원전압 발생회로의 동작을 하나의 회로로써 동작가능하게 구현하므로써 칩면적이 줄어드는 내부전원전압 발생회로 일명 병합 내부전원전압 발생회로가 구현된다.

Claims (5)

1. 칩외부에서 사용되는 외부전원전압을 칩내부에 적응적인 내부전원전압으로 변환하는 반도체 메모리의 내부전원전압 발생회로에 있어서, 외부전원전압공급단자와 접지전압단자사이에 접속되고 소정전압레벨의 기준전압과 내부공급전압을 입력하여 상기 2개의 입력전압을 비교하는 비교기와, 기준전압을 입력하며 상기 비교기의 비교결과에 따라 상기 비교기의 출력전압크기를 제어하는 제1전류방전수단과, 상기 비교기의 출력에 응답하고 상기 비교기의 비교결고에 따라 내부공급전압의 크기를 제어하는 구동트랜지스터와, 내부공급전압단자와 접지전압단자사이에 접속되고 활성화상태를 감지하는 제어신호에 응답하는 활성화회로와, 상기 활성화회로의 출력에 응답하며 상기 비교기의 비교결과에 따라 활성화상태에서 상기 비교기의 출력전압크기를 제어하는 제2전류소스수단을 구비함을 특징으로 하는 병합 내부전원전압 발생회로.
2. 제1항에 있어서, 상기 병합 내부전원전압 발생회로가 씨모오스 트랜지스터를 구성됨을 특징으로 하는 병합 내부전원전압 발생회로.
3. 제1항에 있어서, 상기 제어신호가 칩내부를 활성화시키는 로우 어드레스 스트로브신호 혹은 컬럼 어드레스 스트로브신호에 동기되어 발생되는 신호임을 특징으로 하는 병합 내부전원전압 발생회로.
4. 제1항에 있어서, 상기 활성화회로가 상기 제어신호를 입력하는 씨모오스 인버터회로임을 특징으로 하는 병합 내부전원전압 발생회로.
5. 제1항에 있어서, 상기 제1 및 제2전류소스수단이 엔모오스 트랜지스터임을 특징으로 하는 병합 내부전원전압 발생회로.