JP2582535B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2582535B2 JP2582535B2 JP26556894A JP26556894A JP2582535B2 JP 2582535 B2 JP2582535 B2 JP 2582535B2 JP 26556894 A JP26556894 A JP 26556894A JP 26556894 A JP26556894 A JP 26556894A JP 2582535 B2 JP2582535 B2 JP 2582535B2
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- supply voltage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Description
【０００１】
【産業上の利用分野】本発明の半導体装置はＭＯＳ型電
界効果トランジスタ（以下、ＭＯＳＦＥＴと称す）を主
な構成要素とする半導体メモリに係わり、特に電源電圧
の変化に対して容易に列線の充電特性を変更できる半導
体装置に関する。
界効果トランジスタ（以下、ＭＯＳＦＥＴと称す）を主
な構成要素とする半導体メモリに係わり、特に電源電圧
の変化に対して容易に列線の充電特性を変更できる半導
体装置に関する。
【０００２】
【従来の技術】半導体装置の製造工程のうちの所定の工
程において情報の書き込みが行われる読み出し専用記憶
素子には、一般にマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）と呼ばれるものがある。このマスクＲＯ
Ｍは製造工程においてＭＯＳＦＥＴのしきい値電圧を選
択的に変化させて情報を記憶させている。
程において情報の書き込みが行われる読み出し専用記憶
素子には、一般にマスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）と呼ばれるものがある。このマスクＲＯ
Ｍは製造工程においてＭＯＳＦＥＴのしきい値電圧を選
択的に変化させて情報を記憶させている。
【０００３】Ｎチャネル型（以下、Ｎ型と称す）エンハ
ンスメントＭＯＳＦＥＴの記憶素子の断面図を示した図
３およびＰチャネル型（以下、Ｐ型と称す）エンハンス
メントＭＯＳＦＥＴの記憶素子の断面図を示した図４を
それぞれ参照すると、Ｐ型基板３１上に、ソース拡散層
３１およびドレイン拡散層３２と、これらの拡散層の間
にチャネル領域上にゲート電極３３が形成されたＮ型エ
ンハンスメントＭＯＳＦＥＴと呼ばれるものと、Ｐ型基
板４１上に、ソース拡散層４１およびドレイン拡散層４
２と、これらの拡散層の間のチャネル領域にリンを拡散
し、このチャネル領域上にゲート電極４３が形成され、
しきい値電圧が負であるＮ型ディプリーションＭＯＳＦ
ＥＴと呼ばれるものとがあり、記憶される情報によって
どちらかが選択される。
ンスメントＭＯＳＦＥＴの記憶素子の断面図を示した図
３およびＰチャネル型（以下、Ｐ型と称す）エンハンス
メントＭＯＳＦＥＴの記憶素子の断面図を示した図４を
それぞれ参照すると、Ｐ型基板３１上に、ソース拡散層
３１およびドレイン拡散層３２と、これらの拡散層の間
にチャネル領域上にゲート電極３３が形成されたＮ型エ
ンハンスメントＭＯＳＦＥＴと呼ばれるものと、Ｐ型基
板４１上に、ソース拡散層４１およびドレイン拡散層４
２と、これらの拡散層の間のチャネル領域にリンを拡散
し、このチャネル領域上にゲート電極４３が形成され、
しきい値電圧が負であるＮ型ディプリーションＭＯＳＦ
ＥＴと呼ばれるものとがあり、記憶される情報によって
どちらかが選択される。
【０００４】例えば、ＭＯＳＦＥＴのゲート電圧対ドレ
イン電流特性を示した図５を参照すると、しきい値電圧
が正の電圧をもち特性曲線５１の特性を示すＮ型エンハ
ンスメントＭＯＳＦＥＴはゲート電圧が１Ｖ以上で導通
状態になる。一方Ｎ型ディプリーションＭＯＳＦＥＴは
特性曲線５２に示すようにゲート電圧−４Ｖ以上で導通
状態になる。
イン電流特性を示した図５を参照すると、しきい値電圧
が正の電圧をもち特性曲線５１の特性を示すＮ型エンハ
ンスメントＭＯＳＦＥＴはゲート電圧が１Ｖ以上で導通
状態になる。一方Ｎ型ディプリーションＭＯＳＦＥＴは
特性曲線５２に示すようにゲート電圧−４Ｖ以上で導通
状態になる。
【０００５】この記憶素子から情報を読み出す場合、ゲ
ート電圧ＶＧを０Ｖにすると、Ｎ型エンハンスメントＭ
ＯＳＦＥＴならば非導通状態、Ｎ型ディプリーションＭ
ＯＳＦＥＴならば導通状態となるので、この記憶素子が
接続された列線の電位が変化し、その微小な電圧変化を
検出して情報の読み出しが可能となる。この微小電圧の
検出を行なうのがセンスアンプ回路である。
ート電圧ＶＧを０Ｖにすると、Ｎ型エンハンスメントＭ
ＯＳＦＥＴならば非導通状態、Ｎ型ディプリーションＭ
ＯＳＦＥＴならば導通状態となるので、この記憶素子が
接続された列線の電位が変化し、その微小な電圧変化を
検出して情報の読み出しが可能となる。この微小電圧の
検出を行なうのがセンスアンプ回路である。
【０００６】従来の半導体装置の一例が特開平５−１８
２４８７号公報に記載されている。
２４８７号公報に記載されている。
【０００７】同公報記載の半導体装置のうち本発明に係
わる主要部の回路図を示した図６を参照すると、従来の
センスアンプおよびその周辺回路は、バイアス回路部Ｂ
Ｃ１と充電用回路部ＣＣ１からなるセンスアンプＳＡＣ
と、アドレス遷移検出部ＡＴＤ１がアドレス信号の変化
を検出してパルス状の信号を発生するアドレス遷移検出
回路部（以下、ＡＴＤ回路部と称す）と、制御回路部Ｃ
Ｏ１からなる。
わる主要部の回路図を示した図６を参照すると、従来の
センスアンプおよびその周辺回路は、バイアス回路部Ｂ
Ｃ１と充電用回路部ＣＣ１からなるセンスアンプＳＡＣ
と、アドレス遷移検出部ＡＴＤ１がアドレス信号の変化
を検出してパルス状の信号を発生するアドレス遷移検出
回路部（以下、ＡＴＤ回路部と称す）と、制御回路部Ｃ
Ｏ１からなる。
【０００８】バイアス回路部ＢＣ１は、電源電位ＶＣＣ
および列線の間に負荷素子のＰ型ＭＯＳＦＥＴＱ２およ
びＮ型ＭＯＳＦＥＴＱ１が直列接続で挿入され、かつ列
線に接続されたＮ型ＭＯＳＦＥＴＱ１のソース電極がイ
ンバータ（以下、ＩＮＶと称す）１の入力端に接続され
るとともに、このＩＮＶ１の出力端がＮ型ＭＯＳＦＥＴ
Ｑ１のゲート電極に接続されてＮ型ＭＯＳＦＥＴＱ１の
ドレイン電極からセンスアンプ出力ＳＡが取り出されて
いる。
および列線の間に負荷素子のＰ型ＭＯＳＦＥＴＱ２およ
びＮ型ＭＯＳＦＥＴＱ１が直列接続で挿入され、かつ列
線に接続されたＮ型ＭＯＳＦＥＴＱ１のソース電極がイ
ンバータ（以下、ＩＮＶと称す）１の入力端に接続され
るとともに、このＩＮＶ１の出力端がＮ型ＭＯＳＦＥＴ
Ｑ１のゲート電極に接続されてＮ型ＭＯＳＦＥＴＱ１の
ドレイン電極からセンスアンプ出力ＳＡが取り出されて
いる。
【０００９】充電用回路部ＣＣ１は、電源電位ＶＣＣお
よび列線の間にＰ型ＭＯＳＦＥＴＱ３およびＮ型ＭＯＳ
ＦＥＴＱ４が直列接続で挿入され、かつ列線に接続され
たＮ型ＭＯＳＦＥＴＱ４のソース電極が論理和回路（以
下、ＮＯＲと称す）１の一方の入力端にも共通接続され
るとともに、このＮＯＲ１の出力端がＮ型ＭＯＳＦＥＴ
Ｑ４のゲート電極に接続され、ＮＯＲ１の他方の入力端
には制御回路部ＣＯ１の出力端が接続され、Ｐ型ＭＯＳ
ＦＥＴＱ３のゲート電極にはＡＴＤ回路部ＡＡ１の出力
線ＡＴＤが接続されている。
よび列線の間にＰ型ＭＯＳＦＥＴＱ３およびＮ型ＭＯＳ
ＦＥＴＱ４が直列接続で挿入され、かつ列線に接続され
たＮ型ＭＯＳＦＥＴＱ４のソース電極が論理和回路（以
下、ＮＯＲと称す）１の一方の入力端にも共通接続され
るとともに、このＮＯＲ１の出力端がＮ型ＭＯＳＦＥＴ
Ｑ４のゲート電極に接続され、ＮＯＲ１の他方の入力端
には制御回路部ＣＯ１の出力端が接続され、Ｐ型ＭＯＳ
ＦＥＴＱ３のゲート電極にはＡＴＤ回路部ＡＡ１の出力
線ＡＴＤが接続されている。
【００１０】制御回路部ＣＯ１は、図３、図４に示した
読み出し専用記憶素子と同様の構造を有する第１の記憶
素子ＭＣ１を有し、電源電位ＶＣＣおよび接地電位ＶＳ
Ｓ２の間にＰ型ＭＯＳＦＥＴＱ７およびＮ型ＭＯＳＦＥ
ＴＭＣ１が直列接続で挿入され、かつそれぞれのゲート
電極はそれぞれのソース電極に接続され、Ｎ型ＭＯＳＦ
ＥＴＭＣ１のドレイン電極がＮＯＲ３の一方の入力端
に、他方の入力端には半導体装置活性化信号（以下、チ
ップ活性化信号と称す）の反転信号ＣＥＢが接続されて
いる。このＮＯＲ３の出力端がＩＮＶ３の入力端に接続
されこのＩＮＶ３の出力端から制御回路部ＣＯ１の出力
が取り出されている。
読み出し専用記憶素子と同様の構造を有する第１の記憶
素子ＭＣ１を有し、電源電位ＶＣＣおよび接地電位ＶＳ
Ｓ２の間にＰ型ＭＯＳＦＥＴＱ７およびＮ型ＭＯＳＦＥ
ＴＭＣ１が直列接続で挿入され、かつそれぞれのゲート
電極はそれぞれのソース電極に接続され、Ｎ型ＭＯＳＦ
ＥＴＭＣ１のドレイン電極がＮＯＲ３の一方の入力端
に、他方の入力端には半導体装置活性化信号（以下、チ
ップ活性化信号と称す）の反転信号ＣＥＢが接続されて
いる。このＮＯＲ３の出力端がＩＮＶ３の入力端に接続
されこのＩＮＶ３の出力端から制御回路部ＣＯ１の出力
が取り出されている。
【００１１】ＡＴＤ回路部ＡＡ１は、外部アドレス信号
Ａ１〜Ａｍが供給されるアドレスバッファＢ１〜Ｂｍの
出力端がそれぞれアドレス遷移検出部ＡＴＤ１の入力端
に接続されその出力端から出力信号線ＡＴＤが取り出さ
れている。
Ａ１〜Ａｍが供給されるアドレスバッファＢ１〜Ｂｍの
出力端がそれぞれアドレス遷移検出部ＡＴＤ１の入力端
に接続されその出力端から出力信号線ＡＴＤが取り出さ
れている。
【００１２】列線に接続されるメモリセルブロックＭＣ
は、列線および接地電位ＶＳＳ１の間に、一例としてメ
モリセルＭ１〜Ｍ１６が直列接続で接続されている。
は、列線および接地電位ＶＳＳ１の間に、一例としてメ
モリセルＭ１〜Ｍ１６が直列接続で接続されている。
【００１３】このように構成されたセンスアンプ回路お
よびその周辺回路によって、列線と並列に接続されたメ
モリセルの導通、非導通に応じたデータがセンスアンプ
出力ＳＡとして出力される。
よびその周辺回路によって、列線と並列に接続されたメ
モリセルの導通、非導通に応じたデータがセンスアンプ
出力ＳＡとして出力される。
【００１４】次に、従来のセンスアンプ回路およびその
周辺回路の動作を説明する。まず、制御回路ＣＯ１のＮ
ＯＲ３の一方の入力信号で、半導体装置全体を活性化す
るチップ活性化信号の反転信号ＣＥＢが論理レベルの高
レベルの場合、つまり半導体装置が非活性化状態の場合
は、ＮＯＲ３の出力は、他方の入力信号には依存せず必
ず論理レベルの低レベルとなり、ＩＮＶ３を介してＮＯ
Ｒ１に高レベルが供給される。
周辺回路の動作を説明する。まず、制御回路ＣＯ１のＮ
ＯＲ３の一方の入力信号で、半導体装置全体を活性化す
るチップ活性化信号の反転信号ＣＥＢが論理レベルの高
レベルの場合、つまり半導体装置が非活性化状態の場合
は、ＮＯＲ３の出力は、他方の入力信号には依存せず必
ず論理レベルの低レベルとなり、ＩＮＶ３を介してＮＯ
Ｒ１に高レベルが供給される。
【００１５】従って、ＮＯＲ１の出力は他方の入力信号
には依存せず必ず低レベルであるので、Ｎ型ＭＯＳＦＥ
ＴＱ４は必ず非導通状態となる。つまり、充電用回路部
ＣＣ１は、半導体装置が非活性化状態の場合は非活性化
されるようになっている。
には依存せず必ず低レベルであるので、Ｎ型ＭＯＳＦＥ
ＴＱ４は必ず非導通状態となる。つまり、充電用回路部
ＣＣ１は、半導体装置が非活性化状態の場合は非活性化
されるようになっている。
【００１６】次に、チップ活性化信号の反転信号ＣＥＢ
が低レベルの場合、つまり半導体装置が活性化されてい
る場合は、ＮＯＲ３は他方の入力信号（接続点Ｎ２）に
依存するようになる。
が低レベルの場合、つまり半導体装置が活性化されてい
る場合は、ＮＯＲ３は他方の入力信号（接続点Ｎ２）に
依存するようになる。
【００１７】まず第１の記憶素子ＭＣ１がＮ型エンハン
スメントＭＯＳＦＥＴであって半導体装置が活性化され
ている場合は、記憶素子ＭＣ１はゲート電極が接地電位
なので非導通状態となり、ＮＯＲ３の一方の入力は信号
ＣＥＢが供給され、他方の入力は負荷として働くＰ型Ｍ
ＯＳＦＥＴＱ７のために高レベルとなる。そのため、Ｎ
ＯＲ３の出力は一方の入力信号ＣＥＢに依存せず必ず低
レベルとなり、ＩＮＶ３を介してＮＯＲ１に高レベルが
入力されて、ＮＯＲ１の出力は必ず低レベルとなり、Ｎ
型ＭＯＳＦＥＴＱ４は非導通状態となるので、充電用回
路部ＣＣ１は非活性化状態となり動作しなくなる。従っ
て、センスアンプＳＡＣの動作は全てバイアス回路部Ｂ
Ｃ１によって行われることになる。
スメントＭＯＳＦＥＴであって半導体装置が活性化され
ている場合は、記憶素子ＭＣ１はゲート電極が接地電位
なので非導通状態となり、ＮＯＲ３の一方の入力は信号
ＣＥＢが供給され、他方の入力は負荷として働くＰ型Ｍ
ＯＳＦＥＴＱ７のために高レベルとなる。そのため、Ｎ
ＯＲ３の出力は一方の入力信号ＣＥＢに依存せず必ず低
レベルとなり、ＩＮＶ３を介してＮＯＲ１に高レベルが
入力されて、ＮＯＲ１の出力は必ず低レベルとなり、Ｎ
型ＭＯＳＦＥＴＱ４は非導通状態となるので、充電用回
路部ＣＣ１は非活性化状態となり動作しなくなる。従っ
て、センスアンプＳＡＣの動作は全てバイアス回路部Ｂ
Ｃ１によって行われることになる。
【００１８】次に記憶素子ＭＣ１がＮ型ディプリーショ
ンＭＯＳＦＥＴであって半導体装置が活性化されている
場合は、記憶素子ＭＣ１の相互伝達コンダクタンスをＰ
型ＭＯＳＦＥＴＱ７と比較して十分大きく設計すれば、
ＮＯＲ３の一方の入力は低レベルとなる。ここで、信号
ＣＥＢも低レベルであるので、ＮＯＲ３の出力は高レベ
ルとなり、ＩＮＶ３を介してＮＯＲ１に低レベルが供給
される。
ンＭＯＳＦＥＴであって半導体装置が活性化されている
場合は、記憶素子ＭＣ１の相互伝達コンダクタンスをＰ
型ＭＯＳＦＥＴＱ７と比較して十分大きく設計すれば、
ＮＯＲ３の一方の入力は低レベルとなる。ここで、信号
ＣＥＢも低レベルであるので、ＮＯＲ３の出力は高レベ
ルとなり、ＩＮＶ３を介してＮＯＲ１に低レベルが供給
される。
【００１９】そのため、充電用回路部ＣＣ１は活性化さ
れ、ＮＯＲ１の他方の入力であるバイアス回路部ＢＣ１
の入力接続点ＣＯＪに入力されるデータに応じて高レベ
ルまたは低レベルを出力するようになり、これに応じて
Ｎ型ＭＯＳＦＥＴＱ４も導通状態になったり非導通状態
になったりする。
れ、ＮＯＲ１の他方の入力であるバイアス回路部ＢＣ１
の入力接続点ＣＯＪに入力されるデータに応じて高レベ
ルまたは低レベルを出力するようになり、これに応じて
Ｎ型ＭＯＳＦＥＴＱ４も導通状態になったり非導通状態
になったりする。
【００２０】この時のセンスアンプＳＡＣの動作につい
て説明すると、まず選択されたメモリセルが導通状態、
つまり図６においてＮ型エンハンスメントＭＯＳＦＥＴ
で構成されたメモリセルＭ１〜Ｍ１５のゲート電極に供
給される信号Ｘ１〜Ｘ１５が高レベル、Ｎ型ディプリー
ションＭＯＳＦＥＴで構成されたメモリセルＭ１６のゲ
ート電極に供給される信号Ｘ１６が低レベルの場合は、
メモリセルが全て導通状態となるので、列線からメモリ
セルを介して接地電位ＶＳＳ１へ電流が流れ、センスア
ンプＳＡＣの入力接続点ＣＯＪの電位は放電され電位が
下がる。
て説明すると、まず選択されたメモリセルが導通状態、
つまり図６においてＮ型エンハンスメントＭＯＳＦＥＴ
で構成されたメモリセルＭ１〜Ｍ１５のゲート電極に供
給される信号Ｘ１〜Ｘ１５が高レベル、Ｎ型ディプリー
ションＭＯＳＦＥＴで構成されたメモリセルＭ１６のゲ
ート電極に供給される信号Ｘ１６が低レベルの場合は、
メモリセルが全て導通状態となるので、列線からメモリ
セルを介して接地電位ＶＳＳ１へ電流が流れ、センスア
ンプＳＡＣの入力接続点ＣＯＪの電位は放電され電位が
下がる。
【００２１】センスアンプＳＡＣの入力接続点ＣＯＪの
電位がＩＮＶ１、ＮＯＲ１の論理しきい値以下になる
と、ＩＮＶ１、ＮＯＲ１の出力は高レベルになり、Ｎ型
ＭＯＳＦＥＴＱ１、Ｑ４は共に導通状態となる。従っ
て、センスアンプＳＡＣの出力ＳＡは、負荷ＭＯＳとし
て働くＰ型ＭＯＳＦＥＴＱ２によって充電され高レベル
になる。この時、ＡＴＤ回路部ＡＡ１よりパルス状の信
号が発生したとすると、パルス状の信号が高レベルの間
Ｎ型ＭＯＳＦＥＴＱ３は導通状態となり、列線とＩＮＶ
１、ＮＯＲ１の論理しきい値電圧に達するまで、または
パルス状の信号が低レベルになるまで列線を充電するこ
とになる。
電位がＩＮＶ１、ＮＯＲ１の論理しきい値以下になる
と、ＩＮＶ１、ＮＯＲ１の出力は高レベルになり、Ｎ型
ＭＯＳＦＥＴＱ１、Ｑ４は共に導通状態となる。従っ
て、センスアンプＳＡＣの出力ＳＡは、負荷ＭＯＳとし
て働くＰ型ＭＯＳＦＥＴＱ２によって充電され高レベル
になる。この時、ＡＴＤ回路部ＡＡ１よりパルス状の信
号が発生したとすると、パルス状の信号が高レベルの間
Ｎ型ＭＯＳＦＥＴＱ３は導通状態となり、列線とＩＮＶ
１、ＮＯＲ１の論理しきい値電圧に達するまで、または
パルス状の信号が低レベルになるまで列線を充電するこ
とになる。
【００２２】上述したように、製造工程において記憶素
子ＭＣ１に情報を書き込んでおくか否かでセンスアンプ
の充電能力を変更できる。上述したような構成のセンス
アンプ回路およびその周辺回路を用いた半導体装置は、
一般に動作時の電源電圧が５Ｖの場合は、記憶素子ＭＣ
１をＮ型エンハンスメントＭＯＳＦＥＴとし、バイアス
回路部ＢＣ１を高速かつ安定に動作するように最適設計
する。動作時の電源電圧が３Ｖ付近の場合は、バイアス
回路部ＢＣ１のバイアス能力が低下するので、記憶素子
ＭＣ１をＮ型ディプリーションＭＯＳＦＥＴとし、充電
用回路部ＣＣ１を使用してこの低下分を補うように最適
設計されている。
子ＭＣ１に情報を書き込んでおくか否かでセンスアンプ
の充電能力を変更できる。上述したような構成のセンス
アンプ回路およびその周辺回路を用いた半導体装置は、
一般に動作時の電源電圧が５Ｖの場合は、記憶素子ＭＣ
１をＮ型エンハンスメントＭＯＳＦＥＴとし、バイアス
回路部ＢＣ１を高速かつ安定に動作するように最適設計
する。動作時の電源電圧が３Ｖ付近の場合は、バイアス
回路部ＢＣ１のバイアス能力が低下するので、記憶素子
ＭＣ１をＮ型ディプリーションＭＯＳＦＥＴとし、充電
用回路部ＣＣ１を使用してこの低下分を補うように最適
設計されている。
【００２３】また、上述した説明は記憶素子ＭＣ１に情
報を書き込むか否かで説明を行なったが、制御回路部Ｃ
Ｏ１からＮＯＲ１に供給される信号を接地電位か電源電
位に固定しても同様の効果が得られる。
報を書き込むか否かで説明を行なったが、制御回路部Ｃ
Ｏ１からＮＯＲ１に供給される信号を接地電位か電源電
位に固定しても同様の効果が得られる。
【００２４】
【発明が解決しようとする課題】上述した従来のセンス
アンプ回路を作るためには、記憶素子ＭＣ１をＮ型エン
ハンスメントＭＯＳＦＥＴにするかＮ型ディプリーショ
ンＭＯＳＦＥＴにするかで、半導体装置の製造工程であ
るフォトリソグラフィ工程で用いるマスクパターンを変
更する必要がある。従って、電源電圧が５Ｖの製品と３
Ｖの製品を、マスクパターンを区別して開発および製造
しなくてはならない。このため、開発工数および生産上
の管理工数が多くなってしまうという問題点があった。
アンプ回路を作るためには、記憶素子ＭＣ１をＮ型エン
ハンスメントＭＯＳＦＥＴにするかＮ型ディプリーショ
ンＭＯＳＦＥＴにするかで、半導体装置の製造工程であ
るフォトリソグラフィ工程で用いるマスクパターンを変
更する必要がある。従って、電源電圧が５Ｖの製品と３
Ｖの製品を、マスクパターンを区別して開発および製造
しなくてはならない。このため、開発工数および生産上
の管理工数が多くなってしまうという問題点があった。
【００２５】また、一般的にマスクＲＯＭでは、中間製
品（情報を書き込む工程の直前まで製造を行なった製
品）を事前に製造しておき、顧客の必要とするデータを
受注した後に、情報書き込みを含む残りの工程を行なう
ため、マスクパターンの変更が情報を書き込む前に行な
われる場合には、多種類の中間製品を作っておく必要が
あり、生産管理が複雑になるという問題点が発生する。
品（情報を書き込む工程の直前まで製造を行なった製
品）を事前に製造しておき、顧客の必要とするデータを
受注した後に、情報書き込みを含む残りの工程を行なう
ため、マスクパターンの変更が情報を書き込む前に行な
われる場合には、多種類の中間製品を作っておく必要が
あり、生産管理が複雑になるという問題点が発生する。
【００２６】また、マスクパターンをつかって一度どち
らかの電源電圧において最適になるように設定すると、
再度マスクパターンを変更しない限り別の電源電圧での
最適値には変更できないという問題点があった。
らかの電源電圧において最適になるように設定すると、
再度マスクパターンを変更しない限り別の電源電圧での
最適値には変更できないという問題点があった。
【００２７】本発明の目的は、上述した問題点に鑑みな
されたものであり、動作電源電圧が異なっても動作電源
電圧ごとにマスク変更することなく、最適な動作特性が
得られる半導体装置を提供することにある。
されたものであり、動作電源電圧が異なっても動作電源
電圧ごとにマスク変更することなく、最適な動作特性が
得られる半導体装置を提供することにある。
【００２８】
【課題を解決するための手段】本発明の半導体装置の特
徴は、第１の電源電圧供給時またはこの第１の電源電圧
よりも高い第２の電源電圧供給時に、列線に並列接続さ
れたメモリセルにバイアス電圧を供給するバイアス回路
部と、アドレス信号の変化を検出してパルス状の信号を
発生するアドレス遷移検出回路部と、前記バイアス回路
部に並列接続され前記第２の電源電圧供給時でかつ活性
化状態の時に前記パルス状の信号に応答して前記列線に
供給される前記バイアス電圧を補充する充電用回路部
と、前記第１の電源電圧の下で使用されるときは前記充
電用回路部の活性化用の制御信号を発生する制御手段と
を有する半導体装置において、前記制御手段は、供給電
圧が前記第１および前記第２の電源電圧のうち一方から
他方へ切り換わったとき、この切り換わった電圧情報が
前記第１の電源電圧であれば前記充電用回路部を非活性
化し、前記第２の電源電圧であれば活性化するように動
作することにある。
徴は、第１の電源電圧供給時またはこの第１の電源電圧
よりも高い第２の電源電圧供給時に、列線に並列接続さ
れたメモリセルにバイアス電圧を供給するバイアス回路
部と、アドレス信号の変化を検出してパルス状の信号を
発生するアドレス遷移検出回路部と、前記バイアス回路
部に並列接続され前記第２の電源電圧供給時でかつ活性
化状態の時に前記パルス状の信号に応答して前記列線に
供給される前記バイアス電圧を補充する充電用回路部
と、前記第１の電源電圧の下で使用されるときは前記充
電用回路部の活性化用の制御信号を発生する制御手段と
を有する半導体装置において、前記制御手段は、供給電
圧が前記第１および前記第２の電源電圧のうち一方から
他方へ切り換わったとき、この切り換わった電圧情報が
前記第１の電源電圧であれば前記充電用回路部を非活性
化し、前記第２の電源電圧であれば活性化するように動
作することにある。
【００２９】また、前記制御手段は、電源電位および接
地電位間にソース電極とゲート電極をそれぞれ共通接続
した第１のＮ型ディプリーションＭＯＳＦＥＴおよびド
レイン電極とゲート電極をそれぞれ共通接続した第２の
Ｎ型ディプリーションＭＯＳＦＥＴが直列接続で挿入さ
れ、この直列接続点が論理和回路の一方端に接続され、
かつ他方端には半導体装置活性化信号の反転信号線が接
続され前記論理和回路の出力端がインバータの入力端に
接続され、このインバータの出力を前記活性化用の制御
信号とすることができる。
地電位間にソース電極とゲート電極をそれぞれ共通接続
した第１のＮ型ディプリーションＭＯＳＦＥＴおよびド
レイン電極とゲート電極をそれぞれ共通接続した第２の
Ｎ型ディプリーションＭＯＳＦＥＴが直列接続で挿入さ
れ、この直列接続点が論理和回路の一方端に接続され、
かつ他方端には半導体装置活性化信号の反転信号線が接
続され前記論理和回路の出力端がインバータの入力端に
接続され、このインバータの出力を前記活性化用の制御
信号とすることができる。
【００３０】さらに、前記第１および前記第２のＮ型デ
ィプリーションＭＯＳＦＥＴに代えてそれぞれ第１の抵
抗素子および第２の抵抗素子を電源電位および接地電位
間に直列接続で挿入することもできる。
ィプリーションＭＯＳＦＥＴに代えてそれぞれ第１の抵
抗素子および第２の抵抗素子を電源電位および接地電位
間に直列接続で挿入することもできる。
【００３１】さらにまた、前記電源電位が前記第１およ
び前記第２の電源電圧の電位差の略１／２のときに前記
直列接続点の電位が前記論理和回路のしきい値電圧に等
しくなるように、前記第１および前記第２のＮ型ディプ
リーションＭＯＳＦＥＴの各トランジスタサイズと、前
記第１および前記第２の抵抗素子の各抵抗値をあらかじ
め設定することもできる。
び前記第２の電源電圧の電位差の略１／２のときに前記
直列接続点の電位が前記論理和回路のしきい値電圧に等
しくなるように、前記第１および前記第２のＮ型ディプ
リーションＭＯＳＦＥＴの各トランジスタサイズと、前
記第１および前記第２の抵抗素子の各抵抗値をあらかじ
め設定することもできる。
【００３２】
【作用】本発明は上述のように構成されているため、マ
スクパターンの変更無しで、容易に列線の充電能力を変
更できる。例えば、電源電圧５Ｖの時にバイアス回路部
を最適となるように設計し、電源電圧３Ｖの時に充電用
回路部を最適となるように設計すれば、電源電圧が異な
る場合でも、回路変更の必要もマスクパターンの変更も
必要無く適切な動作が得られる。
スクパターンの変更無しで、容易に列線の充電能力を変
更できる。例えば、電源電圧５Ｖの時にバイアス回路部
を最適となるように設計し、電源電圧３Ｖの時に充電用
回路部を最適となるように設計すれば、電源電圧が異な
る場合でも、回路変更の必要もマスクパターンの変更も
必要無く適切な動作が得られる。
【００３３】
【実施例】次に、本発明の実施例を図面を参照しながら
説明する。
説明する。
【００３４】図１は本発明の第１の実施例に係わる半導
体装置の構成を示す図である。図１を参照すると、この
半導体装置は従来の半導体装置を説明した図６との相違
点は、制御回路部ＣＯ１に代えて制御回路部Ｖ１を用い
たことである。それ以外の構成要素は同一であるので同
一の符号を付し構成の説明を省略する。
体装置の構成を示す図である。図１を参照すると、この
半導体装置は従来の半導体装置を説明した図６との相違
点は、制御回路部ＣＯ１に代えて制御回路部Ｖ１を用い
たことである。それ以外の構成要素は同一であるので同
一の符号を付し構成の説明を省略する。
【００３５】この半導体装置は、センスアンプ部ＳＡＣ
と、メモリセルブロックＭＣと、アドレスの変化を検出
してパルス上の信号を発生するＡＴＤ回路部ＡＡ１と、
制御回路部Ｖ１とを備えている。
と、メモリセルブロックＭＣと、アドレスの変化を検出
してパルス上の信号を発生するＡＴＤ回路部ＡＡ１と、
制御回路部Ｖ１とを備えている。
【００３６】制御回路部Ｖ１は、図４に示した読み出し
専用記憶素子と同様の構造すなわち、ゲート電極のチャ
ネル領域にリン拡散を施したＮ型ディプリーションＭＯ
ＳＦＥＴＱ５，Ｑ６からなる電源電圧検出部Ｖｄｅｔを
有し、電源電位および接地電位間にソース電極とゲート
電極を共通接続したＮ型ディプリーションＭＯＳＦＥＴ
Ｑ５およびドレイン電極とゲート電極を共通接続したＮ
型ディプリーションＭＯＳＦＥＴＱ６が直列接続で挿入
され、この直列接続点Ｎ１がＮＯＲ２の一方の入力端に
接続され、かつ他方の入力端にはチップ活性化信号の反
転信号ＣＥＢの信号線が接続されＮＯＲ２の出力端がＩ
ＮＶ２の入力端に接続され、このＩＮＶ２の出力を活性
化用の制御信号とするように構成される。
専用記憶素子と同様の構造すなわち、ゲート電極のチャ
ネル領域にリン拡散を施したＮ型ディプリーションＭＯ
ＳＦＥＴＱ５，Ｑ６からなる電源電圧検出部Ｖｄｅｔを
有し、電源電位および接地電位間にソース電極とゲート
電極を共通接続したＮ型ディプリーションＭＯＳＦＥＴ
Ｑ５およびドレイン電極とゲート電極を共通接続したＮ
型ディプリーションＭＯＳＦＥＴＱ６が直列接続で挿入
され、この直列接続点Ｎ１がＮＯＲ２の一方の入力端に
接続され、かつ他方の入力端にはチップ活性化信号の反
転信号ＣＥＢの信号線が接続されＮＯＲ２の出力端がＩ
ＮＶ２の入力端に接続され、このＩＮＶ２の出力を活性
化用の制御信号とするように構成される。
【００３７】次に、上述のように構成された第１の実施
例の動作について説明する。まず、電源電位ＶＣＣが５
Ｖで、ＮＯＲ２の一方の入力信号となるチップ活性化信
号の反転信号ＣＥＢが高レベルの場合、つまり半導体装
置が非活性化状態の場合は、ＮＯＲ２の出力は他方の入
力信号（直列接続点Ｎ１の電位）には依存しないので低
レベルとなり、ＩＮＶ２を介して充電用回路部ＣＣ１の
ＮＯＲ１に高レベルが供給される。この時のセンスアン
プＳＡＣの動作は従来例と同一であるのでここでの動作
説明は省略する。
例の動作について説明する。まず、電源電位ＶＣＣが５
Ｖで、ＮＯＲ２の一方の入力信号となるチップ活性化信
号の反転信号ＣＥＢが高レベルの場合、つまり半導体装
置が非活性化状態の場合は、ＮＯＲ２の出力は他方の入
力信号（直列接続点Ｎ１の電位）には依存しないので低
レベルとなり、ＩＮＶ２を介して充電用回路部ＣＣ１の
ＮＯＲ１に高レベルが供給される。この時のセンスアン
プＳＡＣの動作は従来例と同一であるのでここでの動作
説明は省略する。
【００３８】一方、ＮＯＲ２の一方の入力であるチップ
活性化信号の反転信号ＣＥＢが低レベルの場合、つまり
半導体装置が活性化されている場合は、ＮＯＲ２は他方
の入力信号、すなわち直列接続点Ｎ１の電位に依存する
ことになる。
活性化信号の反転信号ＣＥＢが低レベルの場合、つまり
半導体装置が活性化されている場合は、ＮＯＲ２は他方
の入力信号、すなわち直列接続点Ｎ１の電位に依存する
ことになる。
【００３９】まず、Ｎ型ＭＯＳＦＥＴＱ６は、ゲート電
極およびソース電極を接地電位ＶＳＳ２に共通接続して
いるので定電流源となる。また、Ｎ型ＭＯＳＦＥＴＱ５
は、ゲート電極およびドレイン電極を電源電圧ＶＣＣに
共通接続しているので、電源電圧に比例するソースホロ
ワーとなる。
極およびソース電極を接地電位ＶＳＳ２に共通接続して
いるので定電流源となる。また、Ｎ型ＭＯＳＦＥＴＱ５
は、ゲート電極およびドレイン電極を電源電圧ＶＣＣに
共通接続しているので、電源電圧に比例するソースホロ
ワーとなる。
【００４０】ここで、電源電位ＶＣＣが４Ｖ程度のとき
に、直列接続点Ｎ１の電位がＮＯＲ２の論理しきい値電
圧と等しい電圧になるように設計してある。
に、直列接続点Ｎ１の電位がＮＯＲ２の論理しきい値電
圧と等しい電圧になるように設計してある。
【００４１】次に、電源電圧を変化させた時の動作につ
いて説明する。
いて説明する。
【００４２】まず、電源電位ＶＣＣが５Ｖの時は、直列
接続点Ｎ１の電位はＮＯＲ２の論理しきい値電圧よりも
高くなっているため、この電圧を一方の入力とするＮＯ
Ｒ２の出力は低レベルとなり、ＩＮＶ２を介して高レベ
ルがＮＯＲ１の一方の入力に供給される。
接続点Ｎ１の電位はＮＯＲ２の論理しきい値電圧よりも
高くなっているため、この電圧を一方の入力とするＮＯ
Ｒ２の出力は低レベルとなり、ＩＮＶ２を介して高レベ
ルがＮＯＲ１の一方の入力に供給される。
【００４３】従って、ＮＯＲ１の他方の入力に無関係に
ＮＯＲ１の出力は低レベルとなるのでＮ型ＭＯＳＦＥＴ
Ｑ４が非導通となって充電用回路ＣＣ１は非活性化さ
れ、列線に接続されるセンスアンプＳＡＣの入力接続点
ＣＯＪの電位はバイアス回路部ＢＣ１によって決まる。
この時のセンスアンプＳＡＣの動作は従来例と同一であ
るのでここでの動作説明は省略する。
ＮＯＲ１の出力は低レベルとなるのでＮ型ＭＯＳＦＥＴ
Ｑ４が非導通となって充電用回路ＣＣ１は非活性化さ
れ、列線に接続されるセンスアンプＳＡＣの入力接続点
ＣＯＪの電位はバイアス回路部ＢＣ１によって決まる。
この時のセンスアンプＳＡＣの動作は従来例と同一であ
るのでここでの動作説明は省略する。
【００４４】次に、電源電位ＶＣＣが４Ｖから３Ｖに低
下した時は、直列接続点Ｎ１の電位はＮＯＲ２の論理し
きい値電圧よりも低くなっていることと、チップ活性化
信号の反転信号ＣＥＢが低レベルであることから、ＮＯ
Ｒ２の出力は高レベルとなり、ＩＮＶ２を介して低レベ
ルがＮＯＲ１の一方の入力に供給される。他方の入力と
なるセンスアンプＳＡＣの入力接続点ＣＯＪの電位は、
電源電位ＶＣＣが３Ｖになったことにより低レベルにあ
るので、ＮＯＲ１の出力が高レベルとなりＮ型ＭＯＳＦ
ＥＴＱ４は導通し、Ｎ型ＭＯＳＦＥＴＱ３のゲート電極
に供給されるＡＴＤ回路部ＡＡ１の出力線ＡＴＤの信号
が高レベルのときは、充電用回路部ＣＣ１は活性化され
る。
下した時は、直列接続点Ｎ１の電位はＮＯＲ２の論理し
きい値電圧よりも低くなっていることと、チップ活性化
信号の反転信号ＣＥＢが低レベルであることから、ＮＯ
Ｒ２の出力は高レベルとなり、ＩＮＶ２を介して低レベ
ルがＮＯＲ１の一方の入力に供給される。他方の入力と
なるセンスアンプＳＡＣの入力接続点ＣＯＪの電位は、
電源電位ＶＣＣが３Ｖになったことにより低レベルにあ
るので、ＮＯＲ１の出力が高レベルとなりＮ型ＭＯＳＦ
ＥＴＱ４は導通し、Ｎ型ＭＯＳＦＥＴＱ３のゲート電極
に供給されるＡＴＤ回路部ＡＡ１の出力線ＡＴＤの信号
が高レベルのときは、充電用回路部ＣＣ１は活性化され
る。
【００４５】従って、センスアンプＳＡＣの入力接続点
ＣＯＪの電位は充電用回路部ＣＣ１から補充されること
になり、半導体装置は正常動作を続行することが出来
る。この時のセンスアンプＳＡＣの動作は従来例と同一
であるからここでの説明は省略する。
ＣＯＪの電位は充電用回路部ＣＣ１から補充されること
になり、半導体装置は正常動作を続行することが出来
る。この時のセンスアンプＳＡＣの動作は従来例と同一
であるからここでの説明は省略する。
【００４６】上述した説明から分るように、電源電位Ｖ
ＣＣが５Ｖの時は充電用回路部ＣＣ１が非活性化されて
列線にはバイアス回路部ＢＣ１からバイアス電圧が供給
され、電源電圧が３Ｖになるとバイアス回路部ＢＣ１の
バイアス電圧がＮ型ＭＯＳＦＥＴＱ２のしきい値電圧分
低下するが、充電用回路部ＣＣ１が活性化されるので、
低下した電圧を補充するように動作することになる。
ＣＣが５Ｖの時は充電用回路部ＣＣ１が非活性化されて
列線にはバイアス回路部ＢＣ１からバイアス電圧が供給
され、電源電圧が３Ｖになるとバイアス回路部ＢＣ１の
バイアス電圧がＮ型ＭＯＳＦＥＴＱ２のしきい値電圧分
低下するが、充電用回路部ＣＣ１が活性化されるので、
低下した電圧を補充するように動作することになる。
【００４７】本発明の半導体装置の第２の実施例に関わ
る主要部の回路図を示した図２を参照すると、第１の実
施例との相違点は、制御回路部Ｖ１における電源電圧検
出部ＶｄｅｔのＮ型ディプリーションＭＯＳＦＥＴＱ５
およびＱ６に代えて抵抗素子Ｒ１およびＲ２を使用する
ことである。その他の同一構成要素は、同一の符号を付
し構成の説明を省略する。
る主要部の回路図を示した図２を参照すると、第１の実
施例との相違点は、制御回路部Ｖ１における電源電圧検
出部ＶｄｅｔのＮ型ディプリーションＭＯＳＦＥＴＱ５
およびＱ６に代えて抵抗素子Ｒ１およびＲ２を使用する
ことである。その他の同一構成要素は、同一の符号を付
し構成の説明を省略する。
【００４８】すなわち、この第２の実施例の制御回路Ｖ
１は、電源電位ＶＣＣと接地電位ＶＳＳ２の間にＲ１お
よびＲ２を直列接続し、直列接続点Ｎ１をＮＯＲ２の一
方の入力端に、他方の入力端にはチップ活性化信号の反
転信号ＣＥＢの信号線が接続され、その出力はＩＮＶ２
の入力端に接続され、このＩＮＶ２の出力を活性化用の
制御信号とするように構成される。
１は、電源電位ＶＣＣと接地電位ＶＳＳ２の間にＲ１お
よびＲ２を直列接続し、直列接続点Ｎ１をＮＯＲ２の一
方の入力端に、他方の入力端にはチップ活性化信号の反
転信号ＣＥＢの信号線が接続され、その出力はＩＮＶ２
の入力端に接続され、このＩＮＶ２の出力を活性化用の
制御信号とするように構成される。
【００４９】また、第１の実施例と同様に直列接続点Ｎ
１の電位は、電源電位ＶＣＣが４Ｖ程度のときに、ＮＯ
Ｒ２の論理しきい値電圧と同じ電圧になるように設計さ
れている。
１の電位は、電源電位ＶＣＣが４Ｖ程度のときに、ＮＯ
Ｒ２の論理しきい値電圧と同じ電圧になるように設計さ
れている。
【００５０】上記のように構成された第２の実施例の動
作については、第１の実施例と同様であり、電源電圧が
５Ｖの時は充電用回路部ＣＣ１が非活性化されて列線に
はバイアス回路部ＢＣ１からバイアス電圧が供給され、
電源電位ＶＣＣが３Ｖになるとバイアス回路部ＢＣ１の
バイアス電圧がＮ型ＭＯＳＦＥＴＱ２のしきい値電圧分
低下するが、充電用回路部ＣＣ１が活性化されるので、
低下した電圧を補充するように動作することになる。
作については、第１の実施例と同様であり、電源電圧が
５Ｖの時は充電用回路部ＣＣ１が非活性化されて列線に
はバイアス回路部ＢＣ１からバイアス電圧が供給され、
電源電位ＶＣＣが３Ｖになるとバイアス回路部ＢＣ１の
バイアス電圧がＮ型ＭＯＳＦＥＴＱ２のしきい値電圧分
低下するが、充電用回路部ＣＣ１が活性化されるので、
低下した電圧を補充するように動作することになる。
【００５１】従って、半導体装置に供給される電源電位
ＶＣＣが５Ｖおよび３Ｖのように異なる場合、従来行な
っていたそれぞれの電圧に対応した充電用回路部ＣＣ１
の動作を制御する制御回路部Ｖ１のマスクパターンを変
更して別々の半導体装置を製造する必要がなく、同一の
半導体装置で電源電位５Ｖおよび３Ｖの広い範囲に対応
して最適な動作特性が得られる。
ＶＣＣが５Ｖおよび３Ｖのように異なる場合、従来行な
っていたそれぞれの電圧に対応した充電用回路部ＣＣ１
の動作を制御する制御回路部Ｖ１のマスクパターンを変
更して別々の半導体装置を製造する必要がなく、同一の
半導体装置で電源電位５Ｖおよび３Ｖの広い範囲に対応
して最適な動作特性が得られる。
【００５２】なお、上述した各実施例は、メモリセルと
して１ブロック当たり１６個のメモリセルＭ１〜Ｍ１６
が直列に接続された１６段縦積みマスクＲＯＭの場合の
ものであるが、本発明は１ブロックの構成がこの１６段
縦積みのものに限定されるものではなく、例えば、３２
段，８段，４段，２段，１段等の種々のメモリセルブロ
ックＭＣに適用しても優れた効果を有する。
して１ブロック当たり１６個のメモリセルＭ１〜Ｍ１６
が直列に接続された１６段縦積みマスクＲＯＭの場合の
ものであるが、本発明は１ブロックの構成がこの１６段
縦積みのものに限定されるものではなく、例えば、３２
段，８段，４段，２段，１段等の種々のメモリセルブロ
ックＭＣに適用しても優れた効果を有する。
【００５３】また、メモリセルとしては、電気的に書き
込み可能なメモリセル（ＥＰＲＯＭセル）又は、電気的
に書き込み及び消去可能なメモリセル（Ｆｌａｓｈ Ｅ
ＥＰＲＯＭセル）を使用してもよい。
込み可能なメモリセル（ＥＰＲＯＭセル）又は、電気的
に書き込み及び消去可能なメモリセル（Ｆｌａｓｈ Ｅ
ＥＰＲＯＭセル）を使用してもよい。
【００５４】
【発明の効果】以上説明したように本発明は、列線に並
列接続されたメモリセルにバイアス電圧を供給するバイ
アス回路部と、列線を充電するための充電用回路部とを
備え、これらバイアス回路部および充電用回路部によっ
てメモリセルの導通、非導通状態をメモリセル内のデー
タとして読み出す半導体装置において、電源電圧があら
かじめ定めた所定の電圧より高いかまたは低いかを検出
するとその結果に基づいて充電用回路部の活性，非活性
化を制御する制御回路部を備えているため、半導体装置
に供給される電源電圧が異なる場合、それぞれその電圧
に対応した充電用回路部の動作を制御する制御回路部の
マスクパターンを変更して別々の半導体装置を製造する
必要がなく、同一の半導体装置で電源電圧の広い範囲に
対応して最適な動作特性が得られるという効果がある。
列接続されたメモリセルにバイアス電圧を供給するバイ
アス回路部と、列線を充電するための充電用回路部とを
備え、これらバイアス回路部および充電用回路部によっ
てメモリセルの導通、非導通状態をメモリセル内のデー
タとして読み出す半導体装置において、電源電圧があら
かじめ定めた所定の電圧より高いかまたは低いかを検出
するとその結果に基づいて充電用回路部の活性，非活性
化を制御する制御回路部を備えているため、半導体装置
に供給される電源電圧が異なる場合、それぞれその電圧
に対応した充電用回路部の動作を制御する制御回路部の
マスクパターンを変更して別々の半導体装置を製造する
必要がなく、同一の半導体装置で電源電圧の広い範囲に
対応して最適な動作特性が得られるという効果がある。
【００５５】したがって、マスクパターンを変更して一
度どちらかの電源電圧において最適になるように設定す
ると、再度マスクパターンを変更しない限り別の電源電
圧での最適値には変更できないという問題点も解決され
る。
度どちらかの電源電圧において最適になるように設定す
ると、再度マスクパターンを変更しない限り別の電源電
圧での最適値には変更できないという問題点も解決され
る。
【００５６】また、製造過程で電源電圧に対応した製品
を作る訳ではないので、中間製品やマスクパターンの種
類を増やすこともなく、開発工数および製造コストの低
減、製品管理の効率化に有効である。
を作る訳ではないので、中間製品やマスクパターンの種
類を増やすこともなく、開発工数および製造コストの低
減、製品管理の効率化に有効である。
【図１】本発明の半導体装置の第１の実施例に関わる主
要部の回路図である。
要部の回路図である。
【図２】本発明の半導体装置の第２の実施例に関わる主
要部の回路図である。
要部の回路図である。
【図３】Ｎ型エンハンスメントＭＯＳＦＥＴの記憶素子
の断面図である。
の断面図である。
【図４】Ｎ型ディプリーションＭＯＳＦＥＴの記憶素子
の断面図である。
の断面図である。
【図５】図３及び図４に示した記憶素子のゲート電圧対
ドレイン電流の特性図である。
ドレイン電流の特性図である。
【図６】従来の半導体装置のうち本発明に係わる主要部
の回路図である。
の回路図である。
ＡＡ１ アドレス遷移検出回路部（ＡＴＤ回路部） ＡＴＤ１ アドレス遷移検出部 Ａ１〜Ａｍ アドレス信号 ＢＣ１ バイアス回路部 Ｂ１〜Ｂｍ アドレスバッファ ＣＣ１ 充電用回路部 ＣＥＢ チップ活性化信号 ＣＯＪ センスアンプの入力接続点 ＩＮＶ インバータ ＭＣ メモリセルブロック Ｍ１〜Ｍ１６ メモリセル Ｎ１ 直列接続点 ＮＯＲ１，ＮＯＲ２ 論理和回路 ＳＡ センスアンプ出力 ＳＡＣ センスアンプ Ｑ１，Ｑ３，Ｑ４ Ｎ型ＭＯＳＦＥＴ Ｑ２ Ｐ型ＭＯＳＦＥＴ Ｑ５，Ｑ６ Ｎ型ディプリーションＭＯＳＦＥＴ
Claims (4)
- 【請求項１】 第１の電源電圧供給時またはこの第１の
電源電圧よりも高い第２の電源電圧供給時に、列線に並
列接続されたメモリセルにバイアス電圧を供給するバイ
アス回路部と、アドレス信号の変化を検出してパルス状
の信号を発生するアドレス遷移検出回路部と、前記バイ
アス回路部に並列接続され前記第２の電源電圧供給時で
かつ活性化状態の時に前記パルス状の信号に応答して前
記列線に供給される前記バイアス電圧を補充する充電用
回路部と、前記第１の電源電圧の下で使用されるときは
前記充電用回路部の活性化用の制御信号を発生する制御
手段とを有する半導体装置において、前記制御手段は、
供給電圧が前記第１および前記第２の電源電圧のうち一
方から他方へ切り換わったとき、この切り換わった電圧
情報が前記第１の電源電圧であれば前記充電用回路部を
非活性化し、前記第２の電源電圧であれば活性化するよ
うに動作することを特徴とする半導体装置。 - 【請求項２】 前記制御手段は、電源電位および接地電
位間にソース電極とゲート電極をそれぞれ共通接続した
第１のＮチャネル型ディプリーションＭＯＳＦＥＴおよ
びドレイン電極とゲート電極をそれぞれ共通接続した第
２のＮチャネル型ディプリーションＭＯＳＦＥＴが直列
接続で挿入され、この直列接続点が論理和回路の一方端
に接続され、かつ他方端には半導体装置活性化信号の反
転信号線が接続され前記論理和回路の出力端がインバー
タの入力端に接続され、このインバータの出力を前記活
性化用の制御信号とするように構成されることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記第１および前記第２のＮチャネル型
ディプリーションＭＯＳＦＥＴに代えてそれぞれ第１の
抵抗素子および第２の抵抗素子が電源電位および接地電
位間に直列接続で挿入されることを特徴とする請求項２
記載の半導体装置。 - 【請求項４】 前記電源電位が前記第１および前記第２
の電源電圧の電位差の略１／２のときに前記直列接続点
の電位が前記論理和回路のしきい値電圧に等しくなるよ
うに、前記第１および前記第２のＮチャネル型ディプリ
ーションＭＯＳＦＥＴの各トランジスタサイズと、前記
第１および前記第２の抵抗素子の各抵抗値をあらかじめ
設定することを特徴とする請求項３記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26556894A JP2582535B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体装置 |
| US08/549,388 US5617370A (en) | 1994-10-28 | 1995-10-27 | Semiconductor memory device with controllable charging characteristics of column lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26556894A JP2582535B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08129897A JPH08129897A (ja) | 1996-05-21 |
| JP2582535B2 true JP2582535B2 (ja) | 1997-02-19 |
Family
ID=17418927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26556894A Expired - Lifetime JP2582535B2 (ja) | 1994-10-28 | 1994-10-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5617370A (ja) |
| JP (1) | JP2582535B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6180975B1 (en) | 1998-10-30 | 2001-01-30 | International Business Machines Corporation | Depletion strap semiconductor memory device |
| KR20030054030A (ko) * | 2001-12-24 | 2003-07-02 | 주식회사 하이닉스반도체 | 저전력 마스크롬 및 그를 포함하는 마이크로 컨트롤러 |
| US8935117B2 (en) * | 2012-03-09 | 2015-01-13 | Freescale Semiconductor, Inc. | Circuit and method for measuring voltage |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2844585B2 (ja) * | 1991-12-27 | 1999-01-06 | 日本電気株式会社 | 半導体装置 |
-
1994
- 1994-10-28 JP JP26556894A patent/JP2582535B2/ja not_active Expired - Lifetime
-
1995
- 1995-10-27 US US08/549,388 patent/US5617370A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5617370A (en) | 1997-04-01 |
| JPH08129897A (ja) | 1996-05-21 |
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