JPH06314491A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06314491A JPH06314491A JP5127927A JP12792793A JPH06314491A JP H06314491 A JPH06314491 A JP H06314491A JP 5127927 A JP5127927 A JP 5127927A JP 12792793 A JP12792793 A JP 12792793A JP H06314491 A JPH06314491 A JP H06314491A
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- temperature
- cell voltage
- circuit
- voltage
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Abstract
(57)【要約】
【目的】 本発明の目的は、メモリセル電圧を制御する
ことによって動作範囲を広くとるための技術を提供する
ことにある。 【構成】 ＳＲＡＭの内部温度を検出するためのメモリ
セル電圧制御回路４０を設ける。このメモリセル電圧制
御回路４０は、温度センサや、この温度センサの検出結
果に応じて、メモリセルアレイに供給される電源電圧を
制御するためのメモリセル電圧降圧回路、及びメモリセ
ル電圧昇圧回路５２が含まれる。ＳＲＡＭの動作範囲を
決定するのはメモリセルであり、上記温度センサの検出
結果に基づいてメモリセル電圧を制御させることによっ
て、動作範囲の拡大を達成する。
ことによって動作範囲を広くとるための技術を提供する
ことにある。 【構成】 ＳＲＡＭの内部温度を検出するためのメモリ
セル電圧制御回路４０を設ける。このメモリセル電圧制
御回路４０は、温度センサや、この温度センサの検出結
果に応じて、メモリセルアレイに供給される電源電圧を
制御するためのメモリセル電圧降圧回路、及びメモリセ
ル電圧昇圧回路５２が含まれる。ＳＲＡＭの動作範囲を
決定するのはメモリセルであり、上記温度センサの検出
結果に基づいてメモリセル電圧を制御させることによっ
て、動作範囲の拡大を達成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれに含まれるメモリセルの電源電圧制御技術に関
し、例えばスタティックＲＡＭ（ランダム・アクセス・
メモリ）に適用して有効な技術に関する。
にはそれに含まれるメモリセルの電源電圧制御技術に関
し、例えばスタティックＲＡＭ（ランダム・アクセス・
メモリ）に適用して有効な技術に関する。
【０００２】
【従来の技術】例えば複数個のスタティック型メモリセ
ルをマトリクス配置して成るＳＲＡＭにおいては、メモ
リセルの選択端子がロウ方向毎にワード線に結合され、
メモリセルのデータ入出力端子がカラム方向毎に相補デ
ータ線（相補ビット線とも称される）に結合される。そ
れぞれの相補データ線は、相補データ線に１対１で結合
された複数個のカラム選択スイッチを含むＹ選択スイッ
チ回路を介して相補コモンデータ線に共通接続されてい
る。そのようなＳＲＡＭにおいて、メモリセルアレイに
供給される電源電圧は、一定とされる。
ルをマトリクス配置して成るＳＲＡＭにおいては、メモ
リセルの選択端子がロウ方向毎にワード線に結合され、
メモリセルのデータ入出力端子がカラム方向毎に相補デ
ータ線（相補ビット線とも称される）に結合される。そ
れぞれの相補データ線は、相補データ線に１対１で結合
された複数個のカラム選択スイッチを含むＹ選択スイッ
チ回路を介して相補コモンデータ線に共通接続されてい
る。そのようなＳＲＡＭにおいて、メモリセルアレイに
供給される電源電圧は、一定とされる。
【０００３】尚、ＳＲＡＭについて記載された文献の例
としては、昭和５９年１１月３０日にオーム社より発行
された「ＬＳＩハンドブック（第５００頁〜）」があ
る。
としては、昭和５９年１１月３０日にオーム社より発行
された「ＬＳＩハンドブック（第５００頁〜）」があ
る。
【０００４】
【発明が解決しようとする課題】ＳＲＡＭのメモリセル
には、従来より高抵抗ポリシリコンあるいはＴＦＴ（シ
ン・フィルム・トランジスタ）等が使用されている。し
かしながら、そのようなメモリセルでは、高温時に高抵
抗ポリシリコン、又はＴＦＴは抵抗値が下がるため、ど
うしても高温時に消費電流が増えてしまう。また、オン
電流とオフ電流との差により情報を保持するため、低温
時（０℃以下）に抵抗値が上がり電流差が少なくなり、
誤動作しやすくなる。さらに、オン電流とオフ電流との
差により情報を保持するため低電圧時（電源電圧２Ｖ以
下）で誤動作し易くなる。
には、従来より高抵抗ポリシリコンあるいはＴＦＴ（シ
ン・フィルム・トランジスタ）等が使用されている。し
かしながら、そのようなメモリセルでは、高温時に高抵
抗ポリシリコン、又はＴＦＴは抵抗値が下がるため、ど
うしても高温時に消費電流が増えてしまう。また、オン
電流とオフ電流との差により情報を保持するため、低温
時（０℃以下）に抵抗値が上がり電流差が少なくなり、
誤動作しやすくなる。さらに、オン電流とオフ電流との
差により情報を保持するため低電圧時（電源電圧２Ｖ以
下）で誤動作し易くなる。
【０００５】本発明の目的は、メモリセル電圧を制御す
ることによって動作範囲を広くとるための技術を提供す
ることにある。
ることによって動作範囲を広くとるための技術を提供す
ることにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、半導体記憶装置の内部温度を検
出するための温度検出手段と、この温度検出手段の検出
結果に応じて、メモリセルアレイに供給される電源電圧
を制御するための電圧制御手段とを含んで半導体記憶装
置を構成するものである。
出するための温度検出手段と、この温度検出手段の検出
結果に応じて、メモリセルアレイに供給される電源電圧
を制御するための電圧制御手段とを含んで半導体記憶装
置を構成するものである。
【０００９】また、メモリセルアレイへの電源供給のた
めの専用の外部端子を設けて半導体記憶装置を構成する
ものである。
めの専用の外部端子を設けて半導体記憶装置を構成する
ものである。
【００１０】
【作用】上記した手段によれば、半導体記憶装置の動作
範囲を決定するのはメモリセルであり、電源電圧制御手
段は、上記温度検出手段の検出結果に基づいてメモリセ
ル電圧を制御させ、このことが、半導体記憶装置の動作
範囲の拡大を達成する。また、メモリセルアレイへの電
源供給のための専用の外部端子を介して当該メモリセル
アレイに電源供給を行うようした場合、当該半導体記憶
装置を含むシステムの制御下で、上記メモリセルアレイ
の電源電圧の制御を可能とし、このことが、半導体記憶
装置の動作範囲の拡大を達成する。
範囲を決定するのはメモリセルであり、電源電圧制御手
段は、上記温度検出手段の検出結果に基づいてメモリセ
ル電圧を制御させ、このことが、半導体記憶装置の動作
範囲の拡大を達成する。また、メモリセルアレイへの電
源供給のための専用の外部端子を介して当該メモリセル
アレイに電源供給を行うようした場合、当該半導体記憶
装置を含むシステムの制御下で、上記メモリセルアレイ
の電源電圧の制御を可能とし、このことが、半導体記憶
装置の動作範囲の拡大を達成する。
【００１１】
【実施例】図１には本発明の一実施例であるスタティッ
クＲＡＭが示される。同図に示されるＳＲＡＭは、特に
制限されないが、公知の半導体集積回路製造技術によっ
てシリコン基板などの一つの半導体基板に形成される。
クＲＡＭが示される。同図に示されるＳＲＡＭは、特に
制限されないが、公知の半導体集積回路製造技術によっ
てシリコン基板などの一つの半導体基板に形成される。
【００１２】図１において６は、複数個のスタティック
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子はカラム方向
毎に相補データ線に結合される。それぞれの相補データ
線は、相補データ線に１対１で結合された複数個のカラ
ム選択スイッチを含むＹ選択スイッチ回路９を介して相
補コモンデータ線に共通接続されている。
型メモリセルをマトリクス配置したメモリセルアレイで
あり、メモリセルの選択端子はロウ方向毎にワード線に
結合され、メモリセルのデータ入出力端子はカラム方向
毎に相補データ線に結合される。それぞれの相補データ
線は、相補データ線に１対１で結合された複数個のカラ
ム選択スイッチを含むＹ選択スイッチ回路９を介して相
補コモンデータ線に共通接続されている。
【００１３】外部より入力されるアドレス信号Ａ０〜Ａ
ｍのうちＡ０〜Ａｎは、それに対応して配置されたアド
レスバッファ１−０〜１−ｎを介してＸデコーダ４に伝
達され、アドレス信号Ａｎ＋１〜Ａｍは、それに対応し
て配置されたアドレスバッファ１−ｎ＋１〜１−ｍを介
してＹデコーダ８に伝達される。ワードドライバ５はＸ
デコーダ４のデコード出力に基づいて、入力アドレス信
号に対応するワード線を選択レベルに駆動する。所定の
ワード線が駆動されると、このワード線に結合されたメ
モリセルが選択される。またＹデコーダ８は、これに供
給されるアドレス信号に対応するカラム選択スイッチを
オン動作させて、上記選択された相補コモンデータ線に
導通する。このとき相補コモンデータ線の電位は、デー
タ入出力回路１０に含まれるセンスアンプで増幅され、
さらに出力バッファを介して外部に出力可能とされる。
また、データ入出力回路１０に含まれる入力バッファに
外部から書込みデータが与えられると、その書込みデー
タに従って相補コモンデータ線が駆動され、それによ
り、アドレス信号によって選択された相補データ線を介
して所定のメモリセルにそのデータに応ずる電荷情報が
蓄積される。ここで、上記データ入出力回路１０は、特
に制限されないが、４ビット構成とされ、４個の入力バ
ッファと、それに対応する４個の出力バッファが含まれ
る。そしてそのような構成において、外部端子数の減少
のため、同一のビットにおいて入力バッファとそれに対
応する出力バッファとで同一のデータ外部端子が共有さ
れる。
ｍのうちＡ０〜Ａｎは、それに対応して配置されたアド
レスバッファ１−０〜１−ｎを介してＸデコーダ４に伝
達され、アドレス信号Ａｎ＋１〜Ａｍは、それに対応し
て配置されたアドレスバッファ１−ｎ＋１〜１−ｍを介
してＹデコーダ８に伝達される。ワードドライバ５はＸ
デコーダ４のデコード出力に基づいて、入力アドレス信
号に対応するワード線を選択レベルに駆動する。所定の
ワード線が駆動されると、このワード線に結合されたメ
モリセルが選択される。またＹデコーダ８は、これに供
給されるアドレス信号に対応するカラム選択スイッチを
オン動作させて、上記選択された相補コモンデータ線に
導通する。このとき相補コモンデータ線の電位は、デー
タ入出力回路１０に含まれるセンスアンプで増幅され、
さらに出力バッファを介して外部に出力可能とされる。
また、データ入出力回路１０に含まれる入力バッファに
外部から書込みデータが与えられると、その書込みデー
タに従って相補コモンデータ線が駆動され、それによ
り、アドレス信号によって選択された相補データ線を介
して所定のメモリセルにそのデータに応ずる電荷情報が
蓄積される。ここで、上記データ入出力回路１０は、特
に制限されないが、４ビット構成とされ、４個の入力バ
ッファと、それに対応する４個の出力バッファが含まれ
る。そしてそのような構成において、外部端子数の減少
のため、同一のビットにおいて入力バッファとそれに対
応する出力バッファとで同一のデータ外部端子が共有さ
れる。
【００１４】また、アドレス信号Ａ０〜Ａｍの変化を検
出するアドレス変化検出回路（ＡＴＤ回路とも称され
る）１１が設けられ、このアドレス変化検出回路１１の
検出結果が制御部７に伝達されるようになっている。そ
して外部から与えられる選択信号としてのチップセレク
ト信号ＣＳ＊（＊はローアクティブ又は信号反転を示
す）及びライトイネーブル信号ＷＥ＊がそれぞれＣＳ＊
バッファ２及びＷＥ＊バッファ３を介して上記制御部７
に取込まれ、この制御部７により本実施例各部の動作制
御信号が生成されるようになっている。
出するアドレス変化検出回路（ＡＴＤ回路とも称され
る）１１が設けられ、このアドレス変化検出回路１１の
検出結果が制御部７に伝達されるようになっている。そ
して外部から与えられる選択信号としてのチップセレク
ト信号ＣＳ＊（＊はローアクティブ又は信号反転を示
す）及びライトイネーブル信号ＷＥ＊がそれぞれＣＳ＊
バッファ２及びＷＥ＊バッファ３を介して上記制御部７
に取込まれ、この制御部７により本実施例各部の動作制
御信号が生成されるようになっている。
【００１５】２０はリードパービット回路であり、この
リードパービット回路２０は、上記チップセレクト信号
ＣＳ＊がハイレベルにネゲートされ、且つ、上記ライト
イネーブル信号ＷＥ＊がローレベルにアサートされた状
態において、未使用に係るデータ外部端子の判別機能を
有し、その判別結果は、後段の出力コントローラ３０に
伝達されるようになっている。特に制限されないが、未
使用に係る外部端子の判別は、当該外部端子が、低電位
側電源Ｖｓｓに直接結合されていることによって可能と
される。出力コントローラ３０は、外部から入力される
アウトプットイネーブル信号ＯＥ＊に基づいて、上記デ
ータ入出力回路１０における出力バッファの動作制御を
可能とするもので、そのような動作制御において、上記
リードパービット回路２０の判別により未使用と認識さ
れた外部端子に対応する出力バッファの出力状態が、外
部からのアウトプットイネーブル信号ＯＥ＊の状態に拘
らず、高インピーダンス状態に保持される。
リードパービット回路２０は、上記チップセレクト信号
ＣＳ＊がハイレベルにネゲートされ、且つ、上記ライト
イネーブル信号ＷＥ＊がローレベルにアサートされた状
態において、未使用に係るデータ外部端子の判別機能を
有し、その判別結果は、後段の出力コントローラ３０に
伝達されるようになっている。特に制限されないが、未
使用に係る外部端子の判別は、当該外部端子が、低電位
側電源Ｖｓｓに直接結合されていることによって可能と
される。出力コントローラ３０は、外部から入力される
アウトプットイネーブル信号ＯＥ＊に基づいて、上記デ
ータ入出力回路１０における出力バッファの動作制御を
可能とするもので、そのような動作制御において、上記
リードパービット回路２０の判別により未使用と認識さ
れた外部端子に対応する出力バッファの出力状態が、外
部からのアウトプットイネーブル信号ＯＥ＊の状態に拘
らず、高インピーダンス状態に保持される。
【００１６】４０は、上記メモリセルアレイ６に供給さ
れる電源電圧（メモリセル電圧Ｖｃｍ）を制御すること
によって、温度特性、電圧特性を向上させるためのメモ
リセル電圧制御回路であり、このメモリセル電圧制御回
路４０を備えていることが、本実施例ＳＲＡＭの特徴点
の一つとされる。尚、このメモリセル電圧制御回路４０
については、後に詳述する。
れる電源電圧（メモリセル電圧Ｖｃｍ）を制御すること
によって、温度特性、電圧特性を向上させるためのメモ
リセル電圧制御回路であり、このメモリセル電圧制御回
路４０を備えていることが、本実施例ＳＲＡＭの特徴点
の一つとされる。尚、このメモリセル電圧制御回路４０
については、後に詳述する。
【００１７】図２には、上記メモリセルアレイ６の詳細
な構成が示される。
な構成が示される。
【００１８】図２において、メモリセルアレイ６を構成
する複数のスタティック型メモリセルは、全て同一構成
とされる。すなわち、同図において代表的に示されるよ
うに、当該メモリセルＭＳは、ｎチャンネルＭＯＳトラ
ンジスタＱ１４，Ｑ１６及び抵抗Ｒ１０，Ｒ２０を結合
して成るフリップフロップを含み、相補データ線Ｄ１
Ａ，Ｄ１Ｂ＊にはそれぞれｎチャンネルＭＯＳトランジ
スタＱ１３，Ｑ１５を介して結合される。抵抗Ｒ１０，
Ｒ２０には高抵抗ポリシリコンが適用される。ＭＯＳト
ランジスタＱ１３，Ｑ１５の制御端子はそれに対応する
ワード線（Ｗ１，Ｗ２，…）に結合され、ワード線が選
択レベルに駆動された場合にこれに結合されるＭＯＳト
ランジスタＱ１３，Ｑ１５がオンされるようになってい
る。メモリセルには、メモリセル電圧Ｖｃｍが供給され
る。
する複数のスタティック型メモリセルは、全て同一構成
とされる。すなわち、同図において代表的に示されるよ
うに、当該メモリセルＭＳは、ｎチャンネルＭＯＳトラ
ンジスタＱ１４，Ｑ１６及び抵抗Ｒ１０，Ｒ２０を結合
して成るフリップフロップを含み、相補データ線Ｄ１
Ａ，Ｄ１Ｂ＊にはそれぞれｎチャンネルＭＯＳトランジ
スタＱ１３，Ｑ１５を介して結合される。抵抗Ｒ１０，
Ｒ２０には高抵抗ポリシリコンが適用される。ＭＯＳト
ランジスタＱ１３，Ｑ１５の制御端子はそれに対応する
ワード線（Ｗ１，Ｗ２，…）に結合され、ワード線が選
択レベルに駆動された場合にこれに結合されるＭＯＳト
ランジスタＱ１３，Ｑ１５がオンされるようになってい
る。メモリセルには、メモリセル電圧Ｖｃｍが供給され
る。
【００１９】図４には上記メモリセル電圧制御回路４０
の構成例が示される。
の構成例が示される。
【００２０】図４に示されるように、メモリセル電圧制
御回路４０は、ＬＳＩ内部の温度を検出するための二つ
の温度センサ４２，４３を有する。
御回路４０は、ＬＳＩ内部の温度を検出するための二つ
の温度センサ４２，４３を有する。
【００２１】上記二つの温度センサ４２，４３は、互い
に検出温度が異なっている。すなわち、温度センサ４３
は常温状態でその出力論理がハイレベルとされるのに対
して、温度センサ４２はＬＳＩ内部が高温時（常温以上
の設定レベル）になった場合に、その出力論理がハイレ
ベルとされる。そのような温度センサ４２，４３は、特
に制限されないが、図５に示されるように、抵抗Ｒ１，
Ｒ２、及びｎチャンネル型ＭＯＳトランジスタＱ５の直
列接続回路と、それの分圧出力を判別するためのインバ
ータ６１とを含んで構成することができる。ここで、抵
抗Ｒ１は拡散抵抗とされ、抵抗Ｒ２は、図９に示される
ように温度依存性を有する高抵抗ポリシリコンとされ
る。抵抗Ｒ２の値を異ならせることによって、検出温度
を調整することができる。ＬＳＩ内部温度に応じて抵抗
Ｒ１，Ｒ２の分圧比が変化されるので、それを、インバ
ータの論理しきい値を基準に判別することによって、温
度検出が可能とされる。ｎチャンネル型ＭＯＳトランジ
スタＱ５は、クロックＣＬＫによって動作制御される。
つまり、クロックＣＬＫがハイレベルとされてｎチャン
ネル型ＭＯＳトランジスタＱ５がオン状態のときにの
み、回路が活性化されて温度検出可能とされる。このよ
うにクロックＣＬＫに同期して温度検出を行うことによ
って、温度センサでの消費電流の低減を図っている。
に検出温度が異なっている。すなわち、温度センサ４３
は常温状態でその出力論理がハイレベルとされるのに対
して、温度センサ４２はＬＳＩ内部が高温時（常温以上
の設定レベル）になった場合に、その出力論理がハイレ
ベルとされる。そのような温度センサ４２，４３は、特
に制限されないが、図５に示されるように、抵抗Ｒ１，
Ｒ２、及びｎチャンネル型ＭＯＳトランジスタＱ５の直
列接続回路と、それの分圧出力を判別するためのインバ
ータ６１とを含んで構成することができる。ここで、抵
抗Ｒ１は拡散抵抗とされ、抵抗Ｒ２は、図９に示される
ように温度依存性を有する高抵抗ポリシリコンとされ
る。抵抗Ｒ２の値を異ならせることによって、検出温度
を調整することができる。ＬＳＩ内部温度に応じて抵抗
Ｒ１，Ｒ２の分圧比が変化されるので、それを、インバ
ータの論理しきい値を基準に判別することによって、温
度検出が可能とされる。ｎチャンネル型ＭＯＳトランジ
スタＱ５は、クロックＣＬＫによって動作制御される。
つまり、クロックＣＬＫがハイレベルとされてｎチャン
ネル型ＭＯＳトランジスタＱ５がオン状態のときにの
み、回路が活性化されて温度検出可能とされる。このよ
うにクロックＣＬＫに同期して温度検出を行うことによ
って、温度センサでの消費電流の低減を図っている。
【００２２】上記温度センサ４２，４３の検出結果は、
後段の論理回路に入力され、メモリセル電圧制御に供さ
れるようになっている。すなわち、上記温度センサ４
２，４３の出力が２入力ナンドゲート４６に入力され、
それらのナンド論理が求められ、そのナンド論理出力が
後段のインバータ４７を介してメモリセル電圧降圧回路
５１に入力されるようになっている。このメモリセル電
圧降圧回路５１は、上記インバータ４７の出力に応じ
て、メモリセル電圧Ｖｃｍを降圧させる機能を有する。
また、上記温度センサ４２，４３の検出結果は２入力ノ
アゲート４８へも入力され、この２入力ノアゲート４８
の論理出力が、後段のＶｃｍセンサ５０に入力されるよ
うになっている。このＶｃｍセンサ５０は、上記ノアゲ
ート４９の出力論理がハイレベルの場合に活性化され
る。このとき、Ｖｃｍセンサ５０の出力によって後段の
メモリセル電圧昇圧回路５２が制御され、メモリセル電
圧Ｖｃｍが、高電位側電源Ｖｃｃよりも高いレベルに昇
圧される。上記Ｖｃｍセンサ５０は、特に制限されない
が、図６に示されるように、ｐチャンネル型ＭＯＳトラ
ンジスタＱ６，Ｑ７と、ｎチャンネル型ＭＯＳトランジ
スタＱ８との直列回路、及びそれの分圧出力を判定する
インバータ７１とを含んで構成される。ｐチャンネル型
ＭＯＳトランジスタＱ６のソース電極には、メモリセル
電圧Ｖｃｍが帰還され、ｐチャンネル型ＭＯＳトランジ
スタＱ７に高電位側電源Ｖｃｃが印加されるようになっ
ている。基板効果の影響を低減するため、上記ｐチャン
ネル型ＭＯＳトランジスタＱ６のソース電極が基板に結
合される。インバータ７１では、それの論理しきい値を
基準に分圧出力のレベル判定が行われることによって、
メモリセル電圧Ｖｃｍが高電位側電源Ｖｃｃを越えた状
態の検出が可能とされる。検出レベルは、ｐチャンネル
型ＭＯＳトランジスタＱ６の直列段数によって調整可能
とされる。つまり、ｐチャンネル型ＭＯＳトランジスタ
Ｑ６の直列段数が多くなるほど、検出レベルが高くな
る。また、クロックＣＬＫがハイレベルとされてｎチャ
ンネル型ＭＯＳトランジスタＱ８がオン状態のときにの
み、回路が活性化されてメモリセル電圧Ｖｃｍの検出が
可能とされる。このようにクロックＣＬＫに同期してＶ
ｃｍの検出を行うことによって、Ｖｃｍセンサ５０での
消費電流の低減を図っている。
後段の論理回路に入力され、メモリセル電圧制御に供さ
れるようになっている。すなわち、上記温度センサ４
２，４３の出力が２入力ナンドゲート４６に入力され、
それらのナンド論理が求められ、そのナンド論理出力が
後段のインバータ４７を介してメモリセル電圧降圧回路
５１に入力されるようになっている。このメモリセル電
圧降圧回路５１は、上記インバータ４７の出力に応じ
て、メモリセル電圧Ｖｃｍを降圧させる機能を有する。
また、上記温度センサ４２，４３の検出結果は２入力ノ
アゲート４８へも入力され、この２入力ノアゲート４８
の論理出力が、後段のＶｃｍセンサ５０に入力されるよ
うになっている。このＶｃｍセンサ５０は、上記ノアゲ
ート４９の出力論理がハイレベルの場合に活性化され
る。このとき、Ｖｃｍセンサ５０の出力によって後段の
メモリセル電圧昇圧回路５２が制御され、メモリセル電
圧Ｖｃｍが、高電位側電源Ｖｃｃよりも高いレベルに昇
圧される。上記Ｖｃｍセンサ５０は、特に制限されない
が、図６に示されるように、ｐチャンネル型ＭＯＳトラ
ンジスタＱ６，Ｑ７と、ｎチャンネル型ＭＯＳトランジ
スタＱ８との直列回路、及びそれの分圧出力を判定する
インバータ７１とを含んで構成される。ｐチャンネル型
ＭＯＳトランジスタＱ６のソース電極には、メモリセル
電圧Ｖｃｍが帰還され、ｐチャンネル型ＭＯＳトランジ
スタＱ７に高電位側電源Ｖｃｃが印加されるようになっ
ている。基板効果の影響を低減するため、上記ｐチャン
ネル型ＭＯＳトランジスタＱ６のソース電極が基板に結
合される。インバータ７１では、それの論理しきい値を
基準に分圧出力のレベル判定が行われることによって、
メモリセル電圧Ｖｃｍが高電位側電源Ｖｃｃを越えた状
態の検出が可能とされる。検出レベルは、ｐチャンネル
型ＭＯＳトランジスタＱ６の直列段数によって調整可能
とされる。つまり、ｐチャンネル型ＭＯＳトランジスタ
Ｑ６の直列段数が多くなるほど、検出レベルが高くな
る。また、クロックＣＬＫがハイレベルとされてｎチャ
ンネル型ＭＯＳトランジスタＱ８がオン状態のときにの
み、回路が活性化されてメモリセル電圧Ｖｃｍの検出が
可能とされる。このようにクロックＣＬＫに同期してＶ
ｃｍの検出を行うことによって、Ｖｃｍセンサ５０での
消費電流の低減を図っている。
【００２３】本実施例の動作を説明する。
【００２４】本実施例ＳＲＡＭが、５Ｖ系電源電圧で使
用される場合、高温時にはメモリセル電圧Ｖｃｍが２Ｖ
に降圧される。この場合、温度センサ４２によって高温
状態が検出され、その出力論理がハイレベルにされるこ
とによって、ナンドゲート４６の出力論理がローレベル
とされ、インバータ４７の出力論理がハイレベルとされ
ることによってメモリセル電圧降圧回路５１が活性化さ
れ、それにより、メモリセル電圧Ｖｃｍが降圧される。
このような電圧降圧により、高温時においては、通常使
用時、つまり、降圧しない状態の４割程度の消費電流に
抑えることができる。
用される場合、高温時にはメモリセル電圧Ｖｃｍが２Ｖ
に降圧される。この場合、温度センサ４２によって高温
状態が検出され、その出力論理がハイレベルにされるこ
とによって、ナンドゲート４６の出力論理がローレベル
とされ、インバータ４７の出力論理がハイレベルとされ
ることによってメモリセル電圧降圧回路５１が活性化さ
れ、それにより、メモリセル電圧Ｖｃｍが降圧される。
このような電圧降圧により、高温時においては、通常使
用時、つまり、降圧しない状態の４割程度の消費電流に
抑えることができる。
【００２５】一方、低温時は、高抵抗ポリシリコンの抵
抗値が上がり、オン電流が減ってしまうため、高電位側
電源Ｖｃｃより１Ｖ昇圧してオン電流の減少を防ぐこと
によって、動作マージンを２割程度、増やすようにす
る。すなわち、低温時には、温度センサ４２，４３の出
力論理がローレベルとされるため、ノアゲート４８の出
力論理がハイレベルとされ、それによってＶｃｍセンサ
５０が活性化されることにより、メモリセル電圧昇圧回
路５２により、メモリセル電圧Ｖｃｍが、高電位側電源
Ｖｃｃより１Ｖ程度高いレベルに昇圧される。
抗値が上がり、オン電流が減ってしまうため、高電位側
電源Ｖｃｃより１Ｖ昇圧してオン電流の減少を防ぐこと
によって、動作マージンを２割程度、増やすようにす
る。すなわち、低温時には、温度センサ４２，４３の出
力論理がローレベルとされるため、ノアゲート４８の出
力論理がハイレベルとされ、それによってＶｃｍセンサ
５０が活性化されることにより、メモリセル電圧昇圧回
路５２により、メモリセル電圧Ｖｃｍが、高電位側電源
Ｖｃｃより１Ｖ程度高いレベルに昇圧される。
【００２６】次に、リテンション状態での動作を説明す
る。
る。
【００２７】このリテンション状態は、高電位側電源Ｖ
ｃｃを３Ｖまで下げても良い状態で、データは保持され
るが、メモリアクセスが禁止される。高温で使用される
場合には、メモリセル電圧Ｖｃｍが降圧され、２Ｖのメ
モリセル電圧Ｖｃｍが発生される。このような使用によ
れば、３Ｖ電圧を使用する場合の７割程度の消費電流に
抑えることができる。また、本実施例ＳＲＡＭが低温で
使用される場合には、電源電圧より１Ｖ昇圧して３割の
マージンを確保することができる。
ｃｃを３Ｖまで下げても良い状態で、データは保持され
るが、メモリアクセスが禁止される。高温で使用される
場合には、メモリセル電圧Ｖｃｍが降圧され、２Ｖのメ
モリセル電圧Ｖｃｍが発生される。このような使用によ
れば、３Ｖ電圧を使用する場合の７割程度の消費電流に
抑えることができる。また、本実施例ＳＲＡＭが低温で
使用される場合には、電源電圧より１Ｖ昇圧して３割の
マージンを確保することができる。
【００２８】次に、３．３Ｖ系のような低電圧系で使用
される場合を想定する。通常使用時の高温時にはメモリ
セル電圧Ｖｃｍが２Ｖに降圧されて使用される。このよ
うな使用方法によれあば、高電位側電源Ｖｃｃをそのま
ま使用する場合に比べて６割程度の消費電流に抑えるこ
とができる。また、低温時においては、高電位側電源Ｖ
ｃｃより１Ｖ程度、昇圧させることにより、３割程度の
マージンを確保することができる。
される場合を想定する。通常使用時の高温時にはメモリ
セル電圧Ｖｃｍが２Ｖに降圧されて使用される。このよ
うな使用方法によれあば、高電位側電源Ｖｃｃをそのま
ま使用する場合に比べて６割程度の消費電流に抑えるこ
とができる。また、低温時においては、高電位側電源Ｖ
ｃｃより１Ｖ程度、昇圧させることにより、３割程度の
マージンを確保することができる。
【００２９】データリテンション状態を持たせる場合、
メモリセル電圧Ｖｃｍは、低温時には３．４Ｖ、常温時
には２．４Ｖ、高温時には２Ｖに設定される（２．４Ｖ
デ−タリテンションを仮定）。また、低温専用メモリを
ＳＲＡＭで実現する場合、消費電流さえ問題にしなけれ
ば高抵抗ポリシリコンの抵抗値を下げるとともに低温時
にメモリセル電圧を上げる事により氷点下の温度でも使
用可能なＳＲＡＭを構成可能である。
メモリセル電圧Ｖｃｍは、低温時には３．４Ｖ、常温時
には２．４Ｖ、高温時には２Ｖに設定される（２．４Ｖ
デ−タリテンションを仮定）。また、低温専用メモリを
ＳＲＡＭで実現する場合、消費電流さえ問題にしなけれ
ば高抵抗ポリシリコンの抵抗値を下げるとともに低温時
にメモリセル電圧を上げる事により氷点下の温度でも使
用可能なＳＲＡＭを構成可能である。
【００３０】図７には上記メモリセル電圧制御回路４０
の他の構成例が示される。
の他の構成例が示される。
【００３１】図７に示される回路は、例えば、高電位側
電源Ｖｃｃが、１．５ボルト等のように低電圧とされる
場合に適している。互いに検出温度が異なる二つの温度
センサ８１，８２が設けられ、この温度センサ８１，８
２の検出出力に基づいてメモリセル電圧Ｖｃｍを制御す
るための制御論理が設けられて成る。上記温度センサ８
１，８２の基本的な構成は、図５に示されるのに等し
く、抵抗Ｒ２の値を異ならせることにより、二つの温度
センサ８１，８２で検出温度を異ならせている。そのよ
うな温度センサ８１，８２の検出結果に基づいてメモリ
セル電圧Ｖｃｍを制御するための制御論理は、インバー
タ８３，８４，８５、２入力ナンドゲート８６，８７，
８８、及びインバータ８９，９０，９１を含み、このイ
ンバータ８９，９０，９１の出力論理がハイレベルの場
合に、対応するＶｃｍセンサ９２，９３，９４が選択的
に活性化されるようになっている。このＶｃｍセンサ９
２，９３，９４の後段には、それによって動作制御され
るメモリセル電圧昇圧回路９５が配置され、このメモリ
セル電圧昇圧回路９５の出力電圧がメモリセルアレイ６
に供給される。上記Ｖｃｍセンサ９２乃至９４の構成
は、基本的に図６に示されるのと等しいが、ｐチャンネ
ル型ＭＯＳトランジスタＱ６に相当するＭＯＳトランジ
スタの直列段数を互いに異ならせることによって、検出
レベルが異なっている。つまり、Ｖｃｍセンサ９２，９
３，９４の順に検出温度が低くなり、それぞれ、高温
用、常温用、低温用とされる。ＬＳＩ内部温度が、温度
センサ８１，８２によって検出され、その検出結果の組
合せにより、高温、常温、低温が判別されることによっ
て、Ｖｃｍセンサ９２〜９４のいずれかが選択的に活性
化され、その活性化されたＶｃｍセンサ９２の設定レベ
ルに応じてメモリセル電圧Ｖｃｍが決定される。１．５
Ｖのような低電圧で使用する場合、低温時に３Ｖ、常温
時に２．５Ｖ、高温時に２Ｖと昇圧することによって、
問題なく使用することができる。
電源Ｖｃｃが、１．５ボルト等のように低電圧とされる
場合に適している。互いに検出温度が異なる二つの温度
センサ８１，８２が設けられ、この温度センサ８１，８
２の検出出力に基づいてメモリセル電圧Ｖｃｍを制御す
るための制御論理が設けられて成る。上記温度センサ８
１，８２の基本的な構成は、図５に示されるのに等し
く、抵抗Ｒ２の値を異ならせることにより、二つの温度
センサ８１，８２で検出温度を異ならせている。そのよ
うな温度センサ８１，８２の検出結果に基づいてメモリ
セル電圧Ｖｃｍを制御するための制御論理は、インバー
タ８３，８４，８５、２入力ナンドゲート８６，８７，
８８、及びインバータ８９，９０，９１を含み、このイ
ンバータ８９，９０，９１の出力論理がハイレベルの場
合に、対応するＶｃｍセンサ９２，９３，９４が選択的
に活性化されるようになっている。このＶｃｍセンサ９
２，９３，９４の後段には、それによって動作制御され
るメモリセル電圧昇圧回路９５が配置され、このメモリ
セル電圧昇圧回路９５の出力電圧がメモリセルアレイ６
に供給される。上記Ｖｃｍセンサ９２乃至９４の構成
は、基本的に図６に示されるのと等しいが、ｐチャンネ
ル型ＭＯＳトランジスタＱ６に相当するＭＯＳトランジ
スタの直列段数を互いに異ならせることによって、検出
レベルが異なっている。つまり、Ｖｃｍセンサ９２，９
３，９４の順に検出温度が低くなり、それぞれ、高温
用、常温用、低温用とされる。ＬＳＩ内部温度が、温度
センサ８１，８２によって検出され、その検出結果の組
合せにより、高温、常温、低温が判別されることによっ
て、Ｖｃｍセンサ９２〜９４のいずれかが選択的に活性
化され、その活性化されたＶｃｍセンサ９２の設定レベ
ルに応じてメモリセル電圧Ｖｃｍが決定される。１．５
Ｖのような低電圧で使用する場合、低温時に３Ｖ、常温
時に２．５Ｖ、高温時に２Ｖと昇圧することによって、
問題なく使用することができる。
【００３２】このように上記実施例によれば、温度検出
手段としての温度センサ４２，４３又は８１，８２の検
出結果に基づいてメモリセル電圧Ｖｃｍを制御すること
により、ＳＲＡＭの動作範囲を拡大することができる。
手段としての温度センサ４２，４３又は８１，８２の検
出結果に基づいてメモリセル電圧Ｖｃｍを制御すること
により、ＳＲＡＭの動作範囲を拡大することができる。
【００３３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３４】例えば、上記実施例では、高抵抗ポリシリ
コンを含んでメモリセルを形成した場合について説明し
たが、この高抵抗ポリシリコンに代えて、図３に示され
るようにＴＦＴ（シン・フィルム・トランジスタ）ＲＴ
を適用しても良い。
コンを含んでメモリセルを形成した場合について説明し
たが、この高抵抗ポリシリコンに代えて、図３に示され
るようにＴＦＴ（シン・フィルム・トランジスタ）ＲＴ
を適用しても良い。
【００３５】また、上記実施例では、センサ及びメモリ
セル電圧発生回路をＬＳＩ内部に有するものについて説
明したが、メモリセル電圧の伝達経路を他の機能ブロッ
クと分離し、専用の外部端子からメモリセル電圧を供給
するようにすれば、外部電源回路によってメモリセル電
圧Ｖｃｍの制御が可能とされるので、同一のメモリセル
構造を持つＳＲＡＭを、それが含まれるシステムの制御
により、低消費電力ＬＳＩとしても、さらには低温動作
ＬＳＩとしても使用することができる。
セル電圧発生回路をＬＳＩ内部に有するものについて説
明したが、メモリセル電圧の伝達経路を他の機能ブロッ
クと分離し、専用の外部端子からメモリセル電圧を供給
するようにすれば、外部電源回路によってメモリセル電
圧Ｖｃｍの制御が可能とされるので、同一のメモリセル
構造を持つＳＲＡＭを、それが含まれるシステムの制御
により、低消費電力ＬＳＩとしても、さらには低温動作
ＬＳＩとしても使用することができる。
【００３６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、その他の半導体記
憶装置、さらにはそれを含むマイクロコンピュータなど
のデータ処理装置に広く適用することができる。
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭに適用した場合について説明したが、本発
明はそれに限定されるものではなく、その他の半導体記
憶装置、さらにはそれを含むマイクロコンピュータなど
のデータ処理装置に広く適用することができる。
【００３７】本発明は、少なくとも、メモリセルを含む
ことを条件に適用することができる。
ことを条件に適用することができる。
【００３８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３９】すなわち、温度検出手段の検出結果に基づ
いてメモリセル電圧が制御されることにより、半導体記
憶装置の動作範囲を拡大することができる。また、メモ
リセルアレイへの電源供給のための専用の外部端子を介
して当該メモリセルアレイに電源供給を行うようした場
合には、当該半導体記憶装置を含むシステムの制御下
で、上記メモリセルアレイの電源電圧の制御が可能とさ
れるので、上記の場合と同様に、半導体記憶装置の動作
範囲を拡大することができる。
いてメモリセル電圧が制御されることにより、半導体記
憶装置の動作範囲を拡大することができる。また、メモ
リセルアレイへの電源供給のための専用の外部端子を介
して当該メモリセルアレイに電源供給を行うようした場
合には、当該半導体記憶装置を含むシステムの制御下
で、上記メモリセルアレイの電源電圧の制御が可能とさ
れるので、上記の場合と同様に、半導体記憶装置の動作
範囲を拡大することができる。
【図１】本発明の一実施例であるスタティックＲＡＭの
全体的な構成ブロック図である。
全体的な構成ブロック図である。
【図２】上記ＳＲＡＭに含まれるメモリセルアレイの構
成回路図である。
成回路図である。
【図３】上記ＳＲＡＭに含まれるメモリセルの他の構成
回路図である。
回路図である。
【図４】上記ＳＲＡＭに含まれるメモリセル電圧制御回
路の構成ブロック図である。
路の構成ブロック図である。
【図５】上記ＳＲＡＭに含まれる温度センサの構成例回
路図である。
路図である。
【図６】上記ＳＲＡＭに含まれるＶｃｍセンサの構成例
回路図である。
回路図である。
【図７】上記ＳＲＡＭに含まれるメモリセル電圧制御回
路の他の構成ブロック図である。
路の他の構成ブロック図である。
【図８】上記ＳＲＡＭに含まれる高抵抗ポリシリコンの
温度依存特性図である。
温度依存特性図である。
１−０乃至１−ｎ アドレスバッファ ２ ＣＳ＊バッファ ３ ＷＥ＊バッファ ４ Ｘデコーダ ５ ワードドライバ ６ メモリセルアレイ ７ 制御回路 ８ Ｙデコーダ ９ Ｙスイッチ回路 １０ データ入出回路 １３ トランスファーゲート １４ ライトアンプ １５ レベル判定回路 ２０ リードパービット回路 ３０ 出力コントローラ ４０ メモリセル電圧制御回路 ４１ 電源電圧センサ ４２ 温度センサ ４３ 温度センサ ５１ メモリセル電圧降圧回路 ５２ メモリセル電圧昇圧回路 ８１ 温度センサ ８２ 温度センサ ９２ Ｖｃｍセンサ ９３ Ｖｃｍセンサ ９４ Ｖｃｍセンサ ９５ メモリセル電圧昇圧回路 Ｖｃｍ メモリセル電圧
Claims (3)
- 【請求項１】 メモリセルアレイを含む半導体記憶装置
において、当該半導体記憶装置の内部温度を検出するた
めの温度検出手段と、この温度検出手段の検出結果に応
じて、上記メモリセルアレイに供給される電源電圧を制
御するための電圧制御手段とを含むことを特徴とする半
導体記憶装置。 - 【請求項２】 メモリセルアレイを含む半導体記憶装置
において、上記メモリセルアレイへの電源供給のための
専用の外部端子を有することを特徴とする半導体記憶装
置。 - 【請求項３】 上記メモリセルアレイとして、スタティ
ック型を適用して成る請求項１又は２記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127927A JPH06314491A (ja) | 1993-04-30 | 1993-04-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5127927A JPH06314491A (ja) | 1993-04-30 | 1993-04-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314491A true JPH06314491A (ja) | 1994-11-08 |
Family
ID=14972080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5127927A Withdrawn JPH06314491A (ja) | 1993-04-30 | 1993-04-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314491A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012214A (ja) * | 2005-07-01 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US7276956B2 (en) | 2004-06-23 | 2007-10-02 | Nec Electronics Corporation | Integrated circuit apparatus controlling source voltage of MOSFET based on temperature |
| JP2008071440A (ja) * | 2006-09-14 | 2008-03-27 | Matsushita Electric Ind Co Ltd | 強誘電体メモリ装置及びその制御方法 |
| JP2008177594A (ja) * | 2008-02-21 | 2008-07-31 | Canon Inc | 不揮発磁気薄膜メモリ装置および記録方法 |
| KR100916550B1 (ko) * | 2007-10-08 | 2009-09-14 | 고려대학교 산학협력단 | 악의적인 코드에 의한 명령어 캐쉬메모리의 손상 방지 방법 |
| US7961500B2 (en) | 2008-06-27 | 2011-06-14 | Renesas Electronics Corporation | Semiconductor device |
| JP2016521428A (ja) * | 2013-03-15 | 2016-07-21 | クアルコム，インコーポレイテッド | メモリアレイの動作電圧を調整するためのシステムおよび方法 |
-
1993
- 1993-04-30 JP JP5127927A patent/JPH06314491A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7276956B2 (en) | 2004-06-23 | 2007-10-02 | Nec Electronics Corporation | Integrated circuit apparatus controlling source voltage of MOSFET based on temperature |
| JP2007012214A (ja) * | 2005-07-01 | 2007-01-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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| KR100916550B1 (ko) * | 2007-10-08 | 2009-09-14 | 고려대학교 산학협력단 | 악의적인 코드에 의한 명령어 캐쉬메모리의 손상 방지 방법 |
| JP2008177594A (ja) * | 2008-02-21 | 2008-07-31 | Canon Inc | 不揮発磁気薄膜メモリ装置および記録方法 |
| JP4739360B2 (ja) * | 2008-02-21 | 2011-08-03 | キヤノン株式会社 | 不揮発磁気薄膜メモリ装置 |
| US7961500B2 (en) | 2008-06-27 | 2011-06-14 | Renesas Electronics Corporation | Semiconductor device |
| US8279696B2 (en) | 2008-06-27 | 2012-10-02 | Renesas Electronics Corporation | Semiconductor device |
| US8611166B2 (en) | 2008-06-27 | 2013-12-17 | Renesas Electronics Corporation | Semiconductor device |
| JP2016521428A (ja) * | 2013-03-15 | 2016-07-21 | クアルコム，インコーポレイテッド | メモリアレイの動作電圧を調整するためのシステムおよび方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000704 |