JPH1145579A - 半導体記憶装置のデータ書き込み方法 - Google Patents

半導体記憶装置のデータ書き込み方法

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JPH1145579A
JPH1145579A JP9200283A JP20028397A JPH1145579A JP H1145579 A JPH1145579 A JP H1145579A JP 9200283 A JP9200283 A JP 9200283A JP 20028397 A JP20028397 A JP 20028397A JP H1145579 A JPH1145579 A JP H1145579A
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JP
Japan
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data
word line
voltage
potential
flip
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JP9200283A
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English (en)
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Osamu Osawa
修 大沢
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Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 SRAMの低電圧化,低消費電力化の改善に
関する。 【解決手段】 ライトサイクルにおいて、書き込み対象
のチップとアドレスとを選択した後に、ライトイネーブ
ル信号WEを立ち下げ、ワード線の電位WLをフリップ
フロップの電源電圧Vccまで上昇させ、データが変化
したことを検出し、該データの変化に同期して立ち上が
るパルス電圧であるデータ変化検出信号Dcsを生成
し、その立上がりに同期してワード線の電位WLを昇圧
させて第1,第2のトランスファトランジスタT11,T
13を十分にONし、データに応じた電圧を、第1,第2
のビット線BL11,BL12からフリップフロップに供給
してデータの書き込みを行うこと。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体記憶装置のデ
ータ書き込み方法に関し、さらに詳しくいえば、TFT
メモリセルなどを採用したSRAMの低電圧化、低消費
電力化に関する。
【0002】
【従来の技術】以下で従来のSRAMとその書き込み方
法について図面を参照しながら説明する。最初に、一般
的なSRAMのメモリセルの構成を説明する。かかるメ
モリセルは、図3に示すように、nチャネルのMOSF
ETからなる第1のトランスファトランジスタT11、
nチャネルのMOSFETからなる第1のドライバトラ
ンジスタT12、nチャネルのMOSFETからなる第
2のトランスファトランジスタT13、nチャネルのM
OSFETからなる第2のドライバトランジスタT1
4、pチャネルのMOSFETからなる第1の負荷素子
T15、pチャネルのMOSFETからなる第2の負荷
素子T16を有する。
【0003】これらのうち、第1,第2のドライバトラ
ンジスタT12,T14、第1,第2の負荷素子T1
5,T16は、書き込まれたデータを保持するためのフ
リップフロップを構成している。第1のドライバトラン
ジスタT12のソースは第1の負荷素子T15のドレイ
ンと接続し、これらのゲートは共通になっており、第2
のドライバトランジスタT14のソースと接続してい
る。そして第2のドライバトランジスタT14のソース
は第1の負荷素子T16のドレインと接続し、これらの
ゲートもまた共通になっており、第1のドライバトラン
ジスタT12のソースに接続している。
【0004】また、第1,第2の負荷素子T15,T1
6のソースは電源線Vccに接続しており、第1,第2
のドライバトランジスタT12,T14のドレインは接
地されている。第1のドライバトランジスタT12のソ
ースには第1のトランスファトランジスタT11のドレ
インが接続し、第1のトランスファトランジスタT11
のソースは第1のビット線BL11に接続している。ま
た第2のドライバトランジスタT14のソースには第2
のトランスファトランジスタT13のドレインが接続
し、第2のトランスファトランジスタT13のソースは
第2のビット線BL12に接続している。さらに第1,
第2のトランスファトランジスタT11,T13のゲー
トはともにワード線WLに接続している。
【0005】次いで、上記のメモリセルを駆動する周辺
回路を含めたSRAMの構成について図4を参照しなが
ら説明する。図4に示すように、このSRAMは、アド
レス変化検知回路1,プリデコーダ回路2,CE1立下
がり検知回路3,CE2立下がり検知回路4,WE検知
回路5,書き込み制御回路6,入出力制御回路7,制御
信号発生回路8,ワード線電位制御回路9,センスアン
プ制御回路10,ワード線制御11,イコライズプリチ
ャージ12,入出力回路13,書き込み回路14,セン
スアンプ回路15,ローデコーダ回路16,カラムデコ
ーダ回路17,プリチャージ&イコライズ回路18及び
メモリセルアレイ19を有する。
【0006】以下で上記SRAMの書き込み動作につい
て図3〜図5を参照しながら簡単に説明する。上記のメ
モリセルにデータを書き込む際には、第1,第2のトラ
ンスファトランジスタT11,T13のゲートに電圧を
印加してこれらをONさせ、第1,第2のビット線BL
11,BL12から、第1のドライバトランジスタT1
2、第2のドライバトランジスタT14、第1の負荷素
子T15、第2の負荷素子T16より構成されるフリッ
プフロップにデータを書き込むわけだが、回路全体とし
ての動作は以下に示すようになる。
【0007】最初に、チップイネーブル信号CE1,C
E2が、CE1立下がり検知回路3,CE2立下がり検
知回路4に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路1に
入力されたアドレスA0〜A1(図5ではADD)が切
り替わり、この切り替わりがアドレス変化検知回路1に
よって検出されてアドレス変化検知信号ATDが生成さ
れ、図4の制御信号発生回路8に出力される。なお、図
5においてtWCはアドレスADDの切り替わりから次
の切り替りまでの期間すなわちライトサイクルを示して
いる。
【0008】そして、プリデコーダ回路2を介してロー
デコーダ回路16,カラムデコーダ回路17に書き込む
べきアドレスが伝達され、これらのデコーダ回路16,
17によって、選択されたチップにおけるメモリセルア
レイ19内の書き込むべき1つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ATDを検出し
てワード線電位制御回路9がワード線を昇圧させはじめ
る。このとき、図5に示すようにライトサイクルtWC
のほとんどの期間、ワード線の電位WLは電源電圧Vc
cよりも高い電圧のVoまで昇圧されている。
【0009】電源電圧Vccよりもワード線を昇圧させ
る理由については、次の通りである。すなわち、第1の
ドライバトランジスタT12、第2のドライバトランジ
スタT14、第1の負荷素子T15、第2の負荷素子T
16より構成されるフリップフロップの電源電圧Vcc
よりもワード線WLの電位を高くしておかないと、第
1,第2のトランスファトランジスタT11,T13が
十分にONできないため、書き込まれるべきデータに相
当する電圧、すなわちビット線からセル内のフリップフ
ロップに供給される電圧のレベルが所定の電圧よりも低
くなってしまい、適正な書き込みがなされなくなってし
まうという問題が生じてしまう。このため、書き込み時
には特にワード線WLの電位を、電源電圧Vccよりも
昇圧しておく必要があるのである。
【0010】図4に示すようにアドレスA0〜A1(図
5ではADD)が切り替わってからセットアップタイム
tASだけ経過してアドレスADDが安定した後に、W
E検知回路5に入力されるライトイネーブル信号WEが
“H”から“L”に切り替わる。その後、入出力回路1
3,カラムデコーダ回路を介してデータ(図5ではI/
O)がメモリセルアレイ19に伝達され、これによって
選択されたメモリセルに接続されたビット線(図3では
BL11,BL12)の電位が書き込むデータに相当す
る電圧まで変化する。例えば“H”のデータが書き込ま
れる場合には、ビット線の電位が上昇する。従って、W
Eが“L”に切り替わることで選択セルは書き込み可能
な状態になる。
【0011】このとき、ワード線WLの電位は既に電源
電圧Vccよりも高い電圧Voまで昇圧されており、第
1,第2のトランスファトランジスタT11,T13は
十分にONされているので、ビット線の電位が安定する
のとほぼ同時にセル内の上述のフリップフロップに所定
のデータが書き込まれる。その後WEが立上がり、WL
が再び低下して、1回のライトサイクルが終了する。
【0012】
【発明が解決しようとする課題】上記のような高抵抗ま
たはTFT型メモリセルを採用したSRAMを低電圧化
するためには、書き込み特性の改善が必要となる。従
来、その対策として、(1)トランスファトランジスタ
の閾値電圧Vtを製造プロセスで低下させ、保持される
データの電圧レベルを上昇させる対策、(2)上記従来
例で説明したように、ライトサイクル時にワード線を昇
圧して、保持されるデータの電圧レベルを上昇させる、
などという方法で書き込み特性を改善する等が提案され
ている。
【0013】このうち、(1)の閾値電圧Vtを下げる
方法は、プロセスの制御が難しいため、実施が困難であ
り、また、(2)のワード線を昇圧する方式について
は、従来は図4に示すように、ワード線の電位を電源電
圧以上に昇圧する動作をライトサイクルにおいて常時行
っているので、消費電流のロスが大きく、低消費電力化
の要望に反するという問題が生じていた。
【0014】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図1に示すように、第1のビッ
ト線と、第2のビット線と、ワード線と、データを保持
するためのフリップフロップと、前記第1のビット線に
ソースが接続し、ドレインが前記フリップフロップに接
続し、ゲートが前記ワード線に接続したMOSFETか
らなる第1のトランスファトランジスタと、前記第2の
ビット線にソースが接続し、ドレインが前記フリップフ
ロップに接続し、ゲートが前記ワード線に接続したMO
SFETからなる第2のトランスファトランジスタとを
備えたメモリセルを複数有するSRAMのデータ書き込
み方法において、ライトサイクルにおいて、書き込み対
象のチップとアドレスとを選択した後に、ライトイネー
ブル信号を立ち下げ、前記ワード線の電位を前記フリッ
プフロップの電源電圧まで上昇させ、前記データが変化
したことを検出し、該データの変化に同期して立ち上が
るパルス電圧であるデータ変化検出信号を生成し、前記
データ変化検出信号の立上がりに同期して前記ワード線
の電位を前記電源電圧よりも昇圧させて前記第1,第2
のトランスファトランジスタを十分にONし、前記デー
タに相当する電圧を、前記第1,第2のビット線から前
記フリップフロップに供給してデータの書き込みを行う
ことを特徴とするSRAMのデータ書き込み方法によ
り、上記目的を達成するものである。
【0015】
【発明の実施の形態】以下で本発明の本実施形態に係る
半導体記憶装置のデータ書き込み方法について図面を参
照しながら説明する。以下で説明する半導体記憶装置と
してのSRAMは、図3にそのメモリセルを、図4に全
体の構成を示す一般的なSRAMであるので、これらの
構成、動作については詳細には説明せず、書き込み方法
を中心に説明する。なお、図1は本実施形態に係るSR
AMのデータ書き込み方法について説明する第1のタイ
ミングチャートであって、図2は本実施形態に係るSR
AMの書き込み方法について説明する第2のタイミング
チャートである。
【0016】上記のメモリセルにデータを書き込む際に
は、第1,第2のトランスファトランジスタT11,T
13のゲートに電圧を印加してこれらをONさせ、第
1,第2のビット線BL11,BL12から、第1のド
ライバトランジスタT12、第2のドライバトランジス
タT14、第1の負荷素子T15、第2の負荷素子T1
6より構成されるフリップフロップにデータを書き込む
わけだが、SRAM全体としての動作は以下に示すよう
になる。
【0017】最初に、チップイネーブル信号CE1,C
E2が、CE1立下がり検知回路3,CE2立下がり検
知回路4に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路1に
入力されたアドレスA0〜A1(図1ではADD)が切
り替わり、この切り替わりをアドレス変化検知回路1が
検出してアドレス変化検知信号ATDが生成されて図4
の制御信号発生回路8に出力される。なお、図1におい
てtWCはアドレスADDの切り替わりから次の切り替
りまでの期間すなわちライトサイクルを示している。
【0018】そして、プリデコーダ回路2を介してロー
デコーダ回路16,カラムデコーダ回路17に書き込む
べきアドレスが伝達され、これらのデコーダ回路16,
17によって、選択されたチップにおけるメモリセルア
レイ19内の書き込むべき1つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ATDを検出し
てワード線電位制御回路9がワード線を昇圧させはじめ
る。このとき、従来のSRAMでは、図5に示すように
ライトサイクルtWCのほとんどの期間、ワード線の電
位WLは電源電圧Vccよりも高い電圧のVoまで昇圧
されていたが、本実施形態のSRAMでは、この時点で
は電源電圧Vccまで昇圧させるにとどめている。従っ
てこの状態では選択セルに接続された第1,第2のトラ
ンスファトランジスタT11,T13は十分にONして
いない。
【0019】次いで図1に示すようにアドレスADDが
切り替わってからセットアップタイムtASだけ経過し
てアドレスADDが安定したのちに、WE検知回路5に
入力されるライトイネーブル信号WEが“H”から
“L”に切り替わる。このライトイネーブル信号WEの
立ち下がりは図4のWE検知回路5で検出されており、
これが検出されたときにWE検知回路5は、ワード線電
位制御回路9に制御信号SSを出力して、ワード線WL
の電位を電源電圧Vccよりも高い電圧Voまで一時的
に昇圧させ、再び電源電圧Vccまで低下させる。
【0020】その後、入出力回路13,カラムデコーダ
回路を介して当該SRAMにデータ(図1ではI/O)
が入力される。これによって選択されたメモリセルに接
続されたビット線(図2ではBL11,BL12)の電
位が書き込むべきデータに対応した電位まで変化する。
例えば“H”のデータが書き込まれる場合には、ビット
線の電位が上昇した後に所定の電圧で安定する。このよ
うにして、ライトイネーブル信号WEが“L”に切り替
わることで選択セルは書き込み可能な状態になる。
【0021】この時点で、同時にデータの入力は入出力
回路13によって検出され、データ変化検出信号Dcs
が生成されて図4の書き込み制御回路6に出力される。
書き込み制御回路6は、データ変化検出信号Dcsの立
上がりに同期してワード線の電位WLを昇圧させる旨の
制御命令をワード線電位制御回路9に出力する。これを
受けてワード線電位制御回路9が図1に示すようにワー
ド線の電位WLを電源電圧Vccよりも高い電圧Voに
再度昇圧させる。
【0022】ワード線の電位WLが電源電圧Vccのま
まだと、選択セルに接続された第1,第2のトランスフ
ァトランジスタT11,T13は十分にONしていない
ので、選択セル内のフリップフロップには、微小な電圧
が保持されるに留まり、データが十分に書き込まれた状
態とはいえないが、この電位を電源電圧Vccよりも高
い電圧Voに昇圧することにより、第1,第2のトラン
スファトランジスタT11,T13ははじめて十分にO
Nし、第1,第2のビット線BL11,BL12の電圧
がセル内の上述のフリップフロップに供給され、所定の
データが書き込まれることになる。
【0023】以上説明したように、本発明の実施形態に
係るSRAMのデータ書き込み方法によれば、ライトイ
ネーブル信号WEが立ち下がるのを検出し、これに同期
するようにワード線の電位WLを電源電圧Vccよりも
高い電圧Voに昇圧し、その後データが変化したときに
その変化を検出してデータ変化検出信号Dcsを生成
し、その立上がりに同期して再度ワード線の電位WLを
電源電圧Vccよりも高い電圧Voまで昇圧させ、この
昇圧期間だけ第1,第2のトランスファトランジスタT
11,T13をONさせて選択セル内のフリップフロッ
プにデータを書き込んでいる。
【0024】このため、ワード線の電位WLを電源電圧
Vcc以上昇圧する期間はライトサイクルの中のごく一
部の期間なので、ライトサイクル期間中常時ワード線を
電源電圧Vccよりも高い電圧Voに昇圧させていた従
来のワード線昇圧による低電圧対策に比して消費電力の
ロスが少なくすることができ、低電圧化とともに低消費
電力化を実現することが可能となる。
【0025】ところで、データの書き込みについては、
データの変化のみを検出してデータ変化検出信号Dcs
を生成し、この立ち上がりに同期するようにワード線の
電位WLを昇圧させれば足りるが、本実施形態ではそれ
以前にライトイネーブル信号WEが立ち上がる際にもワ
ード線の電位WLを昇圧させている。消費電力低減の観
点からすれば、ライトイネーブル信号WEの立ち上がり
時のワード線の昇圧は好ましくないが、本実施形態では
あえてこの時にも昇圧させている。その理由について図
2を参照しながら以下で説明する。
【0026】すなわち、図2に示すように、SRAMの
用途によっては、図1に示すようにデータがライトイネ
ーブル信号WEの立ち下がり後に変化するのではなく、
ライトイネーブル信号WEの立ち下がり前(例えば図2
に示すようにアドレスが変化した直後など)に既に変化
してしまうような場合もある。このような場合に、デー
タの変化のみを検出してワード線を昇圧させるという方
式をとると、ライトイネーブルWEの立下がり以前に既
にデータが変化してしまうのでその後はライトサイクル
の1サイクルが終了するまでデータは変化せず、ワード
線を昇圧させるタイミングをとることができない。従っ
て、図2に示すようにデータがライトイネーブル信号W
Eの立ち下がり以前にデータが変化するような場合に
は、ライトイネーブル信号WEの変化を検出して、この
ときにワード線を昇圧させてフリップフロップにデータ
を書き込む。このために、ライトイネーブル信号WEの
立ち上がり時にもワード線を昇圧させているのである。
【0027】
【発明の効果】以上説明したように、本発明に係る半導
体記憶装置のデータ書き込み方法によれば、データが変
化したことを検出し、該データの変化に同期して立ち上
がるパルス電圧であるデータ変化検出信号を生成し、デ
ータ変化検出信号の立上がりに同期してワード線の電位
を電源電圧よりも昇圧させて第1,第2のトランスファ
トランジスタを十分にONさせてデータをフリップフロ
ップに書き込んであり、ワード線を電源電圧より昇圧さ
せている期間を従来のワード線昇圧方式よりも短くして
いるので、この分の消費電力のロスを従来のワード線昇
圧方式よりも少なくすることができ、低消費電力化、低
電圧化が可能になる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る半導体記憶装置のデー
タ書き込み方法を説明する第1のタイミングチャートで
ある。
【図2】本発明の実施形態に係る半導体記憶装置のデー
タ書き込み方法を説明する第2のタイミングチャートで
ある。
【図3】一般のSRAMのメモリセルの構成について説
明する図である。
【図4】一般のSRAMの全体の構成を説明する図であ
る。
【図5】従来の半導体記憶装置のデータ書き込み方法に
ついて説明するタイミングチャートである。
【符号の説明】
T11 第1のトランスファトランジスタ T12 第1のドライバトランジスタ T13 第2のトランスファトランジスタ T14 第2のドライバトランジスタ T15 第1の負荷素子 T16 第2の負荷素子 BL11 第1のビット線 BL12 第2のビット線 WL ワード線 Vcc 電源電圧 WE ライトイネーブル信号 ATD アドレス変化検知信号 Dcs データ変化検出信号

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 第1のビット線と、第2のビット線と、
    ワード線と、データを保持するためのフリップフロップ
    と、前記第1のビット線にソースが接続し、ドレインが
    前記フリップフロップに接続し、ゲートが前記ワード線
    に接続したMOSFETからなる第1のトランスファト
    ランジスタと、前記第2のビット線にソースが接続し、
    ドレインが前記フリップフロップに接続し、ゲートが前
    記ワード線に接続したMOSFETからなる第2のトラ
    ンスファトランジスタとを備えたメモリセルを複数有す
    る半導体記憶装置のデータ書き込み方法において、 ライトサイクルにおいて、書き込み対象のチップとアド
    レスとを選択した後にライトイネーブル信号を立ち下げ
    るとともに前記ワード線の電位を前記フリップフロップ
    の電源電圧まで上昇させ、 前記データが変化したことを検出し、該データの変化に
    同期して立ち上がるパルス電圧であるデータ変化検出信
    号を生成し、 前記データ変化検出信号の立上がりに同期して前記ワー
    ド線の電位を前記電源電圧よりも昇圧させて前記第1,
    第2のトランスファトランジスタを十分にONし、前記
    データに相当する電圧を、前記第1,第2のビット線か
    ら前記フリップフロップに供給してデータの書き込みを
    行うことを特徴とする半導体記憶装置のデータ書き込み
    方法。
  2. 【請求項2】 前記ライトサイクルにおいて、前記ライ
    トイネーブル信号の立ち下がりに同期して前記ワード線
    の電位を前記電源電圧よりも高い電圧に一時的に昇圧さ
    せ、前記電源電圧まで低下させた後に、 前記データが変化したことを検出し、該データの変化に
    同期して立ち上がるパルス電圧であるデータ変化検出信
    号を生成し、前記データ変化検出信号の立上がりに同期
    して前記ワード線の電位を前記電源電圧よりも昇圧させ
    ることを特徴とする請求項1記載の半導体記憶装置のデ
    ータ書き込み方法。
  3. 【請求項3】 前記フリップフロップは、 nチャネルのMOSFETからなる第1のドライバトラ
    ンジスタと、nチャネルのMOSFETからなる第2の
    ドライバトランジスタと、pチャネルのMOSFETか
    らなる第1の負荷素子と、pチャネルのMOSFETか
    らなる第2の負荷素子とを有し、 前記第1のドライバトランジスタのソースが前記第1の
    負荷素子のドレインと接続し、前記第1のドライバトラ
    ンジスタと前記第1の負荷素子のゲートが共通であっ
    て、前記第2のドライバトランジスタソースと接続し、 前記第2のドライバトランジスタソースは第2の負荷素
    子のドレインと接続し、前記第2のドライバトランジス
    タと前記第2の負荷素子のゲートが共通であって、前記
    第1のドライバトランジスタのソースに接続し、 かつ前記第1,第2の負荷素子のソースがともに電源線
    に接続し、前記第1,第2のドライバトランジスタのド
    レインは接地していることで構成される半導体記憶装置
    にデータを書き込むことを特徴とする請求項1または請
    求項2記載の半導体記憶装置のデータ書き込み方法。
JP9200283A 1997-07-25 1997-07-25 半導体記憶装置のデータ書き込み方法 Pending JPH1145579A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6671201B2 (en) 2001-04-02 2003-12-30 Nec Electronics Corporation Method for writing data into a semiconductor memory device and semiconductor memory therefor
KR100756798B1 (ko) 2006-04-24 2007-09-07 주식회사 하이닉스반도체 Rfid 장치

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US6671201B2 (en) 2001-04-02 2003-12-30 Nec Electronics Corporation Method for writing data into a semiconductor memory device and semiconductor memory therefor
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