JPH1145579A - 半導体記憶装置のデータ書き込み方法 - Google Patents
半導体記憶装置のデータ書き込み方法Info
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- JPH1145579A JPH1145579A JP9200283A JP20028397A JPH1145579A JP H1145579 A JPH1145579 A JP H1145579A JP 9200283 A JP9200283 A JP 9200283A JP 20028397 A JP20028397 A JP 20028397A JP H1145579 A JPH1145579 A JP H1145579A
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Abstract
(57)【要約】
【課題】 ＳＲＡＭの低電圧化，低消費電力化の改善に
関する。 【解決手段】 ライトサイクルにおいて、書き込み対象
のチップとアドレスとを選択した後に、ライトイネーブ
ル信号ＷＥを立ち下げ、ワード線の電位ＷＬをフリップ
フロップの電源電圧Ｖｃｃまで上昇させ、データが変化
したことを検出し、該データの変化に同期して立ち上が
るパルス電圧であるデータ変化検出信号Ｄｃｓを生成
し、その立上がりに同期してワード線の電位ＷＬを昇圧
させて第１，第２のトランスファトランジスタＴ11，Ｔ
13を十分にＯＮし、データに応じた電圧を、第１，第２
のビット線ＢＬ11，ＢＬ12からフリップフロップに供給
してデータの書き込みを行うこと。
関する。 【解決手段】 ライトサイクルにおいて、書き込み対象
のチップとアドレスとを選択した後に、ライトイネーブ
ル信号ＷＥを立ち下げ、ワード線の電位ＷＬをフリップ
フロップの電源電圧Ｖｃｃまで上昇させ、データが変化
したことを検出し、該データの変化に同期して立ち上が
るパルス電圧であるデータ変化検出信号Ｄｃｓを生成
し、その立上がりに同期してワード線の電位ＷＬを昇圧
させて第１，第２のトランスファトランジスタＴ11，Ｔ
13を十分にＯＮし、データに応じた電圧を、第１，第２
のビット線ＢＬ11，ＢＬ12からフリップフロップに供給
してデータの書き込みを行うこと。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置のデ
ータ書き込み方法に関し、さらに詳しくいえば、ＴＦＴ
メモリセルなどを採用したＳＲＡＭの低電圧化、低消費
電力化に関する。
ータ書き込み方法に関し、さらに詳しくいえば、ＴＦＴ
メモリセルなどを採用したＳＲＡＭの低電圧化、低消費
電力化に関する。
【０００２】
【従来の技術】以下で従来のＳＲＡＭとその書き込み方
法について図面を参照しながら説明する。最初に、一般
的なＳＲＡＭのメモリセルの構成を説明する。かかるメ
モリセルは、図３に示すように、ｎチャネルのＭＯＳＦ
ＥＴからなる第１のトランスファトランジスタＴ１１、
ｎチャネルのＭＯＳＦＥＴからなる第１のドライバトラ
ンジスタＴ１２、ｎチャネルのＭＯＳＦＥＴからなる第
２のトランスファトランジスタＴ１３、ｎチャネルのＭ
ＯＳＦＥＴからなる第２のドライバトランジスタＴ１
４、ｐチャネルのＭＯＳＦＥＴからなる第１の負荷素子
Ｔ１５、ｐチャネルのＭＯＳＦＥＴからなる第２の負荷
素子Ｔ１６を有する。
法について図面を参照しながら説明する。最初に、一般
的なＳＲＡＭのメモリセルの構成を説明する。かかるメ
モリセルは、図３に示すように、ｎチャネルのＭＯＳＦ
ＥＴからなる第１のトランスファトランジスタＴ１１、
ｎチャネルのＭＯＳＦＥＴからなる第１のドライバトラ
ンジスタＴ１２、ｎチャネルのＭＯＳＦＥＴからなる第
２のトランスファトランジスタＴ１３、ｎチャネルのＭ
ＯＳＦＥＴからなる第２のドライバトランジスタＴ１
４、ｐチャネルのＭＯＳＦＥＴからなる第１の負荷素子
Ｔ１５、ｐチャネルのＭＯＳＦＥＴからなる第２の負荷
素子Ｔ１６を有する。
【０００３】これらのうち、第１，第２のドライバトラ
ンジスタＴ１２，Ｔ１４、第１，第２の負荷素子Ｔ１
５，Ｔ１６は、書き込まれたデータを保持するためのフ
リップフロップを構成している。第１のドライバトラン
ジスタＴ１２のソースは第１の負荷素子Ｔ１５のドレイ
ンと接続し、これらのゲートは共通になっており、第２
のドライバトランジスタＴ１４のソースと接続してい
る。そして第２のドライバトランジスタＴ１４のソース
は第１の負荷素子Ｔ１６のドレインと接続し、これらの
ゲートもまた共通になっており、第１のドライバトラン
ジスタＴ１２のソースに接続している。
ンジスタＴ１２，Ｔ１４、第１，第２の負荷素子Ｔ１
５，Ｔ１６は、書き込まれたデータを保持するためのフ
リップフロップを構成している。第１のドライバトラン
ジスタＴ１２のソースは第１の負荷素子Ｔ１５のドレイ
ンと接続し、これらのゲートは共通になっており、第２
のドライバトランジスタＴ１４のソースと接続してい
る。そして第２のドライバトランジスタＴ１４のソース
は第１の負荷素子Ｔ１６のドレインと接続し、これらの
ゲートもまた共通になっており、第１のドライバトラン
ジスタＴ１２のソースに接続している。
【０００４】また、第１，第２の負荷素子Ｔ１５，Ｔ１
６のソースは電源線Ｖｃｃに接続しており、第１，第２
のドライバトランジスタＴ１２，Ｔ１４のドレインは接
地されている。第１のドライバトランジスタＴ１２のソ
ースには第１のトランスファトランジスタＴ１１のドレ
インが接続し、第１のトランスファトランジスタＴ１１
のソースは第１のビット線ＢＬ１１に接続している。ま
た第２のドライバトランジスタＴ１４のソースには第２
のトランスファトランジスタＴ１３のドレインが接続
し、第２のトランスファトランジスタＴ１３のソースは
第２のビット線ＢＬ１２に接続している。さらに第１，
第２のトランスファトランジスタＴ１１，Ｔ１３のゲー
トはともにワード線ＷＬに接続している。
６のソースは電源線Ｖｃｃに接続しており、第１，第２
のドライバトランジスタＴ１２，Ｔ１４のドレインは接
地されている。第１のドライバトランジスタＴ１２のソ
ースには第１のトランスファトランジスタＴ１１のドレ
インが接続し、第１のトランスファトランジスタＴ１１
のソースは第１のビット線ＢＬ１１に接続している。ま
た第２のドライバトランジスタＴ１４のソースには第２
のトランスファトランジスタＴ１３のドレインが接続
し、第２のトランスファトランジスタＴ１３のソースは
第２のビット線ＢＬ１２に接続している。さらに第１，
第２のトランスファトランジスタＴ１１，Ｔ１３のゲー
トはともにワード線ＷＬに接続している。
【０００５】次いで、上記のメモリセルを駆動する周辺
回路を含めたＳＲＡＭの構成について図４を参照しなが
ら説明する。図４に示すように、このＳＲＡＭは、アド
レス変化検知回路１，プリデコーダ回路２，ＣＥ１立下
がり検知回路３，ＣＥ２立下がり検知回路４，ＷＥ検知
回路５，書き込み制御回路６，入出力制御回路７，制御
信号発生回路８，ワード線電位制御回路９，センスアン
プ制御回路１０，ワード線制御１１，イコライズプリチ
ャージ１２，入出力回路１３，書き込み回路１４，セン
スアンプ回路１５，ローデコーダ回路１６，カラムデコ
ーダ回路１７，プリチャージ＆イコライズ回路１８及び
メモリセルアレイ１９を有する。
回路を含めたＳＲＡＭの構成について図４を参照しなが
ら説明する。図４に示すように、このＳＲＡＭは、アド
レス変化検知回路１，プリデコーダ回路２，ＣＥ１立下
がり検知回路３，ＣＥ２立下がり検知回路４，ＷＥ検知
回路５，書き込み制御回路６，入出力制御回路７，制御
信号発生回路８，ワード線電位制御回路９，センスアン
プ制御回路１０，ワード線制御１１，イコライズプリチ
ャージ１２，入出力回路１３，書き込み回路１４，セン
スアンプ回路１５，ローデコーダ回路１６，カラムデコ
ーダ回路１７，プリチャージ＆イコライズ回路１８及び
メモリセルアレイ１９を有する。
【０００６】以下で上記ＳＲＡＭの書き込み動作につい
て図３〜図５を参照しながら簡単に説明する。上記のメ
モリセルにデータを書き込む際には、第１，第２のトラ
ンスファトランジスタＴ１１，Ｔ１３のゲートに電圧を
印加してこれらをＯＮさせ、第１，第２のビット線ＢＬ
１１，ＢＬ１２から、第１のドライバトランジスタＴ１
２、第２のドライバトランジスタＴ１４、第１の負荷素
子Ｔ１５、第２の負荷素子Ｔ１６より構成されるフリッ
プフロップにデータを書き込むわけだが、回路全体とし
ての動作は以下に示すようになる。
て図３〜図５を参照しながら簡単に説明する。上記のメ
モリセルにデータを書き込む際には、第１，第２のトラ
ンスファトランジスタＴ１１，Ｔ１３のゲートに電圧を
印加してこれらをＯＮさせ、第１，第２のビット線ＢＬ
１１，ＢＬ１２から、第１のドライバトランジスタＴ１
２、第２のドライバトランジスタＴ１４、第１の負荷素
子Ｔ１５、第２の負荷素子Ｔ１６より構成されるフリッ
プフロップにデータを書き込むわけだが、回路全体とし
ての動作は以下に示すようになる。
【０００７】最初に、チップイネーブル信号ＣＥ１，Ｃ
Ｅ２が、ＣＥ１立下がり検知回路３，ＣＥ２立下がり検
知回路４に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路１に
入力されたアドレスＡ０〜Ａ１（図５ではＡＤＤ）が切
り替わり、この切り替わりがアドレス変化検知回路１に
よって検出されてアドレス変化検知信号ＡＴＤが生成さ
れ、図４の制御信号発生回路８に出力される。なお、図
５においてｔＷＣはアドレスＡＤＤの切り替わりから次
の切り替りまでの期間すなわちライトサイクルを示して
いる。
Ｅ２が、ＣＥ１立下がり検知回路３，ＣＥ２立下がり検
知回路４に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路１に
入力されたアドレスＡ０〜Ａ１（図５ではＡＤＤ）が切
り替わり、この切り替わりがアドレス変化検知回路１に
よって検出されてアドレス変化検知信号ＡＴＤが生成さ
れ、図４の制御信号発生回路８に出力される。なお、図
５においてｔＷＣはアドレスＡＤＤの切り替わりから次
の切り替りまでの期間すなわちライトサイクルを示して
いる。
【０００８】そして、プリデコーダ回路２を介してロー
デコーダ回路１６，カラムデコーダ回路１７に書き込む
べきアドレスが伝達され、これらのデコーダ回路１６，
１７によって、選択されたチップにおけるメモリセルア
レイ１９内の書き込むべき１つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ＡＴＤを検出し
てワード線電位制御回路９がワード線を昇圧させはじめ
る。このとき、図５に示すようにライトサイクルｔＷＣ
のほとんどの期間、ワード線の電位ＷＬは電源電圧Ｖｃ
ｃよりも高い電圧のＶｏまで昇圧されている。
デコーダ回路１６，カラムデコーダ回路１７に書き込む
べきアドレスが伝達され、これらのデコーダ回路１６，
１７によって、選択されたチップにおけるメモリセルア
レイ１９内の書き込むべき１つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ＡＴＤを検出し
てワード線電位制御回路９がワード線を昇圧させはじめ
る。このとき、図５に示すようにライトサイクルｔＷＣ
のほとんどの期間、ワード線の電位ＷＬは電源電圧Ｖｃ
ｃよりも高い電圧のＶｏまで昇圧されている。
【０００９】電源電圧Ｖｃｃよりもワード線を昇圧させ
る理由については、次の通りである。すなわち、第１の
ドライバトランジスタＴ１２、第２のドライバトランジ
スタＴ１４、第１の負荷素子Ｔ１５、第２の負荷素子Ｔ
１６より構成されるフリップフロップの電源電圧Ｖｃｃ
よりもワード線ＷＬの電位を高くしておかないと、第
１，第２のトランスファトランジスタＴ１１，Ｔ１３が
十分にＯＮできないため、書き込まれるべきデータに相
当する電圧、すなわちビット線からセル内のフリップフ
ロップに供給される電圧のレベルが所定の電圧よりも低
くなってしまい、適正な書き込みがなされなくなってし
まうという問題が生じてしまう。このため、書き込み時
には特にワード線ＷＬの電位を、電源電圧Ｖｃｃよりも
昇圧しておく必要があるのである。
る理由については、次の通りである。すなわち、第１の
ドライバトランジスタＴ１２、第２のドライバトランジ
スタＴ１４、第１の負荷素子Ｔ１５、第２の負荷素子Ｔ
１６より構成されるフリップフロップの電源電圧Ｖｃｃ
よりもワード線ＷＬの電位を高くしておかないと、第
１，第２のトランスファトランジスタＴ１１，Ｔ１３が
十分にＯＮできないため、書き込まれるべきデータに相
当する電圧、すなわちビット線からセル内のフリップフ
ロップに供給される電圧のレベルが所定の電圧よりも低
くなってしまい、適正な書き込みがなされなくなってし
まうという問題が生じてしまう。このため、書き込み時
には特にワード線ＷＬの電位を、電源電圧Ｖｃｃよりも
昇圧しておく必要があるのである。
【００１０】図４に示すようにアドレスＡ０〜Ａ１（図
５ではＡＤＤ）が切り替わってからセットアップタイム
ｔＡＳだけ経過してアドレスＡＤＤが安定した後に、Ｗ
Ｅ検知回路５に入力されるライトイネーブル信号ＷＥが
“Ｈ”から“Ｌ”に切り替わる。その後、入出力回路１
３，カラムデコーダ回路を介してデータ（図５ではＩ／
Ｏ）がメモリセルアレイ１９に伝達され、これによって
選択されたメモリセルに接続されたビット線（図３では
ＢＬ１１，ＢＬ１２）の電位が書き込むデータに相当す
る電圧まで変化する。例えば“Ｈ”のデータが書き込ま
れる場合には、ビット線の電位が上昇する。従って、Ｗ
Ｅが“Ｌ”に切り替わることで選択セルは書き込み可能
な状態になる。
５ではＡＤＤ）が切り替わってからセットアップタイム
ｔＡＳだけ経過してアドレスＡＤＤが安定した後に、Ｗ
Ｅ検知回路５に入力されるライトイネーブル信号ＷＥが
“Ｈ”から“Ｌ”に切り替わる。その後、入出力回路１
３，カラムデコーダ回路を介してデータ（図５ではＩ／
Ｏ）がメモリセルアレイ１９に伝達され、これによって
選択されたメモリセルに接続されたビット線（図３では
ＢＬ１１，ＢＬ１２）の電位が書き込むデータに相当す
る電圧まで変化する。例えば“Ｈ”のデータが書き込ま
れる場合には、ビット線の電位が上昇する。従って、Ｗ
Ｅが“Ｌ”に切り替わることで選択セルは書き込み可能
な状態になる。
【００１１】このとき、ワード線ＷＬの電位は既に電源
電圧Ｖｃｃよりも高い電圧Ｖｏまで昇圧されており、第
１，第２のトランスファトランジスタＴ１１，Ｔ１３は
十分にＯＮされているので、ビット線の電位が安定する
のとほぼ同時にセル内の上述のフリップフロップに所定
のデータが書き込まれる。その後ＷＥが立上がり、ＷＬ
が再び低下して、１回のライトサイクルが終了する。
電圧Ｖｃｃよりも高い電圧Ｖｏまで昇圧されており、第
１，第２のトランスファトランジスタＴ１１，Ｔ１３は
十分にＯＮされているので、ビット線の電位が安定する
のとほぼ同時にセル内の上述のフリップフロップに所定
のデータが書き込まれる。その後ＷＥが立上がり、ＷＬ
が再び低下して、１回のライトサイクルが終了する。
【００１２】
【発明が解決しようとする課題】上記のような高抵抗ま
たはＴＦＴ型メモリセルを採用したＳＲＡＭを低電圧化
するためには、書き込み特性の改善が必要となる。従
来、その対策として、（１）トランスファトランジスタ
の閾値電圧Ｖｔを製造プロセスで低下させ、保持される
データの電圧レベルを上昇させる対策、（２）上記従来
例で説明したように、ライトサイクル時にワード線を昇
圧して、保持されるデータの電圧レベルを上昇させる、
などという方法で書き込み特性を改善する等が提案され
ている。
たはＴＦＴ型メモリセルを採用したＳＲＡＭを低電圧化
するためには、書き込み特性の改善が必要となる。従
来、その対策として、（１）トランスファトランジスタ
の閾値電圧Ｖｔを製造プロセスで低下させ、保持される
データの電圧レベルを上昇させる対策、（２）上記従来
例で説明したように、ライトサイクル時にワード線を昇
圧して、保持されるデータの電圧レベルを上昇させる、
などという方法で書き込み特性を改善する等が提案され
ている。
【００１３】このうち、（１）の閾値電圧Ｖｔを下げる
方法は、プロセスの制御が難しいため、実施が困難であ
り、また、（２）のワード線を昇圧する方式について
は、従来は図４に示すように、ワード線の電位を電源電
圧以上に昇圧する動作をライトサイクルにおいて常時行
っているので、消費電流のロスが大きく、低消費電力化
の要望に反するという問題が生じていた。
方法は、プロセスの制御が難しいため、実施が困難であ
り、また、（２）のワード線を昇圧する方式について
は、従来は図４に示すように、ワード線の電位を電源電
圧以上に昇圧する動作をライトサイクルにおいて常時行
っているので、消費電流のロスが大きく、低消費電力化
の要望に反するという問題が生じていた。
【００１４】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、図１に示すように、第１のビッ
ト線と、第２のビット線と、ワード線と、データを保持
するためのフリップフロップと、前記第１のビット線に
ソースが接続し、ドレインが前記フリップフロップに接
続し、ゲートが前記ワード線に接続したＭＯＳＦＥＴか
らなる第１のトランスファトランジスタと、前記第２の
ビット線にソースが接続し、ドレインが前記フリップフ
ロップに接続し、ゲートが前記ワード線に接続したＭＯ
ＳＦＥＴからなる第２のトランスファトランジスタとを
備えたメモリセルを複数有するＳＲＡＭのデータ書き込
み方法において、ライトサイクルにおいて、書き込み対
象のチップとアドレスとを選択した後に、ライトイネー
ブル信号を立ち下げ、前記ワード線の電位を前記フリッ
プフロップの電源電圧まで上昇させ、前記データが変化
したことを検出し、該データの変化に同期して立ち上が
るパルス電圧であるデータ変化検出信号を生成し、前記
データ変化検出信号の立上がりに同期して前記ワード線
の電位を前記電源電圧よりも昇圧させて前記第１，第２
のトランスファトランジスタを十分にＯＮし、前記デー
タに相当する電圧を、前記第１，第２のビット線から前
記フリップフロップに供給してデータの書き込みを行う
ことを特徴とするＳＲＡＭのデータ書き込み方法によ
り、上記目的を達成するものである。
に鑑み成されたもので、図１に示すように、第１のビッ
ト線と、第２のビット線と、ワード線と、データを保持
するためのフリップフロップと、前記第１のビット線に
ソースが接続し、ドレインが前記フリップフロップに接
続し、ゲートが前記ワード線に接続したＭＯＳＦＥＴか
らなる第１のトランスファトランジスタと、前記第２の
ビット線にソースが接続し、ドレインが前記フリップフ
ロップに接続し、ゲートが前記ワード線に接続したＭＯ
ＳＦＥＴからなる第２のトランスファトランジスタとを
備えたメモリセルを複数有するＳＲＡＭのデータ書き込
み方法において、ライトサイクルにおいて、書き込み対
象のチップとアドレスとを選択した後に、ライトイネー
ブル信号を立ち下げ、前記ワード線の電位を前記フリッ
プフロップの電源電圧まで上昇させ、前記データが変化
したことを検出し、該データの変化に同期して立ち上が
るパルス電圧であるデータ変化検出信号を生成し、前記
データ変化検出信号の立上がりに同期して前記ワード線
の電位を前記電源電圧よりも昇圧させて前記第１，第２
のトランスファトランジスタを十分にＯＮし、前記デー
タに相当する電圧を、前記第１，第２のビット線から前
記フリップフロップに供給してデータの書き込みを行う
ことを特徴とするＳＲＡＭのデータ書き込み方法によ
り、上記目的を達成するものである。
【００１５】
【発明の実施の形態】以下で本発明の本実施形態に係る
半導体記憶装置のデータ書き込み方法について図面を参
照しながら説明する。以下で説明する半導体記憶装置と
してのＳＲＡＭは、図３にそのメモリセルを、図４に全
体の構成を示す一般的なＳＲＡＭであるので、これらの
構成、動作については詳細には説明せず、書き込み方法
を中心に説明する。なお、図１は本実施形態に係るＳＲ
ＡＭのデータ書き込み方法について説明する第１のタイ
ミングチャートであって、図２は本実施形態に係るＳＲ
ＡＭの書き込み方法について説明する第２のタイミング
チャートである。
半導体記憶装置のデータ書き込み方法について図面を参
照しながら説明する。以下で説明する半導体記憶装置と
してのＳＲＡＭは、図３にそのメモリセルを、図４に全
体の構成を示す一般的なＳＲＡＭであるので、これらの
構成、動作については詳細には説明せず、書き込み方法
を中心に説明する。なお、図１は本実施形態に係るＳＲ
ＡＭのデータ書き込み方法について説明する第１のタイ
ミングチャートであって、図２は本実施形態に係るＳＲ
ＡＭの書き込み方法について説明する第２のタイミング
チャートである。
【００１６】上記のメモリセルにデータを書き込む際に
は、第１，第２のトランスファトランジスタＴ１１，Ｔ
１３のゲートに電圧を印加してこれらをＯＮさせ、第
１，第２のビット線ＢＬ１１，ＢＬ１２から、第１のド
ライバトランジスタＴ１２、第２のドライバトランジス
タＴ１４、第１の負荷素子Ｔ１５、第２の負荷素子Ｔ１
６より構成されるフリップフロップにデータを書き込む
わけだが、ＳＲＡＭ全体としての動作は以下に示すよう
になる。
は、第１，第２のトランスファトランジスタＴ１１，Ｔ
１３のゲートに電圧を印加してこれらをＯＮさせ、第
１，第２のビット線ＢＬ１１，ＢＬ１２から、第１のド
ライバトランジスタＴ１２、第２のドライバトランジス
タＴ１４、第１の負荷素子Ｔ１５、第２の負荷素子Ｔ１
６より構成されるフリップフロップにデータを書き込む
わけだが、ＳＲＡＭ全体としての動作は以下に示すよう
になる。
【００１７】最初に、チップイネーブル信号ＣＥ１，Ｃ
Ｅ２が、ＣＥ１立下がり検知回路３，ＣＥ２立下がり検
知回路４に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路１に
入力されたアドレスＡ０〜Ａ１（図１ではＡＤＤ）が切
り替わり、この切り替わりをアドレス変化検知回路１が
検出してアドレス変化検知信号ＡＴＤが生成されて図４
の制御信号発生回路８に出力される。なお、図１におい
てｔＷＣはアドレスＡＤＤの切り替わりから次の切り替
りまでの期間すなわちライトサイクルを示している。
Ｅ２が、ＣＥ１立下がり検知回路３，ＣＥ２立下がり検
知回路４に入力されて書き込み対象となるチップが選択
される。これとほぼ同時に、アドレス変化検知回路１に
入力されたアドレスＡ０〜Ａ１（図１ではＡＤＤ）が切
り替わり、この切り替わりをアドレス変化検知回路１が
検出してアドレス変化検知信号ＡＴＤが生成されて図４
の制御信号発生回路８に出力される。なお、図１におい
てｔＷＣはアドレスＡＤＤの切り替わりから次の切り替
りまでの期間すなわちライトサイクルを示している。
【００１８】そして、プリデコーダ回路２を介してロー
デコーダ回路１６，カラムデコーダ回路１７に書き込む
べきアドレスが伝達され、これらのデコーダ回路１６，
１７によって、選択されたチップにおけるメモリセルア
レイ１９内の書き込むべき１つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ＡＴＤを検出し
てワード線電位制御回路９がワード線を昇圧させはじめ
る。このとき、従来のＳＲＡＭでは、図５に示すように
ライトサイクルｔＷＣのほとんどの期間、ワード線の電
位ＷＬは電源電圧Ｖｃｃよりも高い電圧のＶｏまで昇圧
されていたが、本実施形態のＳＲＡＭでは、この時点で
は電源電圧Ｖｃｃまで昇圧させるにとどめている。従っ
てこの状態では選択セルに接続された第１，第２のトラ
ンスファトランジスタＴ１１，Ｔ１３は十分にＯＮして
いない。
デコーダ回路１６，カラムデコーダ回路１７に書き込む
べきアドレスが伝達され、これらのデコーダ回路１６，
１７によって、選択されたチップにおけるメモリセルア
レイ１９内の書き込むべき１つのメモリセルが指定され
る。これと同時にアドレス変化検知信号ＡＴＤを検出し
てワード線電位制御回路９がワード線を昇圧させはじめ
る。このとき、従来のＳＲＡＭでは、図５に示すように
ライトサイクルｔＷＣのほとんどの期間、ワード線の電
位ＷＬは電源電圧Ｖｃｃよりも高い電圧のＶｏまで昇圧
されていたが、本実施形態のＳＲＡＭでは、この時点で
は電源電圧Ｖｃｃまで昇圧させるにとどめている。従っ
てこの状態では選択セルに接続された第１，第２のトラ
ンスファトランジスタＴ１１，Ｔ１３は十分にＯＮして
いない。
【００１９】次いで図１に示すようにアドレスＡＤＤが
切り替わってからセットアップタイムｔＡＳだけ経過し
てアドレスＡＤＤが安定したのちに、ＷＥ検知回路５に
入力されるライトイネーブル信号ＷＥが“Ｈ”から
“Ｌ”に切り替わる。このライトイネーブル信号ＷＥの
立ち下がりは図４のＷＥ検知回路５で検出されており、
これが検出されたときにＷＥ検知回路５は、ワード線電
位制御回路９に制御信号ＳＳを出力して、ワード線ＷＬ
の電位を電源電圧Ｖｃｃよりも高い電圧Ｖｏまで一時的
に昇圧させ、再び電源電圧Ｖｃｃまで低下させる。
切り替わってからセットアップタイムｔＡＳだけ経過し
てアドレスＡＤＤが安定したのちに、ＷＥ検知回路５に
入力されるライトイネーブル信号ＷＥが“Ｈ”から
“Ｌ”に切り替わる。このライトイネーブル信号ＷＥの
立ち下がりは図４のＷＥ検知回路５で検出されており、
これが検出されたときにＷＥ検知回路５は、ワード線電
位制御回路９に制御信号ＳＳを出力して、ワード線ＷＬ
の電位を電源電圧Ｖｃｃよりも高い電圧Ｖｏまで一時的
に昇圧させ、再び電源電圧Ｖｃｃまで低下させる。
【００２０】その後、入出力回路１３，カラムデコーダ
回路を介して当該ＳＲＡＭにデータ（図１ではＩ／Ｏ）
が入力される。これによって選択されたメモリセルに接
続されたビット線（図２ではＢＬ１１，ＢＬ１２）の電
位が書き込むべきデータに対応した電位まで変化する。
例えば“Ｈ”のデータが書き込まれる場合には、ビット
線の電位が上昇した後に所定の電圧で安定する。このよ
うにして、ライトイネーブル信号ＷＥが“Ｌ”に切り替
わることで選択セルは書き込み可能な状態になる。
回路を介して当該ＳＲＡＭにデータ（図１ではＩ／Ｏ）
が入力される。これによって選択されたメモリセルに接
続されたビット線（図２ではＢＬ１１，ＢＬ１２）の電
位が書き込むべきデータに対応した電位まで変化する。
例えば“Ｈ”のデータが書き込まれる場合には、ビット
線の電位が上昇した後に所定の電圧で安定する。このよ
うにして、ライトイネーブル信号ＷＥが“Ｌ”に切り替
わることで選択セルは書き込み可能な状態になる。
【００２１】この時点で、同時にデータの入力は入出力
回路１３によって検出され、データ変化検出信号Ｄｃｓ
が生成されて図４の書き込み制御回路６に出力される。
書き込み制御回路６は、データ変化検出信号Ｄｃｓの立
上がりに同期してワード線の電位ＷＬを昇圧させる旨の
制御命令をワード線電位制御回路９に出力する。これを
受けてワード線電位制御回路９が図１に示すようにワー
ド線の電位ＷＬを電源電圧Ｖｃｃよりも高い電圧Ｖｏに
再度昇圧させる。
回路１３によって検出され、データ変化検出信号Ｄｃｓ
が生成されて図４の書き込み制御回路６に出力される。
書き込み制御回路６は、データ変化検出信号Ｄｃｓの立
上がりに同期してワード線の電位ＷＬを昇圧させる旨の
制御命令をワード線電位制御回路９に出力する。これを
受けてワード線電位制御回路９が図１に示すようにワー
ド線の電位ＷＬを電源電圧Ｖｃｃよりも高い電圧Ｖｏに
再度昇圧させる。
【００２２】ワード線の電位ＷＬが電源電圧Ｖｃｃのま
まだと、選択セルに接続された第１，第２のトランスフ
ァトランジスタＴ１１，Ｔ１３は十分にＯＮしていない
ので、選択セル内のフリップフロップには、微小な電圧
が保持されるに留まり、データが十分に書き込まれた状
態とはいえないが、この電位を電源電圧Ｖｃｃよりも高
い電圧Ｖｏに昇圧することにより、第１，第２のトラン
スファトランジスタＴ１１，Ｔ１３ははじめて十分にＯ
Ｎし、第１，第２のビット線ＢＬ１１，ＢＬ１２の電圧
がセル内の上述のフリップフロップに供給され、所定の
データが書き込まれることになる。
まだと、選択セルに接続された第１，第２のトランスフ
ァトランジスタＴ１１，Ｔ１３は十分にＯＮしていない
ので、選択セル内のフリップフロップには、微小な電圧
が保持されるに留まり、データが十分に書き込まれた状
態とはいえないが、この電位を電源電圧Ｖｃｃよりも高
い電圧Ｖｏに昇圧することにより、第１，第２のトラン
スファトランジスタＴ１１，Ｔ１３ははじめて十分にＯ
Ｎし、第１，第２のビット線ＢＬ１１，ＢＬ１２の電圧
がセル内の上述のフリップフロップに供給され、所定の
データが書き込まれることになる。
【００２３】以上説明したように、本発明の実施形態に
係るＳＲＡＭのデータ書き込み方法によれば、ライトイ
ネーブル信号ＷＥが立ち下がるのを検出し、これに同期
するようにワード線の電位ＷＬを電源電圧Ｖｃｃよりも
高い電圧Ｖｏに昇圧し、その後データが変化したときに
その変化を検出してデータ変化検出信号Ｄｃｓを生成
し、その立上がりに同期して再度ワード線の電位ＷＬを
電源電圧Ｖｃｃよりも高い電圧Ｖｏまで昇圧させ、この
昇圧期間だけ第１，第２のトランスファトランジスタＴ
１１，Ｔ１３をＯＮさせて選択セル内のフリップフロッ
プにデータを書き込んでいる。
係るＳＲＡＭのデータ書き込み方法によれば、ライトイ
ネーブル信号ＷＥが立ち下がるのを検出し、これに同期
するようにワード線の電位ＷＬを電源電圧Ｖｃｃよりも
高い電圧Ｖｏに昇圧し、その後データが変化したときに
その変化を検出してデータ変化検出信号Ｄｃｓを生成
し、その立上がりに同期して再度ワード線の電位ＷＬを
電源電圧Ｖｃｃよりも高い電圧Ｖｏまで昇圧させ、この
昇圧期間だけ第１，第２のトランスファトランジスタＴ
１１，Ｔ１３をＯＮさせて選択セル内のフリップフロッ
プにデータを書き込んでいる。
【００２４】このため、ワード線の電位ＷＬを電源電圧
Ｖｃｃ以上昇圧する期間はライトサイクルの中のごく一
部の期間なので、ライトサイクル期間中常時ワード線を
電源電圧Ｖｃｃよりも高い電圧Ｖｏに昇圧させていた従
来のワード線昇圧による低電圧対策に比して消費電力の
ロスが少なくすることができ、低電圧化とともに低消費
電力化を実現することが可能となる。
Ｖｃｃ以上昇圧する期間はライトサイクルの中のごく一
部の期間なので、ライトサイクル期間中常時ワード線を
電源電圧Ｖｃｃよりも高い電圧Ｖｏに昇圧させていた従
来のワード線昇圧による低電圧対策に比して消費電力の
ロスが少なくすることができ、低電圧化とともに低消費
電力化を実現することが可能となる。
【００２５】ところで、データの書き込みについては、
データの変化のみを検出してデータ変化検出信号Ｄｃｓ
を生成し、この立ち上がりに同期するようにワード線の
電位ＷＬを昇圧させれば足りるが、本実施形態ではそれ
以前にライトイネーブル信号ＷＥが立ち上がる際にもワ
ード線の電位ＷＬを昇圧させている。消費電力低減の観
点からすれば、ライトイネーブル信号ＷＥの立ち上がり
時のワード線の昇圧は好ましくないが、本実施形態では
あえてこの時にも昇圧させている。その理由について図
２を参照しながら以下で説明する。
データの変化のみを検出してデータ変化検出信号Ｄｃｓ
を生成し、この立ち上がりに同期するようにワード線の
電位ＷＬを昇圧させれば足りるが、本実施形態ではそれ
以前にライトイネーブル信号ＷＥが立ち上がる際にもワ
ード線の電位ＷＬを昇圧させている。消費電力低減の観
点からすれば、ライトイネーブル信号ＷＥの立ち上がり
時のワード線の昇圧は好ましくないが、本実施形態では
あえてこの時にも昇圧させている。その理由について図
２を参照しながら以下で説明する。
【００２６】すなわち、図２に示すように、ＳＲＡＭの
用途によっては、図１に示すようにデータがライトイネ
ーブル信号ＷＥの立ち下がり後に変化するのではなく、
ライトイネーブル信号ＷＥの立ち下がり前（例えば図２
に示すようにアドレスが変化した直後など）に既に変化
してしまうような場合もある。このような場合に、デー
タの変化のみを検出してワード線を昇圧させるという方
式をとると、ライトイネーブルＷＥの立下がり以前に既
にデータが変化してしまうのでその後はライトサイクル
の１サイクルが終了するまでデータは変化せず、ワード
線を昇圧させるタイミングをとることができない。従っ
て、図２に示すようにデータがライトイネーブル信号Ｗ
Ｅの立ち下がり以前にデータが変化するような場合に
は、ライトイネーブル信号ＷＥの変化を検出して、この
ときにワード線を昇圧させてフリップフロップにデータ
を書き込む。このために、ライトイネーブル信号ＷＥの
立ち上がり時にもワード線を昇圧させているのである。
用途によっては、図１に示すようにデータがライトイネ
ーブル信号ＷＥの立ち下がり後に変化するのではなく、
ライトイネーブル信号ＷＥの立ち下がり前（例えば図２
に示すようにアドレスが変化した直後など）に既に変化
してしまうような場合もある。このような場合に、デー
タの変化のみを検出してワード線を昇圧させるという方
式をとると、ライトイネーブルＷＥの立下がり以前に既
にデータが変化してしまうのでその後はライトサイクル
の１サイクルが終了するまでデータは変化せず、ワード
線を昇圧させるタイミングをとることができない。従っ
て、図２に示すようにデータがライトイネーブル信号Ｗ
Ｅの立ち下がり以前にデータが変化するような場合に
は、ライトイネーブル信号ＷＥの変化を検出して、この
ときにワード線を昇圧させてフリップフロップにデータ
を書き込む。このために、ライトイネーブル信号ＷＥの
立ち上がり時にもワード線を昇圧させているのである。
【００２７】
【発明の効果】以上説明したように、本発明に係る半導
体記憶装置のデータ書き込み方法によれば、データが変
化したことを検出し、該データの変化に同期して立ち上
がるパルス電圧であるデータ変化検出信号を生成し、デ
ータ変化検出信号の立上がりに同期してワード線の電位
を電源電圧よりも昇圧させて第１，第２のトランスファ
トランジスタを十分にＯＮさせてデータをフリップフロ
ップに書き込んであり、ワード線を電源電圧より昇圧さ
せている期間を従来のワード線昇圧方式よりも短くして
いるので、この分の消費電力のロスを従来のワード線昇
圧方式よりも少なくすることができ、低消費電力化、低
電圧化が可能になる。
体記憶装置のデータ書き込み方法によれば、データが変
化したことを検出し、該データの変化に同期して立ち上
がるパルス電圧であるデータ変化検出信号を生成し、デ
ータ変化検出信号の立上がりに同期してワード線の電位
を電源電圧よりも昇圧させて第１，第２のトランスファ
トランジスタを十分にＯＮさせてデータをフリップフロ
ップに書き込んであり、ワード線を電源電圧より昇圧さ
せている期間を従来のワード線昇圧方式よりも短くして
いるので、この分の消費電力のロスを従来のワード線昇
圧方式よりも少なくすることができ、低消費電力化、低
電圧化が可能になる。
【図１】本発明の実施形態に係る半導体記憶装置のデー
タ書き込み方法を説明する第１のタイミングチャートで
ある。
タ書き込み方法を説明する第１のタイミングチャートで
ある。
【図２】本発明の実施形態に係る半導体記憶装置のデー
タ書き込み方法を説明する第２のタイミングチャートで
ある。
タ書き込み方法を説明する第２のタイミングチャートで
ある。
【図３】一般のＳＲＡＭのメモリセルの構成について説
明する図である。
明する図である。
【図４】一般のＳＲＡＭの全体の構成を説明する図であ
る。
る。
【図５】従来の半導体記憶装置のデータ書き込み方法に
ついて説明するタイミングチャートである。
ついて説明するタイミングチャートである。
Ｔ１１ 第１のトランスファトランジスタ Ｔ１２ 第１のドライバトランジスタ Ｔ１３ 第２のトランスファトランジスタ Ｔ１４ 第２のドライバトランジスタ Ｔ１５ 第１の負荷素子 Ｔ１６ 第２の負荷素子 ＢＬ１１ 第１のビット線 ＢＬ１２ 第２のビット線 ＷＬ ワード線 Ｖｃｃ 電源電圧 ＷＥ ライトイネーブル信号 ＡＴＤ アドレス変化検知信号 Ｄｃｓ データ変化検出信号
Claims (3)
- 【請求項１】 第１のビット線と、第２のビット線と、
ワード線と、データを保持するためのフリップフロップ
と、前記第１のビット線にソースが接続し、ドレインが
前記フリップフロップに接続し、ゲートが前記ワード線
に接続したＭＯＳＦＥＴからなる第１のトランスファト
ランジスタと、前記第２のビット線にソースが接続し、
ドレインが前記フリップフロップに接続し、ゲートが前
記ワード線に接続したＭＯＳＦＥＴからなる第２のトラ
ンスファトランジスタとを備えたメモリセルを複数有す
る半導体記憶装置のデータ書き込み方法において、 ライトサイクルにおいて、書き込み対象のチップとアド
レスとを選択した後にライトイネーブル信号を立ち下げ
るとともに前記ワード線の電位を前記フリップフロップ
の電源電圧まで上昇させ、 前記データが変化したことを検出し、該データの変化に
同期して立ち上がるパルス電圧であるデータ変化検出信
号を生成し、 前記データ変化検出信号の立上がりに同期して前記ワー
ド線の電位を前記電源電圧よりも昇圧させて前記第１，
第２のトランスファトランジスタを十分にＯＮし、前記
データに相当する電圧を、前記第１，第２のビット線か
ら前記フリップフロップに供給してデータの書き込みを
行うことを特徴とする半導体記憶装置のデータ書き込み
方法。 - 【請求項２】 前記ライトサイクルにおいて、前記ライ
トイネーブル信号の立ち下がりに同期して前記ワード線
の電位を前記電源電圧よりも高い電圧に一時的に昇圧さ
せ、前記電源電圧まで低下させた後に、 前記データが変化したことを検出し、該データの変化に
同期して立ち上がるパルス電圧であるデータ変化検出信
号を生成し、前記データ変化検出信号の立上がりに同期
して前記ワード線の電位を前記電源電圧よりも昇圧させ
ることを特徴とする請求項１記載の半導体記憶装置のデ
ータ書き込み方法。 - 【請求項３】 前記フリップフロップは、 ｎチャネルのＭＯＳＦＥＴからなる第１のドライバトラ
ンジスタと、ｎチャネルのＭＯＳＦＥＴからなる第２の
ドライバトランジスタと、ｐチャネルのＭＯＳＦＥＴか
らなる第１の負荷素子と、ｐチャネルのＭＯＳＦＥＴか
らなる第２の負荷素子とを有し、 前記第１のドライバトランジスタのソースが前記第１の
負荷素子のドレインと接続し、前記第１のドライバトラ
ンジスタと前記第１の負荷素子のゲートが共通であっ
て、前記第２のドライバトランジスタソースと接続し、 前記第２のドライバトランジスタソースは第２の負荷素
子のドレインと接続し、前記第２のドライバトランジス
タと前記第２の負荷素子のゲートが共通であって、前記
第１のドライバトランジスタのソースに接続し、 かつ前記第１，第２の負荷素子のソースがともに電源線
に接続し、前記第１，第２のドライバトランジスタのド
レインは接地していることで構成される半導体記憶装置
にデータを書き込むことを特徴とする請求項１または請
求項２記載の半導体記憶装置のデータ書き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200283A JPH1145579A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置のデータ書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9200283A JPH1145579A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置のデータ書き込み方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1145579A true JPH1145579A (ja) | 1999-02-16 |
Family
ID=16421746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9200283A Pending JPH1145579A (ja) | 1997-07-25 | 1997-07-25 | 半導体記憶装置のデータ書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1145579A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671201B2 (en) | 2001-04-02 | 2003-12-30 | Nec Electronics Corporation | Method for writing data into a semiconductor memory device and semiconductor memory therefor |
| KR100756798B1 (ko) | 2006-04-24 | 2007-09-07 | 주식회사 하이닉스반도체 | Ｒｆｉｄ 장치 |
-
1997
- 1997-07-25 JP JP9200283A patent/JPH1145579A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6671201B2 (en) | 2001-04-02 | 2003-12-30 | Nec Electronics Corporation | Method for writing data into a semiconductor memory device and semiconductor memory therefor |
| KR100756798B1 (ko) | 2006-04-24 | 2007-09-07 | 주식회사 하이닉스반도체 | Ｒｆｉｄ 장치 |
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