JP2956645B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
Description
【発明の属する技術分野】本発明は、半導体装置に関
し、特に内部回路に電源電圧よりも高い電圧を供給する
回路を備えた半導体装置に関する。
し、特に内部回路に電源電圧よりも高い電圧を供給する
回路を備えた半導体装置に関する。
【０００１】
【従来の技術】近年、半導体回路の低消費電力化はます
ます厳しく要求されており、そのために使用される電源
電圧はより低くなってきている。ところが、半導体回路
における各トランジスタは動作電圧の低下にともない、
その動作スピードが低下する。したがって、特に高速な
動作が要求される部分では電源電圧を昇圧した電圧で動
作されることが多い。例えば、メモリセルを構成するト
ランジスタのゲートにかかる読み出し電圧が電源電圧に
依存して低電圧となると、その読み出し速度が低下する
ため、このような問題を解決するための手段が、特開平
２−３１９２号公報に記載されている。この従来技術
を、図１０を参照して詳述する。
ます厳しく要求されており、そのために使用される電源
電圧はより低くなってきている。ところが、半導体回路
における各トランジスタは動作電圧の低下にともない、
その動作スピードが低下する。したがって、特に高速な
動作が要求される部分では電源電圧を昇圧した電圧で動
作されることが多い。例えば、メモリセルを構成するト
ランジスタのゲートにかかる読み出し電圧が電源電圧に
依存して低電圧となると、その読み出し速度が低下する
ため、このような問題を解決するための手段が、特開平
２−３１９２号公報に記載されている。この従来技術
を、図１０を参照して詳述する。
【０００２】この、フラッシュＥＥＰＲＯＭに使用され
るデコーダ回路は、選択回路、電圧分離回路、充電回路
によって構成されている。
るデコーダ回路は、選択回路、電圧分離回路、充電回路
によって構成されている。
【０００３】選択回路は、否定論理積ゲート９０７、否
定論理ゲート９０８およびＮ型ＭＯＳトランジスタ９４
９、９５０とによって構成される。否定論理積ゲート９
０７はアドレス９０６を受け、その出力は否定論理ゲー
ト９０８とＮ型ＭＯＳトランジスタ９５０のゲートに接
続され、否定論理ゲート９０８の出力はＮ型ＭＯＳトラ
ンジスタ９４９のゲート端子に接続されている。アドレ
ス９４７は、Ｎ型ＭＯＳトランジスタ９４９のドレイン
に入力され、Ｎ型ＭＯＳトランジスタのソース端子とＮ
型ＭＯＳトランジスタ９５０のドレイン端子が接続さ
れ、選択回路の出力となる。
定論理ゲート９０８およびＮ型ＭＯＳトランジスタ９４
９、９５０とによって構成される。否定論理積ゲート９
０７はアドレス９０６を受け、その出力は否定論理ゲー
ト９０８とＮ型ＭＯＳトランジスタ９５０のゲートに接
続され、否定論理ゲート９０８の出力はＮ型ＭＯＳトラ
ンジスタ９４９のゲート端子に接続されている。アドレ
ス９４７は、Ｎ型ＭＯＳトランジスタ９４９のドレイン
に入力され、Ｎ型ＭＯＳトランジスタのソース端子とＮ
型ＭＯＳトランジスタ９５０のドレイン端子が接続さ
れ、選択回路の出力となる。
【０００４】分離回路は、Ｎ型ＭＯＳトランジスタ９０
９によって構成され、そのゲート端子は電源９１７に接
続され、ソース端子は選択回路の出力に接続され、ドレ
イン端子は分離回路の出力となる。
９によって構成され、そのゲート端子は電源９１７に接
続され、ソース端子は選択回路の出力に接続され、ドレ
イン端子は分離回路の出力となる。
【０００５】充電回路は、Ｎ型ＭＯＳトランジスタ９４
２、９４３とキャパシタＣ０、Ｃ１とによって構成され
る。端子９４８は充電電圧Ｖｐｐを供給し、端子９４６
は聞き込み充電用のクロックφを供給する。端子９４６
は、キャパシタＣ１の一端に接続され、さらにＮ型ＭＯ
Ｓトランジスタ９４２のソース端子に接続される。Ｎ型
ＭＯＳトランジスタ９４９は、キャパシタＣ０の一端と
Ｎ型ＭＯＳトランジスタ９４３のソース端子と分離回路
の出力に接続され、この端子がＸデコーダ回路９０１の
出力となる。
２、９４３とキャパシタＣ０、Ｃ１とによって構成され
る。端子９４８は充電電圧Ｖｐｐを供給し、端子９４６
は聞き込み充電用のクロックφを供給する。端子９４６
は、キャパシタＣ１の一端に接続され、さらにＮ型ＭＯ
Ｓトランジスタ９４２のソース端子に接続される。Ｎ型
ＭＯＳトランジスタ９４９は、キャパシタＣ０の一端と
Ｎ型ＭＯＳトランジスタ９４３のソース端子と分離回路
の出力に接続され、この端子がＸデコーダ回路９０１の
出力となる。
【０００６】充電電圧Ｖｐｐは、電源電圧から昇圧回路
を用いて発生される。昇圧回路の一例を図６に示す。こ
の昇圧回路は、ゲート端子とドレイン端子を接続したＮ
型ＭＯＳトランジスタ６０６、６０８を直列に接続し、
そのトランジスタ６０６のドレイン端子にキャパシタ６
０７の一端を接続すると共に他端に交互に端子６０１か
ら供給されるクロックφから論理ゲート６０９、６１
０、６１１を介して発生させたクロックを供給し、その
出力６０３の電圧をＮ型トランジスタ６０５の直列接続
によって制御することによって電源電圧から充電電圧Ｖ
ｐｐを発生させている。ただし、充電回路は、端子６０
２に供給される信号ＲＥＡＤが論理的にハイ”Ｈ”のと
きに活性化される。
を用いて発生される。昇圧回路の一例を図６に示す。こ
の昇圧回路は、ゲート端子とドレイン端子を接続したＮ
型ＭＯＳトランジスタ６０６、６０８を直列に接続し、
そのトランジスタ６０６のドレイン端子にキャパシタ６
０７の一端を接続すると共に他端に交互に端子６０１か
ら供給されるクロックφから論理ゲート６０９、６１
０、６１１を介して発生させたクロックを供給し、その
出力６０３の電圧をＮ型トランジスタ６０５の直列接続
によって制御することによって電源電圧から充電電圧Ｖ
ｐｐを発生させている。ただし、充電回路は、端子６０
２に供給される信号ＲＥＡＤが論理的にハイ”Ｈ”のと
きに活性化される。
【０００７】次に、各デコーダ回路の出力は、メモリセ
ル９１４がアレイ状に配置されたメモリアレイ９０２の
各ワード線Ｘ０からＸｎに接続される。メモリアレイの
ソースは全て共通に端子９３９に接続され電圧Ｖｓが供
給される。メモリアレイ９０２の列は、ディジット線Ｄ
０からＤｍとしてセンスアンプ９０３に入力され、メモ
リセルの記憶内容がセンス出力９１３に出力される。
ル９１４がアレイ状に配置されたメモリアレイ９０２の
各ワード線Ｘ０からＸｎに接続される。メモリアレイの
ソースは全て共通に端子９３９に接続され電圧Ｖｓが供
給される。メモリアレイ９０２の列は、ディジット線Ｄ
０からＤｍとしてセンスアンプ９０３に入力され、メモ
リセルの記憶内容がセンス出力９１３に出力される。
【０００８】次に、図１１を用いて図１０の動作を説明
する。
する。
【０００９】アドレス９０６が変化し、否定論理積ゲー
ト９０７の入力が全て電源電位となると、ゲート９０７
の出力は接地電位となり（図１１）、これに応じて否
定論理ゲート９０８の出力は電源電位となる（図１１
）。続いて、Ｎ型ＭＯＳトランジスタ９５０は非導通
となり、Ｎ型ＭＯＳトランジスタ９４９は導通する。ま
た、アドレス９４７が選択されて”Ｈ”であるため、電
源９１７の電圧をＶｄｄとし、Ｎ型ＭＯＳトランジスタ
９０９の閾値電圧をＶｔｎ９０９とすると、ワード線９
１１はＮ型ＭＯＳトランジスタ９０９を介してＶｄｄ−
Ｖｔｎ９０９まで充電される（図１１、）。この
後、充電電圧Ｖｐｐが変化して、高電圧パルスが与えら
れると、ワード線９１１の電位は、Ｖｄｄ−Ｖｔｎ９０
９よりもさらにＣ０／（Ｃ０＋ＣＥ）＊Ｖｐｐ分昇圧さ
れる（図１１）。ここで、ＣＥはワード線９１１の寄
生容量である。その結果、アドレス変化によって選択さ
れたメモリセルの記憶内容によりディジット線９１２の
電位が変化し（図１１）、このディジット線９１２の
電位をセンスアンプ９０３が検出、増幅し、センス出力
９１３に出力される（図１１）。このように、ワード
線に電源電圧よりも高い電圧が印加できると、電源電圧
Ｖｄｄが低い場合でもメモリセルの電流を充分とること
ができ、メモリの動作速度を向上させることができる。
また、メモリセルの閾値よりも電源電圧が低い場合でも
メモリセルの記憶内容を正しく読み出すことができる。
ト９０７の入力が全て電源電位となると、ゲート９０７
の出力は接地電位となり（図１１）、これに応じて否
定論理ゲート９０８の出力は電源電位となる（図１１
）。続いて、Ｎ型ＭＯＳトランジスタ９５０は非導通
となり、Ｎ型ＭＯＳトランジスタ９４９は導通する。ま
た、アドレス９４７が選択されて”Ｈ”であるため、電
源９１７の電圧をＶｄｄとし、Ｎ型ＭＯＳトランジスタ
９０９の閾値電圧をＶｔｎ９０９とすると、ワード線９
１１はＮ型ＭＯＳトランジスタ９０９を介してＶｄｄ−
Ｖｔｎ９０９まで充電される（図１１、）。この
後、充電電圧Ｖｐｐが変化して、高電圧パルスが与えら
れると、ワード線９１１の電位は、Ｖｄｄ−Ｖｔｎ９０
９よりもさらにＣ０／（Ｃ０＋ＣＥ）＊Ｖｐｐ分昇圧さ
れる（図１１）。ここで、ＣＥはワード線９１１の寄
生容量である。その結果、アドレス変化によって選択さ
れたメモリセルの記憶内容によりディジット線９１２の
電位が変化し（図１１）、このディジット線９１２の
電位をセンスアンプ９０３が検出、増幅し、センス出力
９１３に出力される（図１１）。このように、ワード
線に電源電圧よりも高い電圧が印加できると、電源電圧
Ｖｄｄが低い場合でもメモリセルの電流を充分とること
ができ、メモリの動作速度を向上させることができる。
また、メモリセルの閾値よりも電源電圧が低い場合でも
メモリセルの記憶内容を正しく読み出すことができる。
【００１０】
【発明が解決しようとする課題】しかしながら、当従来
技術では、ワード線に電源電圧よりも高い電圧を与える
場合に、電源電圧から昇圧回路で発生する高電圧パルス
を図１０の端子９４８に出力することによって行ってい
ることに問題がある。すなわち、図１０の端子９４８に
供給されるパルスは端子９４８の寄生容量をパルスの立
ち上がりおよび立ち下がりの度に充放電しなければなら
ない。したがって、パルスの立ち上がりおよび立ち下が
りのスピードが低下し、メモリセルからのデータの読み
出し速度の低下を招く。このような速度の低下を防止す
るためには、端子９４８を高速にＶｐｐまで充電するた
めに大きな電流供給能力を有する昇圧回路が必要とな
る。そして、昇圧回路はキャパシタとクロックで電荷を
転送することにより、昇圧を行っているため、高い電流
駆動能力の昇圧回路を実現するためには、昇圧回路に大
きなキャパシタを必要とする。したがって、大きな電流
供給能力を有する昇圧回路は半導体基板上にしめる面積
を増大させることになる。この問題は、電源電圧が低電
源電圧になるほど顕著にあらわれる。
技術では、ワード線に電源電圧よりも高い電圧を与える
場合に、電源電圧から昇圧回路で発生する高電圧パルス
を図１０の端子９４８に出力することによって行ってい
ることに問題がある。すなわち、図１０の端子９４８に
供給されるパルスは端子９４８の寄生容量をパルスの立
ち上がりおよび立ち下がりの度に充放電しなければなら
ない。したがって、パルスの立ち上がりおよび立ち下が
りのスピードが低下し、メモリセルからのデータの読み
出し速度の低下を招く。このような速度の低下を防止す
るためには、端子９４８を高速にＶｐｐまで充電するた
めに大きな電流供給能力を有する昇圧回路が必要とな
る。そして、昇圧回路はキャパシタとクロックで電荷を
転送することにより、昇圧を行っているため、高い電流
駆動能力の昇圧回路を実現するためには、昇圧回路に大
きなキャパシタを必要とする。したがって、大きな電流
供給能力を有する昇圧回路は半導体基板上にしめる面積
を増大させることになる。この問題は、電源電圧が低電
源電圧になるほど顕著にあらわれる。
【００１１】次に、カップリング容量によって選択され
たワード線の電位を昇圧しているため、全てのワード線
に対してキャパシタＣ０を設ける必要があり、そのため
半導体基板にしめる面積が増大する。
たワード線の電位を昇圧しているため、全てのワード線
に対してキャパシタＣ０を設ける必要があり、そのため
半導体基板にしめる面積が増大する。
【００１２】そして、昇圧されたワード線の電圧はＶｐ
ｐ＋（Ｖｄｄ−Ｖｔｈ）となるため、電圧Ｖｐｐを電源
電圧Ｖｄｄに依存しない電圧にしても、結局、電源電圧
Ｖｄｄに依存することになる。そして、電源電圧Ｖｄｄ
は、他の回路が動作したときに発生するノイズ等によっ
て変動するため、ワード線に供給される電圧も変動する
ことになってしまい、誤動作の原因となる。
ｐ＋（Ｖｄｄ−Ｖｔｈ）となるため、電圧Ｖｐｐを電源
電圧Ｖｄｄに依存しない電圧にしても、結局、電源電圧
Ｖｄｄに依存することになる。そして、電源電圧Ｖｄｄ
は、他の回路が動作したときに発生するノイズ等によっ
て変動するため、ワード線に供給される電圧も変動する
ことになってしまい、誤動作の原因となる。
【００１３】したがって、本発明の目的は、占有面積が
小さく、高速動作を可能とした半導体装置を提供するこ
とにある。
小さく、高速動作を可能とした半導体装置を提供するこ
とにある。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
一導電型の半導体基板と、この半導体基板に形成された
第二導電型の第１の領域と、前記第１の領域とは独立し
て形成された前記第二導電型の第２の領域と、前記第１
の領域内に形成された前記一導電型の第３の領域及び前
記第３の領域とは独立して前記第１の領域内に形成され
た前記一導電型の第４の領域とを供える第１のトランジ
スタであって、前記第１の領域をバックゲートとする第
１のトランジスタと、前記第２の領域内に形成された前
記一導電型の第５の領域及び前記第５の領域とは独立し
て前記第２の領域内に形成された前記一導電型の第６の
領域とを備える第２のトランジスタであって、前記第２
の領域をバックゲートとする第２のトランジスタとを供
え、前記第１の領域には前記第２の領域に印加される電
源電圧よりも高いバックゲートバイアス電圧が印加され
ていることを特徴とする本発明では、上記第１のトラン
ジスタのバックゲートにバックゲートバイアス電圧を供
給することによって、その閾値を上昇させている。そし
て、閾値が上昇することによって、トランジスタのゲー
ト端子に入力される信号の”Ｈ”レベルの電圧振幅を変
化させることなく、トランジスタを介してワード線に供
給する第１の電圧である充電電圧を電源電圧以上にする
ことができる。すなわち、接地から電源電圧までの間の
電圧をトランジスタのゲートに印加するだけで、内部回
路への充電電圧の印加を制御することができる。
一導電型の半導体基板と、この半導体基板に形成された
第二導電型の第１の領域と、前記第１の領域とは独立し
て形成された前記第二導電型の第２の領域と、前記第１
の領域内に形成された前記一導電型の第３の領域及び前
記第３の領域とは独立して前記第１の領域内に形成され
た前記一導電型の第４の領域とを供える第１のトランジ
スタであって、前記第１の領域をバックゲートとする第
１のトランジスタと、前記第２の領域内に形成された前
記一導電型の第５の領域及び前記第５の領域とは独立し
て前記第２の領域内に形成された前記一導電型の第６の
領域とを備える第２のトランジスタであって、前記第２
の領域をバックゲートとする第２のトランジスタとを供
え、前記第１の領域には前記第２の領域に印加される電
源電圧よりも高いバックゲートバイアス電圧が印加され
ていることを特徴とする本発明では、上記第１のトラン
ジスタのバックゲートにバックゲートバイアス電圧を供
給することによって、その閾値を上昇させている。そし
て、閾値が上昇することによって、トランジスタのゲー
ト端子に入力される信号の”Ｈ”レベルの電圧振幅を変
化させることなく、トランジスタを介してワード線に供
給する第１の電圧である充電電圧を電源電圧以上にする
ことができる。すなわち、接地から電源電圧までの間の
電圧をトランジスタのゲートに印加するだけで、内部回
路への充電電圧の印加を制御することができる。
【００１５】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照しながら詳述する。
図面を参照しながら詳述する。
【００１６】本発明を読み出し専用メモリ（ＲＯＭ）に
適用した例を図１を参照して説明する。その動作のタイ
ミングチャートを図７に示す。
適用した例を図１を参照して説明する。その動作のタイ
ミングチャートを図７に示す。
【００１７】第１の実施例の半導体メモリは、選択回路
１０、電圧分離回路１１および充電回路１２とを備えて
いる。
１０、電圧分離回路１１および充電回路１２とを備えて
いる。
【００１８】選択回路１０は、アドレス入力１０６を受
け、電源電圧Ｖｄｄの下で動作する否定論理積ゲート１
０７とその出力を受けて動作する否定論理ゲート１０８
により構成される。
け、電源電圧Ｖｄｄの下で動作する否定論理積ゲート１
０７とその出力を受けて動作する否定論理ゲート１０８
により構成される。
【００１９】分離回路１１は、ゲート端子に制御信号と
して常に電源電圧Ｖｄｄが供給され、バックゲートを接
地電位に接続し、ソース・ドレインの一端が選択回路の
出力に接続され他端を出力とするＮ型ＭＯＳトランジス
タ１０９によって構成される。
して常に電源電圧Ｖｄｄが供給され、バックゲートを接
地電位に接続し、ソース・ドレインの一端が選択回路の
出力に接続され他端を出力とするＮ型ＭＯＳトランジス
タ１０９によって構成される。
【００２０】充電回路１２は、バックゲートをバックゲ
ートバイアス電圧ＶＰＢを供給する端子１０４に接続
し、ソース端子を充電電圧ＶＰＭを供給する端子１０５
に接続し、ゲート端子を否定論理積ゲート１０７の出力
に接続し、ドレイン端子を出力とするＰ型ＭＯＳトラン
ジスタ１１０によって構成される。このバックゲートに
印加されるバックゲートバイアス電圧ＶＰＢとソース端
子に印加される充電電圧ＶＰＭによってＰ型ＭＯＳトラ
ンジスタ１１０の閾値電圧が変化する。これは、いわゆ
るバックゲート効果によるもので、バックゲート電圧｜
ＶＰＢ−ＶＰＭ｜を横軸に、閾値電圧Ｖｔｈを縦軸にと
り、バックゲート電圧と閾値電圧との関係を図２に示
す。ここで、縦軸はＰ型ＭＯＳトランジスタの閾値を表
し、横軸はグラフを見やすくするためにバックゲート電
圧｜ＶＢＧ｜に初期の閾値０．７［Ｖ］を加えたものの
平方根をとっている。これらの電圧の平方根と閾値Ｖｔ
ｐはほぼ比例する。一例をとって、バックゲート効果を
説明すると、たとえば、｜ＶＰＢ−ＶＰＭ｜が３［Ｖ］
とき、閾値は−０．７［Ｖ］から−１．３５［Ｖ］に変
化する。そして、図２から明らかなように、この閾値の
変化分は、印加するバックゲート電圧によって適宜変更
可能である。
ートバイアス電圧ＶＰＢを供給する端子１０４に接続
し、ソース端子を充電電圧ＶＰＭを供給する端子１０５
に接続し、ゲート端子を否定論理積ゲート１０７の出力
に接続し、ドレイン端子を出力とするＰ型ＭＯＳトラン
ジスタ１１０によって構成される。このバックゲートに
印加されるバックゲートバイアス電圧ＶＰＢとソース端
子に印加される充電電圧ＶＰＭによってＰ型ＭＯＳトラ
ンジスタ１１０の閾値電圧が変化する。これは、いわゆ
るバックゲート効果によるもので、バックゲート電圧｜
ＶＰＢ−ＶＰＭ｜を横軸に、閾値電圧Ｖｔｈを縦軸にと
り、バックゲート電圧と閾値電圧との関係を図２に示
す。ここで、縦軸はＰ型ＭＯＳトランジスタの閾値を表
し、横軸はグラフを見やすくするためにバックゲート電
圧｜ＶＢＧ｜に初期の閾値０．７［Ｖ］を加えたものの
平方根をとっている。これらの電圧の平方根と閾値Ｖｔ
ｐはほぼ比例する。一例をとって、バックゲート効果を
説明すると、たとえば、｜ＶＰＢ−ＶＰＭ｜が３［Ｖ］
とき、閾値は−０．７［Ｖ］から−１．３５［Ｖ］に変
化する。そして、図２から明らかなように、この閾値の
変化分は、印加するバックゲート電圧によって適宜変更
可能である。
【００２１】このデコーダ回路の出力、すなわち、Ｐ型
ＭＯＳトランジスタ１１０のドレイン端子がワード線１
１１に接続され、アレイ状に配置されたＮ型ＭＯＳトラ
ンジスタ１１４、１１５、１１６等からなるメモリアレ
イ１０２を構成する。各メモリセル１１４等は、ディジ
ット線１１２に接続され、そのディジット線はセンスア
ンプ１０３に接続されて、本実施例では４ビットのセン
ス出力Ｏ０〜Ｏ３が出力される。
ＭＯＳトランジスタ１１０のドレイン端子がワード線１
１１に接続され、アレイ状に配置されたＮ型ＭＯＳトラ
ンジスタ１１４、１１５、１１６等からなるメモリアレ
イ１０２を構成する。各メモリセル１１４等は、ディジ
ット線１１２に接続され、そのディジット線はセンスア
ンプ１０３に接続されて、本実施例では４ビットのセン
ス出力Ｏ０〜Ｏ３が出力される。
【００２２】充電電圧ＶＰＭとバックゲートバイアス電
圧ＶＰＢは、図５に示される電源回路によって供給され
る。この電源回路は、充電電圧ＶＰＭを出力端５０３に
出力する昇圧回路５０６、バックゲートバイアス電圧Ｖ
ＰＢを出力端５０４に出力する昇圧回路５０７、出力端
５０３と出力端５０４との間に直列に接続されそれぞれ
のゲートが接続点５１５に接続されたＰ型ＭＯＳトラン
ジスタ５１１、５１２、出力端５０４と接続点５１５と
の間に接続された抵抗５１３、接続点５１５と接地との
間に直列に接続された抵抗５１４とＮ型ＭＯＳトランジ
スタ５１０により構成される。この昇圧回路５０６、５
０７は、ＲＥＡＤ制御信号５０２とクロックφによって
動作が制御される。このＮ型トランジスタ５１０のゲー
ト端子にはＲＥＡＤ制御信号の反転信号５０５が入力さ
れており、反転信号５０５が非活性状態”Ｈ”のとき
は、Ｐ型トランジスタ５１１、５１２は共に導通し、出
力端５０３、５０４に同一の電圧ＶＰＭを出力し、反転
信号５０５が活性状態”Ｌ”のときは、Ｐ型トランジス
タ５１１、５１２は共に非導通となり、出力端５０３お
よび５０４にはそれぞれ充電電圧ＶＰＭおよびバックゲ
ートバイアス電圧ＶＰＢが出力される。
圧ＶＰＢは、図５に示される電源回路によって供給され
る。この電源回路は、充電電圧ＶＰＭを出力端５０３に
出力する昇圧回路５０６、バックゲートバイアス電圧Ｖ
ＰＢを出力端５０４に出力する昇圧回路５０７、出力端
５０３と出力端５０４との間に直列に接続されそれぞれ
のゲートが接続点５１５に接続されたＰ型ＭＯＳトラン
ジスタ５１１、５１２、出力端５０４と接続点５１５と
の間に接続された抵抗５１３、接続点５１５と接地との
間に直列に接続された抵抗５１４とＮ型ＭＯＳトランジ
スタ５１０により構成される。この昇圧回路５０６、５
０７は、ＲＥＡＤ制御信号５０２とクロックφによって
動作が制御される。このＮ型トランジスタ５１０のゲー
ト端子にはＲＥＡＤ制御信号の反転信号５０５が入力さ
れており、反転信号５０５が非活性状態”Ｈ”のとき
は、Ｐ型トランジスタ５１１、５１２は共に導通し、出
力端５０３、５０４に同一の電圧ＶＰＭを出力し、反転
信号５０５が活性状態”Ｌ”のときは、Ｐ型トランジス
タ５１１、５１２は共に非導通となり、出力端５０３お
よび５０４にはそれぞれ充電電圧ＶＰＭおよびバックゲ
ートバイアス電圧ＶＰＢが出力される。
【００２３】次に、読み出し動作について図７を参照し
て説明する。
て説明する。
【００２４】まず最初に、入力されたアドレス信号１０
６に対応したワード線が選択される場合について説明す
る。ただし、本実施例では電源電圧Ｖｄｄが３［Ｖ］、
バックゲートバイアス電圧が６［Ｖ］、充電電圧ＶＰＭ
が４［Ｖ］であるものとし、図２より、バックゲート電
圧は（６［Ｖ］−４［Ｖ］）＝２［Ｖ］となり、Ｐ型Ｍ
ＯＳトランジスタの閾値Ｖｔｈは−１．２［Ｖ］程度と
なっているものとする。
６に対応したワード線が選択される場合について説明す
る。ただし、本実施例では電源電圧Ｖｄｄが３［Ｖ］、
バックゲートバイアス電圧が６［Ｖ］、充電電圧ＶＰＭ
が４［Ｖ］であるものとし、図２より、バックゲート電
圧は（６［Ｖ］−４［Ｖ］）＝２［Ｖ］となり、Ｐ型Ｍ
ＯＳトランジスタの閾値Ｖｔｈは−１．２［Ｖ］程度と
なっているものとする。
【００２５】選択されたワード線に対応する論理ゲート
１０７の出力は電源電圧Ｖｄｄ（３［Ｖ］）から接地電
位へ変化する（図７）。この変化を受けて、論理ゲー
ト１０８がＮ型ＭＯＳトランジスタ１０９を通してワー
ド線１１１を駆動する（図７）とともに、論理ゲート
１０７の出力が接地電位になるとＰ型ＭＯＳトランジス
タ１１０が導通し、選択されたワード線が充電電圧ＶＰ
Ｍ（４［Ｖ］）まで充電される（図７）。選択された
ワード線に接続されているメモリセル１１４が導通し、
ディジット線１１２はメモリセルトランジスタを通して
接地電位とされる（図７）。センスアンプ１０３は、
ディジット線１１２の電位変化を検出、増幅しメモリセ
ル１１４のデータに基づいたデータをセンス出力１１３
として出力する（図７）。
１０７の出力は電源電圧Ｖｄｄ（３［Ｖ］）から接地電
位へ変化する（図７）。この変化を受けて、論理ゲー
ト１０８がＮ型ＭＯＳトランジスタ１０９を通してワー
ド線１１１を駆動する（図７）とともに、論理ゲート
１０７の出力が接地電位になるとＰ型ＭＯＳトランジス
タ１１０が導通し、選択されたワード線が充電電圧ＶＰ
Ｍ（４［Ｖ］）まで充電される（図７）。選択された
ワード線に接続されているメモリセル１１４が導通し、
ディジット線１１２はメモリセルトランジスタを通して
接地電位とされる（図７）。センスアンプ１０３は、
ディジット線１１２の電位変化を検出、増幅しメモリセ
ル１１４のデータに基づいたデータをセンス出力１１３
として出力する（図７）。
【００２６】次に、入力されたアドレス信号１０６によ
って選択されなかったワード線は、論理ゲート１０７の
出力が電源電圧Ｖｄｄ（３［Ｖ］）となり、Ｐ型ＭＯＳ
トランジスタ１１０のゲートには電源電圧Ｖｄｄ（３
［Ｖ］）が印加される。ここで、Ｐ型ＭＯＳトランジス
タ１１０のソース・ドレインの一端には充電電圧ＶＰＭ
として４［Ｖ］が供給されている。したがって、Ｐ型Ｍ
ＯＳトランジスタ１１０の閾値Ｖｔｈの絶対値が｜−１
［Ｖ］｜よりも小さければ導通してしまうが、上述した
ようにバックゲートバイアス電圧ＶＰＢとして６［Ｖ］
が印加されているため、実行閾値は−１．２［Ｖ］にな
っており、非導通状態となる。
って選択されなかったワード線は、論理ゲート１０７の
出力が電源電圧Ｖｄｄ（３［Ｖ］）となり、Ｐ型ＭＯＳ
トランジスタ１１０のゲートには電源電圧Ｖｄｄ（３
［Ｖ］）が印加される。ここで、Ｐ型ＭＯＳトランジス
タ１１０のソース・ドレインの一端には充電電圧ＶＰＭ
として４［Ｖ］が供給されている。したがって、Ｐ型Ｍ
ＯＳトランジスタ１１０の閾値Ｖｔｈの絶対値が｜−１
［Ｖ］｜よりも小さければ導通してしまうが、上述した
ようにバックゲートバイアス電圧ＶＰＢとして６［Ｖ］
が印加されているため、実行閾値は−１．２［Ｖ］にな
っており、非導通状態となる。
【００２７】このように、バックゲートにバックゲート
バイアス電圧ＶＰＢを印加することによって、選択され
たワード線にのみ電源電圧Ｖｄｄよりも高い充電電圧Ｖ
ＰＭを供給することができ、非選択のワード線には接地
電位を供給することができる。
バイアス電圧ＶＰＢを印加することによって、選択され
たワード線にのみ電源電圧Ｖｄｄよりも高い充電電圧Ｖ
ＰＭを供給することができ、非選択のワード線には接地
電位を供給することができる。
【００２８】第２の実施例として、本発明の半導体メモ
リをフラッシュメモリに適用したものを図３に示し、動
作のタイミングチャートを図７に示す。
リをフラッシュメモリに適用したものを図３に示し、動
作のタイミングチャートを図７に示す。
【００２９】本実施例のデコード回路は、選択回路３
０、電圧分離回路３１、充電回路３２から構成されてい
る。
０、電圧分離回路３１、充電回路３２から構成されてい
る。
【００３０】選択回路３０は、アドレス３０６が入力さ
れ、電源電圧Ｖｄｄの下で動作する否定論理積ゲート３
０７、その出力を受けて動作する否定論理ゲート３０８
およびその入力の一方に否定論理ゲート３０８の出力を
受ける否定論理積ゲート３２１によって構成される。
れ、電源電圧Ｖｄｄの下で動作する否定論理積ゲート３
０７、その出力を受けて動作する否定論理ゲート３０８
およびその入力の一方に否定論理ゲート３０８の出力を
受ける否定論理積ゲート３２１によって構成される。
【００３１】電圧分離回路３１は、ゲート端子に制御信
号として電源電圧Ｖｄｄを受け、バックゲートが接地に
接続され、一端を否定論理ゲート３０８の出力に接続し
他端を出力とするＮ型ＭＯＳトランジスタ３０９によて
構成される。
号として電源電圧Ｖｄｄを受け、バックゲートが接地に
接続され、一端を否定論理ゲート３０８の出力に接続し
他端を出力とするＮ型ＭＯＳトランジスタ３０９によて
構成される。
【００３２】充電回路３２は、バックゲートをバックゲ
ートバイアス電圧ＶＰＢを供給する端子３０４に、ゲー
ト端子を否定論理積ゲート３２１の出力に接続し、ドレ
イン端子を出力とするＰ型ＭＯＳトランジスタ３１０
と、ソース端子を充電電圧ＶＰＭを供給する端子３０５
に接続しゲート端子を制御信号ＢＩＡＳを供給する端子
３３８に接続しドレイン端子をＰ型ＭＯＳトランジスタ
３１０のソース端子に接続するＰ型ＭＯＳトランジスタ
３３６により構成される。
ートバイアス電圧ＶＰＢを供給する端子３０４に、ゲー
ト端子を否定論理積ゲート３２１の出力に接続し、ドレ
イン端子を出力とするＰ型ＭＯＳトランジスタ３１０
と、ソース端子を充電電圧ＶＰＭを供給する端子３０５
に接続しゲート端子を制御信号ＢＩＡＳを供給する端子
３３８に接続しドレイン端子をＰ型ＭＯＳトランジスタ
３１０のソース端子に接続するＰ型ＭＯＳトランジスタ
３３６により構成される。
【００３３】ここで制御信号ＢＩＡＳを発生するのは図
４に示す回路である。この回路は、ソース端子を端子４
０３にゲート端子とドレイン端子を相互に接続したＰ型
ＭＯＳトランジスタ４０５、ゲート端子を電源電圧Ｖｄ
ｄが印加される端子４１７にソース端子を端子４０５の
ドレイン端子にドレイン端子を出力端子４１０に接続す
るＰ型ＭＯＳトランジスタ４０６、ゲート端子に制御信
号ＲＥＡＤ４０２、ソース端子を接地電位にドレイン端
子を出力端子４１０に接続したＮ型ＭＯＳトランジスタ
４０９、ゲート端子に制御信号ＷＲＩＴＥを供給する端
子４０１を接続しソース端子を接地電位に接続するＮ型
ＭＯＳトランジスタ４０８、ゲート端子を端子４１７に
ドレイン端子を出力端子４１０に接続しソース端子を４
０８のドレインと接続するＮ型ＭＯＳトランジスタ４０
７とからなり、出力端子４１０の電位を制御信号ＢＩＡ
Ｓとして出力する。そして、読み出し動作時には、ＲＥ
ＡＤ制御信号４０３が電源電圧Ｖｄｄ、ＷＲＩＴＥ制御
信号４０１が接地電位になるため、Ｎ型ＭＯＳトランジ
スタ４０９が導通し、Ｐ型トランジスタ４０６が非導通
する。そのため読み出し動作時には、出力端子４１０、
すなわち制御信号ＢＩＡＳは接地電位となる。書き込み
動作時には、ＲＥＡＤ制御信号４０２が接地電位にな
り、ＷＲＩＴＥ生後信号４０１は電源電圧Ｖｄｄとなる
ため、Ｎ型ＭＯＳトランジスタ４０９は非導通となり、
Ｐ型ＭＯＳトランジスタ４０６は導通する。ただし、書
き込み動作のときは図５の回路によって充電電位ＶＰＭ
とバックゲートバイアス電圧ＶＰＢとは同一の電圧ＶＰ
Ｍとされている。このため、出力端子４１０には、ＶＰ
Ｍ−｜Ｖｔｈ｜より少し低い電圧が出力され、選択され
たワード線は充電電圧ＶＰＭまで充電され、非選択のワ
ード線は、図４の４１５で示される電圧ＶＬとなる。こ
こで、特性４１４は、書き込み動作のときのＰ型ＭＯＳ
トランジスタ３３６の電流−電圧（Ｉ−Ｖ）特性を表
し、特性４１３は、Ｎ型ＭＯＳトランジスタ３０９の否
定論理ゲート接続側のＩ−Ｖ特性を等価的に表してい
る。
４に示す回路である。この回路は、ソース端子を端子４
０３にゲート端子とドレイン端子を相互に接続したＰ型
ＭＯＳトランジスタ４０５、ゲート端子を電源電圧Ｖｄ
ｄが印加される端子４１７にソース端子を端子４０５の
ドレイン端子にドレイン端子を出力端子４１０に接続す
るＰ型ＭＯＳトランジスタ４０６、ゲート端子に制御信
号ＲＥＡＤ４０２、ソース端子を接地電位にドレイン端
子を出力端子４１０に接続したＮ型ＭＯＳトランジスタ
４０９、ゲート端子に制御信号ＷＲＩＴＥを供給する端
子４０１を接続しソース端子を接地電位に接続するＮ型
ＭＯＳトランジスタ４０８、ゲート端子を端子４１７に
ドレイン端子を出力端子４１０に接続しソース端子を４
０８のドレインと接続するＮ型ＭＯＳトランジスタ４０
７とからなり、出力端子４１０の電位を制御信号ＢＩＡ
Ｓとして出力する。そして、読み出し動作時には、ＲＥ
ＡＤ制御信号４０３が電源電圧Ｖｄｄ、ＷＲＩＴＥ制御
信号４０１が接地電位になるため、Ｎ型ＭＯＳトランジ
スタ４０９が導通し、Ｐ型トランジスタ４０６が非導通
する。そのため読み出し動作時には、出力端子４１０、
すなわち制御信号ＢＩＡＳは接地電位となる。書き込み
動作時には、ＲＥＡＤ制御信号４０２が接地電位にな
り、ＷＲＩＴＥ生後信号４０１は電源電圧Ｖｄｄとなる
ため、Ｎ型ＭＯＳトランジスタ４０９は非導通となり、
Ｐ型ＭＯＳトランジスタ４０６は導通する。ただし、書
き込み動作のときは図５の回路によって充電電位ＶＰＭ
とバックゲートバイアス電圧ＶＰＢとは同一の電圧ＶＰ
Ｍとされている。このため、出力端子４１０には、ＶＰ
Ｍ−｜Ｖｔｈ｜より少し低い電圧が出力され、選択され
たワード線は充電電圧ＶＰＭまで充電され、非選択のワ
ード線は、図４の４１５で示される電圧ＶＬとなる。こ
こで、特性４１４は、書き込み動作のときのＰ型ＭＯＳ
トランジスタ３３６の電流−電圧（Ｉ−Ｖ）特性を表
し、特性４１３は、Ｎ型ＭＯＳトランジスタ３０９の否
定論理ゲート接続側のＩ−Ｖ特性を等価的に表してい
る。
【００３４】この様に構成されたデコード回路の出力、
すなわちＰ型ＭＯＳトランジスタ３１０のドレイン端
子、がワード線３１１に接続され、アレイ状に配置され
たＮ型ＭＯＳトランジスタ３１４、３１５、３１６はメ
モリアレイ３０２を構成している。各Ｎ型ＭＯＳトラン
ジスタは、ディジット線３１２に接続され、そのディジ
ット線がセンスアンプ３０３に接続されて、センス出力
３１３を得ている。
すなわちＰ型ＭＯＳトランジスタ３１０のドレイン端
子、がワード線３１１に接続され、アレイ状に配置され
たＮ型ＭＯＳトランジスタ３１４、３１５、３１６はメ
モリアレイ３０２を構成している。各Ｎ型ＭＯＳトラン
ジスタは、ディジット線３１２に接続され、そのディジ
ット線がセンスアンプ３０３に接続されて、センス出力
３１３を得ている。
【００３５】ここで、遅延回路３４０について説明す
る。この遅延回路３４０は疑似デコーダ回路と、疑似メ
モリアレイと、この疑似デコーダの出力を受ける否定論
理ゲート３３２、３３３とによって構成される。
る。この遅延回路３４０は疑似デコーダ回路と、疑似メ
モリアレイと、この疑似デコーダの出力を受ける否定論
理ゲート３３２、３３３とによって構成される。
【００３６】疑似デコーダ回路は、疑似選択回路、疑似
電圧分離回路、疑似充電回路とによって構成されてい
る。ただし、遅延回路３４０の出力が疑似ワード線３２
０に接続され、アレイ状に配置されたＮ型ＭＯＳトラン
ジスタ３２４からなる疑似メモリアレイに接続されてい
る。
電圧分離回路、疑似充電回路とによって構成されてい
る。ただし、遅延回路３４０の出力が疑似ワード線３２
０に接続され、アレイ状に配置されたＮ型ＭＯＳトラン
ジスタ３２４からなる疑似メモリアレイに接続されてい
る。
【００３７】疑似選択回路は、アドレス３０６の変化に
同期した制御信号３４１を受け、電源電圧Ｖｄｄの下で
動作する否定論理積ゲート３２７と、その出力をうけて
動作する否定論理ゲート３２８とその入力に否定論理ゲ
ート３２８の出力を受ける否定論理積ゲート３３１によ
って構成される。
同期した制御信号３４１を受け、電源電圧Ｖｄｄの下で
動作する否定論理積ゲート３２７と、その出力をうけて
動作する否定論理ゲート３２８とその入力に否定論理ゲ
ート３２８の出力を受ける否定論理積ゲート３３１によ
って構成される。
【００３８】疑似電圧分離回路は、ゲート端子に制御信
号として電源電圧Ｖｄｄが入力され、バックゲートに接
地電位を入力され、ソース・ドレインの一端を選択回路
の出力に接続し他端を出力とし、かつ、ソース・ドレイ
ンを短絡したＮ型ＭＯＳトランジスタ３２９によって構
成される。
号として電源電圧Ｖｄｄが入力され、バックゲートに接
地電位を入力され、ソース・ドレインの一端を選択回路
の出力に接続し他端を出力とし、かつ、ソース・ドレイ
ンを短絡したＮ型ＭＯＳトランジスタ３２９によって構
成される。
【００３９】疑似充電回路は、バックゲートを端子３０
４に接続しゲート端子を端子３３８に接続し、ドレイン
端子を出力とするＰ型ＭＯＳトランジスタ３３０と、ソ
ース端子を端子３０５に接続しゲート端子を３２１の出
力に接続し、ドレイン端子をＰ型ＭＯＳトランジスタ３
３０のドレイン端子に接続するＰ型ＭＯＳトランジスタ
３３７によって構成されている。
４に接続しゲート端子を端子３３８に接続し、ドレイン
端子を出力とするＰ型ＭＯＳトランジスタ３３０と、ソ
ース端子を端子３０５に接続しゲート端子を３２１の出
力に接続し、ドレイン端子をＰ型ＭＯＳトランジスタ３
３０のドレイン端子に接続するＰ型ＭＯＳトランジスタ
３３７によって構成されている。
【００４０】このようにして構成される疑似デコーダ回
路の出力（遅延回路３４０の出力）を否定論理ゲート３
３２、３３３を介して遅延回路３４０の出力とし、デコ
ーダ回路の否定論理積ゲート３２１の他端に入力する。
その結果、遅延回路３４０によってワード線の駆動時間
とほぼ同等の遅延時間が得られる。
路の出力（遅延回路３４０の出力）を否定論理ゲート３
３２、３３３を介して遅延回路３４０の出力とし、デコ
ーダ回路の否定論理積ゲート３２１の他端に入力する。
その結果、遅延回路３４０によってワード線の駆動時間
とほぼ同等の遅延時間が得られる。
【００４１】次に、読み出し動作について図８を参照し
て説明する。
て説明する。
【００４２】まず最初に、入力されたアドレス信号３０
６に対応するワード線が選択される場合について説明す
る。ただし、本実施例では電源電圧Ｖｄｄが３［Ｖ］、
バックゲートバイアス電圧が６［Ｖ］、充電電圧ＶＰＭ
が４［Ｖ］であるものとし、Ｐ型ＭＯＳトランジスタ３
１０、３３６の閾値は−１．２［Ｖ］程度になっている
ものとする。
６に対応するワード線が選択される場合について説明す
る。ただし、本実施例では電源電圧Ｖｄｄが３［Ｖ］、
バックゲートバイアス電圧が６［Ｖ］、充電電圧ＶＰＭ
が４［Ｖ］であるものとし、Ｐ型ＭＯＳトランジスタ３
１０、３３６の閾値は−１．２［Ｖ］程度になっている
ものとする。
【００４３】選択されたワード線に対応する論理ゲート
３０７の出力は電源電圧Ｖｄｄから接地電位へ変化する
（図８）。この変化を受けて論理ゲート３０８がＮ型
トランジスタ３０９を介してワード線３１１を駆動する
（図８）。論理ゲート３０８の出力が電源電圧Ｖｄｄ
（３［Ｖ］）になると否定論理積ゲート３２１の出力
は、遅延回路３４０の遅延時間だけ遅れて接地電位にな
りＰ型ＭＯＳトランジスタ３１０が導通し、選択された
ワード線３１１がさらに充電電圧ＶＰＭ（４［Ｖ］）ま
で充電される（図８(10)）。選択されたワード線３１１
に接続されているメモリセル３１４は導通し、ディジッ
ト線３１２はメモリセル３１４を介して接地電位となる
（図８）。ディジット線３１２の電位変化をセンスア
ンプ３０３は検出、増幅し、センス出力３１３として出
力する。
３０７の出力は電源電圧Ｖｄｄから接地電位へ変化する
（図８）。この変化を受けて論理ゲート３０８がＮ型
トランジスタ３０９を介してワード線３１１を駆動する
（図８）。論理ゲート３０８の出力が電源電圧Ｖｄｄ
（３［Ｖ］）になると否定論理積ゲート３２１の出力
は、遅延回路３４０の遅延時間だけ遅れて接地電位にな
りＰ型ＭＯＳトランジスタ３１０が導通し、選択された
ワード線３１１がさらに充電電圧ＶＰＭ（４［Ｖ］）ま
で充電される（図８(10)）。選択されたワード線３１１
に接続されているメモリセル３１４は導通し、ディジッ
ト線３１２はメモリセル３１４を介して接地電位となる
（図８）。ディジット線３１２の電位変化をセンスア
ンプ３０３は検出、増幅し、センス出力３１３として出
力する。
【００４４】次に、入力されたアドレス信号３０６によ
って選択されなかったワード線は、論理ゲート３２１の
出力が電源電圧Ｖｄｄ（３［Ｖ］）となることから、Ｐ
型ＭＯＳトランジスタ３１０のゲートに電源電圧Ｖｄｄ
（３［Ｖ］）が印加される。したがって、第１の実施例
と同様にＰ型ＭＯＳトランジスタ３１０は非導通状態と
なる。
って選択されなかったワード線は、論理ゲート３２１の
出力が電源電圧Ｖｄｄ（３［Ｖ］）となることから、Ｐ
型ＭＯＳトランジスタ３１０のゲートに電源電圧Ｖｄｄ
（３［Ｖ］）が印加される。したがって、第１の実施例
と同様にＰ型ＭＯＳトランジスタ３１０は非導通状態と
なる。
【００４５】このように、遅延回路を設けることによっ
て選択したワード線を２段階、最初電源電圧Ｖｄｄ、次
に充電電圧ＶＰＭ、に分けて充電することができるので
電源回路内の昇圧回路の負荷を軽減できる。
て選択したワード線を２段階、最初電源電圧Ｖｄｄ、次
に充電電圧ＶＰＭ、に分けて充電することができるので
電源回路内の昇圧回路の負荷を軽減できる。
【００４６】次に、書き込み動作のときは、図６の昇圧
回路で書き込みに必要な電圧例えば１０［Ｖ］を生成
し、この１０［Ｖ］の電圧を図５の電源回路を介して充
電電圧ＶＰＭおよびバックゲートバイアス電圧ＶＰＢと
して出力する。（ただし、図５の昇圧回路および図６の
電源回路には示していないが、本実施例では書き込みお
よび読み出しを行う際に、昇圧回路から複数の異なった
電圧を取り出すことができるものとして説明する。）そ
して、書き込み時にはＰ型ＭＯＳトランジスタ３３６の
ゲートに入力される制御信号ＢＩＡＳはＶＰＭ−｜Ｖｔ
ｐ｜となっているため、Ｐ型ＭＯＳトランジスタ３３６
が導通し、選択時にゲートに接地電位が供給されるＰ型
ＭＯＳトランジスタ３１０も導通する。その結果選択さ
れたワード線３１１には、充電電圧ＶＰＭ（１０
［Ｖ］）が印加される。この状態で、ディジット線３１
２に１０［Ｖ］をかけ、書き込みを行いたいメモリセル
３１４のソース・ドレイン間に電流を流してやることに
よってメモリセル３１４へのデータの書き込みが行われ
る。このとき、非選択のワード線には充電電圧ＶＰＭ
（１０［Ｖ］）が印加されないように、Ｐ型トランジス
タ３１０のゲートに電圧が印加される。
回路で書き込みに必要な電圧例えば１０［Ｖ］を生成
し、この１０［Ｖ］の電圧を図５の電源回路を介して充
電電圧ＶＰＭおよびバックゲートバイアス電圧ＶＰＢと
して出力する。（ただし、図５の昇圧回路および図６の
電源回路には示していないが、本実施例では書き込みお
よび読み出しを行う際に、昇圧回路から複数の異なった
電圧を取り出すことができるものとして説明する。）そ
して、書き込み時にはＰ型ＭＯＳトランジスタ３３６の
ゲートに入力される制御信号ＢＩＡＳはＶＰＭ−｜Ｖｔ
ｐ｜となっているため、Ｐ型ＭＯＳトランジスタ３３６
が導通し、選択時にゲートに接地電位が供給されるＰ型
ＭＯＳトランジスタ３１０も導通する。その結果選択さ
れたワード線３１１には、充電電圧ＶＰＭ（１０
［Ｖ］）が印加される。この状態で、ディジット線３１
２に１０［Ｖ］をかけ、書き込みを行いたいメモリセル
３１４のソース・ドレイン間に電流を流してやることに
よってメモリセル３１４へのデータの書き込みが行われ
る。このとき、非選択のワード線には充電電圧ＶＰＭ
（１０［Ｖ］）が印加されないように、Ｐ型トランジス
タ３１０のゲートに電圧が印加される。
【００４７】ただし、このように高い電圧１０［Ｖ］が
選択されたワード線３１１に供給される場合には、Ｎ型
ＭＯＳトランジスタ３０９のゲート・ソース間に充電電
圧ＶＰＭ１０［Ｖ］−電源電圧Ｖｄｄ３［Ｖ］＝７
［Ｖ］もの高い電圧がかかる。そのため、Ｎ型ＭＯＳト
ランジスタ３０９が破壊される可能性があるため、１個
のＮ型ＭＯＳトランジスタ３０９の代わりに、図９に示
すように直列に接続されたＮ型ＭＯＳトランジスタ３０
９１とＮ型ＭＯＳトランジスタ３０９２とを電圧分離回
路３１１として使用する。ここで、否定論理ゲート３０
８に近いＮ型ＭＯＳトランジスタ３０９１のゲートに
は、端子３１７１を介して電源電圧Ｖｄｄ（３［Ｖ］）
が供給され、Ｐ型トランジスタ３１０に近いＮ型ＭＯＳ
トランジスタ３０９２のゲートには、端子３１７２昇圧
回路によって生成された電圧７［Ｖ］が供給されている
ものとする。その結果、Ｎ型ＭＯＳトランジスタ３０９
２のソース（１０［Ｖ］）とゲート（７［Ｖ］）との間
には３［Ｖ］の電圧差しか生じず、Ｎ型ＭＯＳトランジ
スタ３０９１のソース（７［Ｖ］−Ｖｔｈ）とゲート
（３［Ｖ］）との間には４［Ｖ］−Ｖｔｈの電圧差しか
生じない。ただし、ＶｔｈはＮ型ＭＯＳトランジスタの
閾値を示すものとする。このように、複数のトランジス
タをＮ型ＭＯＳトランジスタ３０９の代わりとして直列
に接続することによって、Ｎ型ＭＯＳトランジスタのゲ
ート・ソース間にかかる電圧差を低減し、Ｎ型ＭＯＳト
ランジスタの破壊を防止することができる。
選択されたワード線３１１に供給される場合には、Ｎ型
ＭＯＳトランジスタ３０９のゲート・ソース間に充電電
圧ＶＰＭ１０［Ｖ］−電源電圧Ｖｄｄ３［Ｖ］＝７
［Ｖ］もの高い電圧がかかる。そのため、Ｎ型ＭＯＳト
ランジスタ３０９が破壊される可能性があるため、１個
のＮ型ＭＯＳトランジスタ３０９の代わりに、図９に示
すように直列に接続されたＮ型ＭＯＳトランジスタ３０
９１とＮ型ＭＯＳトランジスタ３０９２とを電圧分離回
路３１１として使用する。ここで、否定論理ゲート３０
８に近いＮ型ＭＯＳトランジスタ３０９１のゲートに
は、端子３１７１を介して電源電圧Ｖｄｄ（３［Ｖ］）
が供給され、Ｐ型トランジスタ３１０に近いＮ型ＭＯＳ
トランジスタ３０９２のゲートには、端子３１７２昇圧
回路によって生成された電圧７［Ｖ］が供給されている
ものとする。その結果、Ｎ型ＭＯＳトランジスタ３０９
２のソース（１０［Ｖ］）とゲート（７［Ｖ］）との間
には３［Ｖ］の電圧差しか生じず、Ｎ型ＭＯＳトランジ
スタ３０９１のソース（７［Ｖ］−Ｖｔｈ）とゲート
（３［Ｖ］）との間には４［Ｖ］−Ｖｔｈの電圧差しか
生じない。ただし、ＶｔｈはＮ型ＭＯＳトランジスタの
閾値を示すものとする。このように、複数のトランジス
タをＮ型ＭＯＳトランジスタ３０９の代わりとして直列
に接続することによって、Ｎ型ＭＯＳトランジスタのゲ
ート・ソース間にかかる電圧差を低減し、Ｎ型ＭＯＳト
ランジスタの破壊を防止することができる。
【００４８】図１２は、図１に示された本発明の第１の
実施例におけるデコーダ回路１０１のレイアウトパター
ンを示す図面であり、図１２（ａ）はレイアウトパター
ンの平面を、図１２（ｂ）はＸ−Ｘ’における断面を示
している。
実施例におけるデコーダ回路１０１のレイアウトパター
ンを示す図面であり、図１２（ａ）はレイアウトパター
ンの平面を、図１２（ｂ）はＸ−Ｘ’における断面を示
している。
【００４９】図１２（ａ）では、電源ＶＤＤ及びグラン
ドＧＮＤ配線によって電源が供給された否定論理積ゲー
ト１０７と、否定論理ゲート１０８で構成された選択回
路１０と、ゲートに電源ＶＤＤ１１７が供給されソース
・ドレインの一端が選択回路の出力に接続され他端を出
力（ワード線）とするＮ型ＭＯＳトランジスタ１０９及
び、ソースに充電電圧ＶＰＭ１０５が、ゲートに否定論
理積ゲート１０７の出力が印加され、ドレインが出力
（ワード線）に接続されたＰ型ＭＯＳトランジスタ１１
０で構成されている。
ドＧＮＤ配線によって電源が供給された否定論理積ゲー
ト１０７と、否定論理ゲート１０８で構成された選択回
路１０と、ゲートに電源ＶＤＤ１１７が供給されソース
・ドレインの一端が選択回路の出力に接続され他端を出
力（ワード線）とするＮ型ＭＯＳトランジスタ１０９及
び、ソースに充電電圧ＶＰＭ１０５が、ゲートに否定論
理積ゲート１０７の出力が印加され、ドレインが出力
（ワード線）に接続されたＰ型ＭＯＳトランジスタ１１
０で構成されている。
【００５０】図１２（ｂ）において、２０１と２０２は
Ｐ型半導体基板２００表面に形成されたＮウエル、２０
３１、２０３２、２０５１〜２０５６は、Ｐ型ＭＯＳト
ランジスタのソース・ドレインを形成するＰ型拡散層、
２０４と２０６はＮウエル２０１、２０２と電気的接続
を可能にするＮ型拡散層、２０７はトランジスタのゲー
トを形成するポリシリコン、２０８と２０９はそれぞれ
第１層目と第２層目の金属配線層である。
Ｐ型半導体基板２００表面に形成されたＮウエル、２０
３１、２０３２、２０５１〜２０５６は、Ｐ型ＭＯＳト
ランジスタのソース・ドレインを形成するＰ型拡散層、
２０４と２０６はＮウエル２０１、２０２と電気的接続
を可能にするＮ型拡散層、２０７はトランジスタのゲー
トを形成するポリシリコン、２０８と２０９はそれぞれ
第１層目と第２層目の金属配線層である。
【００５１】図１２（ａ）及び（ｂ）において、Ｐ型Ｍ
ＯＳトランジスタ１１０が形成されたＮウエル２０１
は、他のＮウエル（例えばＮウエル２０２）とは分離さ
れて形成され、かる充電電圧ＶＰＭ１０５とは異なる配
線ＶＰＢ１０４でＮウエル２０１にバックゲートバイア
スが印加されている。
ＯＳトランジスタ１１０が形成されたＮウエル２０１
は、他のＮウエル（例えばＮウエル２０２）とは分離さ
れて形成され、かる充電電圧ＶＰＭ１０５とは異なる配
線ＶＰＢ１０４でＮウエル２０１にバックゲートバイア
スが印加されている。
【００５２】また、図３に示された本発明の第２の実施
例においても、Ｐ型ＭＯＳトランジスタ３１０と３３６
が形成されたＮウエルは、他のＮウエルとは分離された
形成され、かつ充電電圧ＶＰＭ３０５とは異なる配線Ｖ
ＰＢ３０４でバックゲートバイアスが印加されるレイア
ウトパターンとなるため、説明を省略する。
例においても、Ｐ型ＭＯＳトランジスタ３１０と３３６
が形成されたＮウエルは、他のＮウエルとは分離された
形成され、かつ充電電圧ＶＰＭ３０５とは異なる配線Ｖ
ＰＢ３０４でバックゲートバイアスが印加されるレイア
ウトパターンとなるため、説明を省略する。
【００５３】この第２の実施例で用いた遅延回路３４０
および否定論理積ゲート３２１は本実施例に限ることな
く、第１の実施例にも適用可能であり、かつ、Ｎ型ＭＯ
Ｓトランジスタ３０９１、３０９２もワード線に供給さ
れる電圧等によって第１の実施例に適用することができ
る。
および否定論理積ゲート３２１は本実施例に限ることな
く、第１の実施例にも適用可能であり、かつ、Ｎ型ＭＯ
Ｓトランジスタ３０９１、３０９２もワード線に供給さ
れる電圧等によって第１の実施例に適用することができ
る。
【００５４】これら、第１および第２の実施例では、本
発明をＲＯＭとフラッシュメモリに適用したものを示し
たが、本発明はこれら実施例に限られるものではなく、
内部回路に電源電圧よりも高い電圧が印加される回路に
おいて、この高電圧の印加を制御するものすべてに適用
可能であり、さらに、本発明の要旨を変更しない範囲で
種々の変更が可能である。
発明をＲＯＭとフラッシュメモリに適用したものを示し
たが、本発明はこれら実施例に限られるものではなく、
内部回路に電源電圧よりも高い電圧が印加される回路に
おいて、この高電圧の印加を制御するものすべてに適用
可能であり、さらに、本発明の要旨を変更しない範囲で
種々の変更が可能である。
【００５５】
【発明の効果】上述したように、充電スイッチ用ＭＩＳ
トランジスタにバックゲート電圧を印加して、その閾値
電圧を上昇させることによって、特別に閾値の高いトラ
ンジスタをデバイスの条件を変更することによって得る
必要がない。そのため特別に閾値の高いトランジスタを
つくる必要がなく、すなわち製造工程数を増加させる必
要がない。
トランジスタにバックゲート電圧を印加して、その閾値
電圧を上昇させることによって、特別に閾値の高いトラ
ンジスタをデバイスの条件を変更することによって得る
必要がない。そのため特別に閾値の高いトランジスタを
つくる必要がなく、すなわち製造工程数を増加させる必
要がない。
【００５６】さらに、ワード先毎に昇圧用のキャパシタ
を設けることもないため、非常に少ない面積でワード線
の充電電圧を大きくすることができ、メモリセルからの
データの読み出し速度を向上させることができる。
を設けることもないため、非常に少ない面積でワード線
の充電電圧を大きくすることができ、メモリセルからの
データの読み出し速度を向上させることができる。
【００５７】その上、ワード線に印加される電圧は充電
電圧ＶＰＭにのみ依存し、この充電電圧ＶＰＭを電源電
圧Ｖｄｄに依存しないように生成することによってワー
ド線に印加される電圧を電源電圧Ｖｄｄの変動に影響さ
れない電圧にすることができる。したがって、電源電圧
Ｖｄｄの変動による誤動作をも防止することができる。
電圧ＶＰＭにのみ依存し、この充電電圧ＶＰＭを電源電
圧Ｖｄｄに依存しないように生成することによってワー
ド線に印加される電圧を電源電圧Ｖｄｄの変動に影響さ
れない電圧にすることができる。したがって、電源電圧
Ｖｄｄの変動による誤動作をも防止することができる。
【００５８】このように、電源電圧よりも高い電圧が印
加される内部回路への高電圧の印加をバックゲートにバ
ックゲートバイアス電圧を印加したトランジスタによっ
て制御することができ、回路構成を簡単化することがで
きる。
加される内部回路への高電圧の印加をバックゲートにバ
ックゲートバイアス電圧を印加したトランジスタによっ
て制御することができ、回路構成を簡単化することがで
きる。
【図１】本発明の第１の実施例による半導体回路の回路
図。
図。
【図２】Ｐ型ＭＯＳトランジスタのバックゲート効果の
特性図。
特性図。
【図３】本発明の第２の実施例による半導体回路の回路
図。
図。
【図４】（ａ）は、制御信号ＢＩＡＳ回路の回路図、
（ｂ）は、書き込み動作時のワード線電圧の特性図。
（ｂ）は、書き込み動作時のワード線電圧の特性図。
【図５】充電電圧ＶＰＭ、バックゲートバイアス電圧Ｖ
ＰＢを発生させる回路図。
ＰＢを発生させる回路図。
【図６】昇圧回路の回路図。
【図７】本発明の第１の実施例の動作を示すタイミング
チャート図。
チャート図。
【図８】本発明の第２の実施例の動作を示すタイミング
チャート図。
チャート図。
【図９】本発明による電圧分離回路の回路図。
【図１０】従来の回路図。
【図１１】従来の回路の動作を示すタイミングチャート
図。
図。
【図１２】（ａ）は、本発明の第１の実施例におけるデ
コーダ回路のレイアウトパターン、（ｂ）は、本発明の
第１の実施例におけるデコーダ回路の断面図。
コーダ回路のレイアウトパターン、（ｂ）は、本発明の
第１の実施例におけるデコーダ回路の断面図。
１０９ Ｎ型ＭＯＳトランジスタ １１０ Ｐ型ＭＯＳトランジスタ Ｖｄｄ 電源電圧 ＶＰＢ バックゲートバイアス電圧 ＶＰＭ 充電電圧 １１１ ワード線 ２００ Ｐ型半導体基板 ２０１、２０２ Ｎウエル ３１１ ワード線 ３２１ 否定論理積ゲート ３３６ Ｐ型ＭＯＳトランジスタ ３４０ 遅延回路 ３０９１ Ｐ型ＭＯＳトランジスタ ３０９２ Ｐ型ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０２Ｍ 3/07
Claims (8)
- 【請求項１】一導電型の半導体基板と、この半導体基板
に形成された第二導電型の第１の領域と、前記第１の領
域とは独立して形成された前記第二導電型の第２の領域
と、前記第１の領域内に形成された前記一導電型の第３
の領域及び前記第３の領域とは独立して前記第１の領域
内に形成された前記一導電型の第４の領域とを供える第
１のトランジスタであって、前記第１の領域をバックゲ
ートとする第１のトランジスタと、前記第２の領域内に
形成された前記一導電型の第５の領域及び前記第５の領
域とは独立して前記第２の領域内に形成された前記一導
電型の第６の領域とを備える第２のトランジスタであっ
て、前記第２の領域をバックゲートとする第２のトラン
ジスタとを供え、前記第１の領域には前記第２の領域に
印加される電源電圧よりも高いバックゲートバイアス電
圧が印加されていることを特徴とする半導体装置。 - 【請求項２】前記第１のトランジスタは、そのゲート
に、前記電源電圧よりも低い電圧の論理レベルが印加さ
れたときは導通し、前記電源電圧と実質的に同じ電圧の
論理レベルが印加されたときに非導通となるように、そ
の実行閾値が前記バックゲートバイアス電圧によって大
きくされていることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】前記第２のトランジスタはアドレス信号に
応答して選択信号を出力する選択回路を構成し、前記ア
ドレス信号によって選択されたときには前記第１のトラ
ンジスタのゲートに前記電源電圧よりも低い電圧の論理
レベルを印加し、非選択されたときは前記第１のトラン
ジスタのゲートに前記電源電圧と実質的に同じ電圧の論
理レベルを印加することを特徴とする請求項２記載の半
導体装置。 - 【請求項４】アドレス情報に基づき複数のワード線の一
つを電源電圧よりも高い選択レベルに駆動し、残りのワ
ード線を非選択レベルに駆動するデコーダ回路を備えた
半導体装置において、前記デコーダ回路は、アドレスに
基づいて選択時には活性化信号非選択時には非活性化信
号を出力する選択回路と、前記活性化信号に基づいて前
記ワード線を電源電圧よりも高い選択レベルに駆動し前
記非活性化信号に基づいて前記ワード線を非選択レベル
に駆動する充電回路とを備え、前記充電回路はそれぞれ
のソース・ドレイン路が前記複数のワード線の対応する
ワード線と前記選択レベルが与えられる回路点との間に
挿入された複数の第１のトランジスタであって、一導電
型の半導体基板内に設けられた第二導電型の第１の領域
内に形成された前記一導電型の第２の領域及び前記第２
の領域とは独立して前記第１の領域内に形成された前記
第二導電型の第３の領域とによって構成され前記第１の
領域をバックゲートとする第１のトランジスタを有し、
前記第１のトランジスタの各々のバックゲートには、前
記選択レベルとは異なるバックゲートバイアス電圧が供
給されていて実行閾値が高くなっていることを特徴とす
る半導体装置。 - 【請求項５】前記選択回路は前記半導体基板内に前記第
１の領域とは独立して設けられた第二導電型の第４の領
域内に形成された前記第二導電型の第５の領域及び前記
第５の領域とは独立して前記第４の領域内に形成された
前記第二導電型の第６の領域とによって構成され前記第
４の領域をバックゲートとする第２のトランジスタを有
し、 前記デコーダ回路は、さらに、前記ワード線が選択状態
もしくは非選択状態にあることを示す第１の制御信号を
対応する前記第１のトランジスタのゲートに供給する複
数の選択回路であって、前記半導体基板内に前記第１の
領域とは独立して設けられた第二導電型の第４の領域内
に形成された前記第二導電型の第５の領域及び前記第５
の領域とは独立して前記第４の領域内に形成された前記
第二導電型の第６の領域とによって構成され前記第４の
領域をバックゲートとする第２のトランジスタによって
構成される複数の選択回路を備え、前記ワード線が非選
択状態のときは前記第１のトランジスタのゲートに第１
のレベルの前記第１の制御信号が入力され前記選択レベ
ルから前記第１のレベルを引いた値が前記バックゲート
バイアス電圧によって規定される実行閾値よりも小さく
前記第１のトランジスタが非導通状態となるように前記
バックゲートバイアス電圧が印加され、前記ワード線が
選択状態のときは前記第１のトランジスタに第２のレベ
ルの前記第１の制御信号が入力され前記第１のトランジ
スタが導通状態となるように前記バックゲートバイアス
電圧が印加されていることを特徴とする請求項４記載の
半導体装置。 - 【請求項６】前記デコーダ回路は、さらに、前記第１の
制御信号を反転した第２の制御信号を節点に出力する手
段と、前記節点と前記回路点との間にソース・ドレイン
が接続されゲートに前記電源電圧が入力された第３のト
ランジスタを備えることを特徴とする請求項４および５
記載の半導体装置。 - 【請求項７】前記デコーダ回路は、さらに、前記回路点
と前記ワード線との間に前記第１のトランジスタと直列
に接続された第４のトランジスタを備え、前記第４のト
ランジスタのバックゲートには前記バックゲートバイア
ス電圧が供給されていることを特徴とする請求項６記載
の半導体装置。 - 【請求項８】前記選択回路は、一端に前記第１の制御信
号が入力され他端に第３の制御信号が入力されるゲート
手段と、前記第３の制御信号は前記アドレス情報の変化
に基づき入力される信号に応答して所定時間経過した後
に前記第３の制御信号を発生させる遅延回路とを備え、
前記第３の制御信号が印加されたとき前記第１の制御信
号を前記第１のトランジスタの前記ゲートに印加するこ
とを特徴とする請求項５記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8794397A JP2956645B2 (ja) | 1997-04-07 | 1997-04-07 | 半導体装置 |
| KR1019980012110A KR100298912B1 (ko) | 1997-04-07 | 1998-04-06 | 전원전압보다높은전압을공급하는장치를갖는반도체장치 |
| EP98106348A EP0871224A3 (en) | 1997-04-07 | 1998-04-07 | Semiconductor device having device supplying voltage higher than power supply voltage |
| US09/055,701 US5946229A (en) | 1997-04-07 | 1998-04-07 | Semiconductor device having device supplying voltage higher than power supply voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8794397A JP2956645B2 (ja) | 1997-04-07 | 1997-04-07 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH10283790A JPH10283790A (ja) | 1998-10-23 |
| JP2956645B2 true JP2956645B2 (ja) | 1999-10-04 |
Family
ID=13928985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8794397A Expired - Fee Related JP2956645B2 (ja) | 1997-04-07 | 1997-04-07 | 半導体装置 |
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| Country | Link |
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| EP (1) | EP0871224A3 (ja) |
| JP (1) | JP2956645B2 (ja) |
| KR (1) | KR100298912B1 (ja) |
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| JP5279560B2 (ja) * | 2009-03-11 | 2013-09-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US8810283B2 (en) * | 2012-05-22 | 2014-08-19 | Analog Devices, Inc. | CMOS transistor linearization method |
| US20220320068A1 (en) * | 2021-03-30 | 2022-10-06 | Renesas Electronics Corporation | Semiconductor integrated circuit |
| CN117095714A (zh) * | 2022-05-13 | 2023-11-21 | 长鑫存储技术有限公司 | 驱动电路及其驱动方法、存储器 |
Family Cites Families (8)
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|---|---|---|---|---|
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| US4492973A (en) * | 1978-12-25 | 1985-01-08 | Tokyo Shibaura Denki Kabushiki Kaisha | MOS Dynamic memory cells and method of fabricating the same |
| JPH023192A (ja) * | 1988-06-16 | 1990-01-08 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2829034B2 (ja) * | 1989-06-20 | 1998-11-25 | 株式会社東芝 | 半導体回路 |
| JPH04287418A (ja) * | 1991-03-18 | 1992-10-13 | Fujitsu Ltd | 半導体集積回路 |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| JP3510335B2 (ja) * | 1994-07-18 | 2004-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路 |
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- 1997-04-07 JP JP8794397A patent/JP2956645B2/ja not_active Expired - Fee Related
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1998
- 1998-04-06 KR KR1019980012110A patent/KR100298912B1/ko not_active IP Right Cessation
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- 1998-04-07 EP EP98106348A patent/EP0871224A3/en not_active Withdrawn
Also Published As
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| KR100298912B1 (ko) | 2001-09-06 |
| EP0871224A3 (en) | 2000-07-12 |
| KR19980081132A (ko) | 1998-11-25 |
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