KR100298912B1 - 전원전압보다높은전압을공급하는장치를갖는반도체장치 - Google Patents

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Abstract

본 발명은, 작은 점적율(space factor)을 가지며 전원전압보다 높은 전압을 내부회로에 인가하는 것을 제어하는 반도체 장치를 제공하는 것이다. 이 장치는 제 1 도전형의 반도체기판과, 반도체기판내에 형성된 제 2 도전형의 제 1 영역과, 제 1 영역과 독립적으로 형성된 제 2 도전형의 제 2 영역과, 제 1 영역내에 형성된 제 1 도전형의 제 3 영역, 및 제 3 영역과 독립적으로 제 1 영역내에 형성된 제 1 도전형의 제 4 영역으로 이루어지며, 제 1 영역을 백게이트로서 이용하는 제 1 트랜지스터와, 제 2 영역내에 형성된 제 1 도전형의 제 5 영역, 제 5 영역과 독립적으로 제 2 영역내에 형성된 제 1 도전형의 제 6 영역으로 이루어지며, 제 2 영역을 백게이트로서 이용하는 제 2 트랜지스터를 포함하며, 제 2 영역에 인가된 전원전압보다 높은 백게이트 바이어스 전압은 제 1 영역에 인가된다.

Description

전원전압보다 높은 전압을 공급하는 장치를 갖는 반도체 장치{SEMICONDUCTOR DEVICE HAVING DEVICE SUPPLYING VOLTAGE HIGHER THAN POWER SUPPLY VOLTAGE}
본 발명은 반도체 장치에 관한 것으로, 더욱 자세하게는, 전원전압보다 높은 전압을 내부회로에 공급하는 장치를 포함하는 반도체 장치에 관한 것이다.
최근, 반도체 회로의 저전력 소비에 대한 요구가 극심히 증가함에 따라, 사용되는 전원전압의 레벨은 감소되고 있다. 한편, 반도체 회로의 트랜지스터의 동작 속도는 동작 전압의 감소에 따라 감소한다. 따라서, 특히 높은 속도의 동작이 요구되는 회로 부분은 전원 전압을 승압함으로써 얻어진 전압으로 자주 동작되게 된다. 예를 들어, 메모리 셀을 구성하는 트랜지스터의 게이트에 인가된 판독 전압이 전원전압에 따라 감소되는 경우에는 판독 속도도 감소하게 된다. 이러한 문제를 해결하기 위한 수단이 일본 특개평 2-3192 에 개시되어 있다. 이하, 도 10을 참조하여 종래의 방법을 상세히 설명한다.
플래쉬 EEPROM 에 사용되는 디코더회로 (901) 는 선택회로, 전압분리회로, 및 충전회로를 구비한다.
선택회로는 NAND 게이트 (907), NOT 게이트 (908), 및 N 채널 MOS 트랜지스터 (949 및 950)을 구비한다. NAND 게이트 (907) 는 어드레스 (906) 를 수신하고, 그 출력은 NOT 게이트 (908) 와 N 채널 MOS 트랜지스터 (950) 의 게이트단자에 접속되고, NOT 게이트 (908) 의 출력은 N 채널 MOS 트랜지스터 (949) 의 게이트단자에 접속된다. 어드레스 (947) 는 N 채널 MOS 트랜지스터 (949) 의 드레인 단자에 입력되고, N 채널 MOS 트랜지스터 (949) 의 소오스와 N 채널 MOS 트랜지스터 (950) 의 드레인 단자의 접합은 선택회로의 출력으로서 기능한다.
전압분리회로는 N 채널 MOS 트랜지스터 (909) 로 형성되고, 그 게이트단자는 전원 (917) 에 접속되고, 그 소오스 단자는 선택회로의 출력에 접속되고, 그 드레인 단자는 전압분리회로의 출력으로서 기능한다.
충전회로는 N 채널 MOS 트랜지스터 (942 및 943) 및 커패시터 (C0 및 C1)를 구비한다. 단자 (948) 는 충전 전압 (Vpp) 을 공급하고, 기입 충전을 위한 클록 (ø)을 공급하는 단자 (946) 는 커패시터 (C1) 의 일단 및 N 채널 MOS 트랜지스터 (942) 의 소오스 단자에 접속된다. N 채널 MOS 트랜지스터 (949) 는 커패시터 (C0) 의 일단, N 채널 MOS 트랜지스터 (943) 의 소오스 단자와 전압분리회로의 출력에 접속되고, 트랜지스터 (943) 의 소오스 단자는 디코더회로 (901) 의 출력으로서 기능한다.
충전 전압 (Vpp) 은 승압 회로에 의해 전원전압으로부터 발생한다. 승압 회로의 일예를 도 6 에 도시한다. 이 승압 회로에서, 각 게이트단자와 드레인 단자가 분리되어 접속되어 있는 N 채널 MOS 트랜지스터 (606 및 608) 가 직렬로 접속되고, 커패시터 (607) 의 일단은 각 트랜지스터 (606) 의 드레인 단자에 접속되고, 커패시터 (607) 의 다른 단에는 단자 (601)를 통해 공급된 클록 (ø) 으로부터 논리 게이트 (609, 610, 611)를 통해 단계적으로 발생된 클록이 교호로 공급된다. 충전 전압 (Vpp) 은 N 채널 MOS 트랜지스터 (605) 의 직렬 접속의 출력과 트랜지스터 (606, 608) 의 직렬 접속의 출력 전압 (603) 을 제어함으로써 전원전압으로부터 발생된다. 단자 (602) 에 공급된 신호 (READ) 가 논리적으로 하이 레벨 "H" 에 있는 경우, 충전회로가 활성화됨을 알 수 있다.
도 10을 참조하면, 각 디코더회로의 출력은 메모리 셀 (914)을 어레이 형상으로 배열함으로써 형성된 메모리 어레이 (902) 의 대응하는 워드선 (X0 내지 Xn) 에 접속된다. 메모리 어레이 (902) 의 모든 트랜지스터의 소오스 단자는, 전압 (Vs) 이 공급되는 단자 (939) 에 공통으로 접속된다. 메모리 어레이 (902) 의 열은 디지트선 (D0 내지 Dm) 으로서 센스 증폭기 (903) 에 접속되고, 메모리 셀 어레이의 기억내용은 센스 출력 (913) 으로서 출력된다.
다음에, 도 11을 참조하여, 도 10 의 장치의 동작을 설명한다.
NAND 게이트 (907) 로의 모든 입력이 어드레스 (906) 의 변화에 따라 전원전압으로 될 때, 게이트 (907) 의 출력은 접지 전위로 되고 (도 11의 ①), 이에 응답하여 NOT 게이트 (908) 의 출력은 전원전압으로 된다 (도 11 의 ②). 그 후, N 채널 MOS 트랜지스터 (950) 는 비도통되고 N 채널 MOS 트랜지스터 (949) 는 도통된다. 또한, 어드레스 (947) 가 선택되어 "H" 레벨에 있으므로, 워드선 (911) 은 N 채널 MOS 트랜지스터 (909)를 통해 Vdd -Vtn (909) 까지 충전되고, 여기서, Vdd는 전원 (917) 의 전압이고, Vtn (909) 은 N 채널 MOS 트랜지스터 (909) 의 스레쉬홀드전압이다 (도 11③ 및 11④). 이후, 충전 전압 (Vpp)의 변화에 의해 고전압 펄스가 주어지면, 워드선 (911) 의 전위는 Vdd - Vtn (909) 로부터 CO/(CO + CE)*Vpp 만큼 상승하고 (도 11⑤), 여기서, CE 는 워드선 (911) 의 기생 용량이다. 결과적으로, 디지트선 (912) 의 전위는 어드레스 변화에 의해 선택된 메모리 셀의 기억 내용에 의해 변화하고 (도 11⑥), 센스 증폭기 (903) 에 의해 검출되고 증폭된 디지트선 (912) 은 센스 출력 (913) 에 출력된다 (도 11⑦). 상술한 바와 같이 전원전압보다 높은 전압이 워드선에 인가될 수 있으므로, 전원전압 (Vdd) 이 낮아도, 메모리 셀에 충분히 높은 전류를 얻을 수 있고 메모리의 동작 속도를 개선할 수 있다. 또한, 전원전압이 메모리 셀의 스레쉬홀드전압보다 낮아도, 기억 내용을 정확하게 판독할 수 있다.
그러나, 상술한 종래의 기술은 워드선에 전원전압보다 높은 전압을 가하고, 승압 회로에 의해 전원전압으로부터 발생된 높은 전압 펄스가 도 10 의 단자 (948) 에 출력되는 문제점을 갖는다. 즉, 도 10 의 단자 (948) 에 공급된 펄스는 펄스의 각 상승과 하강을 위한 단자 (948) 의 기생용량을 충전하고 방전해야 한다. 따라서, 펄스의 상승과 하강 속도는 감소하고, 그 결과 메모리 셀로부터 데이터를 판독하는 속도가 감소한다. 이러한 판독 속도의 감소를 방지하기 위하여, 단자 (948)를 고속으로 Vpp 까지 충전하기 위하여 큰 전류 공급 능력을 갖는 승압 회로를 사용해야 한다. 승압 회로는 커패시터 및 클록에 의해 전하를 전송함으로써승압을 수행하므로, 높은 전류 구동력을 갖는 승압 회로를 실현하기 위하여 큰 커패시턴스를 갖는 커패시터가 필요하다. 즉, 큰 전류 공급 능력을 갖는 승압 회로는 반도체기판상의 점유 면적을 증가시킨다. 이 문제점은 전원전압이 낮아짐에 따라 더 현저해진다.
또한, 선택된 워드선의 전위는 결합 용량에 의해 승압되므로, 모든 워드선에 커패시터 (C0)를 설치해야 하므로, 반도체기판상의 점유 면적을 증가시킨다.
또한, 승압된 워드선의 전압은 Vpp + (Vdd - Vtn) 이 된다. 결과적으로, 전압 (Vpp)을 전원전압 (Vdd) 에 의존하지 않는 전압으로 하여도, 승압된 전압은 상술한 바와 같이 Vdd 에 의존하게 된다. 또한, 전원전압 (Vdd) 은 다른 회로의 동작에 의해 발생된 잡음에 의해 요동하여, 워드선에 공급된 전압이 또한 요동하여 오동작을 초래한다.
그러므로, 본 발명의 목적은 점유 면적이 작고 고속 동작이 가능한 반도체 장치를 제공하는 것이다.
도 1 은 본 발명의 제 1 실시예에 따른 반도체 회로의 회로도.
도 2 는 P 채널 MOS 트랜지스터의 백게이트 효과를 나타내는 특성도.
도 3 은 본 발명의 제 2 실시예에 따른 반도체 회로의 회로도.
도 4a 는 제어신호 바이어스 회로의 회로도이고, 도 4b 는 기입 동작 동안의 워드선 전압의 특성도.
도 5 는 충전 전압 (VPM) 과 백게이트 바이어스 전압 (VPB)을 발생하는 회로도.
도 6 은 승압 회로의 회로도.
도 7 은 본 발명의 제 1 실시예의 동작을 나타내는 타이밍 챠트.
도 8 은 본 발명의 제 2 실시예의 동작을 나타내는 타이밍 챠트.
도 9 는 본 발명에 따른 전압분리회로의 회로도.
도 10 은 종래 회로의 회로도.
도 11 은 종래 회로의 동작을 나타내는 타이밍 챠트.
도 12(a) 는 본 발명의 제 1 실시예의 디코더회로의 레이아웃 패턴이고, 도 12(b) 는 본 발명의 제 1 실시예의 디코더회로의 단면도.
※ 도면의 주요부분에 대한 부호의 설명
10: 선택회로 11: 전압분리회로
12: 충전회로 106: 어드레스
107: 게이트 108: NOT 게이트
110: P 채널 MOS 트랜지스터 111: 워드선
본 발명에 의한 반도체 장치는 제 1 도전형의 반도체기판, 상기 반도체기판내에 형성된 제 2 도전형의 제 1 영역, 상기 제 1 영역과 독립적으로 형성된 상기 제 2 도전형의 제 2 영역, 상기 제 1 영역내에 형성된 제 1 도전형의 제 3 영역, 및 상기 제 3 영역과 독립적으로 상기 제 1 영역내에 형성되고 상기 제 1 영역을 백게이트로서 이용하는 상기 제 1 도전형의 제 4 영역으로 구성된 제 1 트랜지스터와, 상기 제 2 영역내에 형성된 상기 제 1 도전형의 제 5 영역 및 상기 제 5 영역과 독립적으로 상기 제 2 영역내에 형성되고 상기 제 2 영역을 백게이트로서 이용하는 제 1 도전형의 제 6 영역으로 구성된 제 2 트랜지스터를 구비하며, 상기 제 2 영역에 인가된 전원전압보다 높은 백게이트 바이어스 전압은 상기 제 1 영역에 인가된다.
본 발명에서, 제 1 트랜지스터의 스레쉬홀드전압은 백게이트에 백게이트 바이어스 전압을 공급함으로써 상승한다. 스레쉬홀드전압을 상승시킴으로써, 트랜지스터의 게이트단자에 입력된 신호의 "H" 레벨의 전압 크기를 변화시키지 않고 트랜지스터를 통해 워드선에 공급된 제 1 전압인 충전 전압을 전원전압보다 높은 레벨로 승압시킬 수 있다. 즉, 트랜지스터의 게이트에 접지전압부터 전원전압까지의 범위의 전압을 인가함으로써 내부회로로 충전 전압을 인가하는 것을 제어할 수 있다.
다음은, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
먼저, 도 1을 참조하여 본 발명을 판독 전용 메모리 (ROM) 에 적용한 예를 설명하며, 그 동작의 타이밍 챠트는 도 7 에 도시하였다.
제 1 실시예의 반도체 메모리는 선택회로 (10), 전압분리회로 (11), 및 충전회로 (12)를 포함한다.
선택회로 (10) 는 어드레스 (106)을 수신하고 전원전압 (Vdd) 하에서 동작하는 NAND 게이트 (107) 와, 게이트 (107) 의 출력을 수신함으로써 동작하는 NOT 게이트 (108)를 구비한다.
전압분리회로 (11) 는, 게이트에 제어신호로서 전원전압 (Vdd) 이 항상 공급되고, 접지 전위로 접속된 백게이트, 선택회로의 출력에 접속된 소오스-드레인 경로의 일단 및 출력으로서 제공되는 다른 단을 갖는 N 채널 MOS 트랜지스터 (109)로 형성된다.
충전회로 (12) 는, 백게이트 바이어스 전압 (VPB)를 공급하는 단자에 접속된 백게이트, 충전 전압 (VPM)을 공급하는 단자 (105) 에 접속된 소오스 단자, NAND 게이트 (107) 의 출력에 접속된 게이트단자, 및 출력으로서 제공되는 드레인 단자를 갖는 P 채널 MOS 트랜지스터 (110) 으로 형성된다. P 채널 MOS 트랜지스터 (110) 의 스레쉬홀드전압은 백게이트에 인가되는 백게이트 바이어스 전압 (VPB) 와 소오스 단자에 인가된 충전 전압 (VPM) 에 의해 변화된다. 이것은 백게이트 전압 () 사이의 관계로서 표현될 수 있는 소위 백게이트 효과에 의해 발생된다. 여기서, 도 2 에 도시한 바와 같이 가로축은 VBG=VPB-VPM을 나타내고, 세로축은 스레쉬홀드전압 (Vtp)를 나타낸다. 도면에서, 가로축은 P 채널 MOS 트랜지스터의 스레쉬홀드전압을 나타내지만, 그래프의 이해를 돕기 위하여 세로축은 백게이트 전압 () 와 초기 스레쉬홀드전압 (0.7[V]) 의 합의 제곱근을 나타낸다. 그래프는 대략 선형 관계를 나타낸다. 그러므로,가 0에서 3[V] 로 변화할 때, 예를 들어, 스레쉬홀드전압은 -0.8[V] 로부터 -1.35[V] 로 변화한다. 도 2에서 명백히 알 수 있는 바와 같이, 스레쉬홀드전압은 P 채널 MOS 트랜지스터에 인가된 백게이트 전압을 변화시킴으로써 적절하게 변화될 수 있다.
디코더의 출력, 즉, P 채널 MOS 트랜지스터 (110) 의 드레인 단자는 워드선 (111) 에 접속되고, 어레이 형상으로 배열된 N 채널 MOS 트랜지스터 (114, 115,116) 등은 메모리 어레이 (102)를 구성한다. 메모리 셀 (114) 등은 본 실시예에서 4비트 센스 출력 (00-03)을 출력하는 센스 증폭기 (103) 에 접속된 디지트선 (112) 에 접속된다.
충전 전압 (VPM) 과 백게이트 바이어스 전압 (VPB) 은 도 5 에 도시한 전원 회로에 의해 공급된다. 전원 회로는 출력단 (503) 에 충전 전압 (VPM)을 출력하는 승압 회로 (506)와, 출력단 (504) 에 백게이트 바이어스 전압 (VPB)을 출력하는 승압 회로 (507) 와, 노드 (515) 에 접속된 각각의 게이트를 가지고 출력단 (503, 504) 사이에 직렬로 접속된 P 채널 MOS 트랜지스터 (511, 512) 와, 출력단 (504) 와 노드 (515) 사이에 접속된 저항기 (513) 와, 노드 (515) 와 접지 사이에 직렬로 접속된 저항기 (514) 및 N 채널 MOS 트랜지스터 (520)를 구비한다. 승압 회로 (506, 507) 의 동작은 제어신호 (READ) (502) 와 클록 (ø) 에 의해 제어된다. N 채널 MOS 트랜지스터 (510) 의 게이트단자는 제어신호 (READ) 의 반전 신호 (505)를 수신한다. 반전 신호 (505) 가 비활성 상태 "H" 인 경우, P 채널 MOS 트랜지스터 (511, 512) 는 모두 도통되어 출력단 (503, 504) 에 동일한 전압 (VPM)을 출력한다. 반대로, 반전 신호 (505) 가 활성 상태 "L" 인 경우, P 채널 MOS 트랜지스터 (511, 512) 는 둘다 비도통되어 출력단 (503, 504) 에 각각 충전 전압 (VPM) 과 백게이트 바이어스 전압 (VPB)을 출력한다.
다음으로, 도 7을 참조하여 판독 동작을 설명한다.
먼저, 입력 어드레스 신호 (106) 에 대응하는 워드선을 선택하는 경우를 고려한다. 본 실시예에서, 전원전압 (Vdd) 이 3[V] 이고, 백게이트 바이어스 전압(VPB) 이 6[V] 이고, 충전 전압 (VPM) 이 4[V] 이어서, 도 2 에 의해 백게이트 전압 (VBG) RK 6[V] - 4[V] = 2[V] 이고 P 채널 MOS 트랜지스터의 스레쉬홀드전압 (Vtp) 은 -1.2[V] 인 것으로 가정한다.
선택된 워드선에 대응하는 논리 게이트 (107) 의 출력은 전원전압 (Vdd) (3[V]) 으로부터 접지 전위로 변화한다 (도 7①). 이 변화에 응답하여, 논리 게이트 (108) 는 N 채널 MOS 트랜지스터 (109)를 통해 워드선 (111)을 구동한다 (도 7②). 동시에, 논리 게이트 (107) 의 출력이 접지 전위가 되면, P 채널 MOS 트랜지스터 (110) 가 도통되고, 선택된 워드선은 충전전압 (VPM) (4[V]) 로 충전된다(도 7②). 선택된 워드선에 접속된 메모리 셀 (114) 이 도통되고, 디지트선 (112) 가 메모리 트랜지스터를 통해 접지 전위로 된다 (도 7③). 센스 증폭기 (103) 는 디지트선 (112) 의 전위 변화를 검출하고 증폭하여 메모리 셀 (114) 의 데이터에 기초한 데이터를 센스 출력 (113) 으로서 출력한다 (도 7④).
다음으로, 입력 어드레스 신호에 의해 선택되지 않은 워드선에 대하여, 논리 게이트 (107) 의 출력은 전원전압 (Vdd) (3[V]) 로 되고, 전원전압 (Vdd) 이 P 채널 MOS 트랜지스터 (110) 의 게이트단자에 인가된다. 여기서, 4[V] 의 충전 전압 (VPM) 이 P 채널 MOS 트랜지스터 (110) 의 소오스-드레인 경로의 일단에 공급된다. 따라서, 그 스레쉬홀드전압 (Vtp) 의 절대값이보다 작으면, P 채널 MOS 트랜지스터 (110) 가 도통된다. 그러나, 6[V] 의 백게이트 바이어스 전압 (VPB) 이 트랜지스터 (110) 의 백게이트에 인가되어, 동작 스레쉬홀드전압이 -1.2[V] 이고, 상술한 바와 같이, 트랜지스터 (110)가 비도통된다.
상술한 바와 같이, P 채널 MOS 트랜지스터의 백게이트에 백게이트 바이어스 전압 (VPB) 를 인가함으로써 선택된 워드선에만 전원전압 (Vdd) 보다 높은 충전 전압 (VPM)을 공급하고 선택되지 않은 워드선에는 접지 전위를 공급할 수 있다.
제 2 실시예로서, 본 발명의 반도체 메모리를 플래쉬 메모리에 적용하는 경우를 도 3 에 나타내고, 그 동작의 타이밍 챠트를 도 7 에 나타내었다.
본 실시예의 디코더회로는 선택회로 (30), 전압분리회로 (31), 및 충전회로 (32)를 구비한다.
어드레스 (106) 를 수신하는 선택회로 (30) 는 전원전압 (Vdd) 하에서 동작하는 NAND 게이트 (307), 게이트 (307) 의 출력을 수신함으로써 동작하는 NOT 게이트 (308), 및 입력중의 하나가 NOT 게이트 (308) 의 출력을 수신하는 NAND 게이트 (321)을 구비한다.
전압분리회로 (31) 는, 게이트단자가 제어신호로서 전원전압 (Vdd)을 수신하고 접지에 접속된 백게이트와 NOT 게이트 (308) 의 출력에 접속된 소오스-드레인 경로의 일단과 출력으로서 제공되는 다른단을 갖는 N 채널 MOS 트랜지스터 (309)로 구성된다.
충전회로 (32) 는, 백게이트 바이어스 전압 (VPB)을 공급하는 단자 (304) 에 접속된 백게이트와, NAND 게이트 (321) 의 출력에 접속된 게이트단자와, 출력으로서 제공되는 드레인 단자를 갖는 P 채널 MOS 트랜지스터 (310) 와, 충전 전압 (VPM)을 공급하는 단자 (305) 에 접속된 소오스 단자와, 제어신호 (BIAS)를 공급하는 단자 (338) 에 접속된 게이트단자와, P 채널 MOS 트랜지스터 (310) 의 소오스단자에 접속된 드레인 단자를 갖는 P 채널 MOS 트랜지스터 (336)을 구비한다.
여기서, 도 4a 에 도시한 회로에 의해 제어신호 (BIAS) 가 발생한다. 이 회로는, 단자 (403) 에 접속된 소오스 단자와 상호 접속된 게이트단자와 드레인 단자를 갖는 P 채널 MOS 트랜지스터 (405) 와, 전원전압 (Vdd) 이 인가되는 단자에 접속된 게이트단자와 트랜지스터 (405) 의 드레인 단자에 접속된 소오스 단자와 출력 단자 (410) 에 접속된 드레인 단자를 갖는 P 채널 MOS 트랜지스터 (406) 와, 제어신호 (READ) (402) 에 접속된 게이트단자와 접지 전위에 접속된 소오스 단자와 출력 단자 (410) 에 접속된 드레인 단자를 갖는 N 채널 MOS 트랜지스터 (409) 와, 제어신호 (WRITE)를 공급하는 단자 (401) 에 접속된 게이트단자와 접지 전위에 접속된 소오스 단자를 갖는 N 채널 MOS 트랜지스터 (408) 와, 단자 (417) 에 접속된 게이트단자와 출력 단자 (410) 에 접속된 드레인 단자와 트랜지스터 (408) 의 드레인 단자에 접속된 소오스 단자를 갖는 N 채널 MOS 트랜지스터 (407) 로 구성되고, 출력 단자 (410) 의 전위는 제어신호 (BIAS) 로서 출력된다. 판독 동작동안, 제어신호 (READ) (402) 는 전원 전위 (Vdd) 로 되고, 제어신호 (WRITE) (401) 는 접지 전위로 되어, N 채널 MOS 트랜지스터 (409) 는 도통되고, P 채널 MOS 트랜지스터 (406) 는 비도통된다. 결과적으로, 판독 동작 동안, 출력 단자 (410), 즉, 제어신호 (BIAS) 는 접지 전위로 된다. 기입 동작 동안, 제어신호 (READ) (402) 는 접지 전위로 되고, 제어신호 (WRITE) (401) 는 전원 전위 (Vdd) 로 되어, N 채널 MOS 트랜지스터 (409) 는 비도통되고, P 채널 MOS 트랜지스터 (406) 는 도통된다. 그러나, 기입 동작 동안, 충전 전압 (PM) 과 백게이트 바이어스 전압 (VPB)는 도 5 의 회로에 의해 동일한 전압 (VPM) 으로 된다. 따라서, VPM -의 바로 아래의 전압이 출력 단자 (410) 에 출력되고, 선택된 워드선은 충전 전압 (VPM) 으로 충전되고, 선택되지 않은 워드선은 도 4b 의 415 에 의해 표시된 전압 (VL) 로 된다. 도면에서, 곡선 (414) 는 P 채널 MOS 트랜지스터 (336) 의 전류-전압 특성 (I-V)을 나타내고, 곡선 (413) 은 N 채널 MOS 트랜지스터 (309) 의 NOT 게이트 접속측상의 I-V 특성을 등가적으로 나타낸다.
구성된 디코더회로의 출력, 즉, P채널 MOS 트랜지스터 (310) 의 드레인 단자는 워드선 (311) 에 접속되고 어레이 형상으로 배열된 N 채널 MOS 트랜지스터 (314) 등은 메모리 어레이 (302)를 구성한다. N 채널 MOS 트랜지스터는 센스 출력 (313)을 발생하는 센스 증폭기 (303) 에 접속된 디지트선 (312) 등에 접속된다.
여기서, 지연회로 (340)를 설명한다. 지연회로 (340) 는 의사 디코더회로, 의사 메모리 어레이, 및 의사 디코더의 출력을 수신하는 NOT 게이트 (332, 333)을 구비한다.
의사 디코더회로는 의사 선택회로, 의사 전압분리회로, 및 의사 충전회로를 구비한다. 여기서, 지연회로 (340) 의 출력은 어레이 형상으로 배열된 N 채널 MOS 트랜지스터 (324) 로 구성된 의사 메모리 어레이에 접속된 의사 워드선 (320) 에 접속된다.
의사 선택회로는, 어드레스 신호 (306) 의 변화에 동기하는 제어신호 (341)를 수신하고 전원전압 (Vdd) 하에서 동작하는 NAND 게이트 (327), 게이트 (327) 의 출력을 수신함으로써 동작하는 NOT 게이트 (328), 및 하나의 입력에서 NOT 게이트(328) 의 출력을 수신하는 NAND 게이트 (331)를 구비한다.
의사 전압분리회로는, 게이트단자에 제어신호로서 전원전압 (Vdd) 이 공급되고 백게이트에서 접지 전위를 수신하고 의사 선택회로의 출력에 소오스-드레인 경로의 일단을 접속하고 출력으로서 다른 단부를 제공하고 단락된 소오스 및 드레인 단자를 갖는 N 채널 MOS 트랜지스터 (329) 로 형성된다.
의사 충전회로는, 단자 (304) 에 접속된 백게이트와 단자 (338) 에 접속된 게이트단자와 출력으로서 제공되는 드레인 단자를 갖는 P 채널 MOS 트랜지스터 (330) 와, 단자 (305) 에 접속된 소오스 단자와 트랜지스터 (321) 의 출력에 접속된 게이트단자와 P 채널 MOS 트랜지스터 (330) 의 드레인 단자에 접속된 드레인 단자를 갖는 P 채널 MOS 트랜지스터 (337)을 구비한다.
지연회로 (340) 의 출력으로서 사용된 이렇게 구성된 의사 디코더회로의 출력은 NOT 게이트 (332, 333)를 통해 디코더회로의 선택회로 (30) 의 NAND 게이트 (321) 의 다른 단에 입력된다. 결과적으로, 워드선의 구동 시간과 거의 동일한 지연 시간이 지연회로 (340) 에 의해 얻어진다.
다음으로, 도 8을 참조하여, 회로의 판독 동작을 설명한다.
먼저, 입력 어드레스 신호 (306) 에 대응하는 워드선이 선택된 경우를 고려한다. 본 실시예는 전원전압 (Vdd) 이 3[V] 이고, 백게이트 바이어스 전압 (VPB) 이 6[V] 이고, 충전 전압 (VPM) 이 4[V] 이어서, P 채널 MOS 트랜지스터 (310, 336) 의 스레쉬홀드전압 (Vtp) 이 약 -1.2[V] 인 것으로 가정한다.
선택된 워드선에 대응하는 논리 게이트 (307) 의 출력은 전원전압 (Vdd) 로부터 접지 전위로 변화한다 (도 8⑤). 이 변화에 응답하여, 논리 게이트 (308) 는 N 채널 MOS 트랜지스터 (309)를 통해 워드선 (312)을 구동한다 (도 8⑥). 논리 게이트 (308) 의 출력이 전원전압 (Vdd) (3[V]) 로 되면, NAND 게이트 (321) 의 출력은 지연회로 (340) 의 지연 시간만큼 지연된 접지 전위로 되어 P 채널 MOS 트랜지스터 (310) 는 도통되고, 선택된 워드선 (311) 은 또한 충전 전압 (VPM) (4[V]) 로 충전된다 (도 8⑩). 선택된 워드선 (311) 에 접속된 메모리 셀 (314) 은 도통되고 디지트선 (312) 은 메모리 셀 (314)를 통해 접지 전위로 된다 (도 8⑦). 센스 증폭기 (303) 는 디지트선 (312) 의 전위 변화를 검출하고 증폭하여 센스 출력 (313) 으로서 그 결과를 출력한다.
다음으로, 입력 어드레스 신호 (306) 에 의해 선택되지 않은 워드선에서, 논리 게이트 (321) 의 출력이 전원전압 (Vdd) 으로 되므로, 전원전압 (Vdd) ([3V]) 은 P 채널 MOS 트랜지스터 (310) 의 게이트에 인가된다. 따라서, P 채널 MOS 트랜지스터 (320) 는 제 1 실시예와 유사한 비도통상태로 된다.
지연회로를 설치함으로써, 선택된 워드선을 2 단계, 즉, 처음에는 전원전압 (Vdd) 으로 그 다음에는 제 1 로 충전 전압 (VPM) 으로 충전하는 것이 가능하고, 전원 회로의 승압 회로의 부하는 완화될 수 있다.
다음으로, 기입 동작에서, 기입에 필요한 전압, 예를 들어, 10[V] 가 도 6 의 전원 회로에 발생하고 10[V] 의 전압이 도 5 의 승압 회로를 통해 충전 전압 (VPM) 과 백게이트 바이어스 전압 (VPB) 로서 출력된다. 그러나, 승압 회로 (5) 와 전원 회로 (6) 에 표시되어 있지 않지만, 기입 및 판독을 수행할 때, 승압 회로로부터 복수개의 상이한 전압을 추출하는 것이 가능하다. 기입 동작 동안, P 채널 MOS 트랜지스터 (336) 의 게이트단자에 입력된 제어신호 (BIAS) 가 VPM -이 되므로, P 채널 MOS 트랜지스터 (336) 는 도통되고, 선택시 게이트단자에서 접지 전위를 수신하는 P 채널 MOS 트랜지스터 (310) 가 도통된다. 결과적으로, 충전 전압 (VPM) (10[V]) 이 선택된 워드선 (311) 에 인가된다. 이 상태에서, 디지트선 (312) 에 10[V] 의 전압을 인가함으로써 기입을 위한 의도된 메모리 셀 (314) 의 소오스 및 드레인 단자 사이에 전류가 흐르게 하고, 메모리 셀 (314) 에 데이터를 기입할 수 있다. 이 경우, 선택되지 않은 워드선에 충전 전압 (VPM) (10[V]) 이 인가되는 것을 방지하기 위하여 전압이 P 채널 MOS 트랜지스터 (310) 의 게이트단자에 인가된다.
10[V] 의 고전압이 선택된 워드선(311) 에 공급되면, {충전 전압 (VPM) (10[V]) - 전원전압 (Vdd) (3[V])} = 7[V] 가 N 채널 MOS 트랜지스터 (309) 의 게이트 및 소오스 단자 사이에 인가된다. 이 때문에, N 채널 MOS 트랜지스터 (309) 에 손상이 발생할 가능성이 있다. 이러한 손상을 피하기 위하여, 도 9 에 도시한 바와 같이 직렬로 접속된 N 채널 MOS 트랜지스터 (3091, 3092) 가 전압분리회로 (309) 로서 단일 N 채널 MOS 트랜지스터 (309) 대신에 사용될 수 있다. 이 경우, 전원전압 (Vdd) (3[V]) 이 단자 (3171)를 통해 NOT 게이트 (308) 에 근접한 N 채널 MOS 트랜지스터 (3191) 의 게이트단자에 인가되고, 승압 회로에 의해 발생된 전압 (7[V]) 이 단자 (3172)를 통해 P 채널 MOS 트랜지스터 (310) 에 근접한 N 채널 MOS 트랜지스터 (3092) 의 게이트단자에 공급된다. 결과적으로, N 채널MOS 트랜지스터 (3092) 의 소오스 단자 (10[V]) 와 게이트단자 (7[V]) 사이의 전압차는 단지 3[V] 이고, 소오스 단자 (7[V] - Vtn) 와 게이트단자 (3[V]) 사이의 전압차는 단지 4[V] - Vtn 이고, 여기서, Vtn 은 N 채널 MOS 트랜지스터의 스레쉬홀드전압을 나타낸다. N 채널 MOS 트랜지스터 (309) 대신에 복수의 트랜지스터의 직렬 접속을 사용함으로써, 상술한 바와 같이, N 채널 MOS 트랜지스터 (309) 의 게이트 및 소오스 단자 사이의 전압차를 감소시킬 수 있고 N 채널 MOS 트랜지스터의 항복을 방지할 수 있다.
도 12 는 도 1 의 본 발명의 제 1 실시예의 디코더회로 (101) 의 레이아웃 패턴을 나타내는 도면으로서, 도 12(a) 는 레이아웃 패턴의 평면도이고, 도 12(b) 는 도 12(a) 의 선 (X-X') 의 단면도이다.
도 12(a) 에 의하면, 디코더회로 (101) 는 전원전압 (Vdd) 과 접지 전위 (GND) 로부터 전원을 수신하는 NAND 게이트 (107) 및 NOT 게이트 (108) 로 구성된 선택회로 (10), 전원전압 (Vdd) (117) 이 공급되는 게이트단자를 가지며 선택회로의 출력에 접속된 소오스-드레인 경로의 일단과 회로 (101) (워드선) 의 출력으로서 제공되는 다른 단을 갖는 N 채널 MOS 트랜지스터 (109), 및 충전 전압 (VPM) (105)를 수신하는 소오스 단자와 NAND 게이트 (107) 의 출력을 수신하는 게이트단자와 회로 (101) (워드선) 의 출력에 접속된 드레인 단자를 갖는 P 채널 MOS 트랜지스터 (110)를 구비한다.
도 12(b)에서, 201, 202 는 P 형 반도체기판 (200, 2031, 2032) 의 표면상에 형성된 N 웰이고, 2032, 2051 내지 2056 는 P 채널 MOS 트랜지스터의 소오스-드레인 경로를 형성하는 P 형 확산층이고, 204 및 206 은 N 웰 (201, 202) 과 전기 접속하기 위한 N 형 확산층이고, 207 은 트랜지스터의 게이트단자를 형성하는 폴리실리콘층이고, 208 과 209 는 제 1 및 제 2 금속 배선층이다.
도 12(a) 와 도 12(b)에서, P 채널 MOS 트랜지스터 (110) 가 형성된 N 웰 (201) 이 다른 N 웰 (예를 들어, N 웰 (202)) 로부터 분리되어 형성되고, 백게이트 바이어스 전압이 VPM을 위한 배선 (105) 과 다른 VPB를 위한 배선 (104) 에 의해 N 웰 (201) 에 인가된다.
도 3 에 도시한 본 발명의 제 2 실시예에서, P 채널 MOS 트랜지스터 (310, 336) 에 형성된 N 웰은 또한 다른 N 웰로부터 분리되어 형성되고, 백게이트 바이어스 전압이 VPM을 위한 배선 (305) 과 다른 VPB를 위한 배선 (304) 에 의해 인가되는 레이아웃 패턴을 초래하므로, 설명은 생략한다.
제 2 실시예에서 사용된 지연회로 (340) 와 NAND 게이트 (321) 의 사용은 본 실시예에만 한정되는 것은 아니며, 제 1 실시예에 적용될 수도 있다. 또한, N 채널 MOS 트랜지스터 (3091, 3092) 는 예를 들어 워드선에 인가될 전압에 의존하는 제 1 실시예에 적용될 수 있다.
상술한 바와 같이, 트랜지스터의 스레쉬홀드전압을 상승시키기 위하여 충전 스위치용 MOS 트랜지스터에 백게이트 바이어스 전압을 인가함으로써, 장치의 상태를 변화시킴으로써 매우 높은 전압을 갖는 트랜지스터를 얻을 필요가 없고, 즉, 제조 시간을 증가시킬 필요가 없다.
또한, 각각의 워드선을 위한 승압 커패시터를 설치할 필요가 없어 매우 작은 장착 영역으로 워드선의 충전 전압을 증가시킬 수 있고 메모리 셀로부터 데이터를 판독하는 속도를 개선할 수 있다.
또한, 워드선에 인가될 전압이 충전 전압 (VPM) 에만 의존하도록 하고 전원전압 (Vdd) 와 독립적으로 충전 전압 (VPM)을 발생시킴으로써, 워드선에 인가되는 전압이 전원전압 (Vdd) 의 요동에 의해 영향을 받지 않도록 할 수 있다. 따라서, 전원전압 (Vdd) 의 요동에 의한 오동작을 방지할 수 있다.
이 방법으로, 백게이트 바이어스 전압이 인가되는 백게이트를 갖는 트랜지스터에 의해 내부회로에 전원전압보다 높은 전압을 인가하도록 제어할 수 있고 회로 구성을 간략화시킬 수 있다.
상술한 제 1 및 제 2 실시예에서, 본 발명은 ROM 과 플래쉬 메모리에 적용되는 경우에 대하여 설명하였다. 그러나, 본 발명은 이들 응용에만 제한되는 것은 아니며, 내부회로에 전원전압보다 높은 전압을 인가하도록 제어하는 모든 종류의 회로에 대하여 적용가능하다. 또한, 본 발명의 사상과 범위내에서 실시예의 다양한 변형이 가능하다.

Claims (8)

  1. 제1도전형의 반도체기판과, 상기 반도체기판내에 형성된 제2도전형의 제1영역과, 상기 제1영역과 독립적으로 형성된 상기 제2도전형의 제2영역과, 상기 제1영역내에 형성된 제1도전형의 제3영역, 및 상기 제3영역과 독립적으로 상기 제1영역내에 형성된 상기 제1도전형의 제4영역으로 이루어지되, 상기 제1영역을 백게이트로서 이용하는, 제1트랜지스터; 및
    상기 제2영역내에 형성된 상기 제1도전형의 제5영역 및 상기 제5영역과 독립적으로 상기 제2영역내에 형성된 제1도전형의 제6영역으로 이루어지되, 상기 제2영역을 백게이트로서 이용하는, 제2트랜지스터를 구비하며,
    상기 제2영역에 인가된 전원전압보다 높은 백게이트 바이어스 전압이 상기 제1영역에 인가되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 전원전압보다 낮은 전압을 갖는 논리 레벨이 게이트단자에 인가되면 상기 제1트랜지스터를 도통하고, 상기 전원전압과 거의 동일한 전압을 갖는 논리 레벨이 게이트단자에 인가되면 상기 제1트랜지스터를 비도통하도록, 상기 제1트랜지스터의 동작 스레쉬홀드전압이 상기 백게이트 바이어스 전압에 의해 증가되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제2트랜지스터는, 어드레스 신호에 응답하여 선택신호를 출력하는 선택회로를 구성하고, 상기 어드레스 신호에 의해 선택될 때 상기 제1트랜지스터의 게이트단자에 상기 전원전압보다 낮은 전압을 갖는 논리 레벨을 인가하고, 상기 어드레스 신호에 의해 선택되지 않을 때 상기 제1트랜지스터의 게이트단자에 상기 전원전압과 거의 동일한 전압을 갖는 논리 레벨을 인가하는 선택회로를 구성하는 것을 특징으로 하는 반도체 장치.
  4. 어드레스정보에 기초하여, 복수의 워드선중에서 하나의 워드선을 전원전압보다 높은 전압을 갖는 선택 레벨로 구동하고 나머지 워드선을 비선택 레벨로 구동하는 디코더회로가 설치된 반도체 장치에 있어서,
    상기 디코더회로는, 어드레스정보에 기초하여 선택될 때는 활성 신호를 출력하고 선택되지 않을 때는 비활성 신호를 출력하는 선택회로와, 상기 활성 신호에 기초하여 워드선을 전원전압보다 높은 전압을 갖는 선택 레벨로 구동하고 상기 비활성 신호에 기초하여 상기 워드선을 비선택 레벨로 구동하는 충전회로를 구비하며,
    상기 충전회로는, 상기 복수의 워드선중의 대응하는 워드선과 상기 선택 레벨이 공급되는 회로점 사이에 삽입된 각각의 소오스-드레인 경로를 갖는 복수의 제1트랜지스터로 구성되고,
    상기 제1트랜지스터는, 상기 제1도전형의 반도체기판내에 형성된 제2도전형의 제1영역내에 형성된 상기 제2영역과, 제2영역과 독립적으로 제1영역내에 형성된 제2도전형의 제3영역으로 구성되고, 상기 제1영역을 백게이트로서 이용하며,
    상기 제1트랜지스터의 각각의 백게이트는 상기 선택 레벨의 전압과 다른 백게이트 바이어스 전압을 수신하여 그 동작 스레쉬홀드전압을 상승시키는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서, 상기 충전회로는, 상기 반도체기판의 상기 제1영역과 독립적으로 설치된 상기 제2도전형의 제4영역내에 형성된 상기 제2도전형의 제5영역과, 상기 제5영역과 독립적으로 상기 제4영역내에 형성된 제2도전형의 제6영역으로 이루어지되, 상기 제4영역을 백게이트로서 이용하는, 제2트랜지스터를 포함하며,
    상기 디코더회로는, 상기 워드선이 선택 상태 또는 비선택 상태에 있는지를 가리키는 제1제어신호를 대응하는 제1트랜지스터의 게이트단자에 공급하는 복수의 선택회로; 및 상기 반도체기판내의 제1영역과 독립적으로 설치된 제2영역의 제4영역내에 형성된 제2도전형의 제5영역과, 상기 제5영역과 독립적으로 상기 제4영역내에 형성된 상기 제2도전형의 제6영역을 구비하는 제2트랜지스터들로 구성된 복수의 충전회로;를 구비하고,
    상기 워드선이 비선택 상태에 있을때, 상기 제1제어신호의 제1레벨은 상기 제1트랜지스터의 게이트단자에 입력되고, 상기 선택 레벨의 전압으로부터 제1 레벨의 전압을 감산한 결과가 상기 백게이트 바이어스 전압에 의해 규정된 동작 스레쉬홀드전압보다 작도록 그리고 상기 제1트랜지스터를 비도통상태로 하기 위하여 상기 백게이트 바이어스 전압이 인가되고,
    상기 워드선이 선택 상태에 있을때, 상기 제1제어신호의 제2레벨은 상기 제1트랜지스터의 게이트단자에 입력되고, 상기 제1트랜지스터가 도통상태가 되도록 상기 백게이트 바이어스 전압이 인가되는 것을 특징으로 하는 반도체 장치.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 디코더회로는, 상기 제1제어신호를 반전시킴으로써 얻어지는 제2제어신호를 노드로 출력하는 수단과, 소오스-드레인 경로가 상기 노드와 상기 회로점 사이에 접속되고 게이트단자에서 전원전압을 수신하는 제3트랜지스터를 또한 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 디코더회로는 상기 회로점과 상기 워드선 사이에서 상기 제1트랜지스터와 직렬로 접속된 제4트랜지스터를 또한 포함하고, 상기 백게이트 바이어스 전압은 상기 제4트랜지스터의 백게이트에 인가되는 것을 특징으로 하는 반도체 장치.
  8. 제 5 항에 있어서, 상기 선택회로는, 일단에서 상기 제1제어신호를 수신하고 다른 단에서 제3제어신호를 수신하는 게이트수단과, 상기 어드레스정보의 변화에 기초한 입력신호에 응답하여 소정의 시간의 경과후에 상기 제3제어신호를 발생하는 지연회로를 구비하며,
    상기 제1제어신호는, 상기 제3제어신호가 인가될 때, 상기 제1트랜지스터의 상기 게이트단자에 인가되는 것을 특징으로 하는 반도체 장치.
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