DE102015122521A1

DE102015122521A1 - Spannungsreferenzschaltung

Info

Publication number: DE102015122521A1
Application number: DE102015122521.2A
Authority: DE
Inventors: Daria Lazic; Florian Brugger; Mario Motz
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2015-12-22
Filing date: 2015-12-22
Publication date: 2017-06-22
Anticipated expiration: 2035-12-23
Also published as: DE102015122521B4

Abstract

Eine Spannungsreferenzschaltung (10) umfasst eine Stromquellenschaltung mit einem ersten Feldeffekttransistor (130), einen ersten Strompfad (104) mit einem zweiten Feldeffekttransistor (150), der bauartgleich zu dem ersten Feldeffekttransistor (130) ist, einen zweiten Strompfad (105) mit einem zweiten Feldeffekttransistor (160) der bauartgleich zu dem ersten Feldeffekttransistor (130) und zweiten Feldeffekttransistor (150) ist, und eine Diode (170). Weiterhin ist eine Stromspiegelschaltung (111, 112, 113, 114, 115) vorgesehen, welche einen Strom durch den ersten Feldeffekttransistor (130) in den ersten Strompfad (104), den zweiten Strompfad (105) und die Diode (170) spiegelt. Die Stromquellenschaltung betreibt den ersten Feldeffekttransistor (130) in starker Inversion und im linearen Bereich, mit einer Source-Drain-Spannung des ersten FETs proportional zur absoluten Temperatur. Der zweite Feldeffekttransistor (130) wird in Sättigung zu betrieben. Der dritte Feldeffekttransistor (160) wird in einer gegenüber dem zweiten Feldeffekttransistor (150) stärkeren Sättigung betrieben. Eine Ausgangsspannung der Spannungsreferenzschaltung (10) basiert auf einer Spannung (Vpn) über die Diode (170) und einer Differenz einer Drain-Source-Spannung (V2) des dritten Feldeffekttransistors (160) zu einer Drain-Source-Spannung (V1) des zweiten Feldeffekttransistors (150).

Description

Die vorliegende Anmeldung betrifft eine Spannungsreferenzschaltung und ein Verfahren zum Betrieb einer Spannungsreferenzschaltung.
Spannungsreferenzschaltungen kommen bei vielfältigen elektronischen Schaltungen zum Einsatz und sind dazu ausgestaltet, eine Ausgangsspannung (auch als Referenzspannung bezeichnet), welche unabhängig von Schwankungen einer verwendeten Versorgungsspannung oder der Temperatur einen konstanten Wert aufweist. Spannungsreferenzschaltungen basieren häufig auf einer Bandabstandsreferenzschaltung aus mehreren Bipolar- oder Feldeffekttransistoren (FETs) und ohmschen Widerständen.
Für manche Anwendungsgebiete ist es erwünscht, eine Spannungsreferenzschaltung mit einer geringen Strom- bzw. Leistungsaufnahme einzusetzen. Hierbei ist es typischerweise nötig, hochohmige Widerstände im Bereich von einigen MΩ zu verwenden. In einer integrierten Schaltung können solche Widerstände zwar grundsätzlich durch Poly-Silizium-Schichten realisiert werden, jedoch geht dies typischerweise mit einem hohen Bedarf an Chip-Fläche einher. Es wurden daher auch Spannungsreferenzschaltungen vorgeschlagen, bei welchen ein hochohmiger Widerstand über einen FET insbesondere einen MOS-Transistor (MOS: „Metal Oxide Semiconductor“) bereitgestellt wird. Ein Beispiel für eine solche Spannungsreferenzschaltung findet sich in „EMI Resisting MOSFET-Only Voltage Reference Based on the ZTC Condition", David Cordova et al., NEWCAS 2015 – 13th IEEE International NEW Circuits And Systems, Juni, 2015 – Grenoble, Frankreich.
Mit der Verwendung eines MOS-Transistors als Ersatz für einen ohmschen Widerstand in einer Bandabstandsreferenzschaltung kann es jedoch zu Abhängigkeiten der erzeugten Referenzspannung von Beweglichkeit und Schwellenspannung der verwendeten MOS-Transistoren und hierdurch wiederum zu unerwünschten Abhängigkeiten der Referenzspannung von Temperatur, Herstellungsprozessen und/oder Fehlanpassungen von Schaltungselementen kommen.
Eine Aufgabe der vorliegenden Erfindung besteht somit darin, Technologien bereitzustellen, welche eine effiziente und präzise Implementierung einer Spannungsreferenzschaltung ermöglichen.
Gemäß der vorliegenden Anmeldung werden eine Spannungsreferenzschaltung gemäß Anspruch 1, eine integrierte Schaltung gemäß Anspruch 13 sowie ein Verfahren gemäß Anspruch 14 bereitgestellt. Die abhängigen Ansprüche definieren weitere Ausführungsformen.
Gemäß einer Ausführungsform wird somit eine Spannungsreferenzschaltung bereitgestellt. Die Spannungsreferenzschaltung umfasst eine Stromquellenschaltung mit einem ersten FET, einen ersten Strompfad mit einem zweiten FET, der bauartgleich zu dem ersten FET ist, einen zweiten Strompfad mit einem zweiten FET der bauartgleich zu dem ersten FET und zweiten FET ist, und eine Diode. In diesem Zusammenhang ist unter „bauartgleich“ zu verstehen, dass die FETs auf der gleichen Technologie (z.B. MOS) basieren und denselben Ladungsträgertyp aufweisen. Die FETs können zumindest teilweise durch dieselben Prozesse hergestellt sein. Die bauartgleichen FETs können jedoch abweichend dimensioniert sein.
Weiterhin umfasst die Spannungsreferenzschaltung eine Stromspiegelschaltung, welche dazu ausgestaltet ist, einen Strom durch den ersten FET in den ersten Strompfad, den zweiten Strompfad und die Diode zu spiegeln. Die Stromquellenschaltung ist dazu ausgestaltet, den ersten FET in starker Inversion und im linearen Bereich, mit einer Source-Drain-Spannung des ersten FETs proportional zur absoluten Temperatur zu betreiben. Zu diesem Zweck kann die Stromquellenschaltung einen Bandabstands-Kernel zur Erzeugung der zur absoluten Temperatur proportionalen Spannung (PTAT-Spannung) umfassen. Der erste Strompfad ist dazu ausgestaltet, den zweiten FET in Sättigung zu betreiben. Der zweite Strompfad ist dazu ausgestaltet, den dritten FET in einer gegenüber dem zweiten FET stärkeren Sättigung zu betreiben. Beispielsweise kann der zweite FET in schwacher Inversion und Sättigung betrieben werden, und der dritte FET in starker Inversion und Sättigung. Eine Ausgangsspannung der Spannungsreferenzschaltung basiert auf einer Spannung über die Diode und einer Differenz einer Drain-Source-Spannung des dritten FETs zu einer Drain-Source-Spannung des zweiten FETs. Beispielsweise kann die Ausgangsspannung gebildet sein durch die Spannung über die Diode plus die Differenz der Drain-Source-Spannung des dritten FETs zu der Drain-Source-Spannung des zweiten FETs.
Gemäß einer Ausführungsform weist der zweite FET ein von dem dritten FET abweichendes Verhältnis von Kanalbreite zur Kanallänge auf. Auf diese Weise kann ein negativer Temperaturkoeffizient der Spannung über die Diode an einen positiven Temperaturkoeffizienten der Differenz der Drain-Source-Spannung des dritten FETs zu der Drain-Source-Spannung des zweiten FETs angeglichen werden.
Gemäß einer Ausführungsform ist die Stromspiegelschaltung dazu ausgestaltet, den Strom durch den ersten FET mit einem ersten Verhältnis in den ersten Strompfad zu spiegeln und mit einem von dem ersten Verhältnis abweichenden zweiten Verhältnis in den zweiten Strompfad zu spiegeln. Auch auf diese Weise kann ein negativer Temperaturkoeffizient der Spannung über die Diode an einen positiven Temperaturkoeffizienten der Differenz der Drain-Source-Spannung des dritten FETs zu der Drain-Source-Spannung des zweiten FETs angeglichen werden.
Gemäß einer Ausführungsform umfasst die Spannungsreferenzschaltung weiterhin eine Schaltung zum Abgleich des zweiten FETs und des dritten FETs gemäß einem Dynamic-Element-Matching-Mechanismus. Auf diese Weise können Fehlanpassungen zwischen dem zweiten FET und dem dritten FET kompensiert werden.
Gemäß einer Ausführungsform umfasst die Spannungsreferenzschaltung weiterhin eine Schaltung zum Abgleich von wenigstens zwei bauartgleichen FETs der Stromquellenschaltung gemäß einem Dynamic-Element-Matching-Mechanismus. Auf diese Weise können Fehlanpassungen zwischen diesen FETs der Stromquellenschaltung kompensiert werden.
Gemäß einer Ausführungsform umfasst die Spannungsreferenzschaltung weiterhin eine Schaltung zum Abgleich von bauartgleichen FETs der Stromspiegelschaltung gemäß einem Dynamic-Element-Matching-Mechanismus umfasst. Auf diese Weise können Fehlanpassungen zwischen diesen FETs der Stromspiegelschaltung kompensiert werden.
Gemäß einer Ausführungsform ist die Diode in dem zweiten Strompfad in Reihe mit dem zweiten FET angeordnet. Auf diese Weise kann die Spannung über die Diode auf effiziente Weise additiv in die Ausgangsspannung einbezogen werden, z.B. indem die Spannung über die Reihenanordnung der Diode und den zweiten FET als Basis für die Ausgangsspannung verwendet wird.
Alternativ kann die Spannung über die Diode auf andere Weise in die Ausgangsspannung einbezogen werden. Beispielsweise kann die Spannungsreferenzschaltung einen dritten Strompfad mit der Diode umfassen, und eine Spannung an einem Spannungsknoten des ersten Strompfads und/oder eine Spannung an einem Spannungsknoten des zweiten Strompfads kann aus einer Spannung an einem Spannungsknoten des dritten Strompfads abgeleitet sein. Hierzu können die Spannungsknoten direkt oder z.B. über eine Verstärkerschaltung miteinander gekoppelt sein.
Gemäß einer Ausführungsform ist die Diode als Drain-Bulk-Diode eines FETs ausgebildet.
Gemäß einer Ausführungsform ist die Ausgangsspannung eine Spannung bezüglich eines Versorgungspotenzials der Spannungsreferenzschaltung. Zu diesem Zweck kann die Spannungsreferenzschaltung eine Schaltung zur Konvertierung einer differenziellen Spannung in eine Spannung bezüglich des Versorgungspotenzials umfassen.
Gemäß einer Ausführungsform weist ein Temperaturkoeffizient der Ausgangsspannung im Bereich von 0°C bis 50°C einen geringeren Absolutwert als 300 ppm/°C auf oder sogar als 100 ppm/°C auf. Die Ausgangsspannung kann somit für viele Anwendungsfälle als temperaturkonstant angesehen werden.
Gemäß einer weiteren Ausführungsform wird eine integrierte Schaltung mit der im Vorhergehenden beschriebenen Spannungsreferenzschaltung bereitgestellt.
Gemäß einer weiteren Ausführungsform wird ein Verfahren zum Betrieb einer Spannungsreferenzschaltung bereitgestellt. Bei dem Verfahren wird ein erster FET in starker Inversion und im linearen Bereich, mit einer Source-Drain-Spannung des ersten FETs proportional zur absoluten Temperatur betrieben. Ein Strom durch den ersten FET wird in einen zweiten FET und einen dritten FET gespiegelt, welche bauartgleich zu dem ersten FET sind. Weiterhin wird der Strom durch den ersten FET in eine Diode gespiegelt. Der zweite FET wird in Sättigung betrieben, und der dritte FET wird in einer gegenüber dem zweiten FET stärkeren Sättigung betrieben. Eine Ausgangsspannung wird basierend auf einer Spannung über die Diode und einer Differenz einer Drain-Source-Spannung des dritten FETs zu einer Drain-Source-Spannung des zweiten FETs erzeugt. Das Verfahren kann beispielsweise zum Betrieb der im Vorhergehenden beschriebenen Spannungsreferenzschaltung herangezogen werden.
Weitere Einzelheiten der genannten Ausführungsformen und weitere Ausführungsformen werden nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
1 veranschaulicht schematisch eine Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung.
2 und 3 zeigen beispielhafte Kennlinien zu Erläuterung der Funktionsweise einer Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung.
4 veranschaulicht schematisch eine Diode in einer Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung.
5 veranschaulicht schematisch eine weitere Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung.
6 veranschaulicht schematisch einen Dynamic-Element-Matching-Mechanismus, welcher auf „Chopping“ von FETs in einer Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung basiert.
7 veranschaulicht schematisch einen mehrphasigen Dynamic-Element-Matching-Mechanismus für FETs in einer Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung.
8A und 8B veranschaulichen schematisch Effekte eines Dynamic-Element-Matching von FETs in einer Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung.
9 veranschaulicht schematisch eine weitere Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung.
10 veranschaulicht schematisch eine weitere Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung.
11 veranschaulicht schematisch eine weitere Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung.
12 veranschaulicht schematisch eine weitere Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung.
13 veranschaulicht schematisch eine weitere Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung.
14 zeigt beispielhaft eine Temperaturabhängigkeit einer Ausgangsspannung einer Spannungsreferenzschaltung gemäß einem Ausführungsbeispiel der Erfindung.
15 zeigt ein Flussdiagramm zur Veranschaulichung eines Verfahrens gemäß einem Ausführungsbeispiel der Erfindung.
Nachfolgend werden Ausführungsbeispiele der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Hierbei versteht es sich, dass die dargestellten Ausführungsbeispiele lediglich einer Veranschaulichung von Implementierungsmöglichkeiten der Erfindung dienen sollen und nicht als Beschränkung derselben zu verstehen sind. Insbesondere können Merkmale verschiedener Ausführungsbeispiele miteinander kombiniert werden. Weiterhin ist eine Beschreibung eines Ausführungsbeispiels mit einer Vielzahl von Merkmalen nicht dahingehend auszulegen, dass alle diese Merkmale zur Ausführung der Erfindung notwendig sind. Beispielsweise könnten andere Ausführungsbeispiele weniger Merkmale und/oder alternative Merkmale aufweisen.
Im Folgenden dargestellte Ausführungsbeispiele betreffen eine Spannungsreferenzschaltung. Die Spannungsreferenzschaltung kann insbesondere für Anwendungsbereiche vorgesehen sein, bei welchen eine niedrige Leistungsaufnahme gewünscht ist. Zum Beispiel kann die Spannungsreferenzschaltung zum Einsatz als Teil einer kompakten integrierten Schaltung vorgesehen sein. Eine solche integrierte Schaltung kann beispielsweise eine autarke Sensorvorrichtung, einen Mikroprozessor oder ein Kommunikationsgerät implementieren.
Bei den dargestellten Ausführungsbeispielen basiert die Spannungsreferenzschaltung auf FETs, welche in verschiedenen Regimes betrieben werden. Diese Regimes unterscheiden zwischen einem Betrieb in schwacher Inversion und einem Betrieb in starker Inversion. Weiterhin wird zwischen einem Betrieb in Sättigung und einem Betrieb im linearen Bereich unterschieden. Diese Betriebsweisen können für einen FET wie folgt definiert werden: Bei einem Betrieb in schwacher Inversion liegt eine Gate-Source-Spannung VGS des FETs unter einer Schwellenspannung V_th des FETs, wohingegen bei einem Betrieb in starker Inversion die Gate-Source-Spannung VGS des FETs über der Schwellenspannung V_th liegt. Bei einem Betrieb in Sättigung liegt eine Drain-Source-Spannung VDS des FETs über einer Sättigungsspannung Vs des FETs, wobei diese Sättigungsspannung wiederum von der Gate-Source-Spannung VGS und der Schwellenspannung V_th abhängt. Bei einem Betrieb im linearen Bereich liegt die Drain-Source-Spannung VDS des FETs unter der Sättigungsspannung Vs des FETs.
Eine Spannungsreferenzschaltung 10 gemäß einem Ausführungsbeispiel ist in 1 schematisch dargestellt. Wie dargestellt, weist die Spannungsreferenzschaltung 10 einen Bandabstands-Kernel mit Strompfaden 101, 102, 103 auf, welche zwischen einer ersten Versorgungsspannungsleitung für eine hohe Versorgungsspannung VDD und einer zweiten Versorgungsspannungsleitung für eine niedrige Versorgungsspannung VSS ausgebildet sind. Der Bandabstands-Kernel dient als Stromquellenschaltung zur Erzeugung eines Stromes I, nachfolgend auch als Referenzstrom bezeichnet, in weiteren Strompfaden 104 und 105, an welchen als Ausgangsspannung eine Referenzspannung VR erzeugt wird.
Zur Erzeugung des Referenzstromes I ist eine Stromspiegelschaltung mit bauartgleichen MOS-Transistoren 111, 112, 113, 114, 115 vom p-Kanal-Typ vorgesehen, welche jeweils als Stromquelle für den Strompfad 101, 102, 103, 104 bzw. 105 dienen. Die für die MOS-Transistoren 111, 112, 113, 114, und 115 verwendete Gate-Source-Spannung wird in dem Strompfad 102 durch Verbindung des Gate-Anschlusses des MOS-Transistors 112 mit dem Source-Anschluss des MOS-Transistors 112 erzeugt. Der sich in dem zweiten Strompfad 102 einstellende Strom I wird somit in die anderen Strompfade 101, 103, 104 und 105 gespiegelt. Hierbei wird über die relative Dimensionierung der MOS-Transistoren 111 und 112 wird bezüglich des Strompfades 101 ein Stromspiegelverhältnis von M:1 eingestellt, z.B. mit M = 8, wohingegen bezüglich der Strompfade 103, 104 und 105 über die relative Dimensionierung der MOS-Transistoren 113, 114 und 115 zu dem MOS-Transistor 112 ein Stromspiegelverhältnis von 1:1 eingestellt wird. In dem Strompfad 101 fließt somit ein Strom von M·I, und in den Strompfaden 102, 103, 104 und 105 der Strom I. Der Wert des Stroms I wird wie nachfolgend näher erläutert über weitere MOS-Transistoren 121, 122, 130, 140 in den Strompfaden 101, 102 und 103 definiert.
Wie dargestellt, ist in dem Strompfad 101 ein MOS-Transistor 121 vom n-Kanal-Typ vorgesehen, über welchen der MOS-Transistor 111 mit VSS verbunden ist. Der MOS-Transistor 121 wird im Bereich schwacher Inversion und in Sättigung betrieben. Es ergibt sich somit eine exponentielle Abhängigkeit des Stroms M·I durch den MOS-Transistor 121 von einer Gate-Source-Spannung VG1 des MOS-Transistors 121, wie in 2 für VGS < V_th dargestellt. Zur Erzeugung der Gate-Source-Spannung VG1 ist der Gate-Anschluss des MOS-Transistors 121 mit dem Drain-Anschluss des MOS-Transistors 121 verbunden.
In dem Strompfad 102 sind ein MOS-Transistor 122 vom n-Kanal-Typ und ein MOS-Transistor 130 vom n-Kanal-Typ vorgesehen, welche in Reihe geschaltet sind und über welche der MOS-Transistor 112 mit VSS verbunden ist. Der MOS-Transistor 122 wird mit derselben Gate-Source-Spannung VG1 wie der MOS-Transistor 121 und ebenfalls im Bereich schwacher Inversion und in Sättigung betrieben. Es ergibt sich somit eine exponentielle Abhängigkeit des Stroms I durch den MOS-Transistor 122 von der Gate-Source-Spannung VG1, wie in 2 für VGS < V_th dargestellt. Bei dem in 1 dargestellten Beispiel sind die MOS-Transistoren 121 und 122 gleich dimensioniert, die Ströme durch die MOS-Transistoren 121 und 122 jedoch um den Faktor M (von z.B. M = 8) abweichend eingestellt. Aufgrund der abweichenden Ströme ergeben sich in dem MOS-Transistor 121 und dem MOS-Transistor 122 somit unterschiedliche Stromdichten.
Der MOS-Transistor 130 wird in starker Inversion und im linearen Bereich betrieben und dient als Serienwiderstand zwischen dem MOS-Transistor 122 und VSS. Der von dem MOS-Transistor 130 bereitgestellte Widerstandswert ist durch eine Gate-Source-Spannung VG2 des dritten MOS-Transistors 130 bestimmt und kann im Bereich von mehr als 1 MΩ, beispielsweise bei 10 MΩ, liegen.
Die Strompfade 101 und 102 arbeiten somit nach Art einer Bandabstandsreferenzschaltung, wobei die Spannung über den MOS-Transistor 130 sich aufgrund der genannten exponentiellen Charakteristik auf einen Wert Vptat einstellt, der zwar von der absoluten Temperatur, jedoch nicht von der Versorgungsspannung VDD oder VSS abhängt. Eine solche Spannung wird auch als PTAT-Spannung bezeichnet (PTAT: „Proportional To Absolute Temperature“).
In dem Strompfad 103 ist ein MOS-Transistor 140 vom n-Kanal-Typ vorgesehen, über welchen der MOS-Transistor 113 mit VSS verbunden ist. Der MOS-Transistor 140 wird mit derselben Gate-Source-Spannung VG2 wie der MOS-Transistor 130 und im Bereich starker Inversion und in Sättigung betrieben. Es ergibt sich somit eine quadratische Abhängigkeit des Stroms I durch den vierten MOS-Transistor 140 von der Gate-Source-Spannung VG2. Aufgrund der Sättigung des MOS-Transistors 140 ist eine Abhängigkeit des Stroms I durch den MOS-Transistor 140 von VDD und VSS vernachlässigbar. Zur Erzeugung der Gate-Source-Spannung VG2 ist der Gate-Anschluss des vierten MOS-Transistors 140 mit dem Drain-Anschluss des vierten MOS-Transistors 140 verbunden. Hierdurch wird im Zusammenhang mit der genannten quadratischen Charakteristik erreicht, dass die Gate-Source-Spannung VG2 sich abhängig von dem Strom I einstellt, wobei Einflüsse der Versorgungsspannungen VDD und VSS vernachlässigbar sind.
Der MOS-Transistor 140 kann abweichend von dem MOS-Transistor 130 dimensioniert sein. Beispielsweise kann der MOS-Transistor 140 eine im Verhältnis N:1 kleinere Kanalweite aufweisen als der MOS-Transistor 130. Das Verhältnis der Kanalweiten zwischen dem MOS-Transistor 130 und dem MOS-Transistor 140 kann z.B. 2:1 betragen. Über dieses Geometrieverhältnis kann der von dem MOS-Transistor 130 bereitgestellte Widerstandswert ausgewählt werden. Weiterhin kann sichergestellt werden, dass der MOS-Transistor 140 in Sättigung betrieben wird, während der MOS-Transistor 130 im linearen Bereich betrieben wird.
Die Einstellung des gewünschten Arbeitspunkts für den MOS-Transistor 130 kann anhand der in 3 dargestellten beispielhaften Kennlinien wie folgt erläutert werden: Werden zwei bauartgleiche MOS-Transistoren (z.B. der MOS-Transistor 130 und der MOS-Transistor 140) mit Verhältnissen von Kanalbreite W zu Kanallänge L von (W/L)₁ bzw. (W/L)₂, mit (W/L)₁ > (W/L)₂, vom gleichen Strom I durchflossen und der MOS-Transistor mit dem kleineren Verhältnis (W/L)₂ in Sättigung betrieben, kann der MOS-Transistor mit dem größeren Verhältnis (W/L)₁ auf einen definierten Arbeitspunkt im linearen Bereich festgelegt werden, an welchem die Kennlinie für dieses Verhältnis (W/L)₁ den vorgegebenen Strom I erreicht.
Zur Erzeugung einer temperaturkonstanten Ausgangsspannung auf Basis des Stromes I sind bei der Spannungsreferenzschaltung 10 die Strompfade 104 und 105 vorgesehen. In dem Strompfad 104 ist ein weiterer MOS-Transistor 150 vorgesehen, welcher bauartgleich zu den MOS-Transistoren 130 und 140 ist und in Sättigung betrieben wird. Für eine Spannung V1 über den MOS-Transistor 150 (d.h. eine Drain-Source-Spannung des MOS-Transistors 150) gilt:
Hierbei bezeichnet (W/L)₁ das Verhältnis von Kanalbreite zu Kanallänge des MOS-Transistors 130, (W/L)₂ das Verhältnis von Kanalbreite zu Kanallänge des MOS-Transistors 140 und (W/L)₃ das Verhältnis von Kanalbreite zu Kanallänge des MOS-Transistors 150. Weiterhin bezeichnet n = (1 + C_D/C_OX) einen Emissionsfaktor im Unterschwellenbereich, welcher durch eine Verarmungsschicht-Kapazität C_D und eine Oxidschicht-Kapazität C_OX bestimmt ist. Mit ζ wird ein Nichtidealitätsfaktor bezeichnet. Mit V_T = k_BT/q wird eine Temperaturspannung bezeichnet, welche über die Temperatur T, die Boltzmannkonstante k_B und die Ladung q der verwendeten Ladungsträger (im vorliegenden Fall q = 1,6·10^–19 C) definiert ist. Die Beziehung (1) folgt aus der Annahme, dass die MOS-Transistoren 130, 140, 150 vom gleichen Strom durchflossen werden und weiterhin bauartgleich sind und somit eine gleiche Schwellenspannung V_th und Ladungsträgerbeweglichkeit aufweisen.
Die Spannung V1 zeigt eine Abhängigkeit von der Schwellenspannung V_th, welche wiederum empfindlich von Variationen im Herstellungsprozess der MOS-Transistoren 130, 140, 150 abhängen kann. Um entsprechende Einflüsse in der erzeugten Referenzspannung VR zu vermeiden, wird die Referenzspannung VR weiterhin in Abhängigkeit einer Spannung V2 über den MOS-Transistor 160 erzeugt. Der MOS-Transistor 160 ist bauartgleich zu dem MOS-Transistor 150, jedoch abweichend dimensioniert, insbesondere mit einem kleineren Verhältnis (W/L)₄ von Kanalbreite zu Kanallänge als der MOS-Transistor 150. Der MOS-Transistor 160 wird ebenfalls in Sättigung betrieben, aufgrund des kleineren Verhältnisses (W/L)₄ von Kanalbreite zu Kanallänge jedoch tiefer im gesättigten Bereich, d.h. in stärkerer Sättigung, als der MOS-Transistor 150. Beispielsweise kann der MOS-Transistor 160 eine im Verhältnis P:1 kleinere Kanalweite aufweisen als der MOS-Transistor 150. Das Verhältnis der Kanalweiten zwischen dem MOS-Transistor 150 und dem MOS-Transistor 160 kann z.B. 128:1 betragen. Für die Spannung V2 über den MOS-Transistor 160 (d.h. eine Drain-Source-Spannung des MOS-Transistors 160) gilt:
Durch Differenzbildung V2 – V1 kann folglich die Abhängigkeit von der Schwellenspannung V_th kompensiert werden. Die Spannungsdifferenz V2 – V1 entspricht einer Overdrive-Spannung, welche in dem MOS-Transistor 160 durch den Betrieb in stärkerer Sättigung als der MOS-Transistor 150 erzeugt wird. Diese Overdrive-Spannung ist durch die Geometrien der MOS-Transistoren 150, 160 bestimmt und proportional zur absoluten Temperatur, d.h. entspricht bis auf einen Faktor von typischerweise 8–10 der PTAT-Spannung Vptat über den MOS-Transistor 130, weist jedoch keine Abhängigkeit von Ladungsträgerbeweglichkeit oder der Schwellenspannung V_th auf.
Zur Kompensation der Temperaturabhängigkeit der Spannungsdifferenz V2 – V1 ist in dem Strompfad 105 weiterhin eine Diode 170 vorgesehen, über welche eine Spannung V_pn abfällt. Bei der dargestellten Implementierung ist die Diode 170 in Reihe mit dem MOS-Transistor 160, auf der Drain-Seite des MOS-Transistors 160 angeordnet. Es versteht sich jedoch, dass auch abweichende Anordnungen möglich wären. Beispielsweise könnte die Diode 170 auch auf der Source-Seite des MOS-Transistors 160 angeordnet sein. Im Temperaturbereich um 300 K weist die Spannung V_pn einen negativen Temperaturkoeffizienten von etwa –1,7 mV/K auf, über welchen der positive Temperaturkoeffizient der Spannungsdifferenz V2 – V1 kompensiert werden kann. Eine Angleichung des positiven Temperaturkoeffizienten der Spannungsdifferenz V2 – V1 an den negativen Temperaturkoeffizienten der Spannung V_pn kann auf präzise Weise durch Anpassung der Geometrien der MOS-Transistoren 150 und 160 erfolgen. Bei der in 1 dargestellten Spannungsreferenzschaltung wird die Referenzspannung VR als differenzielle Spannung zwischen einem Spannungsknoten 110 des Strompfades 104 und einem Spannungsknoten 110‘ des Strompfades 105 erzeugt und ist gegeben durch: VR = V2 + V_pn – V1. (3)
Die Diode 170 kann, wie in 4 beispielhaft dargestellt, mittels eines p-Kanal-MOS-Transistors 171 als Basis-Emitter-Diode eines parasitären pnp-Bipolartransistors 172 des MOS-Transistors 171 realisiert werden. Bei dem p-Kanal-MOS-Transistor 171 sind Drain- und Source-Anschluss miteinander verbunden, und ein Gate-Anschluss des p-Kanal-MOS-Transistors 171 ist mit der Versorgungspannung VDD verbunden. Der Source-bzw. Drain-Anschluss entspricht dem Emitter-Anschluss des parasitären pnp-Bipolartransistors 172 und ein Bulk-Anschluss des p-Kanal-MOS-Transistors 171 entspricht dem Basis-Anschluss des parasitären pnp-Bipolartransistors 172. Ein solcher parasitärer pnp-Bipolartransistor 171 kann mit geringem Aufwand über dieselben Prozesse bereitgestellt werden, wie sie beispielsweise zur Herstellung der p-Kanal-MOS-Transistoren 111, 112, 113, 114, 115 genutzt werden. Es versteht sich jedoch, dass die Diode 170 auch auf andere Weise implementiert werden kann.
Mitunter kann es durch den parasitären pnp-Bipolartransistor 172 jedoch dazu kommen, dass Strom in Richtung VSS abfließt und am Eingang des MOS-Transistors 160 nicht hinreichend Strom zur Verfügung steht. Wie in 4 durch einen Strompfad 173 veranschaulicht kann dies durch Einspeisung eines zusätzlichen Stromes I an der Basis des parasitären pnp-Bipolartransistors 172 (d.h. am Bulk-Anschluss des MOS-Transistors 171) kompensiert werden.
5 zeigt eine Spannungsreferenzschaltung 11 gemäß einem weiteren Ausführungsbeispiel. Die Spannungsreferenzschaltung 11 entspricht grundsätzlich der Spannungsreferenzschaltung 10, und Elemente der Spannungsreferenzschaltung 11, welche denjenigen der Spannungsreferenzschaltung 10 entsprechen, wurden mit den gleichen Bezugszeichen bezeichnet. Wie schematisch dargestellt, sind bei der Spannungsreferenzschaltung 11 Schaltungen 210, 220, 230, 240 vorgesehen, welche einer Kompensation von Fehlanpassungen bauartgleicher MOS-Transistoren mittels eines Dynamic-Element-Matching-Mechanismus (DEM-Mechanismus) dienen. Speziell verfügt die Spannungsreferenzschaltung 11 über eine Schaltung 210 zur Implementierung eines DEM-Mechanismus für die MOS-Transistoren 150 und 160 der Strompfade 104 und 105, eine Schaltung 220 zur Implementierung eines DEM-Mechanismus für die MOS-Transistoren 121 und 122 der Strompfade 101 und 102, eine Schaltung 230 zur Implementierung eines DEM-Mechanismus für die MOS-Transistoren 130 und 140 der Strompfade 102 und 103, und eine Schaltung 240 zur Implementierung eines DEM-Mechanismus für die MOS-Transistoren 111, 112, 113, 114 und 115 der Stromspiegelschaltung. Es versteht sich jedoch, dass bei modifizierten Implementierungen auf eine oder mehrere der Schaltungen 210, 220, 230 und 240 verzichtet werden könnte.
Bei einem DEM-Mechanismus, wie beispielsweise durch eine der Schaltungen 210, 220, 230 und 240 implementiert, werden mehrere bauartgleiche MOS-Transistoren nach einem periodischen Muster untereinander ausgetauscht. Dies geschieht durch entsprechende Ansteuerung von Schaltern (in 5 nicht dargestellt). Eine zu diesem Zweck verwendete Schaltfrequenz wird typischerweise hinreichend hoch gewählt, so das durch Umschaltvorgänge verursachte Störungen zu hohen Frequenzen verschoben werden, bei welchen die Störungen unkritisch sind oder mit geringem Aufwand aus der erzeugten Referenzspannung VR herausgefiltert werden können.
Im Falle von zwei gleich dimensionierten MOS-Transistoren, z.B. die MOS-Transistoren 121 und 122, kann der DEM-Mechanismus darauf beruhen, zwischen einer ersten Schaltungskonfiguration und einer zweiten Schaltungskonfiguration umzuschalten: In der ersten Schaltungskonfiguration ist ein erster der MOS-Transistoren in einer ersten Position angeordnet, und ein zweiter der MOS-Transistoren ist in einer zweiten Position angeordnet. In der zweiten Schaltungskonfiguration ist der erste MOS Transistor in der zweiten Position angeordnet, und der zweite MOS Transistor ist in der ersten Position angeordnet. Ein solches wechselseitiges austauschen wird auch als „Chopping“ bezeichnet.
Abweichend dimensionierte MOS-Transistoren können wiederum durch mehrere gleich dimensionierte MOS-Transistoren implementiert sein, und der DEM-Mechanismus kann dann darauf basieren, diese gleich dimensionierten MOS-Transistoren untereinander auszutauschen. Hierbei können in mehreren Phasen die gleich dimensionierten MOS-Transistoren auf verschiedene Weise zu den abweichend dimensionierten MOS-Transistoren kombiniert werden.
6 veranschaulicht einen DEM-Mechanismus zur Implementierung eines Chopping der MOS-Transistoren 121 und 122. Der dargestellte DEM-Mechanismus basiert auf Wechselschaltern 221, 222, 223, über welche in einer ersten Phase (Phase 1) eine erste Schaltungskonfiguration und in einer zweiten Phase (Phase 2) eine zweite Schaltungskonfiguration hergestellt werden kann. Hierzu werden die Wechselschalter 221, 222, 223 in der ersten Schaltungskonfiguration mit Steuersignalen S1 angesteuert und in der zweiten Phase mit Steuersignal wenn S2 angesteuert. In der ersten Schaltungskonfiguration (Phase 1) ist der MOS-Transistor 121 in dem Strompfad 101 angeordnet und der MOS-Transistor 122 in dem Strompfad 102 angeordnet. In der zweiten Schaltungskonfiguration (Phase 2) ist der MOS-Transistor 121 in dem Strompfad 102 angeordnet und der MOS-Transistor 122 in dem Strompfad 101 angeordnet.
7 veranschaulicht ein Beispiel für einen mehrphasigen DEM-Mechanismus zur Kompensation von Fehlanpassungen von MOS-Transistoren einer Stromspiegelschaltung. Zur Vereinfachung der Darstellung wurde bei dem Beispiel von 7 davon ausgegangen, dass ein Strom in einem ersten Strompfad (Iin) in einem Verhältnis von 1:2 in einen Strom in einem zweiten Strompfad (Iout) gespiegelt wird. Bei dem DEM-Mechanismus von 7 sind sechs bauartgleiche und gleich dimensionierte MOS-Transistoren 241, 242, 243, 244, 245, 246 vorgesehen, aus welchen in drei Phasen (Phase 1, Phase 2, Phase 3) jeweils unterschiedliche Kombinationen gebildet werden, um einen MOS-Transistor in dem ersten Strompfad und einen MOS-Transistor doppelter Kanalbreite in dem zweiten Strompfad auszubilden. Hierbei wird der MOS-Transistor in dem ersten Strompfad durch jeweils zwei der MOS-Transistoren 241, 242, 243, 244, 245, 246 gebildet, und der MOS-Transistor in dem zweiten Strompfad wird durch die jeweils vier anderen der MOS-Transistoren 241, 242, 243, 244, 245, 246 gebildet. Zum Umschalten zwischen den verschiedenen Kombinationen in den drei Phasen sind drei Wechselschalter 247, 248, 249 mit jeweils drei Schalterpositionen vorgesehen. Wie dargestellt, können die Wechselschalter 247, 248, 249 ebenfalls durch MOS-Transistoren implementiert sein, welche über entsprechende Phasen-Auswahlsignale Ph1, Ph2, Ph3 angesteuert werden, um so eine der drei Schalterpositionen auszuwählen.
Bei dem in 7 dargestellten Beispiel ist in der ersten Phase der MOS-Transistor in dem ersten Strompfad durch die MOS-Transistoren 245 und 246 gebildet, wohingegen der MOS-Transistor in dem zweiten Strompfad durch die MOS-Transistoren 241, 242, 243 und 244 gebildet ist. In der zweiten Phase ist der MOS-Transistor in dem ersten Strompfad durch die MOS-Transistoren 243 und 244 gebildet, wohingegen der MOS-Transistor in dem zweiten Strompfad durch die MOS-Transistoren 241, 242, 245 und 246 gebildet ist. In der dritten Phase ist der MOS-Transistor in dem ersten Strompfad durch die MOS-Transistoren 241 und 242 gebildet, wohingegen der MOS-Transistor in dem zweiten Strompfad durch die MOS-Transistoren 243, 244, 245 und 246 gebildet ist. Durch zyklisches Wechseln zwischen den Phasen kommen so verschiedene MOS-Transistoren in den zwei Strompfaden zum Einsatz, so dass sich Effekte von etwaigen Fehlanpassungen zwischen den MOS-Transistoren 241, 242, 243, 244, 245, 246 in den Strömen In und Iout herausmitteln.
Ein DEM-Mechanismus welcher nach den in 7 dargestellten Prinzipien arbeitet, kann beispielsweise bei verschieden dimensionierten MOS-Transistoren eines Stromspiegels, z.B. bei den MOS-Transistoren 111 und 112, zum Einsatz kommen. Es versteht sich jedoch, dass diese Prinzipien auf entsprechende Weise auch bei anderen Paaren von MOS-Transistoren oder größeren Gruppen von MOS-Transistoren verwendet werden können, sowohl für verschieden dimensionierte MOS-Transistoren als auch für gleich dimensionierte MOS-Transistoren. Beispielsweise könnten entsprechende DEM-Mechanismen für die MOS-Transistoren 111, 112, 113, 114 und 115, für die MOS-Transistoren 130 und 140 oder für die MOS-Transistoren 150 und 160 zum Einsatz kommen.
8A und 8B veranschaulichen schematisch den Effekt der Verwendung von Chopping- bzw. DEM-Techniken auf einen Störsignalanteil V_N der erzeugten Referenzspannung VR. Speziell veranschaulicht 8A in doppelt logarithmischer Darstellung den Störsignalanteil V_N ohne die Verwendung von Chopping- bzw. DEM-Techniken und 8B den Störsignalanteil V_N mit die Verwendung von Chopping- bzw. DEM-Techniken, z.B. mittels der Schaltungen 210, 220, 230 und 240, in Abhängigkeit der Frequenz f. Wie in 8A zu erkennen, ergibt sich ohne die Verwendung von Chopping- bzw. DEM-Techniken ein 1/f-Rauschen (z.B. hervorgerufen durch Flicker), welches bei einer Grenzfrequenz f_C unter das Niveau des thermischen Rauschens fällt. Wird eine Schaltfrequenz f_S, mit welcher die verschiedenen Chopping- bzw. DEM-Phasen durchlaufen werden, höher gewählt als die Grenzfrequenz f_C, vorzugsweise wenigstens doppelt so hoch wie die Grenzfrequenz f_C, kann wie in 8B dargestellt das 1/f-Rauschen unter das Niveau des thermischen Rauschens gedrückt werden. Ein durch die Umschaltvorgänge hervorgerufene Störsignalanteil bei der Schaltfrequenz f_S (und unter Umständen auch bei vielfachen der Schaltfrequenz f_S) kann durch Tiefpass-Filterung entfernt werden oder ist unter Umständen für den vorgesehenen Anwendungszweck der Referenzspannung VR unkritisch.
9 zeigt eine Spannungsreferenzschaltung 12 gemäß einem weiteren Ausführungsbeispiel. Die Spannungsreferenzschaltung 12 entspricht grundsätzlich der Spannungsreferenzschaltung 11, und Elemente der Spannungsreferenzschaltung 11, welche denjenigen der Spannungsreferenzschaltung 10 entsprechen, wurden mit den gleichen Bezugszeichen bezeichnet. Zumindest einige der Schaltungen 210, 220, 230, 240 zur Implementierung von DEM-Mechanismen können bei der Spannungsreferenzschaltung 12 ebenfalls vorgesehen sein, sind jedoch aus Gründen der Übersichtlichkeit in 9 nicht dargestellt.
Wie dargestellt, ist bei der Spannungsreferenzschaltung 12 gegenüber der Spannungsreferenzschaltung 11 zusätzlich eine Schaltung vorgesehen, mittels welcher die Referenzspannung VR als Spannung bezüglich einer der Versorgungsspannungen der Spannungsreferenzschaltung 12, bei dem dargestellten Beispiel bezüglich der niedrigen Versorgungsspannung VSS, erzeugt wird. Bei der Spannungsreferenzschaltung 12 ist diese Schaltung implementiert über einen Kondensator 310 und Schalter 311, 312, welche mit einer Schaltfrequenz f_S umgeschaltet werden. Diese Schaltfrequenz kann beispielsweise der für die Chopping- bzw. DEM-Mechanismen verwendeten Schaltfrequenz entsprechen oder abweichend von dieser gewählt sein. Durch die Schalter 311, 312 kann der Kondensator 310 in einer ersten Phase mit einem Spannungsknoten in dem Strompfad 104 und einem Spannungsknoten in dem Strompfad 105 gekoppelt werden, so dass der Kondensator 310 über die oben genannte differenzielle Spannung V2 + V_pn – V1 geladen wird. In einer zweiten Phase kann der Kondensator durch die Schalter 311, 312 mit einem Spannungsausgang 320 gekoppelt werden, an welchem dann die Referenzspannung als Spannung über den Kondensator 310 bezüglich der Versorgungsspannung VSS abfällt. Wie dargestellt, kann ein weiterer Kondensator 330 zwischen den Spannungsausgang 320 und die Versorgungsspannung VSS gekoppelt sein, umso eine Mittelung der erzeugten Referenzspannung VR und ein Herausfiltern von Störsignalen zu ermöglichen, welche durch das Umschalten der Schalter 311, 312 erzeugt werden. Bei der Spannungsreferenzschaltung 12 wird somit die differenzielle Spannung V2 + V_pn – V1 zwischen den Strompfaden 104 und 105 durch Umschalten des Kondensators 310 in die Referenzspannung VR bezüglich der Versorgungsspannung VSS umgewandelt.
10 zeigt eine Spannungsreferenzschaltung 13 gemäß einem weiteren Ausführungsbeispiel. Die Spannungsreferenzschaltung 13 entspricht grundsätzlich der Spannungsreferenzschaltung 11, und Elemente der Spannungsreferenzschaltung 13, welche denjenigen der Spannungsreferenzschaltung 11 entsprechen, wurden mit den gleichen Bezugszeichen bezeichnet. Zumindest einige der Schaltungen 210, 220, 230, 240 zur Implementierung von DEM-Mechanismen können bei der Spannungsreferenzschaltung 13 ebenfalls vorgesehen sein, sind jedoch aus Gründen der Übersichtlichkeit in 10 nicht dargestellt.
Wie dargestellt, ist auch bei der Spannungsreferenzschaltung 13 gegenüber der Spannungsreferenzschaltung 11 zusätzlich eine Schaltung vorgesehen, mittels welcher die Referenzspannung VR als Spannung bezüglich einer der Versorgungsspannungen der Spannungsreferenzschaltung 13, bei dem dargestellten Beispiel bezüglich der niedrigen Versorgungsspannung VSS, erzeugt wird. Bei der Spannungsreferenzschaltung 13 wird dies erreicht, indem der Strom I die mittels eines weiteren Stromspiegels auf Basis von MOS-Transistoren 117, 118 vom n-Kanal-Typ in den Strompfad 104 gespiegelt wird. Zu diesem Zweck ist ein weiterer Strompfad 106 vorgesehen, in welchem der Strom mittels eines MOS-Transistors 116 vom p-Kanal-Typ gespiegelt wird. Aus diesem wird der Strom I wiederum mittels der MOS-Transistoren 117, 118 vom n-Kanal-Typ in den Strompfad 104 gespiegelt. Weiterhin wird der MOS-Transistor 150 mit derselben Gate-Source-Spannung VG3 betrieben wie der MOS-Transistor 160. Zudem ist bei den MOS-Transistoren 150 und 160 das Bulk-Substrat mit dem Source-Anschluss verbunden. Hierdurch wird erreicht, dass an dem Source-Anschluss des MOS-Transistor 150 die differenzielle Spannung V2 – V1 + V_pn als Spannung bezüglich der Versorgungsspannung VSS repliziert wird, welche dann an einem Spannungsausgang 410 als die Referenzspannung VR abgegriffen werden kann. Bei der dargestellten Implementierung ist die Diode 170 in Reihe mit dem MOS-Transistor 160, auf der Source-Seite des MOS-Transistors 160 angeordnet. Es versteht sich jedoch, dass auch abweichende Anordnungen möglich wären. Beispielsweise könnte die Diode 170 auch auf der Drain-Seite des MOS-Transistors 160 angeordnet sein.
11 zeigt eine Spannungsreferenzschaltung 14 gemäß einem weiteren Ausführungsbeispiel. Die Spannungsreferenzschaltung 14 entspricht grundsätzlich der Spannungsreferenzschaltung 11, und Elemente der Spannungsreferenzschaltung 14, welche denjenigen der Spannungsreferenzschaltung 11 entsprechen, wurden mit den gleichen Bezugszeichen bezeichnet. Zumindest einige der Schaltungen 210, 220, 230, 240 zur Implementierung von DEM-Mechanismen können bei der Spannungsreferenzschaltung 14 ebenfalls vorgesehen sein, sind jedoch aus Gründen der Übersichtlichkeit in 11 nicht dargestellt.
Wie dargestellt, ist auch bei der Spannungsreferenzschaltung 14 eine Schaltung vorgesehen, mittels welcher die Referenzspannung VR als Spannung bezüglich einer der Versorgungsspannungen der Spannungsreferenzschaltung 14, bei dem dargestellten Beispiel bezüglich der niedrigen Versorgungsspannung VSS, erzeugt wird. Auch bei der Spannungsreferenzschaltung 14 wird der Strom I mittels eines weiteren Stromspiegels auf Basis von MOS-Transistoren 117, 118‘ vom n-Kanal-Typ in den Strompfad 104 gespiegelt. Anstelle des MOS-Transistors 114 ist ein MOS-Transistor 114‘ mit doppelter Kanalbreite vorgesehen, welcher den doppelten Referenzstrom (d.h. 2I) liefert, welcher zu gleichen Teilen auf den Strompfad 104 und einen weiteren Strompfad 107 verteilt wird. Darüber hinaus ist ein weiterer Strompfad 106 vorgesehen, in welchen der Strom I mittels eines MOS-Transistors 116 vom p-Kanal-Typ gespiegelt wird. Aus diesem wird der Strom I wiederum mittels der MOS-Transistoren 117, 118‘ vom n-Kanal-Typ im Verhältnis 1:2 in einen Strompfad 108 gespiegelt, welcher als gemeinsame Stromsenke (für einen Strom 2I) für die Strompfade 104 und 105 dient. Bei den MOS-Transistoren 150, 160 und 180 ist das Bulk-Substrat mit dem Source-Anschluss verbunden.
Der Strompfad 107 enthält in Reihe die Diode 170 und einen weiteren MOS-Transistor 180, der bauartgleich zu den MOS-Transistoren 150 und 160 ist. Der MOS-Transistor 180 wird mit der gleichen Gate-Source-Spannung VG3 wie der MOS-Transistor 160 im linearen Bereich betrieben und dient somit als Serienwiderstand, über welchen eine weitere PTAT-Spannung Vptat2 abfällt. Über die Summe aus dieser weiteren PTAT-Spannung Vptat2 und der Spannung Vpn über die Diode 170 wird eine Spannung bezüglich der Versorgungsspannung VSS definiert, welche einen negativen Temperaturkoeffizienten mit geringerem Absolutwert aufweist als die Spannung V_pn. Die Spannung Vptat2 + Vpn + VSS definiert wiederum die Spannung am Drain-Anschluss des MOS-Transistors 150. Durch die Verbindung der Source-Anschlüsse der MOS-Transistoren 150 und 160 wird somit die Spannung am Drain-Anschluss des MOS-Transistors 160 definiert als V2 – V1 + Vptat2 + Vpn + VSS. Somit wird erreicht, dass an dem Drain-Anschluss des MOS-Transistors 160 die differenzielle Spannung V2 – V1 + V_pn + Vptat2 als Spannung bezüglich der Versorgungsspannung VSS repliziert wird, welche dann an einem Spannungsausgang 510 als die Referenzspannung VR abgegriffen werden kann. Aufgrund des Beitrags von Vptat2 können die MOS-Transistoren 150 und 160 mit einer geringeren Abweichung dimensioniert werden als beispielsweise bei den Spannungsreferenzschaltungen 10, 11, 12 oder 13.
12 zeigt eine Spannungsreferenzschaltung 15 gemäß einem weiteren Ausführungsbeispiel. Die Spannungsreferenzschaltung 15 entspricht grundsätzlich der Spannungsreferenzschaltung 14, und Elemente der Spannungsreferenzschaltung 15, welche denjenigen der Spannungsreferenzschaltung 14 entsprechen, wurden mit den gleichen Bezugszeichen bezeichnet. Bei der Spannungsreferenzschaltung 15 wurde im Vergleich zu der Spannungsreferenzschaltung 14 auf den MOS-Transistor 180 verzichtet. Der Beitrag der weiteren PTAT-Spannung am Drain-Anschluss des MOS-Transistors 150 entfällt somit, und die Spannung am Drain-Anschluss des MOS-Transistors 160 ergibt sich somit als V2 – V1 + Vpn – VSS. In diesem Fall muss somit eine stärker abweichende Dimensionierung der MOS-Transistoren 150 und 160 vorgenommen werden als bei der Spannungsreferenzschaltung 14, um eine Kompensation des negativen Temperaturkoeffizienten der Spannung V_PN zu erreichen. Im Ergebnis jedoch auch hier erreicht, dass an dem Drain-Anschluss des MOS-Transistors 160 die differenzielle Spannung V2 – V1 + V_pn als Spannung bezüglich der Versorgungsspannung VSS repliziert wird, welche dann an einem Spannungsausgang 610 als die Referenzspannung VR abgegriffen werden kann. Die Spannungsreferenzschaltung 15 eignet sich besonders für Anwendungsfälle, bei welchen die verwendeten MOS-Transistoren eine niedrige Schwellenspannung V_th aufweisen und/oder die Referenzspannung VR mit einem niedrigen Wert erzeugt werden soll.
13 zeigt eine Spannungsreferenzschaltung 16 gemäß einem weiteren Ausführungsbeispiel. Die Spannungsreferenzschaltung 16 entspricht grundsätzlich der Spannungsreferenzschaltung 15, und Elemente der Spannungsreferenzschaltung 16, welche denjenigen der Spannungsreferenzschaltung 15 entsprechen, wurden mit den gleichen Bezugszeichen bezeichnet.
Wie dargestellt, ist auch bei der Spannungsreferenzschaltung 16 eine Schaltung vorgesehen, mittels welcher die Referenzspannung VR als Spannung bezüglich einer der Versorgungsspannungen der Spannungsreferenzschaltung 16, bei dem dargestellten Beispiel bezüglich der niedrigen Versorgungsspannung VSS, erzeugt wird. Bei der Spannungsreferenzschaltung 16 ist eine Differenzverstärkerschaltung vorgesehen, um die Spannung V_pn über die Diode 170 an den Drain-Anschluss des MOS-Transistors 150 zu koppeln. Die Differenzverstärkerschaltung basiert auf MOS-Transistoren 701 und 702 vom p-Kanal-Typ, MOS-Transistoren 703 und 704 vom n-Kanal-Typ und einem Kondensator 705. Die Differenzverstärkerschaltung wird über einen Stromspiegel-MOS-Transistor 116 mit dem Strom I versorgt. Die Strompfade 104 und 105 werden wie bei den Spannungsreferenzschaltung in 10, 11 und 12 über Stromspiegel-MOS-Transistoren 114 und 115 mit dem Strom I versorgt. Ein weiterer Strompfad 107 enthält die Diode 170 und wird von einem weiteren Stromspiegel-MOS-Transistor 119 mit dem Strom I versorgt. Ein Strompfad 108 ist als gemeinsame Stromsenke (für einen Strom 2I) für die Strompfade 104 und 105 vorgesehen.
Die Differenzverstärkerschaltung regelt die Spannung am Drain-Anschluss des MOS-Transistors 150 auf VSS + V_PN. Durch die Verbindung der Source-Anschlüsse der MOS-Transistoren 150 und 160 wird somit die Spannung am Drain-Anschluss des MOS-Transistors 160 auf V2 – V1 + Vpn + VSS eingestellt. Somit wird erreicht, dass an dem Drain-Anschluss des MOS-Transistors 160 die differenzielle Spannung V2 – V1 + V_pn als Spannung bezüglich der Versorgungsspannung VSS repliziert wird, welche dann an einem Spannungsausgang 710 als die Referenzspannung VR abgegriffen werden kann.
14 zeigt eine beispielhafte Temperaturcharakteristik einer Referenzspannung VR, welche mittels einer Spannungsreferenzschaltung vom im Vorhergehenden dargestellten Typ erzeugt wurde. Es ist zu erkennen, dass die erzeugte Referenzspannung über einen weiten Temperaturbereich von –50 °C bis 150 °C eine geringe Variation von weniger als 40 mV aufweist. Insbesondere im für viele Anwendungen besonders relevanten Temperaturbereich von 0 °C bis 100 °C ergibt sich eine geringe Variation von lediglich weniger als zehn mV. Der Temperaturkoeffizient der Referenzspannung VR ist bei einer Temperatur von etwa 55 °C ungefähr null. Im Bereich von Raumtemperatur (20°C bis 30°C) können Temperaturkoeffizienten von unter 50 ppm/°C, typischerweise unter 30 ppm/°C erreicht werden. Weiterhin kann eine maximale Stromaufnahme der Spannungsreferenzschaltung von unter 2 µA, typischerweise im Bereich von 1–1,5 µA erreicht werden. Gleichzeitig kann der Bedarf an Chipfläche auf 20.000µm² oder weniger begrenzt werden. Simulationen zeigen, dass Fehler aufgrund von Variationen im Herstellungsprozess auf weniger als ±2% der erzeugten Referenzspannung VR begrenzt werden können.
15 zeigt ein Flussdiagramm zur Veranschaulichung eines Verfahrens zum Betrieb einer Spannungsreferenzschaltung, z.B. einer der anhand von 1 bis 14 erläuterten Spannungsreferenzschaltungen.
Bei Schritt 1510 wird ein erster FET im linearen FET und mit einer Drain-Source-Spannung proportional zur absoluten Temperatur (VDS = Vptat) betrieben. Ein Beispiel für einen solchen FET ist der MOS-Transistor 130 in dem Strompfad 102. Der erste FET hat typischerweise die Funktion eines Serienwiderstands, um aus der zur absoluten Temperatur proportionalen Drain-Source-Spannung einen Referenzstrom zu erzeugen.
Bei Schritt 1520 wird ein Strom durch den ersten FET in einen zweiten FET, einen dritten FET, welche bauartgleich zu dem ersten FET sind, und eine Diode gespiegelt, z.B. in den FET 150, den FET 160 und die Diode 170. Die Diode kann mittels einer Drain-Bulk-Diode eines FETs ausgebildet sein, z.B. wie anhand von 4 erläutert.
Die Diode kann in Reihe mit dem zweiten FET angeordnet sein oder in einem anderen Strompfad angeordnet sein als der zweite FET oder der erste FET. Im letzteren Fall kann eine Spannung an einem Spannungsknoten eines Strompfads mit dem zweiten FET und/oder eine Spannung an einem Spannungsknoten eines Strompfads mit dem dritten FET aus einer Spannung an einem Spannungsknoten des Strompfads mit der Diode abgeleitet sein. Dies kann durch leitende Verbindung der Spannungsknoten geschehen, z.B. wie bei den Spannungsreferenzschaltungen 13, 14 und 15, oder kann durch durch Kopplung über eine Verstärkerschaltung geschehen, z.B. wie bei der Spannungsreferenzschaltung 16.
Bei Schritt 1530 wird der zweite FET in Sättigung betrieben, und bei Schritt 1540 wird der dritte FET in stärkerer Sättigung als der dritte FET betrieben. Dies kann erreicht werden, indem der dritte FET mit einem kleineren Verhältnis von Kanalbreite zu Kanallänge dimensioniert wird als der zweite FET, und/oder indem der Strom durch den ersten FET mit einem größeren Verhältnis in den dritten FET gespiegelt wird als in den zweiten FET. Der zweite FET kann somit ein von dem dritten FET abweichendes Verhältnis von Kanalbreite zur Kanallänge aufweisen. Alternativ oder zusätzlich kann der Strom durch den ersten FET mit einem ersten Verhältnis in den ersten FET gespiegelt werden und mit einem von dem ersten Verhältnis abweichenden zweiten Verhältnis in den zweiten FET gespiegelt werden.
Bei Schritt 1540 wird eine Ausgangsspannung erzeugt, welche auf einer Spannung über die Diode und einer Differenz einer Drain-Source-Spannung des dritten Feldeffekttransistors zu einer Drain-Source-Spannung des zweiten Feldeffekttransistors basiert, z.B. die Referenzspannung VR. Die Ausgangsspannung kann als differenzielle Spannung erzeugt werden, wie z.B. bei den Spannungsreferenzschaltungen 10 und 11. Weiterhin kann die Ausgangsspannung als eine Spannung bezüglich eines Versorgungspotenzials, z.B. VSS oder VDD, der Spannungsreferenzschaltung erzeugt werden, wie z.B. bei den Spannungsreferenzschaltungen 12, 13, 14, 15 und 16.
Ein Temperaturkoeffizient der Ausgangsspannung kann im Bereich von 0°C bis 50°C einen Absolutwert von weniger als 300 ppm/°C, bei typischen Implementierungen weniger als 100 ppm/°C oder sogar weniger als 50 ppm/°C aufweisen.
Bei manchen Implementierungen kann ein Dynamic-Element-Matching-Mechanismus zum Abgleich des zweiten FETs und des dritten FETs, zum Abgleich von FETs einer Stromquellenschaltung zur Erzeugung des Stroms durch den ersten FET und/oder zum Abgleich von FETs einer Stromspiegelschaltung zur Spiegelung des Stroms herangezogen werden, z.B. wie anhand von 5, 6 und 7 erläutert.
Es versteht sich, dass bei dem Verfahren von 15 die Schritte 1510, 1520, 1530, 1540, 1550 nicht in der dargestellten Reihenfolge nacheinander ausgeführt werden müssen. Vielmehr können die Schritte auch im Wesentlichen zeitgleich erfolgen.
Weiterhin versteht es sich, dass bei den dargestellten Ausführungsbeispielen vielfältige Modifikationen möglich sind, ohne vom Grundgedanken der dargestellten Konzepte abzuweichen. Beispielsweise könnten die dargestellten Konzepte im Zusammenhang mit verschiedenen Arten von integrierten Schaltungen verwendet werden. Weiterhin können nicht nur MOS-Transistoren, sondern auch andere Arten von FETs zum Einsatz kommen. Weiterhin wird angemerkt, dass bei manchen Implementierungen der Referenzstrom I in von den dargestellten Beispielen abweichenden Verhältnissen in die verschiedenen Strompfade gespiegelt werden kann, oder dass alternativ oder zusätzlich zu abweichender Dimensionierung der MOS-Transistoren 150 und 160 auch voneinander abweichende Ströme in die Strompfade 104 und 105 eingespeist werden könnten. Weiterhin versteht es sich, dass Chopping-Techniken oder andere DEM-Techniken vorteilhaft zum Einsatz kommen können bei allen Paaren oder Gruppen von FETs, bei welchen gleichartige oder ähnliche Eigenschaften eine genauere Einstellung der erzeugten Referenzspannung gewährleisten. Zudem kann eine auf den dargestellten Konzepten beruhende Spannungsreferenzschaltung weitere Elemente umfassen, wie z.B. eine Schaltung zur Erzeugung von Steuersignalen für einen DEM-Mechanismus oder anderer Schaltsignale (z.B. für die Schalter 311, 312 der Spannungsreferenzschaltung 12), oder eine Startschaltung für die dargestellte Stromquellenschaltung.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Nicht-Patentliteratur

„EMI Resisting MOSFET-Only Voltage Reference Based on the ZTC Condition“, David Cordova et al., NEWCAS 2015 – 13th IEEE International NEW Circuits And Systems, Juni, 2015 – Grenoble, Frankreich [0003]

Claims

Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16), umfassend: eine Stromquellenschaltung mit einem ersten Feldeffekttransistor (130), einen ersten Strompfad (104) mit einem zweiten Feldeffekttransistor (150), der bauartgleich zu dem ersten Feldeffekttransistor (130) ist; einen zweiten Strompfad (105) mit einem zweiten Feldeffekttransistor (160), der bauartgleich zu dem ersten Feldeffekttransistor (130) und zweiten Feldeffekttransistor (150) ist; eine Diode (170); und eine Stromspiegelschaltung (111, 112, 113, 114, 114‘, 115, 116, 117, 118, 119), welche dazu ausgestaltet ist, einen Strom durch den ersten Feldeffekttransistor (130) in den ersten Strompfad (104), den zweiten Strompfad (105) und die Diode (170) zu spiegeln, wobei die Stromquellenschaltung dazu ausgestaltet ist, den ersten Feldeffekttransistor (130) in starker Inversion und im linearen Bereich, mit einer Source-Drain-Spannung des ersten Feldeffekttransistors (130) proportional zur absoluten Temperatur zu betreiben; wobei der erste Strompfad (104) dazu ausgestaltet ist, den zweiten Feldeffekttransistor (150) in Sättigung zu betreiben; wobei der zweite Strompfad (105) dazu ausgestaltet ist, den dritten Feldeffekttransistor (160) in einer gegenüber dem zweiten Feldeffekttransistor (150) stärkeren Sättigung zu betreiben; und wobei eine Ausgangsspannung der Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) auf einer Spannung über die Diode (170) und einer Differenz einer Drain-Source-Spannung des dritten Feldeffekttransistors (160) zu einer Drain-Source-Spannung des zweiten Feldeffekttransistors (150) basiert.
Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) nach Anspruch 1, wobei der zweite Feldeffekttransistor (150) ein von dem dritten Feldeffekttransistor (160) abweichendes Verhältnis von Kanalbreite zur Kanallänge aufweist.
Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) nach Anspruch 1 oder 2, wobei die Stromspiegelschaltung (111, 112, 113, 114, 114‘, 115, 116, 117, 118, 119) dazu ausgestaltet ist, den Strom durch den ersten Feldeffekttransistor (130) mit einem ersten Verhältnis in den ersten Strompfad (104) zu spiegeln und den Strom durch den ersten Feldeffekttransistor (130) mit einem von dem ersten Verhältnis abweichenden zweiten Verhältnis in den zweiten Strompfad (105) zu spiegeln.
Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) nach einem der vorhergehenden Ansprüche, weiterhin umfassend: eine Schaltung (210) zum Abgleich des zweiten Feldeffekttransistors (150) und des dritten Feldeffekttransistors (160) gemäß einem Dynamic-Element-Matching-Mechanismus.
Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) nach einem der vorhergehenden Ansprüche, weiterhin umfassend: eine Schaltung (220, 230) zum Abgleich von wenigstens zwei bauartgleichen Feldeffekttransistoren (121, 122, 130, 140) der Stromquellenschaltung gemäß einem Dynamic-Element-Matching-Mechanismus.
Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) nach einem der vorhergehenden Ansprüche, weiterhin umfassend: eine Schaltung (240) zum Abgleich von bauartgleichen Feldeffekttransistoren der Stromspiegelschaltung (111, 112, 113, 114, 114‘, 115, 116, 117, 118, 119) gemäß einem Dynamic-Element-Matching-Mechanismus.
Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) nach einem der vorhergehenden Ansprüche, wobei die Diode (170) in dem zweiten Strompfad (106) in Reihe mit dem zweiten Feldeffekttransistor (160) angeordnet ist.
Spannungsreferenzschaltung (14; 15; 16) nach einem der Ansprüche 1 bis 6, weiterhin umfassend: einen dritten Strompfad (107) mit der Diode (170), wobei eine Spannung an einem Spannungsknoten des zweiten Strompfads (106) abgeleitet ist aus einer Spannung an einem Spannungsknoten des dritten Strompfads (107).
Spannungsreferenzschaltung (14; 15; 16) nach einem der Ansprüche 1 bis 6, weiterhin umfassend: einen dritten Strompfad (107) mit der Diode (170), wobei eine Spannung an einem Spannungsknoten des ersten Strompfads (104) abgeleitet ist aus einer Spannung an einem Spannungsknoten des dritten Strompfads (107).
Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) nach einem der vorhergehenden Ansprüche, wobei die Diode (170) als Drain-Bulk-Diode eines Feldeffekttransistors (171) ausgebildet ist.
Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) nach einem der vorhergehenden Ansprüche, wobei die Ausgangsspannung eine Spannung bezüglich eines Versorgungspotenzials (VSS, VDD) der Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) ist.
Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) nach einem der vorhergehenden Ansprüche, wobei ein Temperaturkoeffizient der Ausgangsspannung im Bereich von 0°C bis 50°C einen geringeren Absolutwert als 300 ppm/°C aufweist.
Integrierte Schaltung mit einer Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) nach einem der vorhergehenden Ansprüche.
Verfahren zum Betrieb einer Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16), wobei das Verfahren umfasst: Betreiben eines ersten Feldeffekttransistors (130) in starker Inversion und im linearen Bereich, mit einer Source-Drain-Spannung des ersten Feldeffekttransistors (130) proportional zur absoluten Temperatur; Spiegeln eines Stromes durch den ersten Feldeffekttransistor (130) in einen zweiten Feldeffekttransistor und einen dritten Feldeffekttransistor (160), welche bauartgleich zu dem ersten Feldeffekttransistor sind; Spiegeln des Stromes durch den ersten Feldeffekttransistor (130) in eine Diode (170); Betreiben des zweiten Feldeffekttransistors (150) in Sättigung; Betreiben des zweiten Feldeffekttransistor (150) bauartgleichen in einer gegenüber dem zweiten Feldeffekttransistor (150) stärkeren Sättigung; und Erzeugen einer Ausgangsspannung basierend auf einer Spannung über die Diode (170) und einer Differenz einer Drain-Source-Spannung des dritten Feldeffekttransistors (160) zu einer Drain-Source-Spannung des zweiten Feldeffekttransistors (150).
Verfahren nach Anspruch 14, wobei die Spannungsreferenzschaltung (10; 11; 12; 13; 14; 15; 16) nach einem der Ansprüche 1 bis 13 ausgestaltet ist.